Documente Academic
Documente Profesional
Documente Cultură
Memorii semiconductoare
Circuitele de memorie se bazeaz pe celula de memorare definit ca un dispozitiv care nmagazineaz (memoreaz) un bit de informaie. O aranjare logic a celulelor de memorare, de obicei sub forma unei matrici bidimensionale, duce la conceptul de circuit de memorie. Circuitele de memorie sunt realizate sub forma circuitelor integrate cuprinzand:
matricea de celule de memorare decodificatoare pentru adresarea fiecrei celule circuite amplificatoare pentru liniile de informaie citit sau nscris n fiecare celul circuite pentru controlul operaiilor efectuate asupra celulelor de memorare
Ciclul de citire
Informaia de adresare trebuie s fie prima stabilit, deci liniile de adrese sunt primele activate Informaia de adresare trebuie s fie valid un timp tRC (timp al ciclului de citire) Dup un timp relativ scurt de la stabilizarea liniilor de adrese, trebuie activat semnalul de permisiune (de selecie a circuitului) CELa un timp notat tCEA de la activarea circuitului, datele citite sunt disponibile la pinii de date ai circuitului Un parametru mai sugestiv este tRA, timpul de acces la citire, care d intervalul de timp necesar de la stabilirea adresei pn la obinerea datelor pe liniile de date
Ciclul de scriere
Liniile de adrese sunt primele valide i trebuiesc meninute corect un interval tWC asociat ciclului de scriere Dup generarea semnalului de activare circuit CE-, la un timp tCES, se genereaz semnalul R/W- de comand a scrierii; acesta este ntrziat fa de activarea adreselor, cu timpul de set-up tAS, timp necesar setrii corecte a liniilor de adrese Tot o valoare de set-up, tDS, caracterizeaz diferena dintre nceputul setrii datelor pe liniile de date i dezactivarea semnalului de scriere
Depinznd de viteza circuitului i fiind tipice pentru diverse tehnologii (n catalog specificate prin valori de minim), sunt:
Valoarea necesar meninerii datelor de nscris n memorie, pentru a fi siguri de nscrierea corect, dat de timpul de reinere a datelor (hold-up) notat tDH Timpul de reinere al semnalului de permisiune CE- dup dezactivarea semnalului de scriere, notat tCEH Timpul de reinere al adreselor tAH, calculat tot de la dezactivarea semnalului de scriere
Pentru circuitele DRAM semnalul de selecie circuit CE (Chip Enable) este nlocuit de dou semnale de permisiune pentru accesul la liniile matricii de celule (semnalul RAS - Row Access Strobe) i respectiv la coloanele matricii (semnalul CAS - Coloumn Access Strobe), semnale ce sunt folosite si pentru logica de remprosptare a informaiei Circuitele DRAM necesit un ciclu suplimentar de remprosptare Avantajul circuitelor DRAM este capacitatea mare de integrare in detrimentul timpului de acces marit. Circuitele SRAM prezinta un timp de acces mic insa capacitatea de integrare este redusa. Un modul tipic de memorie, ntlnit n orice sistem numeric, este organizat ca un tablou de circuite LSI, pentru a se obine capacitatea dorit de memorare (exprimat n numar de bii, numr calculat ca numrul de cuvinte de memorie nmulit cu numrul de bii ai unui cuvnt de memorie; se folosete tradiional exprimarea capacitii de memorare i n numr de octei). Celulele de memorie conectate la aceeai linie de selecie de adres constituie un cuvnt de memorie. Lungimea cuvntului de memorie variaz, dar de obicei este multiplu de octet (byte). Pe lnga adresare, este nevoie de scrierea/citirea informaiei n/din memorie. Aceste trei elemente: celula de memorie, adresarea i citirea/scrierea, determin configuraia celulei de memorie.
Celula de memorie SRAM bipolar Bistabil format cu tranzistoare cu dublu emitor. Unul dintre emitoarele fiecrui tranzistor este legat la una dintre liniile complementare de date Data sau Data, iar cellalt emitor al fiecrui tranzistor este conectat la linia comun de selecie (SELECT) a cuvntului de memorie. Celula este citit prin emiterea de semnal ridicat pe intrarea SELECT, care permite transmiterea curentului prin emitor la linia respectiv DATA sau DATA, dup care tranzistor conduce, curent care este sesizat de un amplificator. Scrierea este realizat prin emiterea unui semnal ridicat pe linia SELECT i forarea unei linii de date (DATA sau DATA) la nivel cobort, pentru a fora intrarea n conducie a tranzistorului conectat la linia respectiva. Cnd o celul nu este selectat, linia SELECT este la nivel cobort i absoarbe curentul celulei de memorie. n aceste condiii liniile DATA i DATA nu prezint scurgere de curent i astfel amplificatoarele nu sesizeaz nici un semnal. Similar, cnd starea binar a liniilor DATA i DATA este schimbat i linia SELECT nu este schimbat la nivel ridicat, informaia n celula de memorie ramne neschimbat. Timpul de acces depinde de curentul disponibil i de rezistena de ncrcare RC.
Ciclul de citire: iniial capacitatea CD de pe linia de date citite RD, este prencrcat la un potenial aproximativ VDD (prin tranzistorul M4 i intrarea I); linia de selecie citire RS, este activat; dac potenialul pe capacitatea C a fost iniial deasupra pragului de conducie, tranzistoarele M2 i M3, ce formeaz o poart I-NU, vor conduce, descrcnd capacitatea CD ctre potentialul VSS; dac capacitatea C era iniial sub pragul de conducie, atunci potenialul lui CD rmne neschimbat; in acest fel, linia RD va obine informaia complementar celei memorate de condensatorul C, ea fiind sesizat de un amplificator Ciclul de scriere: se activeaza linia de selecie scriere WS, care transfer nivelul logic de pe linia date nscrise WD, pe condensatorul C Ciclul de remprosptare: citirea periodic a coninutului celulei, amplificarea informaiei de pe linia RD, complementarea ei i renscrierea n celul
Mai multe celule de memorie sunt aranjate ntr-o matrice, realiznd astfel un cip de memorie. Limitrile numrului de pini ai circuitului integrat fac ca un circuit integrat s poat conine multe cuvinte de memorie, dar cuvntul s aib relativ puini bii.
CAM Introducere
dispozitive de cautare hardware; pe liniile de date se introduce cuvantul pentru care se face cautarea, memoria furnizand adresa locatiei care contine cuvantul respectiv constructie:
memorie RAM circuite de comparare
aplicabilitate:
echipamente pentru retele de calculatoare cache procesoare acceleratoare pentru baze de date
clasificare:
binare (memoreaza si cauta starile 0 si 1) ternare (memoreaza si cauta starile 0, 1 si X)
Arhitectura CAM
2n*m celule CAM Celula CAM contine circuite pentru memorarea si compararea informatiei Liniile search transmit celulelor CAM cuvantul care trebuie comparat Liniile match indica daca s-a gasit sau nu o corespondenta intre cuvantul transmis de liniile search si adresa de memorie corespunzatoare
Starea logica 1 a liniei match defineste gasirea unei corespondente intre cuvantul care trebuie comparat si locatia respectiva de memorie; lipsa acestei corespondente este reprezentata de starea logica 0 Codificatorul genereaza adresa locatiei de memorie pentru care sa gasit o corespondenta Pentru liniile search si match se folosesc drivere si respectiv amplificatoare Semnalul precharge seteaza toate liniile match in 1 Semnalul activate permite transmiterea starii liniei la codificator
Operarea CAM
1. Toate liniile match sunt preincarcate la valoarea logica 1prin activarea semnalului precharge care deschide tranzistoarele fapt ce permite incarcarea liniilor match la VDD 2. Driverele liniilor search transmit informatia care trebuie regasita pe liniile search
3. Celulele CAM pentru care exista corespondenta cu informatia aflata pe liniile search sau memoreaza starea X nu vor afecta starea logica a liniilor match; celulele CAM pentru care nu exista corespondenta cu informatia aflata pe liniile search vor comuta liniile match in 0. Astfel, daca un singur bit al unui cuvant memorat este diferit de linia search, linia match va fi in 0; liniile match sunt in 1 doar daca toti bitii cuvantului corespund liniilor search 4. Codificatorul genereaza adresa locatiei de memorie pentru care informatia memorata corespunde informatiei cautate
Compusa dintr-o celula de memorie si circuitele pentru compararea informatiei stocate in celula cu informatia transmisa pe liniile de cautare Daca DATA=0 si SL=0, M1 si M4 blocate, ML=1 Daca DATA=1 si SL=1, M2 si M3 blocate, ML=1 Daca DATA=0 si SL=1, M3 si M4 conduc, ML=0 Daca DATA=1 si SL=0, M1 si M2 conduc, ML=0 ML = DATA XNOR SL
Celula de memorie contine starea suplimentara X care presupune ca informatia transmisa pe liniile DATA si DATA\ este 0 motiv pentru care M1 si M3 sunt blocate, linia ML fiind 1 indiferent de starea liniilor search
Memorii PROM
Exist dou metode de baz pentru programarea celulelor: Fiecare celul ncorporeaz o legtur metalic (un fuzibil) la unul dintre electrozii si. n timpul procesului de programare, aceast legtur poate sau nu s fie strpuns, prin aplicarea unui impuls ridicat i de o durat specificat. Linia strpuns definete o stare, cea nestrapuns o alt stare a celulei de memorare. Fiecare celul din matrice posed un electrod, nerealizat naintea programrii. n timpul programrii, prin intermediul curentului de programare, se genereaz o migrare indus n avalan, care realizeaz o cale conductiv ctre acel electrod, definindu-se astfel o stare pentru realizarea cii conductive, i alta pentru nerealizarea ei.
Schema i structura transversal a unei celule de memorie PROM realizat cu un tranzistor bipolar. Baza tranzistorului este conectat la linia selectat prin adresare (linia matricii), colectorul la tensiunea de alimentare VCC, iar emitorul este conectat prin intermediul fuzibilului la linia de date (coloan a matricii). Rezistivitatea fuzibilului este controlat prin procesul de dopare, astfel ca la apariia unui curent de emitor de 25mA, fuzibilul s fie strpuns, formndu-se o insul izolatoare care face imposibil reconectarea.
Tranzistorul n conducie implementeaz informaia 1, iar tranzistorul n stare blocat reprezint bitul 0
poarta este legat la linia de selecie, drena la tensiunea liniei de date, iar sursa este legat ctre mas prin intermediul fuzibilului tranzistorul n conducie implementeaz informaia 1, iar tranzistorul n stare blocat reprezint bitul 0
Memorii REPROM
Un exemplu de realizare a celulei de memorie REPROM l constituie dispozitivul MOS cu stocare de sarcin i poart flotant (floating-gate avalanche-junction MOS charge-storage device). Figura reprezint simbolul dispozitivului cu canal de tip p, cu poart flotant, i o seciune transversal a acestui dispozitiv, ce constituie o celul de memorie REPROM
Iniial nu exist conexiune ctre poarta polisiliconic, care este izolat de substrat printr-un strat de oxid. Dac din exterior se aplic (o perioad limitat) un cmp de potenial ridicat negativ ntre electrozii drenei i sursei jonciunea dren-substrat va fi puternic polarizat i se va produce fenomenul de avalan, electronii din substratul de baz fiind puternic accelerai nspre drena de tip p. O parte din aceti electroni vor strpunge stratul subire de oxid ce desparte poarta de substrat, n poart acumulndu-se o sarcin negativ. La oprirea cmpului de polarizare, aceast sarcin stocat n poart va rmne acolo, din cauza stratului izolator. Se creaz astfel un strat invers ntre surs i dren, schimbnda-se astfel regimul de conductan ntre surs i dren. Acumularea de sarcin n poart semnific din punct de vedere logic informaia 0, iar absena sarcinii semnific 1. Scurgerea electronilor din poart ctre substrat este foarte lent, deci memoriile nscrise sunt garantate pentru perioad lung de ani.
tergerea informaiei se poate face n doua moduri. Memoria REPROM cu tergerea pe baz de raze X, numit UVEPROM. Prin expunerea circuitului integrat la o surs de ultraviolete (lucru posibil datorit existenei unei ferestre de cuar), se genereaz un fotocurent ce va descrca poarta flotant de sarcina negativ acumulat. Numrul de tergeri este limitat, datorit influenei radiaiei asupra structurii cristaline. Memoria REPROM cu proces de tergere electric, numit EEPROM, caracterizat prin adugarea unui strat metalic (formarea unui electrod, sau formarea celei de-a doua pori), la suprafaa stratului de oxid, deasupra porii flotante. n acest caz, procesul de nscriere se datoreaz i aplicrii unui potenial pozitiv la acest electrod, care va face ca rata electronilor ce se acumuleaz n poarta flotant s creasc. Pentru tergere, se aplic la acest electrod un potenial negativ, ce va avea ca efect acumularea n poarta flotant de goluri care se vor combina cu electronii existeni, descrcnd-o de sarcina negativ.
Probleme propuse
Sa se proiecteze un bloc de memorie RAM static avand urmatorii parametri:
capacitate: 16384*8 structura: 8 biti adresa de inceput: C000H circuite de memorie: 2048*4 magistrala sistemului: 16 linii de adresa, 8 linii de date, RD\, WR\ blocul de memorie incarca magistrala sistemului cu o sarcina HCT
8 7 6 5 4 3 2 1 23 22 19 18 20 21
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CE OE WE
D0 D1 D2 D3
9 10 11 13
D0 D1 D2 D3 D4 D5 D6 D7
8 7 6 5 4 3 2 1 23 22 19 18 20 21
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CE OE WE
D0 D1 D2 D3
9 10 11 13
8 7 6 5 4 3 2 1 23 22 19 18 20 21
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CE OE WE
D0 D1 D2 D3 D4 D5 D6 D7
9 10 11 13 14 15 16 17
D0 D1 D2 D3 D4 D5 D6 D7
8 7 6 5 4 3 2 1 23 22 19 S7\ 18 20 21
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CE OE WE
D0 D1 D2 D3 D4 D5 D6 D7
9 10 11 13 14 15 16 17
Magistrala comenzi
Magistrala adrese
Magistrala date
A0 A1 A2 A3 A4 A5 A6 A7
1 2 4 6 8 19 11 13 15 17
18 16 14 12 9 7 5 3
8 7 6 5 4 3 2 1 23 22 19 5 15 14 13 12 11 10 9 7 24 25 26 27 28 29 30 31 20 21
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 S0 S1 S2 S3 S4 S5 S6 S7 OE WE
D0 D1 D2 D3 D4 D5 D6 D7
9 10 11 13 14 15 16 17
1 2 4 6 8 19 11 13 15 17
18 16 14 12 9 7 5 3
0 1
1 3 2 74HCT00 1 3 2 74HCT00 6 4 2 3
0
74HCT04
74HCT32
2
74HCT32 19 1 2 3 4 5 6 7 8 9
1
G DIR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8 18 17 16 15 14 13 12 11 74HCT245
Probleme propuse
Sa se proiecteze un bloc de memorie RAM static avand urmatorii parametri:
capacitate: 32768*16 structura: 16 biti adresa de inceput: 8000H circuite de memorie: 4096*4 magistrala sistemului: 16 linii de adresa, 16 linii de date, RD\, WR\ blocul de memorie incarca magistrala sistemului cu o sarcina HCT