Curs Am

Arhitectura sistemelor de calcul
ARHITECTURA SISTEMELOR DE CALCUL

Orice sistem de calcul electronic conine obligatoriu o serie ntreag de
structuri electronice, care alctuiesc sisteme logice digitale. ntr-o prim
accepiune, din punct de vedere abstract, aceste sisteme se clasific n: sisteme
combinaionale i sisteme secveniale. Aceast clasificare, destul de grosier, nu
cuprinde multitudinea de structuri funcionale existente, motiv pentru care am
adoptat clasificarea detaliat din Circuite digitale integrate1, pe care o
considerm ca fiind cea mai logic i mai bun. Conform acestei clasificri
sistemele electronice sunt:
De ordinul zero - notate cu S0 i care conin totalitatea
circuitelor logice combinaionale;
De ordinul unu - notate cu S1 i care conin totalitatea
circuitelor de memorare;
De ordinul doi - notate cu S2 i care conin totalitatea
automatelor elementare;
De ordinul trei - notate cu S3 i care conin totalitatea
sistemelor microprogramabile;
De ordinul patru - notate cu S4 i care conin totalitatea
sistemelor programabile;
De ordinul cinci - notate cu S5 i care conin totalitatea reelelor
de procesare digital elementare.
Pentru mai mult precizie, prezentm n continuare lista sistemelor S0 S5
cu precizarea elementului tipic, a extensiei serie, a extensiei paralel, a extensiei
serie-paralel i prezentarea reprezentanilor tipici:
Sisteme de ordinul zero circuite combinaionale:

o element tipic: poarta logic
o extensie serie: multiplexorul
o extensie paralel: decodificatorul
o extensie serie-paralel: memoria fix, ROM
Sisteme de ordinul nti memorii:

o element tipic: bistabilul asincron (latch-ul)
o extensie serie: bistabilul master-slave
o extensie paralel: memoria RAM
Gh. M. tefan, I. V. Drghici, T. Murean, E. Barbu Circuite integrate digitale Editura

Didactic i Pedagogic, Bucureti, 1983, pag. 69 . u.
extensie serie-paralel: registrul
Sisteme de ordinul doi automate elementare:

o element tipic: automatul elementar
o extensii: reele de automate cu aplicaii particulare (ex.
numrtorul)
Sisteme de ordinul trei sisteme microprogramate:

o element tipic: procesorul
Sisteme de ordinul patru sisteme programabile:

o element tipic: calculatorul
Sisteme de ordinul cinci reele de procesoare:

o element tipic: multiprocesorul
o extensie serie: reea pipeline de procesoare
o extensie paralel: procesor numeric paralel
o extensie serie-paralel: procesor asociativ
Procesul de structurare al acestor sisteme digitale este evideniat de modul

de cuplare al unor sisteme de ordinul n.
Figura 1. Moduri de cuplare a unor sisteme de ordinul n

n continuarea acestui material prezentm sub form simplificat
principalele circuite electronice integrate care asigur funcionarea oricrui sistem
de calcul electronic. Dorim s mulumim, la modul cel mai onest i mai cordial,
domnului profesor universitar doctor inginer Gh. M. tefan, de la Universitatea
Politehnica Bucureti, Facultatea de Electronic, Telecomunicaii i Tehnologia
4
Informaiei, pentru aprobarea ce ne-a fost dat n vederea realizrii acestui

material. Notaiile i desenele sunt cele din Circuite integrate digitale, EDP-83.
1. Sisteme de ordinul zero (CLC)

A. Circuite logice combinaionale CLC
Circuitul din figura 2 este un circuit logic combinaional care constituie un caz
particular al unui sistem cu stri finite a crui ieiri sunt independente de timp i de
starea intern. Numrul variabilelor de intrare determin numrul variabilelor de
ieire i deci a ieirilor. Numrul maxim de ieiri este dat de relaia m = 2n.
Relaiile care descriu funcionarea unui circuit logic combinaional sunt
urmtoarele:
Y F (X , X ..., X , X )
Y F (X , X ..., X , X )
1
n 1
n 1
.....................................................
Fm (X1 , X2 ..., Xn 1 , Xn )
unde: F1 Fm sunt funcii logice care descriu logica sistemului CLC.

X1
X2
Y1
Y2
CLC
X n-1
Xn
Y m -1
Ym
Figura 2. Circuit logic combinaional

B. Circuite logice combinaionale realizate cu pori
Pentru circuitele CLC de complexitate mic i medie se folosete proiectarea
pornind de la descrierea formal a circuitului, descrierea tabelar utiliznd tabele
de adevr sau printr-un sistem de relaii propoziionale logice.
n urmtoarea etap se obine prin minimizare formelor canonice logice, fie
prin minimizare algebric, fie utiliznd metoda grafic a diagramelor VeitchKarnaugh.
Unele dintre cele mai ntlnite circuite CLC, n construcia sistemelor de calcul
electronic, sunt decodificatoarele DCD i demultiplexoarele DMUX.
Decodificatorul DCD este un circuit logic combinaional integrat pe scar

medie i care servete la identificarea unui cod de intrare prin activarea unei
singure linii de ieire, care corespunde codului de intrare. Circuitul DCD are un
numr de n intrri distincte (care constituie codul de intrare) i un numr maxim de
linii de ieire m care corespunde numrului de combinaii posibile ale celor n
variabile binare de intrare. Specific DCD este faptul c ntre n i m exist
totdeauna relaia m = 2n. Exemple pentru acest tip de circuit logic combinaional sau fcut la alte discipline, motiv pentru care nu mai insistm aici.
Demultiplexorul DMUX provine dintr-un circuit asemntor decodificatorului,
cruia i se dou semnale negate E0 sau E1 care permit transmiterea de pa calea de
intrare, pe una din cile de ieire. i pentru acest tip de circuit logic combinaional
s-au fcut la alte discipline, motiv pentru care nu mai insistm aici.
O problem care apare adesea n aplicaiile practice, este aceea a extinderii
capacitii circuitelor DCD sau DMUX standard. n figura 3 se ilustreaz
posibilitatea extinderii capacitii la m2 linii de ieire atunci cnd se utilizeaz m+1
circuite DCD/DMUX fiecare avnd m linii de ieire i n linii de intrare. n figur
este tratat varianta utilizrii ca DMUX. n cazul cnd scheme funcioneaz n
regim de DCD, atunci intrarea de date D se pune la mas, sau se folosete ca
intrare de validare, iar intrrile de adres A0, , A2m-1 vor deveni intrri pentru
cuvntul binar ce urmeaz a fi decodificat.
Figura 3. Extinderea capacitii la m2 linii de ieire

C. Multiplexorul
Multiplexorul MUX ere rolul de a transmite date de la una din
cele m ci de intrare, la o cale de ieire unic. Pentru selecia cii de
intrare se folosete un cuvnt binar de selecie pe n bii, iar relaia
specific MUX-ului este m = 2n. n schema din figura 4 se prezint schema

bloc a unui MUX (a) i schema desfurat a unui MUX pe 8 bii de date
mpreun cu partea s-a de validare (E).
Figura 4. Circuitul multiplexor MUX (i un MUX pe 8 bii)

Dintre principalele aplicaii ale MUX-ului amintim: selecia secvenial,
conversia paralel-serie, realizarea sistemelor de transmisie a datelor pe un singur
canal de tip MUX-DMUX i implementarea circuitelor CLC.
n figura 5 este prezentat un circuit de selecie secvenial a datelor.
Figura 5. Circuitul de selecie secvenial a datelor

n figura 6 este prezentat schema de realizare a sistemelor de transmisia
datelor pe un singur canal, canal care permite transmiterea datelor ntre sistemele
1 i 2.
Figura 6. Sistem de transmisie a datelor pe un singur canal

Transmiterea de date ntre cele dou sisteme se realizeaz pe canalul de
date Cd, iar sincronizarea numrtoarelor N1 i N2, care au ieirile A, ,N i care
furnizeaz codul de selecie, se face cu ajutorul canalului de sincronizare Cs i
care transmite semnalul comun de tact T.
n figura 7 se prezint posibilitatea utilizrii unui multiplexor MUX pentru
implementarea unui circuit logic combinaional CLC cu o singur ieire, funcia
implementat rezult din relaia cere definete funcionarea acestuia.
Figura 7. Utilizarea MUX pentru implementarea unui CLC cu o singur ieire
Pentru MUXul cu 8 intrri de date putem scrie:

W = P0D0 + P1D1 + P2D2 + P3D3 + P4D4 + P5D5 + P6D6 + P7D7
n acest caz dac D0, , D7 sunt pe valoarea logic 1, circuitul MUX
furnizeaz la ieirea W toi termenii formei canonice normale disjunctive, iar
eliminarea unora dintre aceti termeni se realizeaz prin punerea pe valoarea 0
logic a intrrilor de date corespunztoare. De pild, dac D0, D3, D5 i D7 sunt pe 1
logic D1, D2, D4 i D6 sunt pe 0 logic, se obine schema din figura 7. Trebuie
menionat c la implementarea circuitelor CLC cu mai multe ieiri se prefer
folosirea unui DCD i a unor pori SI-NU, fa de soluia care necesit cte un
MUX pentru fiecare ieire.
D. Codificatorul
Codificatorul CD este circuitul logic combinaional care furnizeaz la
ieiri un cuvnt binar de k bii atunci cnd numai una din cele m intrri ale sale
este activ (se afl n valoarea logic 1). Cele m cuvinte de ieire pot fi distincte
(dar nu este strict necesar). Dac notm cu W variabilele de intrare i cu Y funciile
de ieire avem relaia:
m 1
a n Wn
0
unde: r = 0, 1, ,(k-1), iar ak este un factor ce poate lua valorile logice 0 sau 1.
Pentru valorile din tabelul de adevr prezentat n figura 8 stnga care
reprezint codificarea cifrelor zecimale 0, 2, ,9, este necesar un numr de 4 bii
(4 ieiri). Implementarea realizat cu pori SAU este dat n dreapta.
Figura 8. Codificator zecimal-binar (tabel de adevr i schem)
Codificatoarele pot fi realizate, n principiu, prin folosirea matricelor de

diode sau de tranzistoare, ns avnd n vedere ncrcarea relativ mic a liniilor de
intrare n cazul tranzistoarelor, este de preferat implementarea soluiei cu pori
SAU realizate cu tranzistoare funcionnd n regim de repetor pe emitor. n figura
9 este prezentat aceast abordare i anume n (a) se prezint realizarea funciei Y2
utiliznd tranzistoare n regim de repetor pe emitor, iar n (b) este prezentat
realizarea parial a CD cu m-1 tranzistoare bipolare multiemitor.
Figura 9. Implementri cu tranzistore (repetoare pe emitor i multiemitor)
10
Figura 10. Implementarea logic a codificatorului prioritar (74148)

n figura 10 este prezentat implementarea logic a codificatorului prioritar
74148, iar n figura 11 tabelul de adevr pentru acest tip de codificator.
Figura 11. Tabelul de adevr pentru codificatorului prioritar (74148)

Aa cum se vede din figura 10, codificatorul prioritar dispune de intrrile
0, 1, ,7 i ieirile Y0, Y1 i Y2 toate active pe valoarea logic 0. Pentru fiecare
intrare se atribuie o anumit prioritate care crete cu numrul intrrii, aa c
activnd simultan mai multe intrri, codul de ieire corespunde strict cu intrarea
care are prioritate maxim. Pentru validarea circuitului este prevzut intrarea EI
care este activ pe valoarea logic 0. n situaia n care CD nu este validat, toate
ieirile sale sunt inactive, adic puse pe valoarea logic 1. Ieirea GS devine activ
(ia valoarea logic 0) doar atunci cnd cel puin una dintre intrrile de date este
activ, iar ieirea EO este activat (are valoarea logic 0) atunci cnd toate intrrile
de date sunt inactive (au valoarea logic 1).
11
Figura 12. Codificator prioritar realizat cu dou capsule 74148

Semnalul logic EO se folosete n cazul conectrii n cascad a mai multor
codificatoare prioritare, pentru validarea unui circuit similar, avnd intrri de date
cu prioritate mai mic, aa cum se observ n figura 12.
E. Comparatorul digital
Comparatorul digital este un circuit logic combinaional care are
capacitatea s determine valorile relative a dou numere binare A i B reprezentate
pe n bii fiecare. Mrimile de intrare n comparator sunt cei n bii ai fiecruia dintre
cele dou numere, iar cele trei ieiri ale comparatorului au rolul de a indica care
dintre relaiile A = B, A > B ori A < B este adevrat.
Dac vom considera cazul cel mai simplu n care cele dou numere A i B
sunt reprezentate pe un bit, atunci stabilirea egalitii dintre ele se poate face cu o
poart logic SAU-EXCLUSIV care va ndeplini urmtoarea funcie logic:
A B A B AB AB A B
n cazul acestei funcii, dac A = B, fe = 1, iar dac A B, fe = 0.

Pentru determinarea inegalitilor A > B sau A < B trebuiesc utilizate
funciile:
AB ,
care este adevrat pentru A > B i
AB ,
care este
adevrat pentru A < B.

n cazul n care cele dou numere binare A i B sunt reprezentate pe n bii fiecare,
atunci se poate obine comparatorul elementar pentru bitul de ordinul k, prezentat
n figura 13.
Figura 13. Comparatorul elementar pe un bit (bitul de ordinul k)

Dac folosim aceiai schem pentru comparatorul pe n bii se vor obine
urmtoarele funcii logice: Fe = fe0 fe1 fek fen-1 pentru A = B, ca n final s avem
relaiile:
12
F F .F
F F .F
F F .F
e
n figura 14 se prezint implementarea funciilor pentru un comparator pe

4 bii, prin utilizarea relaiilor anterioare.
Figura 14. Implementarea funciilor pentru un comparator pe 4 bii

n figura 15 este prezentat o implementare practic a unui comparator
pentru dou numere reprezentate pe cte 8 bii fiecare, comparatorul fiind realizat
cu dou integrate, fiecare coninnd cte un comparator pe 4 bii (7485).
Figura 15. Comparator pentru dou numere pe cte 8 bii fiecare

F. Detectorul i generatorul de bit de paritate
13
La transmisia de date se utilizeaz foarte mult detectorul de bit de paritate,

care este de fapt un circuit logic combinaional CLC care are rolul de a determina
paritatea sau imparitatea numrului de bii de intrare aflai pe valoarea logic 1.
Este logic de intuit c la astfel de detectoare se utilizeaz cunoscutele pori SAUEXCLUSIV deoarece ele rspund prin 1 logic atunci cnd una dintre intrri este pe
1 logic i cea de-a doua pe 0 logic, detectndu-se astfel imparitatea sau rspund cu
0 logic cnd ambele intrri sunt pe 1 logic sau ambele pe 0 logic, detectndu-se
astfel paritatea.
n figura 16 este prezentat detectorul de imparitate i n figura 17 se
prezint tabelul de adevr corespunztor acestui detector.
Figura 16. Detector de paritate pentru patru variabile de intrare
Figura 17. Tabelul de adevr pentru figura 16, detector de paritate selectabil
prin variabila P i detector la emisie i recepie
Tot n figura 17 (dreapta-jos) este un circuit mai complex n care circuitul
notat cu I funcioneaz la locul de emisie al informaiei (notat cu E), ca fiind un
generator de imparitate i care furnizeaz la ieirea s-a Ya un bit de imparitate
avnd valoarea de 1 logic n absolut toate cazurile n care numrul variabilelor de
intrare A, B, C i D care au valoare 1 logic, este impar. Pe bus-ul reprezentat n
figur de cele patru fire paralele de la E la R (receptor) mpreun cu firul de
14
paritate Ya, care vor avea mpreun un numr par de bii egali cu valoarea 1. Cel
de-al doilea circuit detector notat cu II aflat la locul de recepie R funcioneaz ca
un detector de paritate pe cuvntul de 5 bii transmis pe bus (A, B, C, D i Ya). n
cazul transmisia s-a fcut fr erori de paritate Yb = 0, iar la apariia unei erori de
paritate la transmitere care duce la apariia unei erori de paritate se detecteaz
valoarea logic Yb = 1.
n figura 18 este prezentat schema logic a detectorului i generatorului
de paritate integrat de uz general pe 8 bii 74180. Pentru a permite selectarea
paritii sunt utilizate dou semnale P (paritate par) i I (paritate impar).
Figura 18. Detector/generator de paritate 74180

n figura 19 este prezentat schema de interconectare a mai multor capsule
74180 pentru realizarea unui detector/generator de paritate pe un cuvnt de intrare
de mai mult de 8 bii (aici 24 de bii).
Figura 19. Detector/Generator de paritate pe 24 de bii
15
G. Circuitul sumator ()
Circuitul sumator este un circuit logic combinaional CLC care are rolul
de a asigura, direct sau indirect, efectuarea tuturor operaiilor aritmetice ntr-un
sistem de calcul electronic.
Circuitul sumator elementar este circuitul care servete pentru efectuarea
sumei a dou numere binare reprezentate pe cte un bit fiecare, fr a ine seama de
transportul de la bitul de semnificaie imediat inferioar. Acest sumator se mai
numete semisumator. Sumatorul care ia n considerare i transportul de la rangul
inferior se numete sumator complet.
Tabelul de adevr pentru un sumator este prezentat n figura 20, n care se
consider ca variabile de intrare A0 i B0 de cte un bit fiecare i ca variabile de
ieire suma parial S0 i transportul C0.
Figura 20. Tabelul de adevr pentru semisumator

Conform acestui tabel de adevr se pot scrie urmtoarele relaii pentru
semisumator: S0 A0 . B0 A0 . B0 i C0 A 0 . B0 .
n figura 21 se prezint schema logic pentru semisumator (a-stnga),
simbolul semi-sumatorului (b-stnga), schema logic pentru sumatorul complet (adreapta) i simbolul sumatorului complet (b-dreapta).
Figura 21. Schema logic pentru semisumator (a-stnga), simbolul semisumatorului (b-stnga), schema logic pentru sumatorul complet
(a-dreapta), simbolul sumatorului complet (b-dreapta)
16
Relaiile logice pentru sumatorul complet sunt urmtoarele:

Sn A n . C n Bn . Cn Cn 1. C n A n . Bn . Cn 1 i
C n A n . C n - 1 Bn . C n - 1 A n . B n
Cu ajutorul relaiilor anterioare se poate implementa practic un sumator

complet a crui schem logic este prezentat n figura 22.
Figura 22. Implementarea practic a unui sumator complet

Dac interconectm mai multe sumatoare complete pe un bit se pot realiza
sumatoare pentru cuvinte binare pe mai muli bii. n figura 23 este prezentat un
sumator pentru cuvinte binare pe 4 bii. Figura reprezint de fapt, schema bloc a
sumatorului integrat pe 4 bii standard de tipul CDB 483E, la care adunarea se face
n paralel i propagarea transportului n serie.
Figura 23. Interconectarea sumatoarelor pentru realizarea

sumatoarelor pe cuvinte binare de mai muli bii (4 bii)
H. Memorii ROM (Read Only Memory)
17
n general o memorie ROM (Read Only Memory) este un convertor de

cod format dintr-un decodificator DCD i un codificator CD, intrarea n DCD este
un cod de adres, iar datele obinute la ieirea CD reprezint informaiile memorate
n ROM la adresa specificat la intrare. Schema bloc a unei memorii ROM este
prezentat n figura 24.
Figura 24. Schema bloc a unei memorii ROM

Cele n linii de adres reprezentate de intrrile A0, A1, , An-1 sunt
decodificate n m = 2n linii de cuvnt W0, W1, , Wm-1 i codificatorul CD, care
constituie de fapt o matrice de memorie, furnizeaz la ieire m cuvinte de cte k
bii fiecare O0, O1, , Ok-1.
Dou tehnologii de realizare a memoriilor ROM sunt cele mai utilizate:
tehnologia bipolar i tehnologia MOS, prima fiind utilizat pentru timpi de acces
foarte mici la informaii de ordinul zecilor de ns, iar cea de-a doua pentru capaciti
mari de memorare dar cu un timp mai mare de acces de ordinul sutelor de ns.
Programarea memoriilor ROM este procesul prin care se stabilete
coninutul intern al memoriei, coninut pe care utilizatorul l va putea doar citi (de
un numr nedefinit de ori), dar programarea este fcut de obicei, de fabricant n
conformitatea cu aplicaia avut n vedere, acionndu-se asupra codificatorului
care reprezint de fapt matricea de memorie.
Memoriile ROM bipolare pot fi: programabile la productor prin
masc, programare fcut deci de fabricant, sau la utilizator prin aplicarea
unei proceduri de programare.
o Programarea prin masc - se consider codificatorul realizat din
tranzistoare n conexiunea colector comun i se aplic masca.
18
Figura 25. Programarea prin masc a unei memorii ROM
n figura 25 se poate vedea programarea prin masc a unei

memorii ROM. n acest caz programarea este i etap a procesului
de fabricaie i cu ajutorul mtii de programare se las ntrerupte
anumite linii l0, l1, sau linii de bit ale emitoarelor L0, L1.
Programarea de ctre utilizator este ilustrat n figura 26
programarea de ctre utilizator a unui PROM prin arderea de ctre
utilizator a unui fuzibil (integrat i el) printr-un curent de
programare IP (de ordinul sutelor sau zecilor de mA cu durate de
zeci de ms). Diodele mpiedic ramificarea curentului (legturile
ntrerupte nu mai pot fi refcute).
Figura 26. Programarea de ctre utilizator unui PROM
Memoriile ROM unipolare MOS pot fi i ele: programabile la

productor prin masc, sau la utilizator prin aplicarea unei proceduri de
programare.
o Programarea prin masc n prima etap se realizeaz toate
tranzistoarele MOS din nodurile matricei iar n etapa de
programare, tranzistoarele inactive se realizeaz cu grosime mai
mare a stratului izolant al porii, iar cele active cu o grosime mai
mic, ca n figura 27.
19
Figura 27. Programarea cu masc a unui MOS-ROM

Programarea de ctre utilizator programarea de ctre utilizator
a unui EPROM sau REPROM, se face prin tergere (n general
cu becuri ce au lumin n infrarou) i reprogramare pe dispozitive
specializate de care trebuie s dispun utilizatorul, numite
programatoare de ROM-uri. Exist i memorii EAROM
(Electricaly Alterable ROM) realizate n tehnologie MOS care
ofer posibilitatea tergerii pe cale electric.
n figura 28 este prezentat o structur tipic a unei memorii ROM pe 8
bii, care face selecia unui cuvnt de ieire de 8 bii O0, O1, , O7, nu cu ajutorul
unui DCD cu 1024 de linii de ieire, ci cu un DCD cu 128 de linii i 8 MUX cu 8
ci (pentru reducerea numrului de pori). Intrrile CS1 i CS2 vor permite
selectarea/deselectarea integratului de memorie prin intermediul celor 8
amplificatoare (circuite de nalt impedan cu 3 stri)
o
Figura 28. Organizarea tipic a unui ROM pe 8 bii
20
Figura 29. Extinderea de adres de la capacitatea

de 1x8 Kbii pe capsul de 4x8 Kbii
n figurile 29 i 30 sunt prezentate posibilitile de extindere a capacitii
memoriilor de tip ROM.
Figura 30. Extinderea mixt de adres de la capacitatea

de 1x8 Kbii pe capsul de 2x16 Kbii
Principalele aplicaii ale ROM-urilor, datorate n primul rnd caracterului
dublu ale acestor memorii (n principal PROM, EPROM i mai ales EAROM ),
de convertor de cod i memorie sunt:
Memorarea datelor i instruciunilor n sistemele de calcul electronic i
automate secveniale;
Efectuarea transformrilor de adres i nmagazinarea microinstruciunilor n microprogramare;
Implementarea circuitelor CLC cu un numr mare de variabile de
intrare i cu mai multe ieiri. Din cauza structurii sale interne ROM
asigur faptul c fiecare linie de cuvnt reprezint un termen al formei
canonice i codificatorul su permite nsumarea termenilor n concordan
cu tabelul de adevr, n felul acesta eliminndu-se obligativitatea
minimizrii;
Conversia de cod este foarte utilizat n special pentru afioarele cu 7
segmente, cele cu 35 de puncte, la generatoarele de caractere car deservesc
sistemele de afiare alfanumeric pe tuburile catodice sau LCD;
Realizarea unor tabele de funcii pentru sistemele de calcul sau sisteme
de prelucrare numeric, care sunt de fapt sisteme de conversie a codului
21
binar care este argumentul funciei, n codul de ieire, care vor furniza
valorile corespunztoare ale respectivei funcii, n mod deosebit pentru
funciile logaritmice, trigonometrice i exponeniale;
Generarea unor secvene de impulsuri cu ajutorul memoriei ROM,
funcie realizabil prin programarea corespunztoare a ROM-ului i
modificarea secvenial a adresei de intrare prin intermediul unui
numrtor binar.
I. Structuri logice programabile
n practic sunt o serie de aplicaii care au la intrare un numr foarte mare

de variabile, la viteze de funcionare ridicat, motiv pentru care au fost proiectate
circuite speciale LSI denumite structuri logice programabile PLA (Programmable
Logic Array), atunci cnd sunt programate din fabricaie prin masc i respectiv
FPLA (Field Programmable Logic Array), atunci cnd sunt programate la locul de
utilizare.
n general, un PLA este un circuit CLC cu dou niveluri de logic
programabil o matrice de pori SI i o matrice de pori SAU, mpreun cu
amplificatoarele de ieire programabile. Matricea de pori SI constituie un
decodificator condiionat, care are un numr redus de intrri ale circuitului, iar
matricea de pori SAU constituie un codificator. n figura 31 este prezentat
schema logic a unui FPLA.
Figura 31. Schema logic a unui FPLA

22
Toate conexiunile marcate n figur cu cerculee pot fi ntrerupte prin

programarea pe care o face utilizatorul.
Avantajele pe care le ofer PLA fa de un ROM, n aplicaiile care
necesit un numr foarte mare de variabile de intrare, rezult din posibilitatea
programrii matricei de pori SI (decodificator) i a complementrii variabilelor
de ieire.
n mod obinuit, porile logice din matricea SI decodificatoare a circuitelor
FPLA sunt realizate cu diode Schottky conectate n serie cu o plcu fuzibil de
crom-nichel, n timp ce porile logice din matricea SAU codificatoare sunt
compuse din tranzistoare n conexiune cu colector comun, avnd pelicul fuzibil
nseriat n circuitul de emitor ca n figura 32.
Figura 32. Utilizarea plcuelor fuzibile

n schema logic a unui FPLA
Figura 33. Exemplificare pentru programarea

funciei:
F A1 A 2 . A3
23
Cele mai importante aplicaii ale structurilor programabile de tip FPLA

sunt n: microprogramare, conversia de cod, generarea de caractere (pentru
dispozitive de afiat i/sau tastaturi), realizarea tabelelor de funii i
implementarea automatelor secveniale.
Aceste structuri programabile au avut o dezvoltare tehnologic spectaculoas n ultima perioad, lucru ce a dus la realizare unor noi tipuri cum ar fi:
FPLP (Field Programmable Logic Patch) - constituie un circuit integrat
programabil care are misiunea de a corecta informaii nregistrate incorect
n memoriile ROM de mare capacitate. Dac se cunosc adresele la care se
afl informaiile incorecte, integratul FPLP este programat pentru ca
aceste adrese s se invalideze ROM-ul i integratul s furnizeze pe
magistrala comun celor dou informaia corect;
FPGA (Field Programmable Gate Array) este un integrat coninnd o
structur programabil compus din pori logice SI i respectiv pori SINU i care este utilizat pentru implementarea unei game ntregi de
circuite logice combinaionale CLC;
PAL (Programmable Array Logic) este similar circuitului FPLA, cu
diferena c dispune de o matrice SAU fix i numai matricea SI
programabil. Are avantajul c este mai simplu dect FPLA;
PMUX (Programmable Multiplexer) este un circuit integrat ce cuprinde
o matrice de pori logice SI programabil, avnd n mod curent 10 intrri i
care dau 32 de termeni ai produsului canonic. Cte 8 termeni sunt conectai
la 4 selectoare de date prevzute cu 3 intrri de selecie, iar cele 4 ieiri
selectoare de date sunt prevzute cu inversoare cu trei stri comandate de
acelai semnal de validare. Schema bloc a unui astfel de circuit se vede n
figura 34.
24
Figura 34. Schema bloc a unui PMUX
2. Sisteme de ordinul unu

A. Sisteme de memorare
Trecerea la sistemele de ordinul unu se face prin introducerea unei reacii n
sistemele de ordinul zero. n figura 35 sunt prezentate cele mai simple exemple de
sisteme de ordinul unu (sisteme de memorare): circuitul bistabil asincron,
cunoscut ca latch, i cel din dreapta circuit bistabil sincron numit i latch cu ceas.
Figura 35. Exemple simple de sisteme de memorare

B. Bistabilul asincron (latch)
n figura 35 (stnga) este prezentat circuitul bistabil asincron realizat cu
pori logice de tip NAND, el fiind cel mai simplu element de memorare, n care
dac se consider R = S = 0 (unde am notat prin: R este NON R i S este NON S ),
atunci ieirile Q i Q vor avea aceiai valoare logic 1. Tranziia simultan a
intrrilor n 1 logic are ca efect declanarea unui proces de tranziie necontrolat a
ieirilor ntr-una din urmtoarele dou situaii: Q = 0 (Q = 1) i Q = 1 (Q = 0).
25
Figura 36. Circuit basculant asincron realizat cu pori NOR

Dac se consider R = S = 1 prin comutare sincron, atunci cnd
sincronismul este posibil, atunci ieirile Q i Q vor tinde s comute n valoarea
logic 0, iar timpul de comutare al celor dou pori logice ne fiind practic acelai i
poarta logic ce comut mai rapid va crea condiiile ca cealalt poart (mai lent)
s nu treac n valoarea logic 0, determinnd bascularea circuitului ntr-una din
strile anterior indicate. n felul aceste acest proces se poate urmri secvena pe
osciloscop: R = S comut n 1 logic. Tabelul de adevr pentru realizarea cu pori
NAND este prezentat n figura 36(stnga).
O alt posibilitate de realizare a circuitului bistabil asincron este cu
ajutorul porilor logice de tip NOR, prezentate n figura 36 (dreapta) iar tabelul de
tranziie a acestui tip de latch se d n figura 37 (stnga).
Figura 37. Tabel logic pentru realizarea NOR i

circuit basculant asincron realizat cu pori NO
Figura 38. Circuit basculant sincron realizat cu pori NOR,

simboluri (a i b) utilizate pentru latch i latch de tip D
O structur foarte utilizat de circuite basculante sincrone este latch-ul de
tip D a crui structur este prezentat n figura 38 (dreapta) i a cror simboluri
26
uzuale se prezint n figura 39 (a) i (b), tot n figura 39 (dreapta) este prezentat i
tabelul de tranziie pentru latch-ul de tip D.
La toate circuitele basculante sincrone, semnalul de sincronizare (semnalul
de ceas = Clock) este semnalul pe a crui durat se pot aplica semnalele de intrare
care urmeaz s duc la bascularea bistabilului (modificarea strii acestuia).
Figura 39. Simboluri utilizate i tabelul de tranziie pentru latch-ul de tip D

C. Latch-ul adresabil
Latch-ul adresabil este cea mai simpl extensie paralel a latch-ului.
Pentru exemplificare prezentm n figura 40 simbolul utilizat pentru un latch
adresabil care are o structur format din 8 latch-uri de tip D dispunnd de ceas de
sincronizare i cu ajutorul unui decodificator (ABC), sunt selectate latch-urile care
corespund codului dat de combinaia ABC.
Figura 40. Latch-ul adresabil (simbol de reprezentare)

n figura 41 se detaliaz logica intern de realizare a unui latch adresabil.
27
Figura 41. Logica intern a unui latch adresabil

Codul dat de combinaia ABC, indic coninutul crui bistabil va fi
modificat, intrarea D indic cum se va modifica coninutul bistabilului, iar intrarea
de ceas CLK poate indica momentul cnd are loc tranziia. Aceasta nseamn c un
astfel de circuit rspunde necesitii de a comanda independent rspunsul la
ntrebrile unde?, cnd? i cum?
Absolut n toate cazurile este obligatoriu ca activarea lui CLK s se fac
numai dup ce semnalele A, B i C au fost comutate, pentru a nu aprea
eventuale semnale parazite.
D. Memoria RAM (Random Acces Memory)
Dac la dou niveluri de latch-uri adresabile i se adaug al treilea cu rol de
multiplexare, se ajunge la memoria de tip RAM (Random Acces Memory) sau
memoria cu acces aleatoriu.
n figura 42 este prezentat schema de principiu a unei memorii RAM cu
n
2 celule de memorare, care pune n eviden toate facilitile funcionale pe care
trebuie s le aib circuitul de memorare.
Figura 42. Schema de principiu a unei memorii cu 2n celule de memorare

Schemele tehnologice concrete de realizare a memoriilor RAM conin
artificii tehnice suplimentare care permit optimizarea zonei de decodificare sau a
zonei de multiplexare.
28
Celulele de memorare sunt formate din bistabili de tip latch,

decodificatorul acioneaz scrierea prin DIN n celulele de memorie, iar
multiplexorul permite selectarea oricrui bistabil la ieirea DOUT i att
decodificatorul ct i multiplexorul sunt comandate de ctre adresa locaiei de
memorie.
n figura 43 sunt prezentate dou scheme practice de implementare
n structura AND-OR.
Aceste structuri au marele avantaj c permit transferul, pe calea selectat,
n ambele sensuri.
Figura 43. Scheme tehnologice utilizate n structura AND-OR

n figura 44 se prezint schema real a unei memorii format dintr-un
decodificator de adrese i o reea latch-uri cu ceas conectate cu exteriorul printr-o
cale bidirecional de date.
Figura 44. Schema real a unei memorii

n procesul de creterea continu a nevoii de memorie (a existat n
permanen o mare foame de memorie) au aprut o serie ntreag de probleme
tehnologice care au fost rnd pe rnd soluionate. n acest proces, numrul de latch-
29
uri a fost continuu mrit (lucru de neevitat) dar care a fost nsoit i de o
suprtoare supradimensionare a decodificatorului de adrese, de aceea au fost
regndite ntr-o nou structur similar celei utilizate la circuitele ROM.
Elementele de memorare s-au organizat n matrice, la care raportul celor
dou dimensiuni (ale matricei) s fie ct mai apropiat de unu (practic s-au fabricat
matrice numai cu raportul 1). Acest lucru a implicat faptul c distribuirea sarcinilor
de selectare a celulelor de memorie (prin adresa celulei de memorie), s se fac
printr-un decodificator de linii i un selector (multiplexor) de coloane, ca n figura
45 i n care m = 2n, numrul de bii de adres ai memoriei este 2n, iar numrul de
locaii de memorie este 22n. n acest caz, fiecare ieire a decodificatorului
selecteaz cte o linie de m celule de memorare, iar multiplexorul alege una din
cele m ci pentru a fi transferat la ieire, n acest fel s-a redus drastic efortul de
realizare a circuitelor de selecie.
Figura 45. Schema unei memorii folosind linii i coloane

Structura din figura 45 mai are i avantajul c pentru a declana un ciclu de
memorie (de scriere sau citire) este necesar mai nti selectarea unei linii din
matricea de memorare i apoi cu o anumit ntrziere dat de propagarea prin DCD
i MATRICEA DE MEMORIE se d selectarea unei anumite coloane.
n figura 46 se prezent schema bloc a unei memorii dinamice care ine
seama de observaia anterioar.
30
Figura 46. Schema unei memorii dinamice

n figur elementele noi care apar au urmtoarea semnificaie: LL este
latch pentru accesarea liniilor, LC - este latch pentru accesarea coloanei, LCLK
este ceas pentru LL i CCLK este ceas pentru LC. Are avantajul c se
njumtesc numrul pinilor i elementul de memorare este realizat cu ajutorul
unei capaciti ce reine un timp limitat o sarcin ce depete un anumit nivel, din
acest motiv cel puin o dat la 2 ms se face acces la celulele de memorie
(remprosptarea memoriei dinamice).
Figura 47. Scheme de memorie cu diferii pini de adres
31
Figura 48. Schema de memorie cu 64 KOctei

E. Principiul master-slave
Deficiena cea mai mare a latch-urilor este aceea c nu poate face distincie
net ntre intrrile care condiioneaz momentul comutrii i cele care determin
modul de comutare, adic nu face distincie net ntre cnd i cum. Deficiena se
rezolv prin utilizarea structurii master-slave, aa cum se vede n figura 49.
Figura 49. Structur de tipul master-slave

Cele dou latch-uri care compun structura sunt conectate n cascad.
Primul este M (Master) i al doilea este S (Slave) permit tranziia ieirii s se
produc sincronizat pe frontul negativ al impulsului de ceas, astfel dac CLK = 1,
este permis comutarea latch-ului M conform intrrilor R i S oricnd pn n
momentul tranziiei negative a ceasului. n acest interval de timp CLKS = 0 i
starea latch-ului S nu se modific, dar n momentul tranziiei negative a CLK se
blocheaz intrarea de master (CLKM = 0) i se deschide accesul n slave (CLKS =
1) care comut conform coninutului lui M din momentul tranziiei ceasului n 0,
i pe toat durata ct CLK = 0, deci CLKS = 1 starea S nu se va putea modifica
deoarece QM i QM sunt stabile CLKM = 0 asigurnd acest lucru. Comutarea
ieirilor Q i Q nu se poate produce dect imediat dup frontul negativ al CLK
conform strii R i S anterioare, adic se produce comutarea strict i exclusiv
determinat de impulsul de ceas CLK. Deoarece se aplic n antifaz cele dou
impulsuri de tact pe cele dou latch-uri ale circuitului, este permis izolarea celor
32
dou ieiri de efectele ce se datoreaz tranzaciilor pe R i S i care vor fi validate

pe tranziia a impulsului de ceas.
F. Bistabilul de tip D
n mod similar circuitului anterior sunt construite circuite master-slave care
comut pe tranziia pozitiv a impulsului de ceas. n cazul n care R = S se va
obine structura logic din figura 50 care reprezint un circuit basculant bistabil de
tip D, notaie care provine de la delay (ntrziere), deoarece acest bistabil repetnd
pe ieirea Q intrarea D n urma aplicrii impulsului de ceas, ntrzie datele de
intrare exact cu un tact.
Figura 50. Bistabilul de tip D (simbol i tabel de tranziie)

G. Registrul
Mai multe circuite basculante bistabile (n general un numr par ce
bistabili D) pot fi conectate n serie (extensie serie) formnd un circuit mai
complex care poart denumirea de registru de deplasare serie.
G.1. Registrul serie
Figura 51 prezint schema unui registru de deplasare realizat cu patru
bistabili de tip D.
Figura 51. Registrul de deplasare serie realizat cu CB de tip D

G.2. Registrul de deplasare
n general, un registru de deplasare serie pe patru bii este format din 8
latch-uri, din care patru sunt master i patru slave care sunt conectate n cascad,
33
fiind de fapt o extensie serie pe opt niveluri a unui sistem de ordinul unu (figura
52). Toate latch-urile de tip master sunt n conducie pentru CLK = 0, iar cele de
tip slave sunt blocate pe intervalul respectiv. Lucrurile se inverseaz n momentul
n care CLK = 1, si nu exist nici un moment n care o cale combinaional
deschis ntre DIN i DOUT, fapt ce creeaz permisiunea pentru controlul
deplasrii datelor prin acest tip de registru. n momentul n care CLK = 0,
coninutul circuitelor SK se transfer n MK+1, coninutul S3 se pierde iar n M0 se
transfer DIN. Pentru CLK = 1, MK se transfer n SK.
Figura 52. Registru de deplasare realizat cu CB Master-Slave

G.3. Registrul paralel
Registrul de stocare paralel este o extensie serie-paralel a sistemului de
ordinul unu i este format din bistabili de tip D sincronizai de un ceas comun
(Figura 53) i care are ca principal funcie stocarea temporar a unei configuraii
binare, n vederea unei prelucrri viitoare.
Figura 53. Registrul paralel realizat cu CB de tip D

n figura 54 este prezentat un exemplu tipic de registru paralel 8T10
utilizat n aplicaii practice.
34
Figura 54. Registrul paralel 8T10 standard

Circuitul dispune de intrrile D3 D0, ieirile de tip three-state O3 O0,
semnalele care controleaz trecerea ieirilor n starea de nalt impedan OD1 i
OD0, ID1 i ID0 semnale care permit comutarea strii registrului n conformitate cu
intrrile i sub comanda generatorului de tact al ceasului, CLK este intrarea de ceas
activ pe frontul pozitiv i CLR care este intrarea asincron de tergere a
registrului (activ pe valoarea unu).
Figura 55. Registrul paralel utilizat ca multiplexor

n figura 55 este prezentat o schem de tip cascad pentru comanda unui
SISTEM LOGIC. Cele patru registre de cte patru bii fiecare pot fi surse pentru
sistemul logic, sau pot servi drept destinaii pentru mrimile generate de acelai
sistem logic. Selectarea coninutului registrelor se face prin codul binar reprezentat
de S1 S0 folosind multiplexarea la intrarea sistemului logic i prin folosirea lui D1
D0 pentru demultiplexarea ieirii sistemului.
G.4. Registrul serie-paralel
n foarte multe aplicaii practice este necesar trecerea de la transferul serie
la cel paralel i invers n cadrul aceluiai sistem logic i acest lucru se realizeaz cu
ajutorul registrelor de tip serie-paralel.
35
Figura 56. Registrul de deplasare serie-paralel

Oricare bistabil de tip D care intr n componena unui registru de
deplasare serie-paralel trebuie s primeasc datele de intrare din cel puin dou
surse: de la bistabilul D anterior, la deplasarea serie, sau exteriorul registrului, la
ncrcarea paralel. Acest circuit impune multiplexarea acestor dou surse la
intrarea fiecrui bistabil de tip D din registru, deci complexitatea registrului crete
cu o zon combinaional ca n figura 56.
La intrarea circuitului combinaional dac S/P = 0 sunt deschise circuitele
AND care permit accesul datelor de pe intrrile I3 I0 n bistabilii D
corespunztori i o dat cu aplicarea impulsului de ceas ncarc registrul n mod
paralel. Dac ns S/P = 1, atunci registrul realizeaz o deplasare de la stnga spre
dreapta o dat cu aplicarea impulsului de ceas.
Figura 57. Registrul de deplasare serie-paralel standard 74194

Circuitul integrat tipic din categoria registrelor de deplasare serie-paralel
este 74194 si are schema electronic prezentat n figura 57. El are urmtoarele
faciliti: a) cnd S1S2 = 00 se pstreaz nemodificat coninutul; b) cnd S1S2 = 01
se deplaseaz coninutul spre dreapta; c) cnd S1S2 = 10 se deplaseaz coninutul
spre stnga; d) cnd S1S2 = 11 se ncarc paralel registrul; e) cnd CLR = 0 se
realizeaz tergerea n regim asincron a biilor.
36
Figura 58. Convertor paralel-serie a unor cuvinte de 8 bii

n figura 58 este prezentat schema unui convertor serie-paralel pentru
cuvinte pe 8 bii realizat cu dou registre de deplasare serie-paralel de tip 7495.
Sunt prezentate i formele de und aplicate de ceas (CLK) i impulsurile de control
al modulului de comutare serie-paralel al registrelor (MC = S/P). Dac S/P = 1,
registrul se ncarc paralel (pe frontul negativ al ceasului) pe ieirea DOUT fiind
generat valoarea D0. Pe durata urmtoarelor 7 impulsuri de ceas (cnd S/P = 0) se
va genera succesiv D1 D7 dup care ciclul se repet. n situaia n care intrrile
de pe A, B, C, D ale celor dou registre se modific asincron cu S/P, atunci se
poate obine conversia paralel-serie a unui bloc de date la care se are acces paralel
i trebuie s le transferm serie.
O aplicaie foarte des utilizat este aceea a folosirii unui registru serieparalel pentru realizarea nmulirii i respectiv mpririi binare cu puteri ale lui
doi, aa cum se poate vedea n figura 58, iar n figura 59, tabelul de adevr al
acesteia. Schema realizeaz nmuliri i mpriri cu maximum 24.
Figura 58. Utilizarea registrului paralel-serie la nmulirea i

mprirea binar cu o putere a lui 2
Figura 59. Tabelul de adevr pentru schema anterioar

n figura 58 intrrile S1S0 permit controlul asupra ntregii structuri, care
primete la intrare D3D2D1D0 i poate genera la ieire rezultatul nmulirii sau
mpririi intrrii D3D2D1D0 cu maximum 24. S presupunem c dorim s nmulim
37
numrul 0011 cu 23 i apoi s mprim numrul 0110 la 22, iar acest ultim rezultat
s-l pstrm n registru. La nceput, pe intrri trebuie s generat, sincron cu
impulsurile de ceas, configuraiile binare ilustrate n figura 59. n t0 se ncarc
configuraia numrului binar ce trebuie nmulit, apoi n urmtoarele trei perioade
ale ceasului (t1, t2 i t3) se comand deplasarea spre stnga a coninutului
registrului, n registru realizndu-se de fapt nmulirea cu 23, apoi n t4 poate prelua
n exterior de la ieirile O11, O10, , O0 primul rezultat dorit i se ncarc (n
acelai tact) cel de-al doilea numr binar (tot asincron) i la urmtoarele dou
tacturi t5 i t6 prin deplasri la dreapta se realizeaz mprirea cu 22, iar n tactul t7
coninutul registrului rmne nemodificat. Trebuie reinut c configuraiile de
intrare sunt semnificative numai tacturile t0 i t4.
H. Sincronizarea unui circuit logic combinaional
Prin folosirea circuitelor basculante bistabile de tip master-slave care
comut pe front se obin circuite complexe care permit decelarea mai precis a
unor procese care au o evoluie n timp. Aceast constatare este exploatat la
nlturarea efectelor neplcute de hazard care apar la ieirea circuitelor logice
combinaionale urmare a ntrzierilor inegale ce pot apare ntr-o reea sau ca
urmare a comutrii necontrolate a intrrilor sale.
Aa de pild, n figura 60 se prezint un circuit logic combinaional care
trebuie s transforme o configuraie periodic de semnale I3I2I1I0 n configuraia
O3O2O1O0. Secvena I3I2I1I0 reprezint numerele de la 0 la 15 exprimate n binar n
ordine cresctoare. n figur este prezentat i circuitul logic combinaional CLC
care respect tabelul de adevr din figura 61.
Figura 60. Transformarea unei configuraii de semnale periodice

n alt configuraie de semnale periodice
38
Figura 61. Tabelul de adevr utilizat pentru configurare cu CLC

Principala deficien a acestui mod de abordare este imposibilitatea de a
controla eficient tranziiile parazite de la ieire (fenomen numit hazard). Formele
de und la ieirile O3O2O1O0, pe lng ntrzierea datorat circuitului
combinaional CLC, vor fi ncrcate suplimentar cu impulsuri parazite (datorate
induciilor circuitelor de comutare) datorate i coincidenelor parazite i intrrilor
variabile, chiar dac configuraiile din I3I2I1I0 comut sincron.
Pentru corectarea parial a acestui neajuns se poate nlocui circuitul CLC
cu circuitul CLC din figura 62 care dispune de tabelul de adevr prezentat n
figura 63. Ieirile O3O2O1O0, sunt defazate cu un ciclu de ceas napoi fa de
intrare, pentru pstrarea sincronismului dintre intrri i ieiri. Implementarea
practic a soluiei se vede n figura 64.
Figura 62. Soluie de configurare utiliznd CLC i Registrul R
Figura 63. Tabelul de adevr pentru CLC
39
Figura 64. Implementarea practic a soluiei CLC i Registru

O soluie substanial mai bun este cea prezentat n figura 65, n care
registrul R1 sincronizeaz intrrile circuitului combinaional CLC i R2
sincronizeaz ieirile.
Figura 65. Utilizarea a dou registre pentru sincronizarea la borne

n cazul cel mai general, utilizarea registrelor de sincronizare la borne a
unui circuit logic combinaional se realizeaz conform figurii 66, n care avem; a)
I0 care reprezint n1 intrri ce trebuie sincronizate; b) I1 care reprezint n2 intrri
care nu trebuie sincronizate deoarece afecteaz numai ieirile O0; c) O0 care
reprezint m1 ieiri asincrone care nu sunt utilizate dect pentru generarea unui
context static; d) O1 care reprezint m2 ieiri sincrone.
Figura 66. Sincronizare mixt la borne

I. Structuri pipe-line
S studiem cum se poate mbunti parametrii de vitez a unei reele
combinaionale complexe. Dac cotm cu: a) tc timpul de propagare prin registrul
R1 i de stabilire a configuraiei de intrare (set-up time), raportat la frontul activ al
ceasului; b) tp timpul de propagare prin reeaua de pori CLC (dac fragmentm
CLC n dou circuite logice combinaionale, atunci avem CLC1 i CLC2 i avem
tp1 i tp2); c) ts timpul de stabilire la intrarea n registrul R2 naintea frontului activ
al ceasului CLK; d) T timpul total de propagare. Restructurarea a fost fcut i
40
prin introducerea unui nou registru R obinndu-se o schem la care frecvena

ceasului poate fi sensibil mrit, ca n figura 67.
Figura 67. Schem pentru reducerea timpului de propagare prin CLC

Descompunerea n CLC1 i CLC2 se recomand a fi fcut n aa fel
nct: a) timpii tp1 i tp2 s fie ct mai apropiai, pentru ca max(tp1,tp2) s nu aib
valoare prea mare; b) dimensiunea registrului R s fie ct mai mic.
Structura de prelucrare combinaional pipe-line este una din manierele
cele mai simple pentru a declana procese paralele ntr-un sistem de prelucrare.
Dac la intrarea I se aplic o succesiune de simboluri ce sunt prelucrate genernduse o succesiune de simboluri O, circuitele combinaionale CLC1 i CLC2 lucreaz
simultan, n paralel, la prelucrarea a dou secvene succesive de intrare. Rata cu
care sunt livrate la ieire secvenele ce formeaz ieirea O crete datorit
paralelismului ce apare n funcionarea dou reele combinaionale ale structurii
pipe-line. Se pot gndi structuri pipe-line cu mai multe niveluri. Trebuie reinut c
introducerea unui nivel este justificat doar dac se obine o cretere semnificativ
a frecvenei de ceas, prin care se justific efortul hardware suplimentar presupus de
introducerea unui registru.
n figura 68 este prezentat o schem pipe-line pentru realizarea nmulirii
binare a dou numere, unde: R0 este registrul de stocare a unei constante (D); R1
este registrul de stocare a dempritului; R2 este registrul de stocare a produsului;
CIRCUIT DE DEPLASARE este o reea combinaional formate din
multiplexoare comandate s genereze configuraia din R1 deplasat la stnga cu
numrul specificat prin D i SUMATOR care este un circuit combinaional care
face suma dintre coninutul lui R1 deplasat cu D ordine la stnga (deci nmulit cu
2D) produsul parial realizat n R2, a crui stare iniial este zero. Viteza poate fi i
mai mult crescut cu schema din figura 69.
Figura 68. Circuit de nmulire condiionat de impulsurile de tact
41
Figura 69. Circuit pipe-line mbuntit
42
3. Sisteme de ordinul doi

AUTOMATE ELEMENTARE
Proprietatea fundamental a sistemelor digitale de la ordinul doi n sus este
aceea c au autonomie parial, la limit total, fa de evoluia intrrilor. O
secven digital de intrare aplicat unui astfel de sistem va genera la ieirea
acestuia un rspuns parial corelat cu intrarea i foarte puternic influenat de
secvenele anterioare generate de sistem, influen manifestat prin starea n care sa aflat sistemul la nceputul secvenei de intrare. n paralel cu evoluia ieirii, la
aceste tipuri de sisteme, se mai produce i evoluia altei mrimi care poate lua
valori n mulimea strilor de evoluie a sistemului. Autonomia este dat tocmai
prin aceast evoluie paralel n spaiul strilor.
Structurile digitale superioare ordinului doi confer proprieti mai complexe,
dar toate sunt substanial marcate i dominate de caracterul oferit de autonomia n
spaiul strilor, chiar dac acest spaiu va fi puternic structurat. Din aceast cauz
i sistemele de ordinul trei sau patru pot fi privite ca nite automate. Sistemele de
ordinul doi sunt ns considerate automate elementare i scheme s-a de principiu
este prezentat n figura 70.
Figura 70. Schema bloc a unui automat elementar

n figura 70 se dispune de: a) un registru R (sistem de ordinul unu) numit
registru de stare; b) un circuit logic combinaional CLC (sistem de ordinul zero)
care calculeaz funciile i (unde: este funcia de tranziie a strilor, iar este
funcia de tranziie a ieirilor); c) mulimile de intrare X, de ieire Y i de stare Q.
Mrimile X i Y pot fi conectate la bornele circuitului CLC prin
intermediul unor registre, ca n figura 67, pentru asigurarea sincronizrilor.
A. Bistabilul de tip T
Cel mai simplu automat elementar este circuitul basculant bistabil de tip T,
la care mulimile X, Y i Q sunt minime i n fiecare moment Y Q.
43
Pentru ca automatul s aib o evoluie n spaiul strilor, este necesar ca
| Q | 1 , prin urmare vom considera | Q | min 2. n cazul mulimii X, atunci cnd

| X | 1 suntem n cazul unui automat generator pur. n cazul celui mai simplu
control prin intermediul intrrii este necesar ca | X | min 2. Prin urmare, att Q
ct i X pot fi definite n cel mai simplu caz printr-un singur bit.

Problema care se pune este: Care este evoluia posibil n spaiul strilor
n cazul limit dat. n acest caz este posibil tranziia continu ntre cele dou
valori posibile ale cazului | X | 1 . n cazul n care X are dou componente este
posibil blocarea procesului de basculare ntre cele dou stri ale automatului i
oprirea din stri. Aadar Q={0, 1} i X={0} pentru un automat pur autonom
(tranziia fcndu-se dup tabelul a) din figura 71) sau Q={0, 1} i X={0, 1}
pentru un automat parial controlat de evoluia intrrii (tranziia fcndu-se dup
tabelul b), c) i d), din figura 71)
Figura 71. Tabele de tranziie pentru circuitele din figura care urmeaz
Circuitele electronice care implementeaz tabelele de tranziie din figura
71 sunt cele din figura 72 (cu pstrarea strict a corespondenei).
Figura 72. Schemele bloc ale unor automate elementare (T)

B. Bistabilul de tip J-K
Circuitul basculant bistabilul de tip D a aprut ca o restricie impus
intrrilor unui bistabil de tip R-S prin nlturarea posibilitii unei tranziii
nedeterminate pentru configuraia R=S=1.
n cazul bistabilului de tip J-K tabelul de tranziie (de fapt funciile i )
i schema de principiu sunt prezentate n figura 73.
44
Figura 73. Tabelul de tranziie i schema bloc a bistabilului de tip J-K general
Figura 74. Tabelul de tranziie i schema bistabilului de tip J-K optim

C. Numrtoare
Circuitele bistabile de tip T sunt utilizate la construirea circuitelor de
numrare, numite numrtoare.
n electronica sunt cunoscute dou tipuri de numrtoare:
Numrtoare asincrone la care impulsul de ceas nu comut n acelai
moment dat de timp toate automatele elementare independente (constituite
din bistabile de tip T) i la care intrrile de tip T sunt constante egale cu
unu logic;
Numrtoare sincrone care sunt caracterizate prin faptul c impulsurile
de ceas sunt aplicate simultan i permanent tuturor bistabililor
numrtorului, iar intrrile de tip T pot lua cele dou valori logice n
funcie de tranziia realizat de sistem.
n ambele cazuri un numrtor poate fi o colecie de automate elementare
independente, interconectate de aa manier nct nu apare o reacie
suplimentar, orice numrtor fiind un sistem de ordinul doi (funcia de
numrare poate fi realizat ns i cu sisteme de ordin superior).
Un numrtor poate fi privit ca un automat cu funcia de tranziie a strii foarte
simplu definit, de fapt succesiuni cresctoare sau descresctoare, implementate
45
prin structuri simple. n cazul numrtoarelor suntem n situaia particular n care

Y Q.
C1. Numrtoare asincrone
La aceste tipuri de numrtoare vom asocia fiecrui bit a numrtorului,
cte un bistabil de tip T cu T=1. Schema de principiu a unui numrtor asincron pe
patru bii este prezentat n figura 75.
Figura 75. Numrtor binar cu patru bii (celule)

Se aplic impulsurile de ceas bistabilului asociat ordinului binar inferior
(2 ) i acesta va comuta la fiecare impuls de ceas, iar la fiecare comutare din 1 n 0
a acestui prim bistabil se obine un front negativ care poate fi aplicat bistabilului
asociat ordinului imediat superior (21),care va comuta. n felul acesta se poate
ajunge pn la bistabilul n dac numrtorul este realizat pe n bii. Caracterul
asincron al numrrii este dat de faptul c un bistabil diferit de cel de la intrare,
nu comut dect ca o consecin a comutrii bistabilului anterior. Numrtoarele
asincrone se aplic numai la frecvene joase.
0
C2. Numrtoare sincrone ca reea de automate cascadate
Figura 76. Schema de principiu a unui numrtor sincron
46
Creterea vitezei de comutare a numrtorului se poate realiza prin

conceperea numrtoarelor sincrone, care sunt structuri n care impulsul de ceas se
aplic tuturor bistabililor n comun, iar comutarea sau ne-comutarea lor fiind
comandat de intrrile de tip T n funcie de poziia bistabilului n numrtor, lucru
care se poate vedea din figura 76.
Figura 77. O alt structur a numrtorului sincron

O alt structur de numrtor sincron este prezentat n figura 77, care este
o structur mai simpl, dar mai uniform, dei mai lent puin.
Un numrtor sincron este realizat prin cascadara unor automate
elementare simple, ordinul unui astfel de sistem este doi.
C3. Numrtoare reversibile
Numrtoarele reversibile sunt caracterizate prin | X | 2 , adic pot fi
comandate din exterior dou maniere de evoluie a strii sistemului. Tabelul de
adevr pentru definirea funcionrii numrtorului reversibil (ca automat finit) este
prezentat n figura 78.
Figura 78. Tabelul de adevr al numrtorului reversibil

S lum n considerare un caz relativ simplu pentru care
| Q | 2
Schema de principiu a numrtorului reversibil este prezentat n figura 79, unde

CLC din aceast figur este definit de tabelul de adevr reprezentat n figura 80.
Modalitile de realizare a acestor tipuri de numrtoare prezint diferite varieti
fa de cele prezentate aici, unde nu s-au artat dect principiul de realizare.
47
Figura 79. Schema de principiu a numrtorului reversibil
Figura 80. Tabelul de adevr a lui CLC din figura anterioar

C4. Numrtoare prestabilite
Exist numrtoare, realizate n tehnologie integrat, care pe lng faptul
c sunt reversibile au posibilitatea de a fora tranziia primei stri (setare pe zero
sau pe o valoare dorit). Aceste numrtoare se numesc numrtoare prestabilite.
Un numrtor tipic de acest fel este 74193 a crui schem este prezentat
n figura 81.
Figura 81. Numrtor sincron, reversibil i resetabil 74193

Acest tip de numrtor are posibilitatea de a numra nainte (Count-UP
CU) ncepnd de la valoarea 0000 fixat prin tergere (Clear CLR), numr
napoi (Count-Down CD) ncepnd de la valoarea ABCD fixat prin ncrcare
(Load LD), semnaleaz eventualele depiri la numrarea nainte (Carry CR) i
48
eventualele depiri la numrarea napoi (Borrow BR). Comenzile asincrone

(Clear, Load) au prioritate fa de cele sincrone (Count-UP, Count-Down), n
sensul c acionarea comenzilor de ncrcare (Load=0) i de tergere (Clear=1)
inhib efectul semnalelor aplicate pe intrrile de numrare. Formele de und care
descriu funcionarea acestui circuit sunt date n figura 82.
Figura 82. Diagramele de semnale pentru 74193

C5. Aplicaii ale numrtoarelor
n figura 83 este prezentat schema unui numrtor pe 12 bii care
utilizeaz trei numrtoare de patru bii.
Figura 83. Numrtor de 12 bii utiliznd circuite 74193

Cascadarea acestor tipuri de numrtoare (74193) se realizeaz prin
conectarea ieirilor care semnalizeaz depirea capacitii de numrare CR i BR
pe intrrile de numrare nainte i napoi.
O alt aplicaie a numrtoarelor este la realizarea divizoarelor
programabile. n figura 84 sunt prezentate dou variante de divizoare
programabile, unul folosind o reacie de pe BR altul folosind o reacie de pe CR,
pentru ncrcarea numrtoarelor.
49
Figura 84. Dou variante de divizoare programabile

O alt aplicaie este numrtor programabil pe 8 bii realizat cu dou
circuite 74193 i prevzut cu mecanism de ncrcare. Este realizat ca n figura
85.
Figura 85. Numrtor programabil de 8 bii prevzut cu CLC de ncrcare

D. Automatul elementar cu reacie pozitiv
n continuare vom considera c Q Y pentru automatele care urmeaz. n
general, se cunosc dou tipuri mari de automate elementare: automate Mealy i
automate Moore, prezentate principial n figura 86.
Figura 86. Automat Melay (b-imediat, c-cu ntrziere) i

Automat Moore (d-imediat, e-cu ntrziere) a-semiautomat
O clasificare mai detaliat arat existena urmtoarelor patru tipuri
semnificative ale unui automat finit elementar:
50
Automat Mealy imediat (schema de principiu dat n figura 86 b);

Automat Mealy cu ntrziere (schema de principiu dat n figura 86 c);
Automat Moore imediat (schema de principiu dat n figura 86 d);
Automat Moore cu ntrziere (schema de principiu dat n figura 86 e).
n figura 86 a este prezentat desenul asociat unui semiautomat. Automatele
de tip imediat sunt caracterizate de posibilitatea apariiei fenomenelor de hazard pe
ieirea. Automatele de tip cu ntrziere rspund cu ntrziere de un tact (Moore cu
dou tacturi) la variaia semnalului aplicat la intrare.
n figura 87 este prezentat un automat Moore imediat (a) i conectarea n
serie a unui automat Moore cu ntrziere (b).
Figura 87. Conectarea n cascad a unui automat Moore imediat (a) i

conectarea n serie a unui automat More cu ntrziere (b)
Pentru a nelege i mai bine acest tip de automat, n figura 88 se prezint
organigrama de evoluie a strilor (a) i schema de implementare a automatului de
tip Moore (b).
Figura 88. Organigrama (a) i schema unui automat Moore imediat (b)
Tabelul de adevr pentru cele dou circuite logice combinaionale CLC i
CLC trebuie corelat cu tabelul din figura 89 care reprezint funcia de tranziie a
strilor pentru organigrama din figura 88 a.
51
Figura 89. Tabelul funciei de tranziie a strilor pentru figura 88 a
Figura 90. Organigrama i schema semiautomatului al crui

funcie logic este dat n figura 91
Figura 91. Tabelul de adevr al funciei logice CLC

Spre exemplu, s considerm ca organigram de plecare pe cea din figura
92. Configuraia care este generat pe ieire n aceast stare suplimentar este 000.
In acest mod se obine un nou automat cu utilitate echivalent, dar care
poate fi implementat prin procedee mai eficiente. n acest mod numrul

52
strilor a crescut de la patru la cinci, adic o reprezentare pe trei bii n loc

de doi, fapt care poate diminua sau chiar anula rezultatul obinut prin
definirea unei organigrame n care se testeaz cel mult un bit la fiecare stare.
Figura 92. Organigrama de plecare
Figura 93. Organigrama obinut prin adugarea unei stri suplimentare

E. Definirea automatului finit elementar
Nu ntotdeauna funciile i pot fi definite eficient i operaional prin
procedeele clasice, adic: tabele de tranziie, tabela de adevr i grafe. Acesta este
unul dintre motivele pentru care o serie ntreag de structuri, care n esen se
comport ca automate finite elementare, scap de sub incidena teoriei automatelor.
Un prim exemplu n acest sens este structura reprezentat n figura 94.
Figura 94. Unitate ALU conectat cu un registru acumulator RA
53
Acesta este o unitatea logico-aritmetic conectat la un registru acumulator

i care funcioneaz n felul urmtor: pe intrarea automatului se aplic configuraii
binare N, care pot fi de exemplu i numere reprezentate binar, precum i coduri
binare F pentru funciile asociate unitii logico-aritmetice. Coninutul registrului
acumulator RA mpreun cu intrarea N, conform funciei F, genereaz la aplicarea
impulsului de ceas noul coninut al lui RA care este transmis n exterior mpreun
cu o parte din ieirile lui ALU care caracterizeaz operaia n curs (n exemplul
nostru CRY). Trebuie s remarcm faptul c structura descris anterior este, de
fapt, un automat finit n care CLC ALU, iar registrul RA este chiar registrul de
stare, N x F X, N x CRY Y, iar N Q. Referitor la funciile de tranziie
strilor si de tranziie a ieirilor , funcii care sunt de tip logico-aritmetic,
scrierea lor sub forma unor corespondene detaliate sunt posibile dar greoaie i
chiar inutile. Sintetizarea unei astfel de structuri nu se va face prin procedeele
anterioare cunoscute (tabele de adevr, organigrame etc.), ci pur si simplu prin
configurarea unui sistem pe baza unor funcii cunoscute ale ALU i a unei structuri
impuse de fluxul de date i semnale de sistem. Exemplul dat anterior este tipic
pentru demersurile neformale de structurare a unui sistem digital.
n figura 95 este prezentat un sistem automat definit n maniera expus, n
care accesul n registrul R se face de la intrarea N cnd S = 0 sau de pe bucl,
atunci cnd S = 1.
Figura 95. nc un automat definit n aceiai manier

n figur PE este un codificator cu prioriti care genereaz codul M care
indic poziia celui mai semnificativ bit activ din registrul R i care n acelai timp,
cu ajutorul decodificatorului DCD i al celor n circuite XOR terge bitul
semnalizat. Trebuie precizat c: la fiecare impuls de ceas este ters un bit din
registrul R, iar atunci cnd acesta este golit de bii semnificativi (adic va conine
valoarea 0) va fi activat semnalul DZ, care detecteaz 0 n registrul R.
54
F. Automate cu spaiul strilor saturat (AS3)

Principala caracteristic a automatelor studiate anterior este dat de faptul
c starea lor este exprimat de o configuraie binar cu semnificaie compact
codificat, adic mulimea Q, a strilor este format din cuvinte pe n bii,
semnificaia fiindu-le asociat global, independent de o posibil structurare intern.
Acest lucru face ca optimizarea spaiului strilor s presupun chiar codificarea
compact a strilor automatului, n sensul c funcia de tranziie a strii , afecteaz
starea ca o mrime global.
n vederea obinerii unor performane funcionale, din considerente de
optimizare a structurilor, este foarte util proiectarea unor automate cu spaiul
strilor structurat. Prin adoptarea unei astfel de paradigme se reduce masiv circuitul
logic combinaional asociat funciei de tranziie a automatului.
Dac vom considera automatul A = (X, Y, Q0xQ1x.xQn, , ), unde
starea este dat sub forma unui produs cartezian, iar funcia de tranziie este de
forma: : XxQi Qi cu i = 0, 1, ,n. Oricare tranziie a automatului asociat are
loc numai prin modificarea unui singur element al produsului cartezian, evident c
circuitul logic combinaional care rezult ntr-un astfel de caz este mult mai redus
fa de unul care ar trebui s determine tranziia strii folosind toate elementele
produsului.
Modul n care are loc selecia elementului produsului cartezian genereaz
mai multe tipuri de automate cu spaiul strilor structurat. Aceste automate cu
spaiul strilor structurat sunt cunoscute sub abrevierea AS3.
n electronica modern se face o distincie clar ntre AS3 cu:
acces paralel la elementele produsului cartezian, sau acces de tip
aleatoriu;
acces serial la elementele produsului cartezian.
F1. Structura paralel a registrelor n AS3. RALU
n figura 96 este prezentat schema de principiu a unei structuri masterslave adresabile realizat ca structur paralel AS3.
Figura 96. Schem de principiu care utilizeaz o structur
55
master-slave adresabil
n figura 96, memoria este adresabil prin codul A, i formeaz mpreun
cu LATCH-ul o structur de tip master-slave adresabil, care permite nchiderea
buclei prin CLC. Intrarea circuitului CLC este asigurat de X i un element Q
selectat prin codul de adres A, ordinea n care sunt interconectate n bucl
circuitul logic combinaional CLC, memoria i LATCH-ul poate fi schimbat
obinndu-se o structur mai general ca cea prezentat n figura 97.
Figura 97. Structur mai general utiliznd memorie i 2 CLC-uri

n figura 98 este prezentat un exemplu foarte semnificativ structura paralel
a registrelor AS3 numit structur RALU adic: Registers and Arithmetic and Logic
Unit.
Figura 98. Structur simpl de RALU

Aceast structur este format dintr-un set de registre care au acces la o
unitate logico-aritmetic comun i n care starea AS3 de tip RALU este dat de
coninutul memoriei, funciile de tranziie ale automatului fiind calculate de ALU,
iar LATCH-ul permite definirea structurii de tip master-slave pentru comutarea pe
front a ntregii structuri.
Intrarea n RALU este dat de relaia: X = A x DI x F n care:
56
A este adresa memoriei;

DI sunt datele de intrare;
F sunt funciile efectuate de unitatea logico-matematic.
Ieirea este dat de relaia Y = DO x C, n care:
DO sunt datele de ieire;
C sunt bii care caracterizeaz rezultatul operaiilor efectuate (indicatori
de condiii), cum ar fi depire la operaiile aritmetice, rezultat par sau
impar etc.
n figura 99 se prezint o configuraie mai complex de RALU, n care
MA i MB sunt memorii adresabile pe cile AA i AB, ca surse de operanzi,
destinaia fiind dat AB pentru ambele. n ceea ce privete comutarea pe front a
structurii, se folosesc latch-urile LA i LB, iar MUXA i MUXB sunt utilizate
pentru selecia ca operanzi a coninuturilor memoriilor MA i MB sau al cilor de
date de intrare DIA i DIB. Unitatea logico-aritmetic ALU este comandat prin
intermediul lui F care genereaz rezultate pe DO i caracterizeaz rezultatele
operanzilor prin indicatorii de condiii (carry, D0, D7, zero, A = B etc.) prin
intermediul codului C.
Figura 99. Structur de RALU complex

De asemenea, WE indic faptul c n ciclul curent se efectueaz sau nu
scriere n memoriile MA i MB, iar SA i SB selecteaz operanzii pentru ALU
prin MUXA i MUXB. Din punct de vedere funcional, citirea din memoriile MA
i MB se face independent, dar scrierea se face la adresa indicat de AB n ambele
memorii, iar acest lucru permite ca operanzii la intrarea ALU s poat fi de tip A,
ct i de tip B, sau ca aceeai mrime s fie att operand de tip A, ct i de tip B n
acelai ciclu. Trebuie remarcat faptul c o parte din cmpurile de comand RALU
57
i anume cmpul AA, AB, F, DIA i DIB sunt de fapt coduri compacte cu
semnificaii ce depesc o anumit complexitate, iar o alt parte a cmpurilor au
semnificaii asociate pe bit, cum sunt WE, SA i SB. La aceste circuite este
ntlnit i noiunea de transcodor care este un circuit cu un numr de ieiri mai
mare dect cel al intrrilor i care permite controlul fluxului de date n RALU cu
un numr optim de bii n structura spaiului de intrare X.
n figura 100 este prezentat schema bloc a circuitului AMD2901 (produs
de firma Advanced Micro Devices) fr a preciza n mod explicit comenzile pentru
fluxul intern de date generat de TRANSCODOR.
Figura 100. Scheme bloc a unui RALU standard AMD2901

Blocurile RAM, SHIFT i Q SHIFT sunt formate din multiplexoare de
trei ci pentru fiecare din cei patru bii de pe calea de date.
n figura 101 este prezentat unul din cele dou circuite de deplasare
realizate cu patru multiplexoare de cte trei ci fiecare, care sunt comandate de
semnalele S0 i S1.
58
Figura 101. Schema unui multiplexor comandat de S0 i S1

n cazul cnd S1S0 = 11, configuraia de intrare D3D0 se regsete la
ieirile O3O0, iar ieirile RAM3 (sau O3, vezi i figura 100) i RAM0 (sau O0)
sunt nesemnificative. n cazul cnd S1S0 = 01, se va produce deplasarea la dreapta a
configuraiei de intrare astfel nct: RAM3 (sau O3) O3, D3 O2, D2 O1,
D1 O0, D0 RAM0 (sau O0). n cazul cnd S1S0 = 10 se produce o deplasare la
stnga. Circuitul TRANSCODOR va fi format din trei niveluri de pori
(inversoare, decodificator, codificator) i care permite trecerea de la dou coduri
compacte I8I7I6 i I2I1I0 la configuraia de semnal necesar fluxului de date n
structur.
La bornele acestui integrat apar patru categorii de semnale:
date de intrare DIN i date de ieire YOUT prin care circuitul se cupleaz
paralel ntr-un flux de date;
semnale de comand care determin funcia executat asupra datelor
din fluxul extern sau intern (I8I7I0, AA3AA0, AB3AB0);
semnale care permit expandarea circuitului, conectarea cu alte circuite
similare (RAM3, RAM0, O3, O0 pentru deplasri pe un numr mai mare
de bii, iar CIN, COUT, P, G pentru expandarea funciilor aritmetice ale
ALU);
indicatori de condiie care sunt semnale ce caracterizeaz rezultatele
operailor n ALU (COUT, SIGN, OVR, ZERO).
Circuitul AMD2901 este capabil s realizeze prelucrri ale irurilor de date
organizate n cuvinte de 4 bii.
n figura 102 este prezentat un RALU pe 12 bii realizat cu trei integrate
AMD2901.
59
Figura 102. RALU pe 12 bii realizat cu 3 AMD2901

n figurile 103, 104 i 105 sunt prezentate semnificaiile biilor I0, ., I7,
I8 pentru integratul AMD2901.
Figura 103. Semnificaia biilor I0I1I2 de comand a lui AMD2901

F2. Structura serie a registrelor n AS3. CROM
Specific exemplelor anterioare erau cele dou latch-uri legate n cascad,
pentru a forma un registru, unul era selectat constant, iar cel de-al doilea era
selectat printr-o adres de memorie. n continuare vom trata posibilitatea cascadrii
celor dou latch-uri prin conectarea direct printr-un circuit logic combinaional.
Procednd n conformitate cu aceast paradigm se poate obine un circuit
asemenea celui din figura 106. n aceast figur, latch-urile sunt n numr par, iar
ceasul cu care comut latch-urile pare este inversul celui cu care comut latch-urile
impare. Astfel de automate sunt definite pentru cazul n care se prelucreaz iruri
60
de elemente din mulimea intrrilor X fiind foarte important rspunsul sistemului

ca urmare a unui ir finit de elemente. O aplicaie des utilizat este n realizarea
unor prelucrri de tip pipe-line pe bucla automatului.
Figura 106. Cazul general de legare n cascad a latch-urilor

n figura 107 prezentm o structur de CROM (Controler and ROM) ntro variant elementar.
Figura 107. Cea mai simpl structur de automat CROM
Specific acestui tip de automat este:

circuitul logic combinaional este format din ROM, MUX1 i MUX2 i
are un numr de (n + 1 + n + m +1 + 2 m) intrri permis prin cele dou
multiplexoare;
pe calea Funcii sunt generate ordine ctre structurile comandate;
pe calea Bii testai rezult bii ce caracterizeaz rezultatul operaiilor
comandate;
61
pe calea Input se iniializeaz automatul n diverse cicluri ca urmare a

comenzii date pe S;
cmpul Next genereaz n bii din starea urmtoare, cel de-al (n + 1)-lea
fiind selectat de cmpul Test;
pentru tranziiile ce se doresc necondiionate vor fi poziionai la intrarea
MUX1.
n figura 108 este prezentat o structur CROM mai complex, prin
introducerea a dou registre pe calea pe care se realizeaz nsumarea timpilor de
propagare.
Figura 108. Structur CROM complex

n timp ce structurarea paralel n spaiul permite optimizarea CLC
asociat automatului, structura serial permite optimizarea automatului din
punct de vedere al vitezei de lucru, iar structura pipe-line pe bucla de reacie
introduce un paralelism n prelucrare.
F3. Structura serie-paralel a registrelor n AS3. Automat aritmetic
Exist structuri complexe cu extensii serie-paralel a registrelor unui
automat, extensii cu faciliti pipe-line, la care se cer adugate structuri n spaiul
strilor pentru reducerea circuitului logic combinaional CLC, lucru care permite
prelucrarea rapid a unei mari cantiti de date ntr-o structur de automat
elementar, iar structura de tip pipe-line asigur paralelismul prelucrrii i stocarea
de date ce se datoreaz memoriei locale rapide.
62
n figura 109 este prezentat un automat aritmetic a crui stare este dat de
coninutul M i de coninutul registrelor R7 R0.
Figura 109. Structura unui automat aritmetic De corectat schema

Comutarea distribuit a registrelor R7 R0 este realizat de
decodificatorul DCD CK, iar n memoria M se scrie continuu coninutul registrului
R7 la adresa selectat de codul An A0, iar blocul notat cu + este un circuit
combinaional care realizeaz suma dintre coninuturile registrelor R1 i R0, cel
notate * realizeaz produsul numerelor coninute n R3 i R4, iar cele notate cu
realizeaz inversul numerelor din R5 i R6. Reinem c aceste circuite mpreun cu
MUX-ul formeaz circuitul logic combinaional CLC asociat automatului.
Automatul aritmetic prezentat n figura 109 poate evalua diverse expresii aritmetice
de complexitate diferit dac succesiunea comenzilor de intrare respect timpii de
propagare prin circuitele aritmetice. Astfel de automate sunt realizate n tehnologie
single chip, a cror simboluri de reprezentare sunt date n figura 110.
Figura 110. Simboluri de reprezentare a unui automat aritmetic

G. Reele de automate elementare
Cele mai complexe configuraii cu extensie serie, serie-paralel i paralel
se obin prin interconectarea automatelor n reele. Conectarea n reele a
automatelor, n diverse aplicaii concrete, genereaz rapid apariia unor bucle
63
care fac ca sistemul rezultat n urma interconectrii poate s capete ordinul 3 sau
chiar mai mare. n continuare se vor da cteva exemple edificatoare.
G1. Interconectarea serie a automatelor elementare
n figura 111 se prezint un automat aritmetic care este comandat pentru a
executa funcii aritmetice complexe, i care este comandat cu secvene generate de
ctre un alt automat elementar.
Figura 111. Automat aritmetic comandat cu funcii complexe generate

Primul automat considerat automat master este format ROM,
REGISTRU i MUX evolueaz independent de automatul slave (automatul
aritmetic). Operaiile executate de master pot fi:
funcii de transfer n i din memoria M a automatului aritmetic;
operaii aritmetice simple ntre coninutul a dou locaii din M i
depunerea rezultatului tot ntr-o locaie din memoria M;
operaii aritmetice complexe care s opereze cu iruri sau matrice definite
n M;
operaii aritmetice elementare n dubl sau cvadrubl precizie utiliznd
reprezentarea numerelor prin 2 sau 4 operanzi stocai n M.
G2. Interconectarea paralel a automatelor elementare
n figura 112 se prezint o structur cu dou RALU care acioneaz
asupra unei memorii MEMORIE.
64
Figura 112. Structur cu dou RALU ce acioneaz asupra unei memorii

Cele dou RALU sunt comandate n paralel de la un controler ctre care
transmit i bii ce caracterizeaz rezultatele operaiilor efectuate, iar structurile
ambelor RALU nu sunt ntotdeauna identice, de regul RALU2 este orientat ctre
funcii aritmetice (sumare), iar RALU1 este orientat ctre funcii logico-aritmetice.
Conexiunea desenat cu linie ntrerupt nu-i obligatorie dar duce la performane
mai bune.
n figura 113 este prezentat un automat extins paralel, orientat ctre
prelucrri vectoriale.
Figura 113. Automat extins paralel orientat ctre prelucrri vectoriale

Structurile RALU0 RALUn sunt utilizate fiecare pentru calculul a cte
unui element al unui vector rezultat.
G3. Interconectarea serie-paralel a automatelor elementare
n figura 114 este prezentat o structur utilizat n prelucrri aritmetice
complexe cum ar fi operaii cu matrice, transformate Fourier, convoluii etc.
Figura 114. Structur utilizat n prelucrri aritmetice complexe
Schema este compus din urmtoarele componente:

RALU caracterizat printr-o memorie local relativ mare de 2 4
Kwords, un set puternic de funcii aritmetice i faciliti de transfer interne
suficient de complexe;
65
AC automat de comand care transform un ordin primit, pe calea

ORDINE, ntr-o secven de comenzi simple care poate avea o structur
complex, iar simplitatea comenzilor este asigurat de cele dou automate
intermediare AA i AF;
AA automat de adresare care calculeaz adresele curente pentru RALU
conform unor reguli dictate de AC i care are un numr foarte mic de
intrri n comparaie cu cel al ieirilor;
AF automat care asigur efectuarea funciilor elementare comandate de
AC i realizate de RALU.
66
4. Sisteme de ordinul trei

SISTEME MICROPROGRAMABILE
n figura 115 sunt prezentate schemele bloc ale principalelor sistemele
microprogramabile.
Figura 115. Structur automatelor microprogramabile

n figura 115 a este prezentat structura cea mai simpl a unui sistem logic
de ordinul trei, care se obine cu o bucl suplimentar aplicat unui automat prin
intermediul unui circuit logic combinaional, iar acest tip de sistem este introdus
artificial n automate mai complexe. Tipic pentru aceste sisteme sunt bistabilele JK i T.
Structura din figura 115 b nu are reprezentani tipici, dar este destul de
utilizat n practica curent.
n figura 115 c este prezentat structura unui sistem microprogramabil
propriu-zis, n care decuplarea funciei de control de cea de prelucrare permite
realizarea unei structuri ce reprezint forma cea mai simpl a unui procesor.
A. Automate realizate cu bistabili T i J-K
Sunt structuri de tipul prezentat n figura 115 a. S considerm exemplul
de automat dat de organigrama din figura 116. Completarea coloanelor D1+D0+ care
reprezint intrrile n bistabile de tip D cu care se implementeaz semiautomatul a
fost realizat pornind de la organigrama din 116. Coloanele T1+T0+ au fost
67
completate pornindu-se de la coloanele deja completate i utiliznd tabelul de

tranziie al bistabilului de tip T. Coloanele J1+K1+ J0+K0+ au fost completate
utiliznd coloanele D1+ i D0+ i funciile de tranziie ale bistabilului J-K, dac se
cunoate starea iniial, poate fi comandat cu una din intrri, J sau K conectat
indiferent (la zero sau unu). n tabel au aprut X-uri ce vor permite simplificarea
drastic a funciilor asociate intrrilor de tip J i K. Ultimele patru coloane ale
tabelului reprezint o transcrierea a celor patru anterioare cu opiuni pentru X-uri.
Figura 116. Organigrama unui semiautomat de acest tip
Figura 117. Funciile logice de tranziie ale semiautomatului

n figura 118 este dat implementarea semiautomatului, care are
organigrama din figura 116, realizat cu bistabili de tip D.
n figura 119 este dat implementarea semiautomatului, care are
organigrama din figura 116, realizat cu bistabili de tip J-K.
68
Figura 118. Implementarea semiautomatului cu bistabili D
Figura 119. Implementarea semiautomatului cu bistabili J-K

Un loc de foarte important n cadrul automatelor programabile l ocup
automatele a cror schem bloc se afl n figura 120. Acest circuit se bazeaz pe
efectul introducerii unui registru de J-K-uri pe bucla unui automat al crui CLC
este un PLA.
Figura 120. Automat programabil cu registru J-K n bucla de reacie
69
Eficiena automatelor realizate cu bistabili de tip J-K rezult n principial

din faptul c sunt sisteme logice de ordinul trei. Acestea sunt reele extinse paralel
cu bistabili tip J-K.
B. Automate realizate cu numrtoare
n continuare vom expune cteva consideraii legate de automatele
realizate cu numrtoare n reea extins serie.
B1. Automate realizate cu numrtor controler de stare
n figura 121 este prezentat organigrama unui automat realizat cu
numrtor de stare, n care se poate observa c trecerea de la o stare la alta se face
prin numrare.
Figura 121. Organigrama unui automat cu numrtor controler stare

n aceast organigram rezult foarte clar trecerea de la o stare la alta:
din starea 000, dac A = 0, starea comut prin numrare, dac A = 1, starea
comut prin salt la 011;
din starea 001, starea comut necondiionat prin numrare;
din starea 010, dac B = 0, starea comut prin salt la 010, dac B = 1, stare
comut prin numrare, .a.m.d.
Schema bloc a unui astfel de semiautomat este prezentat n figura 122 i
este format din urmtoarele componente:
Transcodor care calculeaz adresele de salt n funcie de adresa curent;
MUX1 care condiioneaz intrarea de comand a numrrii;
70
MUX0 care condiioneaz intrarea de comand a ncrcrii.
Figura 122. Implementarea semiautomatului cu organigrama anterioar

Tabelul de adevr al circuitului transcodor este dat n figura 123, unde
funciile de ieire A, B i C sunt scrise de dou ori, prima dat n forma care
rezult din organigram, iar a doua cu opiuni.
Figura 123. Tabelul de adevr al transcodorului
Figura 124. Implementare practic cu dou inversoare
71
B2. CROM cu numrtor (CROMN)

Cea mai simpl secven de comand a unui automat de prelucrare cu
RALU este secvena liniar, iar regula dup care se determin starea urmtoare a
unui automat se poate simplu genera prin numrare.
Figura 125. Automat Moore imediat CROM cu numrtor (CROMN)

Codul ordinului reprezint i prima stare a secvenei, declanat de ordin.
Transcodorul din figura 126 asigur punctele de iniializare a secvenelor.
Figura 126. O alt variant de implementare mai complex

Cmpurile la ieirea memoriei ROM au urmtoarea configuraie sunt:
S
COMENZI
unde: S = 0 LOAD ncrcarea numrtorului; S = 1 COUNT numrare;
COMENZI = {NOOP, COM1, COM2, , COMn} fiind ndeplinit condiia: N +
1 2n.
Sunt aplicaii n care nu este eficient generarea unor secvene liniare de
comenzi, astfel n figura 127 apar ca necesare salturi nu numai la iniializarea
secvenei dar i pe parcursul ei, de pild, n figur sunt reprezentate patru secvene
72
de comand care ncep de la 5, 32, 12 i 40, dar care se termin la aceeai adres
44, care este de fapt starea final a secvenei iniializate n starea 40.
Figura 127. Patru secvene care ncep la adresele 5, 32, 12 i 40

care se termin la aceiai adres 44
n figura 128 se prezint schema bloc a unui automat CROMN ce permite
salturi comandate de secven generat.
Figura 128. Automat CROMN cu salturi comandate de secven generat

S
ADRESE
COMENZI

B = 0 ORD selecteaz prin MUX starea iniial asociat unui ordin (ieirea
transcodorului prin MUX); B = 1 JUMP salt la adresa de cmpul ADRESE
73
(ieirea ROM trece prin MUX); ADRESE = {00, 01, , FF}; COMENZI =
{NOOP, COM1, COM2, , COMn}.
Secvenele din figura 127 au urmtorul corespondent n coninutul ROMului:
0
05
8
12
14
32
38
40
44
LOAD, ORD, NOOP
CONT, COM30
LOAD, JUMP, 42, COM20
COUNT, COM4
COUNT, COM17
COUNT, COM13
LOAD, ORD, COM28
; (valoarea cmpurilor celorlalte nu conteaza)

;
;
;
;
;
;
;
;
n figura 129 este prezentat schema bloc a unui automat CROMN care
poete efectua salturi n funcie de doi parametri de intrare.
Figura 129. Automat CROMN cu salt n funcie de doi parametri

S
B1 B0
ADRESA
COMENZI

B1B0 = 00 JUMP salt la adresa de cmpul ADRESA; B1B0 = 01 ORD;
B1B0 = 10 PRM0 saltul este generat de valoarea parametrului PARAM0; B1B0
= 11 PRM1 saltul este generat de valoarea parametrului PARAM1; ADRESA
= {00, 01, , FF}; COMENZI = {NOOP, COM1, COM2, , COMn}.
74
Exist aplicaii n care sunt traiectorii care au comun o poriune iniial,

aceast situaie apare posibil atunci cnd un ordin este nsoit i de un numr de
parametri. Aceast situaie este prezentat n figura 130. Secvena de comand va
ine cont de cte un parametru dup ce a parcurs un numr oarecare de stri, iar n
cazul de fa, secvenele nu converg ctre o secven comun, ci diverg dintr-una i
prima decizie trebuie luat n funcie de primul parametru n starea 24, iar a doua n
starea 34 (n funcie de al doilea parametru).
Figura 130. Iniial se execut o secven comun i apoi face salt n funcie de
valorile a doi parametri de intrare
Dac se consider schema din figura 108 n care registrul MUX2 se
nlocuiete cu un numrtor, se obine schema din figura 131.
Figura 131. Automat cu control de indicatori

n aceast schem n locul bitului S este generat semnal ctre MUX1, ca
urmare a selectrii de ctre codul TEST a unuia din indicatorii INDK.
TEST
ADRESA
COMENZI
unde: TEST = {IND0, IND1, , IND15}; B = 0 ORD selecteaz prin MUX0

starea iniial asociat unui ordin; B = 1 JUMP salt la adresa de cmpul
ADRESA; ADRESA = {00, 01, , FF}; COMENZI = {NOOP, COM1, COM2,
, COMn}.
75
O secven oarecare generat de acest automat are urmtorul coninut n

ROM:
8
9
0A
0B
0C
COUNT, COM41
;
LOAD, JUMP, IF IND7, 2A, COM33 ;
COUNT, COM22
;
LOAD, JUMP, IF IND2, 0A, COM21 ;
LOAD, JUMP, IF IND15, 08, NO OP ;
2A CONT, COM12
;
2B CONT, COM18
;
2C LOAD, ORD, COM38
;
La adresa 09 se indic tranziia la adresa 2A, dac este ndeplinit condiia

IND7, iar dac nu (IND7 = 0), tranziia are loc prin numrarea la 0A, iar secvena
intr n bucl din strile 0A i 0B pn cnd IND2 = 0 i n continuare se sare
necondiionat la starea 08.
B3. Automate cu stiv (AS)
n multe aplicaii practice este necesar s se execute o secven utilizabil
n cadrul mai multor secvene. Secvena joac rolul de subrutin i la final trebuie
s aib o comand de revenire (RETURN).
n figura 132 se prezint relaia dintr-o subrutin i dou rutine.
Figura 132. Relaia dintre o subrutin i dou rutine

n cadrul primei rutine, din starea 05 se sare n subrutin la starea 44, ceea
ce este echivalent cu un apel de subrutin (CALL SUBROUTINE), la sfritul
creia are automat revenirea (RETURN). Pentru a se putea face revenirea corect
n rutina principal trebuie memorat adresa de revenire, starea memorat de
revenire este 06. n starea 48 se genereaz un salt la adresa memorat n stiv
atunci cnd s-a efectuat apelul CALL.
Lucrurile se pot complica i mai mult dac o subrutin (SR1) apeleaz la
rndul ei alte subrutine (SR2, SR4) ca n figura 133.
76
Figura 133. Apeluri nlnuite folosind stiva

Salturile la aceste subrutine presupun dou lucruri:
memorarea tuturor adreselor, strilor, de retur;
memorarea adreselor ntr-o anumit ordine i apelul la ele n ordinea
invers memorrii.
Prin urmare, avem nevoie de o memorie precum i de un mecanism special
de adresare, la care trebuie s adugm modul de nlnuire al apelurilor, deoarece
pentru RETURN se utilizeaz ntotdeauna ultima nregistrare fcut n memoria de
retur (care funcioneaz ca o stiv).
Figura 134. Variant elementar de memorie stiv

n figura 134 este prezentat o variant elementar de memorie stiv
adresat printr-un mecanism de adresare i nu direct printr-un cuvnt de adresare.
n aceast figur numrtorul N adreseaz memoria M, iar scrierea sau citirea din
ea se poate face numai la adresa indicat de N i acest numrtor poate fi comandat
prin incrementare (PUSH) sau decrementare (POP). Aadar, orice scriere este
comandat prin PUSH i orice citire se face prin POP i ntotdeauna avem acces,
pentru citire, la adresa la care s-a efectuat ultima scriere, iar o locaie odat citit,
creeaz disponibilitatea pentru o nou citire a coninutului adresei la care a avut loc
77
scrierea anterioar. Stiva funcioneaz dup politica LIFO (Last Input First
Output).
n figura 135 este prezentat schema bloc a unui automat cu stiv.
Figura 135. Automat cu stiv

n figura 135: N i M alctuiesc memoria de tip stiv; numrtorul N este
indicator de stiv (STSCK POINTER - SP); memoria M poate fi privit ca un
complex de latch-uri selectate prin starea numrtorului SP; LATCH-ul de la
ieirea memoriei ROM-ului mpreun cu latch-ul selectat de SP asigur o structur
de tip master-slave (registru) prin care se nchide bucla peste structura
combinaional format din MUX1 + ROM; numrtorul SP este comandat cu doi
bii PUSH i POP din REGISTRU efectund la comand incrementare (pentru
CALL) i decrementare (pentru RETURN) sau invers; MUX0 i MUX1 asigur
accesul semnalelor exterioare la automat. Sistemul este un automat de tipul AS3 a
crui schem echivalent este dat n figura 136.
Figura 136. Schema echivalent a automatului cu stiv anterior

NEXT
ST
TEST
78
COMENZI
unde: NEXT = {00, 01, , FF} reprezint 8 bii, cei mai semnificativi ai strii
anterioare; ST = 00 SP nu se modific; ST = 01 PUSH se
incrementeaz SP; ST = 10 POP se decrementeaz SP; ST = 11 nu are
semnificaie; S = 0 starea urmtoare va fi dat de ieirea memoriei stiv M; S =
1 ORD starea urmtoare va fi dat de intrarea ORDINE a automatului;
TEST = {IND0, IND1, , IND15} cu IND15 = 1 i IND0 = 0; COMENZI =
{NOOP, COM1, COM2, , COMn}.
Un exemplu este:
000 ORD, IND0, NO OP
024 12, IND15, COM3

125 13, IND0, COM27
126 1F, IND4, COM33
03E PUSH, 22, IND15, COM12

03F 41, IND0, COM14
045 23, IND0, COM1

046 23, IND15, COM37
04F POP, IND15, COM44
082 41, IND15, COM28

083 00, IND0, COM53
;
;
;
;
;
;
;
;
;
;
;
;
;
;
;
;
S explicm pe rnd secvena precizat mai sus:

n starea 000 (din hexazecimal, 0.000.000 n binar) se realizeaz o
comand de salt la starea (deci la adresa) indicat de codul ordin pentru cei
mai semnificativi 8 bii i bitul 0 (IND0) pentru cel mai semnificativ bit, cu
alte cuvinte nceputul secvenelor se afl la adrese (stri) pare;
n starea 024 (echivalent cu 024 -Hexa) poate fi considerat ca fiind starea
iniial a unei secvene i se trece n starea urmtoare format din 12 (cod
hexa) pentru biii cei mai semnificativi i bitul 1 ( IND15) pe poziia cea mai
puin semnificativ, deci se trece n starea 12 x 2 + 1 = 025;
din starea 025 se trece n urmtoarea stare comandat cu 13 pe cmpul NEXT
i IND0 pe cmpul TEST, deci 13 x 2 + 0 = 026;
din starea 026 se comut condiionat de IND4 n strile 1F x 2 + 0 sau 1F x 2
+ 1, deci n 03E sau 03F n funcie de valoarea lui IND4 din acel moment;
n starea 03E se comand un CALL la subrutina ce ncepe cu starea 22 x 2 + 1
i facem observaia c funcia PUSH a fost scris ntr-o stare par, n
memoria stiv rmne memorat adresa 1F, iar bucla se va nchide printrun alt latch din M selectat ca urmare a incrementrii coninutului
numrtorului SP;
79
subrutina este format din strile 045 04F;

n starea 04F se comand un RETURN, codul POP decrementnd coninutul
numrtorului indicator al stivei, iar codul TEST selectnd IND15; prin
urmare, starea urmtoare va fi format din coninutul locaiei nou selectate
de SP n M la care se adaug bitul IND15; deoarece la ultimul PUSH s-a
memorat n M mrimea 1F, va rezulta tranziia n 1F x 2 + 1 = 03F;
la 03F se face un salt necondiionat la 082 (comandat cu 41 i IND0);
din starea 083, ultima stare a rutinei analizate, se face o tranziie
necondiionat n 000 (00, IND0) pentru a se putea iniializa o eventual
nou secven.
Starea iniial a numrtorului SP nu are importan pentru funcionarea
automatului, ns ceea ce conteaz este c numrul de PUSH-uri comandate n
absena unor POP-uri intermediare s nu depeasc sub nici o form capacitatea de
memorare a stivei.
Motivaia esenial pentru conceperea unor automate cu stiv este dat de
posibilitatea reducerii drastice a dimensiunii circuitului CLC asociat (de fapt a
ROM-ului).
O variant de automat cu stiv este prezentat n figura 137.
Figura 137. O variant de automat cu stiv

n care SP este un automat elementar
n aceast schem SP este un automat elementar, format dintr-un
numrtor up-down comandat cu doi bii, iar tot restul structurii este un automat
AS3 utilizat ca automat cu comand i dei poziia memoriei stiv este diferit fa
de structura anterioar, totui modul de funcionare este similar. Aceast structur
este mai comod n aplicaii, din punct de vedere al proiectrii coninutului
memoriei ROM, deoarece adresele generate de REGISTRU sunt calculate cu
mecanisme mai simple datorit circuitului aritmetic combinaional +1 i datorit
80
faptului c ieirea MUX0 nu mai comand direct adresarea ROM-ului fiind folosit
numai la selectarea adresei pentru ROM prin intermediul lui MUX1.
C. Uniti de procesare microprogramabile
Schema bloc a unei structuri microprogramabile este prezentat n figura
138, n care se poate observa bucla de reacie specific sistemelor de ordinul trei.
Figura 138. Schema bloc a unei structuri microprogramabile

C1. Funciile unei uniti microprogramabile de procesare
Microprogramul este o nlnuire de cuvinte generate de ROM-ul din
CROM i prin microprogram se comand evoluia secvenei (semiautomatul
ataat), funcionarea automatului de prelucrare (RALU) precum i o parte din
comenzi ce se dau n exteriorul procesorului. Fiecrui ordin recepionat din exterior
prin ORDINE i se asociaz un microprogram generat de CROM i orice
microprogram se ncheie cu testarea ordinului pe care va trebui s-l execute
procesorul prin microprogramul urmtor.
Vzut din exterior, un procesor se prezint ca un procesor se prezint ca un
sistem conectat pe trei ci ORDINE, DIN, DOUT, i servit de dou seturi de
semnale pentru sincronizare INDICATORI, COMENZI. n figura 139 se prezint
modul n care se conecteaz un PROCESOR n fluxurile de date (OPERANZI,
REZULTATE) i instruciuni (ORDINE) care-i condiioneaz funcionarea.
Figura 139. Modul de interconectare a unui procesor n

fluxul de date i instruciuni
Semnalele de sincronizare permit accesul unor componente ale celor dou
iruri de intrare ntr-o ordine convenabil procesrii controleaz secvenierea
irului de ieire. Reinem c PROCESORUL tie ce trebuie s fac
81
(INSTRUCIUNI) i asupra cui trebuie s acioneze (OPERANZI), pentru a

putea genera la ieire irul coerent al REZULTATELOR.
La modul cel mai general, procesorul transform dou iruri de
simboluri aplicate la intrare ntr-un ir de simboluri generate la ieire.
82

Curs Am

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Curs Am

Încărcat de

Drepturi de autor:

Formate disponibile

Arhitectura sistemelor de calcul

ARHITECTURA SISTEMELOR DE CALCUL

Sisteme de ordinul zero circuite combinaionale:

Sisteme de ordinul nti memorii:

Gh. M. tefan, I. V. Drghici, T. Murean, E. Barbu Circuite integrate digitale Editura

Arhitectura sistemelor de calcul

extensie serie-paralel: registrul

Sisteme de ordinul doi automate elementare:

Sisteme de ordinul trei sisteme microprogramate:

Sisteme de ordinul patru sisteme programabile:

Sisteme de ordinul cinci reele de procesoare:

Procesul de structurare al acestor sisteme digitale este evideniat de modul

Figura 1. Moduri de cuplare a unor sisteme de ordinul n

Arhitectura sistemelor de calcul

Informaiei, pentru aprobarea ce ne-a fost dat n vederea realizrii acestui

1. Sisteme de ordinul zero (CLC)

unde: F1 Fm sunt funcii logice care descriu logica sistemului CLC.

Figura 2. Circuit logic combinaional

Arhitectura sistemelor de calcul

Decodificatorul DCD este un circuit logic combinaional integrat pe scar

Figura 3. Extinderea capacitii la m2 linii de ieire

Arhitectura sistemelor de calcul

specific MUX-ului este m = 2n. n schema din figura 4 se prezint schema

Figura 4. Circuitul multiplexor MUX (i un MUX pe 8 bii)

Arhitectura sistemelor de calcul

Figura 5. Circuitul de selecie secvenial a datelor

Figura 6. Sistem de transmisie a datelor pe un singur canal

Figura 7. Utilizarea MUX pentru implementarea unui CLC cu o singur ieire

Arhitectura sistemelor de calcul

Pentru MUXul cu 8 intrri de date putem scrie:

Figura 8. Codificator zecimal-binar (tabel de adevr i schem)

Arhitectura sistemelor de calcul

Codificatoarele pot fi realizate, n principiu, prin folosirea matricelor de

Figura 9. Implementri cu tranzistore (repetoare pe emitor i multiemitor)

Arhitectura sistemelor de calcul

Figura 10. Implementarea logic a codificatorului prioritar (74148)

Figura 11. Tabelul de adevr pentru codificatorului prioritar (74148)

Arhitectura sistemelor de calcul

Figura 12. Codificator prioritar realizat cu dou capsule 74148

n cazul acestei funcii, dac A = B, fe = 1, iar dac A B, fe = 0.

care este adevrat pentru A > B i

adevrat pentru A < B.

Figura 13. Comparatorul elementar pe un bit (bitul de ordinul k)

Arhitectura sistemelor de calcul

n figura 14 se prezint implementarea funciilor pentru un comparator pe

Figura 14. Implementarea funciilor pentru un comparator pe 4 bii

Figura 15. Comparator pentru dou numere pe cte 8 bii fiecare

Arhitectura sistemelor de calcul

La transmisia de date se utilizeaz foarte mult detectorul de bit de paritate,

Figura 16. Detector de paritate pentru patru variabile de intrare

Arhitectura sistemelor de calcul

Figura 18. Detector/generator de paritate 74180

Figura 19. Detector/Generator de paritate pe 24 de bii

Arhitectura sistemelor de calcul

Figura 20. Tabelul de adevr pentru semisumator

Arhitectura sistemelor de calcul

Relaiile logice pentru sumatorul complet sunt urmtoarele:

Cu ajutorul relaiilor anterioare se poate implementa practic un sumator

Figura 22. Implementarea practic a unui sumator complet

Figura 23. Interconectarea sumatoarelor pentru realizarea

Arhitectura sistemelor de calcul

n general o memorie ROM (Read Only Memory) este un convertor de

Figura 24. Schema bloc a unei memorii ROM