Cuprins

Capitoul 1 Magistrale .......................................................................................................... 2

1.1. Introducere .............................................................................................................. 2
1.1.

Consideraii electrice .......................................................................................... 2

1.2. Linii de transmisie .................................................................................................... 3

1.3. Reflexii de semnal .................................................................................................... 3
Capitolul 2. Magistrale sincrone i asincrone .................................................................... 3
2.1. Magistrale sincrone.................................................................................................. 4
2.2. Magistrale asincrone................................................................................................ 4
2.3. Arbitrajul de magistral ........................................................................................... 4
2.4. Parcarea magistralelor ............................................................................................. 5
2.5. Exemple de magistrale ............................................................................................. 5

Magistrale

Capitoul 1 Magistrale
1.1. Introducere
Magistralele reprezint ci electrice de transmitere a semnalelor ntre diferite elemente ale unui
sistem de calcul. Un exemplu l constituie magistrala sistem ntlnit la microcalculatoare, prin
care se pot conecta la acestea memorii i plci de extensie. n cadrul sistemelor de calcul exist de
obicei mai multe magistrale diferite.
Pentru a fi posibil conectarea plcilor de extensie ale diferitilor productori la sistemele de calcul,
trebuie s existe reguli bine definite asupra funcionrii magistralei, care constituie protocolul
magistralei, i specificaii mecanice i electrice ale acesteia.
Anumite dispozitive conectate la magistrala sunt active i pot iniia un transfer, iar altele sunt
pasive i asteapt cererile de transfer. Dispozitivele active se numesc dispozitive master, iar cele
pasive dispozitive slave. Atunci cnd UCP solicit unui controler de disc citirea sau scrierea unui
bloc, UCP are rol de master, iar controlerul are rol de slave. Controlerul de disc poate deveni
master, de exemplu atunci cnd solicit memoriei acceptarea cuvintelor citite de pe disc. Memoria
nu poate deveni master.
Pentru amplificarea sernnalelor, dispozitivele master se
conecteaz la magistral prin drivere de
magistr/a (bus driver). Similar, dispozitivele slave sunt
conectate prin receptoare de magistrala (bus receiver). Pentru
dispozitivele care pot fi att emitoare ct i receptoare, se
utilizeaz circuite emitoare/receptoare de magistral/a (bus
transceiver).
Aceste circuite de interfa cu magistrala sunt fie de tip tri-state,
pentru a permite deconectarea lor de la magistral, fie de tip
colector deschis, prin care se obine un efect similar. Dac dou
sau mai multe dispositive conectate la o linie de tip colector
deschis activeaz linia n acelai timp, rezultatul este funcia
SAU logic ntre aceste semnale. Aceast conexiune se numete
SAU cablat (wired-OR).
Principalele aspecte de proiectare legate de magistrale sunt eliminarea unor fenomene electrice
nedorite, modul de sincronizare i mecanismul de arbitrare. Aceste aspecte au un impact
semnificativ asupra vitezei i a fiabilitii magistralei.
1.1.

Consideraii electrice

Odat cu creterea frecvenei de funcionare a calculatoarelor, magistralele trebuie s opereze la

frecvene din ce n ce mai nalte. Proiectarea unor magistrale optimizate pentru un timp de transfer
minim necesit ntelegerea i minimizarea unor fenomene electrice a cror apariie determin
scderea fiabilitii sistemelor. Dintre acestea, reflexiile de semnal sunt cele mai importante.
Reflexiile n liniile de transmisie sunt deterninate n principal de discontinuitile impedantelor:
ncrcri capacitive necorespunztoare, conectori, intrri ale dispozitivelor i treceri ntre diferite
straturi ale circuitelor imprimate. Impactul unei discontinuiti asupra unui semnal depinde de
impedana sursei semnalului, de lungimea i tipul discontinuitii.

1.2. Linii de transmisie

Linia de transmisie este reprezentat printr-o reea diferenial de tip T cuprinznd impedante n
serie i admitante n paralel, care reprezint energia memorat i pierdut pe unitatea de lungime
de-a lungul liniei. Energia memorat n cmpurile magnetice i electrice pe unitatea de lungime
este reprezentat prin l i c. Pierderile de energie pe unitatea de lungime sunt modelate prin r i g.
La o frecven unghiular , se poate scrie :
z = r + jl
y = g + jc
Se definete constanta de propagare k astfel nct:
k 2 = zy
i viteza de propagare vp:

vp =
k
Aceast vitez depinde deci de frecvena i de parametrii liniei, prin constanta k. Se poate
demonstra c relaia dintre tensiunea u i curentul i este:
u
z
r + jl
= =
= z0
i
y
g + jc
Mrimea Zo, care depinde numai de parametrii liniei, se numete impedanta caracteristica liniei.
n cazul particular n care pierderile n linie sunt neglijabile (r = g = 0), rezult:
l
z0 =
c
k = lc
Cele dou valori Zo si k depind numai de parametrii liniei i de frecven. Pentru liniile de
alimentare, Zo este n jur de 300 . n cazul cablurilor coaxiale, impedanta caracteristic are
valori tipice ntre 50 si 75 .
1.3. Reflexii de semnal
Se consider c linia are o surs de tensiune ideal Vi, cu impedanta sursei Zs' n punctul A. Linia
este terminat n punctul B, la o distan de L uniti de punctul A, printr-o impedant de ncrcare
Zt. Iniial Zs este 0, iar Zt este o ncrcare rezistiv. La momentul t = 0, liniei i se aplic o unitate
de tensiune Ui. Curentul Ii determinat de Ui si Zo se propag prin linie. La momentul t = Tpl* L =
Tprop , curentul ajunge curentul ajunge n punctul B. Pentru a se satisface legea lui Ohm pentru
impedanta liniei i cea de ncrcare, trebuie s aib loc o corecie instantanee a tensiunii i
curentului. Aceasta corectie va lua forma unei unde electromagnetice reflectate, compusa din Ur si
Ir. Semnalul incident va fi deci divizat ntr-un semnal transmis i un sernnal reflectat.
Aplicnd legea lui Ohm n punctul B avem:
+
1 =
=

+
Rezulta:
( + ) = 0 ( )
Capitolul 2. Magistrale sincrone i asincrone
Dup modul de control al transferului de informaii magistralele pot fi sincrone sau asincrone.

Toate operaiile magistralelor sincrone sunt sincronizate de un semnal de ceas i necesit un numr
ntreg de perioade de ceas, numite cicluri de magistral.Magistralele asincrone nu utilizeaz un
semnal de ceas. Ciclurile de magistrala pot avea n acest caz orice durat, i aceasta nu trebuie s
fie aceeai ntre toate perechile de dispozitive
2.1. Magistrale sincrone
Considerm o magistral sincron cu perioada ceasului T. Presupunem c citirea unui octet sau
cuvnt din memorie necesit 3 cicluri de magistrala, T1, T2 si T3, cu durat totala 3T.
n ciclul Tl, UCP depune adresa cuvntului pe liniile de adrese. Dup stabilizarea adresei la noua
valoare, se activeaz semnalele MREQ (care indic accesul la memorie i nu la un dispozitiv de
I/E) i RD. Memoria decodific adresa n ciclul T2 i depune data pe magistral n ciclul T3. Pe
frontul descresctor al ceasului din ciclul T3, UCP strobeaz (citete) liniile de date, memornd
valoarea ntr-un registru intern. Dup citire, UCP dezactiveaz semnalele MREQ i RD, dup care,
de la frontul cresctor al ceasului, poate ncepe un nou ciclu.
Pentru o funcionare corect, exist specificaii de temporizare care trebuie respectate. Unele
ntrzieri sunt limitate la o valoare minim, iar altele la o valoare maxim. TAD este intervalul de
timp de la nceputul ciclului T1 pn la depunerea adresei. Trebuie s fie mai mic dect o valoare
maxim:

Aceasta garanteaz c n timpul fiecrui ciclu de citire, UCP va depune adresa ntr-un timp mai
mic dect cel maxim.
2.2. Magistrale asincrone
La magistralele asincrone, dac un transfer se termin naintea unui numar ntreg de cicluri,
trebuie s se atepte pn la sfrsitul ciclului, ceea ce duce la ntrzieri inutile. Dac la o
magistral sunt conectate dispositive cu viteze diferite (unele lente, altele rapide), viteza trebuie
aleas dup dispozitivul cel mai lent, cele rapide fiind ntrziate. De asemenea, dup alegerea unui
ciclu de magistral, este dificil s se utilizeze avantajele mbunirilor tehnologice viitoare. De
exemplu, dac dup un timp vor fi disponibile memorii mai rapide, dei ele pot fi utilizate, vor
funciona la aceeai vitez ca i cele vechi, deoarece protocolul magistralei cere ca memoria s
depun datele imediat naintea frontului descresctor al ceasului din ciclul T1. O magistral
asincron elimin aceste dezavantaje. n locul semnalului de ceas se utilizeaz un protocol logic
ntre emitor i receptor (handshake). Pentru o operaie de citire, dup depunerea adresei,
activarea semnalelor MREQ negat i RD negat, face ca dispozitivul master s activeaze semnalul
MSYN (Master Synchronization). Dup detectarea acestui semnal, dispozitivul slave depune data,
i apoi activeaz semnalul SSYN (Slave Synchronization). Dispozitivul master detecteaz activarea
semnalului SSYN, ceea ce indic faptul c data este disponibil, memoreaz data, iar apoi
dezactiveaz liniile de adrese, mpreun cu semnalele MREQ negat, RD negat si MSYN negat.
Dispozitivul slave detecteaz dezactivarea semnalului MSYN negat, indicnd terminarea ciclului,
dezactiveaz semnalul SSYN negat i invalideaz datele, ajungndu-se n starea iniial, cu toate
semnalele dezactivate, aeptndu-se un nou ciclu.
2.3. Arbitrajul de magistral
La majoritatea sistemelor, exist mai multe module care pot prelua controlul asupra magistralei
(care pot deveni module master). Trebuie s existe deci un mecanism de arbitrare prin care s se
determine modulul care va deveni master, dac apar mai multe cereri simultane de magistral.
Modulul master va putea apoi iniia un transfer cu un alt modul, care va avea rolu l de slave pentru
transfer. Metodele de arbitrare pot fi clasificate ca fiind centralizate sau descentralizate

(distribuite). n cazul arbitrrii centralizate, alocarea magistralei este realizat de un dispozitiv

hardware numit arbitru de magistral. Acest dispozitiv poate fi un modul separat sau poate face
parte din UCP. n cazul arbitrrii descentralizate, nu exist un arbitru de magistral. Fiecare modul
conine o logic pentru controlul accesului la magistral.
2.4. Parcarea magistralelor
Anumite dispozitive master ale unui sistem de I/E, ca unitile centrale, sunt active n marea
majoritate a timpului, n limp ce altele sunt active n mod sporadic. Un dispozitiv din prima
categorie poate pstra controlul asupra magistralei chiar dup terminarea transferului curent,
deoarece este probabil c va utiliza magistrala i n continuare. Procedura prin care magistrala nu
este eliberat automat dup terminarea transferului curent, ci numai n cazul n care exist o cerere
de magistral, se numete parcarea magistralei. Prin utilizarea acestei metode nu este necesar
executarea operaiilor de eliberare a magistralei i de arbitrare pentru fiecare transfer. De exemplu,
la nceputul execuiei unui nou proces, UCP va ncrca noi date n memoria cache. Executarea
arbitrajului de magistral pentru fiecare ciclu de transfer este dezavantajoas. Parcarea poate fi un
mod operaional al magistralei, sau poate fi un mod opional. Atunci cnd parcarea este un mod
operaional, un ciclu de arbitrare ncepe printr-o cerere adresat dispozitivului master de a elibera
magistrala.
2.5. Exemple de magistrale

Magistrala

Firma/Org

Standard

Linii de
adresa

Linii de
date

Sinc./Asinc.

Rata
Max(MB/s)

SCSI-19

ANSI

32

8,16,32

a,s

5,10,20

SCSI-2

ANSI

32

8,16,32

a,s

10,20,40

VL Bus
PCI
P6
Fire Wire

VESA
Intel
Intel
Apple

ANSI X3,
131-86
Ansi X3.
131-94
IEEE 1394

32,64
32,64
64
-

32,64
32,64
64
-

s
s
s
a

USB

Compaq,
IBM

276
528
500
100,200,400
Mbit/s
12 Mbit/s

Teocan Iulia
Grupa:1512
Semigrupa:2