Capitolul 3

Capitolul
3
34
CAPITOLUL 3
Circuite logice elementare

Circuitele logice elementare pot fi realizate fie cu componente discrete, fie n
tehnologie integrat.
3.1. Circuite logice elementare cu componente discrete

n funcie de tipul de componente discrete care intr n structura circuitului
respectiv, distingem circuite logice elementare cu componente discrete pasive,
respectiv active.
3.1.1. Circuite logice elementare cu componente pasive

Acest tip de circuite logice utilizeaz numai componente pasive, adic
componente de circuit care nu posed capacitatea de a amplifica semnalul aplicat la
intrare. Dintre acestea, componentele de circuit cele mai utilizate sunt diodele i
rezistenele.
3.1.1.1. Circuitul logic I (AND) pasiv
Circuitul logic I (AND) pasiv are schema din figura 3.1 i tabelul de adevr
tab. 3.1.
Tab. 3.1. Tabelul de adevr al
funciei I (AND)
+E
VI1
x1
D1
x2
D2
y
V0
VI2
Fig. 3.1. Circuitul logic I (AND) pasiv
x2
0
0
1
1
x1
0
1
0
1
y
0
0
0
1
Capitolul 3
35
Funcionare: Prezentm o descriere simplificat a funcionrii circuitului,

considernd diodele D1 i D2 ideale.
Astfel, pentru combinaia logic de intrare x2x1=00 (prima linie a tabelului de
adevr), VI1=VI2=0V i, practic, catozii celor dou diode sunt ca i legai la mas, aa
cum am ncercat s artm n schema echivalent din fig. 3.2 a.
Cele dou diode sunt direct polarizate i conduc pe traseul +E, R, D 1//D2,
mas, la bornele lor regsindu-se tensiunea de prag a unei diode ideale, deci V 0=0.
Rezult y=0 logic.
+E
+E
R
y=0
D1
D2
a) x2x1=00;
V0=0
D1
(D2)
+E
D1
D2
y=0
D2
(D1)
y=1
V0=0
b) x2x1=01 (10);
V0=+E
c) x2x1=11.
Fig. 3.2. Explicativ pentru nelegerea funcionrii circuitului logic I (AND) pasiv
Pentru combinaia de intrare x2x1=01 (a doua linie a tabelului de adevr),

VI2=0, VI1=+E, deci catodul diodei D2 rmne conectat la mas, iar cel al diodei D 1
se conecteaz la +E, fig. 3.2 b. Dioda D2 conduce ca i n cazul precedent, n timp ce
D1, avnd catodul conectat la potenialul cel mai pozitiv al schemei, este blocat.
Evident, V0=0 i y=0 logic.
Pentru x2x1=10 este valabil tot schema echivalent din fig. 3.2 b n care rolul
diodelor D1 i D2 se inverseaz. Rezultatul este y=0 logic.
n sfrit, pentru x2x1=11, vom avea: VI1=VI2=+E, i ambele diode vor fi
conectate cu catozii la +E, fig. 3.2 c, deci vor fi blocate. Potenialul +E se transfer
la ieire prin rezistena R, deci V0=+E i y=1 logic. Se confirm afirmaia iniial
conform creia tab 3.1 este tabelul de adevr al funciei I (AND).
3.1.1.2. Circuitul logic SAU (OR) pasiv
Circuitul logic SAU (OR) pasiv are schema din fig. 3.3 i tabelul de adevr
tab. 3.2.
Funcionare: Pentru combinaia logic de intrare x2x1=00, deci VI1=VI2=0V,
anozii celor dou diode sunt practic conectai la potenialul masei, aa cum rezult
din schema echivalent din fig. 3.4 a. ntruct nu exist nici o diferen de potenial
n schem, prin rezistena R nu circul curent i, prin urmare, V0=0V, deci y=0 logic.
36

funciei SAU (OR)
x1
D1
x2
D2
VI1 VI2
x2
0
0
1
1
y
R
V0
x1
0
1
0
1
y
0
1
1
1
Fig. 3.3. Circuitul logic SAU (OR) pasiv

+E
D1(D2)
D2
a) x2x1=00;
V0=0
D1
D2
y=1
y=0
D1
+E
D2(D1)
R V =+E
0
b) x2x1=01 (10);
y=1
R
V0=+E
c) x2x1=11
Fig. 3.4. Explicativ pentru nelegerea funcionrii circuitului logic SAU (OR) pasiv
Pentru x2x1=01, deci VI2=0V i VI1=+E, dioda D2 rmne conectat cu anodul

la mas, n timp ce D1 se conecteaz cu anodul la +E, fig. 3.4 b. Dioda D 1 va
conduce pe traseul: +E, D1, R, mas i fiind ideal, pe ea nu cade nimic. ntreaga
cdere de tensiune se regsete la bornele rezistenei R, blocnd dioda D 2 i
genernd la ieirea schemei tensiunea V0=+E, deci y=1 logic.
Combinaia de intrare x2x1=10 produce o situaie similar celei anterioare,
fig. 3.4 b, poziia diodelor inversndu-se. Rezult y=1 logic.
Pentru x2x1=11, vom avea VI1=VI2=+E i ambele diode vor fi conectate cu
anozii la +E, fig. 3.4 c, deci vor conduce i vor transfera potenialul +E la ieire.
Rezult V0=+E i y=1 logic.
S-a verificat astfel faptul c tab. 3.2 este tabelul de adevr al funciei SAU
(OR).
3.1.2. Circuite logice elementare cu componente active

Acest tip de circuite logice conin i elemente active de circuit (tranzistoare)
care, dup cum se tie, sunt capabile s amplifice un semnal.
3.1.2.1. Circuitul logic NU (NOT)
Capitolul 3
37
Circuitul logic NU (NOT) are schema din fig. 3.5 i tabelul de adevr tab.
3.3.
+Vcc
RC
RB1

funciei NU (NOT)
y
x
0
1
T
VI
V0
RB2
y
1
0
Fig. 3.5. Circuitul logic NU (NOT)
Funcionare: Cnd x=0, VI=0V i borna de intrare a circuitului este conectat

la mas, fig. 3.6 a.
+Vcc
RC
+Vcc
RB1
y=1
RC
y=0
T
VBE
RB1
RB2
T
V0=+Vcc
RB2
a) x=0
VBE
V0=0
b) x=1
Fig. 3.6. Explicativ pentru nelegerea funcionrii circuitului logic NU (NOT)
Baza tranzistorului este conectat la mas printr-o rezisten echivalent

RB=RB1//RB2, deci VBE=0 i tranzistorul T este blocat. Potenialul +V CC se transfer la
ieire prin Rc i V0=+VCC, deci y=1 logic.
Pentru x=1, VI=+VCC i ne aflm n situaia schemei echivalente din fig. 3.6
b. Divizorul RB1, RB2 este astfel dimensionat nct VBE0,7V, deci tranzistorul T este
saturat i VCE=V00,1V. Rezult y=0 logic.
3.1.2.2. Circuitul logic I-NU (NAND) +Vcc
RC
Circuitul logic I-NU (NAND) prezint
schema din fig. 3.7, obinut prin
conectarea n cascad
a
unui
circuit
I
(AND)
pasiv
i a unui circuit NU (NOT).
y
R
R
x1Tabelul
D1 de adevr, B1tab. 3.4, se obine din tab. 3.1. al funciei I (AND),
modificat n sensul negrii valorilor logiceTdin coloana funciei.
x2
VI1 V
I2
D2
SI (AND)
RB2
NU (NOT)
V0
38

funciei I-NU (NAND)
x2
0
0
1
1
x1
0
1
0
1
y
1
1
1
0
Fig. 3.7. Circuitul logic I-NU (NAND)
3.1.2.3. Circuitul logic SAU-NU (NOR)

Circuitul logic SAU-NU (NOR), fig. 3.8, se obine prin conectarea n cascad
a circuitului SAU (OR) din fig. 3.3 cu circuitul NU (NOT) din fig. 3.5.
+Vcc
x1
x2
VI1 VI2
RC
D1
RB1
D2
R
SAU (OR)

funciei SAU-NU (NOR)
y
T
VBE
RB2
V0
x2
0
0
1
1
x1
0
1
0
1
y
1
0
0
0
NU (NOT)
Fig. 3.8. Circuitul logic SAU-NU (NOR)
Tabelul de adevr 3.5 se obine din tab. 3.2 prin negarea valorilor logice din
coloana funciei de ieire y.
3.2. Circuite logice elementare integrate

n prezent, circuitele logice se realizeaz aproape n exclusivitate sub form
de circuite integrate. Dup tehnologia utilizat, circuitele logice integrate se pot
clasifica n circuite realizate n tehnologie bipolar, respectiv unipolar (MOS).
3.2.1. Circuite logice integrate realizate n tehnologie bipolar
Capitolul 3
39
Circuitele logice integrate realizate n tehnologie bipolar au cunoscut n

decursul timpului mai multe tipuri de structuri de baz cum ar fi: RTL, DTL, TTL,
HTTL, etc.
3.2.1.1. Circuite logice RTL
Circuitele logice RTL (Rezistor-Tranzistor-Logic) prezint structura de baz
din fig. 3.9 i tabelul de adevr tab. 3.6.
Funcionare: Pentru x3=x2=x1=0 logic, VI1=VI2=VI3=0V i rezistenele RB1,
RB2, RB3, din bazele celor 3 tranzistoare vor fi conectate la mas. n consecin,
tensiunile VBEi, cu i=1, 2, 3, vor fi zero i cele 3 tranzistoare vor fi blocate, deci I C1=
IC2= IC3=0. Prin RC nu va circula nici un curent, deci pe R C nu vom nregistra nici o
cdere de tensiune.
ntruct V0=VCC-RCICi, rezult V0=+VCC, deci y=1 logic.
+Vcc
funciei SAU-NU (NOR)
RC
IC
x1
RB1
x2
RB2
x3
VI1 VI2VI3
RB3
IC1
IC2
y
IC3
VBE1
V0
VBE2
VBE3
x3
0
0
0
0
1
1
1
1
x2
0
0
1
1
0
0
1
1
x1
0
1
0
1
0
1
0
1
y
1
0
0
0
0
0
0
0
Fig. 3.9. Circuitul logic SAU-NU (NOR) RTL
Este suficient ca un singur tranzistor din cele trei s fie saturat (x i=1, pentru
orice i) pentru ca V0=VCEi0,1V, deci y=0 logic. Aceeai situaie se repet i n cazul
n care dou sau chiar toate cele 3 tranzistoare primesc 1 logic la intrare. Analiznd
tabelul 3.6, observm c funcia logic ndeplinit de circuitul din fig. 3.9 este SAUNU (NOR).
3.2.1.2. Circuite logice DTL
40
Circuitele logice DTL (Diod-Tranzistor-Logic) prezint structura de baz

din fig. 3.10 i tabelul de adevr tab. 3.7.
+Vcc
RC
R
x1
D1
x2
D2
D3
D4
T
V0
RB2
VI1 VI2
funciei I-NU (NAND)

x2
0
0
1
1
x1
0
1
0
1
y
1
1
1
0
I (AND)
NU (NOT)
Fig. 3.10. Circuitul logic I-NU (NAND) DTL
Schema din fig. 3.10 provine din cea din fig. 3.7, n care rezistena R B1 a fost
nlocuit cu diodele D3 i D4, avnd rolul de a asigura o deplasare cu 20,7V=1,4V a
nivelului logic superior al intrrii porii, nivel care determin trecerea tranzistorului
T din starea de blocare n cea de saturaie. n rest, funcionarea este identic cu cea a
circuitului I-NU (NAND) descris n 3.1.2.2.
3.2.1.3. Familia TTL standard
Familia TTL standard este una dintre cele mai rspndite categorii de circuite
logice integrate pe scar mic i medie.
Reprezentantul de baz al acestei familii, cu ajutorul cruia pot fi generate
toate funciile logice, este poarta I-NU (NAND).
3.2.1.3.1. Poarta NAND - TTL
Poarta NAND TTL prezint schema din fig. 3.11 a, simbolul logic din fig.
3.11 b i tabelul de adevr - tab. 3.8.
Diodele D1 i D2 protejeaz tranzistorul multiemiter T1 mpotriva eventualelor
tensiuni negative ce pot aprea pe intrri n timpul regimurilor tranzitorii. n regim
staionar ele nu au nici un fel de importan, motiv
pentru
+Vcc
(5V) care vor fi ignorate n
continuare.
R1
R3T1 asigurR4curentul de baz necesar tranzistorului
Tranzistorul multiemiter
4K
130totem pole (n contratimp) realizat cu
1,6K
defazor T2 care comand etajul
final de tip
tranzistoarele T3 i BT4. Acest tip de etaj final permite obinerea unor timpi de
B4
1
propagare redui, o cretere
a imunitii
T4 la perturbaii a porii i o scdere a
B
2
B x2 de ieire a acesteia
rezistenei
(15
n
stare
"L" i 70 n stare "H").
T
x
T1
B3
V =V
IA
D1
D2
R2
1K
T3
V0
Capitolul 3
41
y x1 x2
B
b) simbol
a) schem
Fig. 3.11. Poarta NAND - TTL
Tab. 3.8. Tabelul de adevr al funciei NAND
x2
0
0
1
1
x1
0
1
0
1
y
1
1
1
0
Funcionare: nlocuind jonciunile tranzistorului multiemiter T1 cu diode,

schema din fig. 3.11 a se transform de maniera din fig. 3.12.
Se observ uor c circuitul din fig. 3.12 este format dintr-un I-pasiv
(realizat de diodele DBE11, DBE12 i rezistena R1), urmat de un inversor (realizat cu
tranzistoarele T2, T3 i T4).
ntr-adevr, exceptnd DBC1 care are rol de deplasare de nivel (v. familia
DTL) i reamintind faptul c semnalul din colectorul unui tranzistor evolueaz n
antifaz fa de cel din baz i emiter, observm c o cretere a nivelului semnalului
din B2 va antrena o scdere a nivelului n B4 i - implicit - n y, simultan
cu o cretere
+Vcc (5V)
a nivelului n B3 i o scdere a acestuia n y. Concluzionnd, creterea nivelului n B 2
R
R3
4
conduce la o scdere - pe dou ci1 - a nivelului
n y, Rinversarea
semnalului fiind
4K
1,6K
130
evident.
B
A
VIA=VI
B1
DBE12
B2
DBC1
B4
T2
DBE11
D
B3
R2
1K
T4
y
T3
V0
42
Fig. 3.12. O schem mai intuitiv a porii NAND - TTL
Funcia I-NU (NAND) a circuitului fiind demonstrat, tabelul de adevr 3.8

este verificat.
3.2.1.3.2. Inversorul TTL
n cele ce urmeaz, ne propunem transformarea circuitului NAND ntr-un
inversor (prin conectarea la +VCC a bornei de intrare B, fig. 3.12) i explicarea
funcionrii inversorului n paralel cu ridicarea caracteristicii de transfer a acestuia,
fig. 3.13.
Strile tranzistoarelor n fiecare din zonele (1) ... (4), fig. 3.13, le vom
centraliza n tabelul 3.9.
Funcionare: n explicarea funcionrii schemei, din motive de simplificare a
expunerii, vom lua n consideraie urmtoarele valori:
VBE ON = 0,6V - pentru un tranzistor n RAN;
VBEsat = 0,7V - pentru un tranzistor n saturaie;
VCEsat = 0,1V - pentru un tranzistor n saturaie;
VD
= 0,7V - pentru o diod n conducie.
Explicarea funcionrii inversorului necesit luarea n consideraie a
urmtoarelor zone:
Zona (1):
0 VI < 0,5.
(3.1)
DBE11 este polarizat direct prin R1 de ctre diferena de potenial VCC-VI.
ntruct DBE11 conduce, potenialul punctului B1 va fi:
VB1 = VI + VBE11sat = VI + 0,7.
(3.2)
innd seama de relaiile 3.1 i 3.2, obinem:
0,7 VB1 < 1,2
(3.3)
i ntruct
VB1 = VBC1 + VBE2
V0+[V]
R2IE2,
(3.4)
5
putem scrie c:
(1)
(2)
(3)
(4)
0,7 VBC1 + VBE2 + R2IE2 < 1,2.
(3.5)
4 A
B (0,5;3,6)
C (1,1;2,7)
2
1
0,1
0
D (1,6;0,1)
0,5
1,1
1,7
VI[V]
Capitolul 3
43
Fig. 3.13. Caracteristica de transfer a inversorului TTL

Tab. 3.9. Centralizator al strilor tranzistoarelor n timpul comutaiei
Zona \ Trz.
(1)
(2)
(3)
(4)
T1
RAN
SAT.
SAT.
RAI
T2
BL.
RAN
RAN
SAT.
T3
BL.
BL.
RAN
SAT.
T4
RAN
RAN
RAN
BL.
Rezult c jonciunile BC 1 i BE2 sunt insuficient polarizate i tranzistorul T 2

este blocat. Prin urmare R2IE2=0, iar jonciunile BC1 i BE2 vor fi supuse, fiecare,
cte unei diferene de potenial 0,35 VBC1 = VBE2 < 0,6, deci vor fi blocate.
Tranzistorul T1 se va afla n situaia prezentat n fig. 3.14
0,35 VBC1 < 0,6
VBE11 = 0,7
T1
VCE1
Fig. 3.14. Explicativ pentru starea tranzistorului T1
i anume:
VCE1 = VBE11 - VBC1,
(3.6)
deci:
0,1 < VCE1 0,35,
(3.7)
i T1 se afl n RAN, foarte aproape de saturaie.
Tranzistorul T2 este blocat deoarece VBE2 < 0,6V.
Tranzistorul T3 este blocat deoarece VBE3 = R2IE2 = 0.
Tensiunea V0(1) poate fi evaluat din fig 3.15, obinut din fig 3.12 prin
eliminarea tranzistoarelor T1 (neinteresant) i T2, T3 (blocate).
Putem scrie:
44
V0(1) = VCC - R3IB4 - VBE4 - VD.

(3.8)
Neglijnd termenul R3IB4 (IB4 0), obinem:
V0(1) VCC - VBE4 - VD = 5 - 0,7 - 0,7 = 3,6V.
(3.9)
Pentru a stabili starea n care se afl T4, amintim c VBE4=0,7V, deci exist
+Vcc
R3
1,6K
IB4
VBE4
VD
R4
130
T4
D
V0(1)
Fig. 3.15. Explicativ pentru zona (1)
premise de saturaie. Din K II scris pe ochiul de circuit care conine jonciunea BC 4,

obinem:
R3IB4+VBC4-R4Ic4=0
(3.10)
i innd seama c R3IB40 i Ic4I0 (curentul de sarcin), putem scrie:
VBC4R4I0.
(3.11)
Cnd poarta este n gol, deci fr sarcin cuplat la ieire, I 0=0, VBC4=0 i
tranzistorul T4, avnd jonciunea BE deschis i jonciunea BC blocat, se va afla n
RAN.
Chiar i atunci cnd poarta este n sarcin, curentul de ieire I 0 nu poate
depi valoarea I0max=0,8 mA impus de considerente legate de conservarea nivelului
logic de la ieirea porii (v. 3.2.1.3.5), ceeace conduce la un V BC4=R4I0max=
1300,80,1 V, insuficient pentru a deschide jonciunea BC4.
Rezult c T4 se afl necondiionat n RAN, fapt pe care-l consemnm n tab.
3.9.
Zona (2):
0,5 VI < 1,1.
(3.12)
Din relaia 3.2 obinem:
1,2 VB1 < 1,8.
(3.13)
Potenialul punctului B1 este suficient pentru a deschide jonciunile BC 1 i
BE2, dar insuficient pentru a deschide i jonciunea BE 3. Rezult c T3 este blocat n
continuare.
T1 are ambele jonciuni direct polarizate, deci este saturat.
T2 are jonciunea BE2 direct i suficient polarizat.
VB2 = VB1 - VBC1 = VB1 - 0,6,
(3.14)
Capitolul 3
45
i, innd seama de relaiile 3.2 i 3.12, putem deduce:

VB2 = VI + 0,7 - 0,6 = VI + 0,1,
(3.15)
deci :
0,6 VB2 < 1,2.
(3.16)
Eliminnd din schema din fig. 3.12 tranzistoarele T 1 (neinteresant) i T3
(blocat), obinem schema din figura 3.16 cu ajutorul creia l putem calcula pe V0(2):
V0(2) = VCC - R3IC2 - VBE4 - VD.
(3.17)
IC2 N2IE2 = N2(VB2 - VBE2)/R2.
(3.18)
V0(2) = VCC - N2(VB2-VBE2)R3/R2 - VBE4 - VD.
(3.19)
sau, datorit relaiei 3.15:
V0(2) = VCC - N2(VI + 0,1 - VBE2)R3/R2 - VBE4 - VD.
(3.20)
+Vcc
B2
VBE2
R3
1,6K
IC2
B4
T2 VBE4
IE2VD
R2
1K
R4
130
T4
D
V0(2)
Fig. 3.16. Explicativ pentru zona (2)
Al doilea termen din membrul drept al relaiei 3.20 reprezint cderea de

tensiune pe rezistena R3:
VR3 = N2(VI + 0,1 - VBE2)R3/R2.
(3.21)
Starea tranzistorului T2 depinde de diferena de potenial:
VBC2 = VB2 - VB4 = VB2 - (VCC - VR3),
(3.22)
a crei valoare maxim se determin astfel:
VBC2max = VB2max - (VCC - VR3max) = 1,2 - (5-1) < 0.
(3.23)
n calculul lui VR3max, rel 3.21, am considerat N2 1, VI = 1,1V i VBE2 =
0,6V.
Rezult c T2 se afl n RAN.
Procednd similar pentru T4, obinem:
VBC4 = VB4 - VC4 = VCC - VR3 (VCC-VR4)=VR4-VR3=R4I0-VR3,
(3.24)
unde I0 este curentul de sarcin.
Comparnd relaiile 3.24 i 3.11, observm c V BC4 pentru zona 2 este mai
mic dect VBC4 pentru zona 1, deci cu att mai mult T4 se va afla n RAN.
Calculm V0 cu rel. 3.20 la limita din stnga a intervalului (2), v. fig. 3.13,
cnd VI = 0,5V, VBE2 = 0,6V, VBE4 = VD = 0,7V, i obinem:
46
V0(2B) = 5 - N2(0,5 + 0,1 - 0,6)R3/R2 - 0,7 - 0,7 = 3,6V,

(3.25)
ceeace confirm rezultatul obinut anterior (relaia 3.9).
Pentru limita din dreapta a intervalului (2), n relaia 3.20 se nlocuiesc
valorile: VI = 1,1V, VBE2 = 0,6V, VBE4 = 0,6V, rezultnd:
V0(2C) = 5 - 1,6(1,1 + 0,1 - 0,6) - 0,6 - 0,7 = 2,7V.
(3.26)
Aa cum se observ de fapt i din relaia 3.20, ntre punctele B i C din zona
(2), caracteristica de transfer este liniar i are panta:
m2 = - N2 R3/R2.
(3.27)
Zona (3):
1,1 VI < 1,1 + V,
(3.28)
unde V este o tensiune infinit mic. Rezult:
1,8 VB1 < 1,8 + V.
(3.29)
Imediat ce VI depete 1,1V, VB2 depete 1,2V (v. rel. 3.15), i se deschide
jonciunea BE3 a tranzistorului T3. Astfel, n paralel cu R2 apare rezistena de intrare
a lui T3, relaia 3.20 devenind:
V0 (3) VCC N 2
R3
VI 0,1 VBE 2 VBE 4 VD .
R 2 || R inT 3
(3.30)
Panta caracteristicii de transfer n zona (3) este:
m3 = - N2 R3/(R2|| RinT3),
(3.31)
i innd seama de faptul c RinT3 1K,
m3 2m2.
(3.32)
ntruct V0 nu poate s scad sub valoarea VCE3sat = 0,1V, se poate calcula din
relaia 3.30 valoarea lui VI pentru care V0 = VBE3sat. Rezult VI(3D) = 1,6V.
Strile tranzistoarelor la nceputul intervalului (3), deci pentru 1,1 VI < 1,1
+ V, sunt: T1, ca i n zona precedent, saturat, iar T2 i T3 avnd jonciunile BE
nseriate i supuse unei diferene de potenial VB2 1,2 + V, sunt suficient polarizate
pentru a conduce, dar nc insuficient polarizate pentru a se satura.
Rezult c T2 i T3 se afl n RAN.
n ceeace-l privete pe T4, acesta are jonciunea BE direct i suficient
polarizat, potenialul colectorului VC4 5V (minimum 4,9V n sarcin), iar
potenialul bazei: VB4 3V. Rezult c jonciunea BC a tranzistorului T 4 este invers
polarizat i T4 lucreaz n RAN.
Zona (4):
Lund pentru VI o valoare care s se afle cu certitudine n zona (4), spre
exemplu VI > 2,1V, constatm c ntruct VB1 nu poate depi valoarea
corespunztoare saturaiei celor 3 jonciuni BC1, BE2, BE3,
VB1max = 3 x 0,7V = 2,1V,
(3.33)
jonciunea BE11 a tranzistorului T1 va fi invers polarizat n timp ce jonciunea BC 1
va fi direct i suficient polarizat. T1 va lucra, prin urmare, n RAI (regiunea activ
invers).
Capitolul 3
47
T2 i T3 sunt saturate deoarece VBE2 = VBE3 = 0,7V.

Starea lui T4 se evalueaz astfel:
VB3 = 0,7V;
(3.34)
VB4 = VB3 + VCE2sat = 0,7 + 0,1 = 0,8V;
(3.35)
V0 = VCE3sat 0,1V;
(3.36)
VB4 - V0 = 0,8 - 0,1 = 0,7V.
(3.37)
Diferena de potenial VB4 - V0 se aplic jonciunii BE a tranzistorului T 4 i
diodei D, fiind insuficient pentru a le deschide. Rezult c T4 este blocat. Se
observ c rolul diodei D este tocmai acela de a asigura blocarea lui T 4 cnd ieirea
porii se afl n 0 logic.
3.2.1.3.3. Poarta NOR TTL
Schema porii NOR -TTL, fig. 3.17, se obine din cea a inversorului TTL prin
dublarea etajului de intrare realizat cu ajutorul tranzistorului T1 cu un etaj similar
realizat cu T1' i completarea etajului defazor cu tranzistorul T2' , conectat n
paralel pe circuitul de ieire (colector emiter) al lui T2 .
+Vcc
R2
1,6K
R1
4K
R1
4K
R4
130
T4
x1
VIA
T1
T2
T2
R2
1K
T 1
x2
D
VIB T3
V0
Fig. 3.17. Schema porii NOR TTL
Funcionare: Ca i n cazul porilor logice tratate mai sus, verificm

funcionarea porii NOR TTL cu ajutorul tabelului de adevr 3.10.
Astfel, pentru x1=x2=0 logic, deci VIA=VIB= 0V, n bazele tranzistoarelor T1
i T1' nu vom avea mai mult de 0,7V (v. funcionarea inversorului TTL) ceeace va
implica imposibilitatea deschiderii celor dou triplete de jonciuni (BC 1, BE2, BE3,
respectiv BC1, BE2, BE3) ctre mas. n concluzie, T2 , T2' i T3 vor fi blocate,
deci V0 va fi dat de relaia 3.9, iar y=1 logic.
Tab. 3.10. Tabelul de adevr al funciei NOR
48
x2
0
0
1
1
x1
0
1
0
1
y
1
0
0
0
Dac SAU x1, SAU x2, SAU ambele sunt 1 logic, tranzistoarele T1 i T1'
se vor afla n RAI (v. zona 4 - tab. 3.9) iar T2 , T2' i T3 se vor satura. Ca
urmare V00V i y=0 logic.
Tabelul de adevr al porii NOR TTL, tab. 3.10, a fost integral verificat.
3.2.1.3.4. Caracteristicile statice ale familiei TTL standard
Caracteristica de transfer
Caracteristica de transfer reprezint dependena V0 = f(VI) i are aspectul deja
prezentat n fig.3.13, 3.2.1.3.2.
Caracteristica de intrare
Prezentm n fig. 3.18 dependena II = f(VI).
N (VIH=2,4V; IIH40A)
II[mA]
1
VI[V]
1
M (VIL=0,4V; |IIL|1,6mA)
2
Fig. 3.18. Caracteristica de intrare a porii TTL standard
Convenional, curentul care intr n poart este considerat pozitiv, iar curentul
care iese - negativ.
Sensul curentului de intrare, n funcie de valoarea a lui VI, poate fi observat
n fig. 3.19.
+Vcc
+Vcc
Pentru determinarea curentului de intrare corespunztor strii logice "0", se
conecteaz succesiv cte una din intrrile porii la V IL=V0Lmax=0,4V, fig. 3.19 a,
R
R
R4
R1
celelalte intrri fiind4 legate la 1"1" logic.
"Bl"
T4
D
"Sat"
T3
"Sat"
-IIL
T1
VIL=V0Lmax=0,4V
T4
D
"Bl"
T3
IIH
T1
VIH=V0Hmin=2,4V
Capitolul 3
49
a) cu intrarea n starea "0" logic
b) cu intrarea n starea "1" logic
Fig. 3.19. Explicativ la caracteristica de intrare a porii TTL standard
Scriind KII pe circuitul marcat n fig. 3.19 a, obinem:
I IL
VCC VBE1 VIL

1mA ,
R1
(3.38)
valoare mai mic dect IILmax=1,6 mA, stabilit prin foaia de catalog.
Curentul de intrare corespunztor strii logice "1" se determin conectnd
intrarea testat la VIH=VOHmin=2,4V, fig. 3.19 b i are valoarea IIHIIHmax=40A.
Observaii:
1. Valorile negative ale lui VI sunt limitate la (0,7 1)V de ctre diodele D1, D2
(v. fig. 3.11). Depirea - n regim static - a valorii maxime admise de catalog
(-1,8V) poate conduce la distrugerea acestor diode;
2. Pentru VI > 5V apare riscul distrugerii jonciunii BE a tranzistorului
multiemiter prin depirea pragului de polarizare invers de 5,5V (mai ales
n cazul n care una din intrri este conectat la "0" logic).
Pentru evitarea unei astfel de situaii, conectarea unei intrri la +V CC se face
prin intermediul unei rezistene mai mari de 1K.
Caracteristicile de ieire
n fig. 3.20 este prezentat circuitul i caracteristica de ieire pentru o poart a
crei ieire se afl n starea "0" logic, iar n fig. 3.21 pentru o poart cu ieirea
aflat n starea "1" logic.
Astfel, caracteristica de ieire ridicat pentru o poart a crei ieire se afl n
starea "0" logic, fig. 3.20 b, evideniaz printre altele capacitatea porii de a
furniza o tensiune de ieire V0LV0Lmax=0,4V la un curent de sarcin I 0Lmax=16 mA,
corespunztor unei sarcini de 10 pori TTL standard.
n acelai timp, caracteristica de ieire ridicat pentru o poart a crei ieire
se afl n starea "1" logic, fig. 3.21 b, ilustreaz faptul c tensiunea de ieire trebuie
s respecte relaia V0H V0Hmin=2,4V, fig. 3.21 a, n condiiile unei sarcini R L
echivalente cu 10 pori TTL standard, corespunztoare unui curent de ieire:
I0Hmax=1040A=400 A.
50
+Vcc
R4
"Bl"
VOL[V]
RL
1.5
T4
IOL
D
"Sat"
T3
VOL=f(IOL)
VOLmax
0.5
V0L
10
a) circuitul
20
IOLmax
30
40
50
IOL[mA]
b) caracteristica propriu-zis
Fig. 3.20. Caracteristica de ieire a porii TTL standard cu ieirea n "0" logic
+Vcc
R4
"Sat"
T4
VOH[V]
4
IOH
D
"Bl"
T3
V0H = f(I0H)
2
1
V0H
a) circuitul
RL
I0S
10
20
-I0Hmax=1040A=400A
30
-I0H[mA]
b) caracteristica propriu-zis
Fig. 3.21. Caracteristica de ieire a porii TTL standard cu ieirea n "1" logic
Curentul de scurtcircuit I0S, calculabil pe fig. 3.21 a, cu relaia:
I 0S
VCC VCE4sat VD 5 0,1 0,7
30mA ,
R4
130
(3.39)
va trebui s se ncadreze n plaja (20 55) mA pentru seria comercial, respectiv
(18 55) mA pentru seria militar.
Capitolul 3
51
3.2.1.3.5. Parametrii familiei TTL standard

Prezentm n continuare principalii parametri ai porii TTL standard.
Nivelurile logice, reprezint valori limit garantate de catalog pentru
tensiunile de ieire i de intrare ale unei pori TTL standard, valori ce corespund
celor dou stri logice posibile: L (0 logic) i H (1 logic).
Astfel, reprezentnd n partea din stnga a axei tensiunilor, fig. 3.22,
nivelurile logice limit ale tensiunii de ieire V 0 a porii P1 care comand poarta P2,
iar n partea din dreapta nivelurile logice limit ale tensiunii de intrare V I a porii
comandate P2, distingem urmtorii parametri:
V
V
0Hmin
2,4 "1"
2,0
V
IHmin
1,6
1,2
0,8
V
ILmax
0,4
MH
ML
0Lmax
P1
"0"
P2
V0
VI
Fig. 3.22. Nivelurile logice ale porii TTL standard
* V0Lmax, tensiunea maxim de ieire n stare jos a porii P 1 care comand

poarta P2;
* V0Hmin, tensiunea minim de ieire n stare sus a porii P 1 care comand
poarta P2;
* VILmax, tensiunea maxim de intrare n stare jos a porii comandate P2;
* VIHmin, tensiunea minim de intrare n stare sus a porii comandate P2.
Astfel, tensiunea de ieire a porii P1 (care comand) poate fi cel mult V0Lmax =
0,4V pentru "0" logic i cel puin V0Hmin = 2,4V pentru "1" logic.
Poarta P2 (comandat), recunoate drept "0" logic orice tensiune de intrare
situat sub VILmax = 0,8V i drept "1" logic, orice tensiune de intrare care depete
VIHmin = 2V.
Marginea de zgomot , fig. 3.22, asigur compatibilitatea dintre o poart care
comand, P1, i una comandat, P2, n sensul c poarta P1 care comand, furnizeaz
la ieire o tensiune care este recunoscut cu o anumit marj, numit margine de
zgomot, de ctre poarta comandat P2.
Se definesc dou margini de zgomot: M H pentru starea sus i ML pentru
starea jos.
52
n cazul porii TTL standard, aa cum rezult i din fig. 3.22, marginile de
zgomot sunt : MH = ML= 0,4V.
Marginea de zgomot medie sau imunitatea la zgomot se definete n regim
dinamic i reprezint proprietatea porii de a nu rspunde la impulsuri parazite de
nalt frecven.
Astfel, apariia la intrarea porii a unui impuls parazit de durat mai mic
dect viteza de rspuns a acesteia va trece neobservat ntruct impulsul va nceta
nainte ca efectul su asupra ieirii porii s se fi produs.
Fan-out-ul sau capacitatea maxim de ncrcare a porii sau, nc, evantaiul
de ieire, reprezint numrul maxim de pori TTL standard care se pot cupla la
ieirea unei pori de acelai tip.
Numrul N de sarcini standard se determin fcnd raportul dintre curentul
maxim disponibil la ieirea unei pori TTL standard i curentul maxim absorbit de
intrarea altei asemenea pori, cuplat la ieirea celei dinti.
Se definesc dou fan-out-uri:
- fan-out-ul n stare jos, v. fig. 3.19 a, dat de relaia:
NL
I 0Lmax
,
I ILmax
(3.40)
n care I0Lmax=IC3sat.max=16 mA este impus prin nsi construcia tranzistorului T 3, iar

IILmax= 1,6 mA reprezint valoarea maxim a lui IIL, calculat cu relaia 3.38 ;
- fan-out-ul n stare sus, v. fig. 3.19 b, avnd expresia:
NH
I 0Hmax
,
I IHmax
(3.41)
n care I0Hmax=0,8mA reprezint valoarea maxim a curentului pe care-l poate furniza

tranzistorul T4 n cele mai defavorabile condiii, fr alterarea nivelului logic de
ieire, iar IIHmax=40A este valoarea maxim a curentului care circul prin T 1, aflat n
RAI.
Efectund calculele, obinem NL=10 i NH=20, fan-out-ul global al porii
calculndu-se cu relaia :
N min N L , N H 10 .
(3.42)
Timpul de ntrziere la propagare (Propagation Delay Time) t pd, reprezint
ntrzierea cu care se propag informaia logic prin poart i poate fi determinat cu
ajutorul montajului experimental din fig. 3.23. Este vorba despre o poart TTL
standard utilizat ca inversor, avnd conectat la intrare un generator de impulsuri v G
i debitnd semnal pe 10 pori de acelai tip cu ea.
Caracteristicile generatorului de impulsuri, observabile n parte pe diagramele
din fig. 3.24, sunt :
- impedana de ieire a generatorului : ZG=50 ;
- amplitudinea maxim a impulsurilor : VG=3,5V ;
- frecvena impulsurilor : 1MHz;
Capitolul 3
53
- durata frontului anterior al impulsului: tr=10ns;

- durata frontului posterior al impulsului: tf=5ns;
- durata impulsului, msurat la nivelul de 1,5V: tw=500ns.
+Vcc
1
10 sarcini
TTL
ZG
VI
CL
V0
vG
Fig. 3.23. Montaj experimental pentru determinarea tpd

VI [V]
3,5
0,9VG
(a)
1,5
t =500ns
w
0,1VG
0
t =10ns
r
t =5ns
f
V0 [V]
(b)
VG=3,5
1,5
=8ns
pdHL
=12ns
pdLH
Fig. 3.24. Explicativ pentru timpii de ntrziere la propagare:

a) forma de und a tensiunii de intrare;
b) forma de und a tensiunii de ieire.
Rspunsul porii TTL standard la impulsuri de tipul celui prezentat n fig.

3.24 a, este dat n fig. 3.24 b, din care pot fi observai timpii de ntrziere la
propagarea prin poart n cazul unor tranziii sus-jos, t pdHL, respectiv jos-sus,
tpdLH. Timpul de ntrziere la propagare global al porii este media aritmetic a
timpilor amintii mai sus, adic:
t pd
54
t pdHL t pdLH
2
8 12
10ns .
2
(3.43)
Atragem atenia asupra faptului c un rol important n determinarea
regimurilor tranzitorii l are capacitatea C L15pF, format din capacitatea de ieire a
porii testate, capacitatea de intrare global a celor 10 pori TTL standard care
formeaz sarcina, la care se mai adaug i capacitatea sondelor de msur.
Puterea medie consumat de poart - Pd
Pentru circuitele integrate din seria CDB 4XX, consumul de putere difer n
funcie de numrul de pori pe care-l conin. Puterea medie absorbit de poart
rmne ns aceeai.
Astfel, lund ca exemplu de calcul circuitul integrat CDB 400, fig. 3.25,
avnd n componen 4 pori TTL de tip NAND cu cte 2 intrri, circuit al crui
consum de curent din sursa de alimentare n stare jos, respectiv sus, este:
ICCL=12mA, respectiv ICCH=4mA, putem determina curentul mediu absorbit de ctre
circuitul integrat din sursa de alimentare:
I CCmed
I CCL I CCH 12 4
8mA
2
2
(3.44)
+Vcc
GND
Fig. 3.25. Circuitul integrat CDB 400
Puterea medie disipat pe ntregul circuit integrat va fi:

PdCI=ICCmedVCC=85=40mW,
(3.45)
deci puterea medie disipat pe numai una din cele 4 pori ale acestuia va fi:
Pd poart=10mW.
(3.46)
Factorul de calitate Q reprezint produsul dintre timpul de ntrziere la
propagare i puterea medie consumat de poart:
Q=tpdPd
(3.47)
i constituie un factor de merit pentru o familie de circuite digitale.
Compromisul realizat ntre tpd i Pd difereniaz ntre ele subfamiliile derivate
dintr-o familie standard. Pentru a avea un reper n acest sens, menionm faptul c
Capitolul 3
55
familia TTL standard pe care am studiat-o pn n prezent are un t pd de 10ns, un

consum mediu de 10mW, un factor de calitate Q=100pJ i o frecven maxim de
lucru fmax.=35MHz.
3.2.1.4. Subfamilia TTL rapid (HTTL)
Obinerea unei viteze de lucru sporite pentru subfamilia TTL rapid n
comparaie cu familia TTL standard se poate face att prin creterea puterii disipate
pe poart ct i prin adoptarea unor modificri structurale ale porii TTL standard din
fig. 3.11.
Rezult circuitul din fig. 3.26, n care observm micorarea valorilor ohmice
ale tuturor rezistenelor din circuit la aproximativ jumtate, nlocuirea tranzistorului
T4 i a diodei D din etajul final al porii TTL standard cu un montaj tranzistor
compus (Darlington) format din T6, T7, R7 i nlocuirea rezistenei R2 cu o rezisten
neliniar format din grupul R5, R6, T5.
+Vcc
T1
B
A
VIB
VIA
x1
x2
R1
2,4K
B1
R3
800
R4
60
T6
B4
B2 T 2
T7
T4 , D
R7
3,5K
R5
500
R6
250
R2
T5
B3
T3
VBE3
V0
IE5
Fig. 3.26. Poarta NAND - HTTL
3.2.1.4.1. Creterea vitezei de lucru prin creterea puterii disipate pe poart

are la baz relaia 3.47 i observaia conform creia micorarea valorilor ohmice ale
tuturor rezistenelor din circuit va avea ca efect creterea P d, scderea tpd i, implicit,
creterea vitezei de lucru a porii.
3.2.1.4.2. Creterea vitezei de lucru prin introducerea montajului Darlington
Montajul Darlington conserv calitile circuitului pe care-l nlocuiete din
schema porii TTL standard, adaugnd n plus alte noi nsuiri care conduc la
creterea vitezei de lucru a porii HTTL din care face parte.
a) Montajul Darlington preia rolul diodei D de blocare a tranzistorului din
braul superior al etajului final (T7), atunci cnd T3 este saturat.
56
ntr-adevr, atunci cnd T3 este saturat, V0=VCE3sat0,1V, deci potenialul

bornei de ieire a circuitului este de 0,1V fa de mas. n acelai timp, V BE3sat=0,7V,
deci potenialul lui B3 fa de mas este 0,7V. Tranzistorul T 2 fiind i el saturat (v.
zona 4 a caracteristicii de transfer din fig. 3.13 i tab. 3.9), VCE2sat0,1V, deci
potenialul punctului B4 va fi:
VB4=VCE2sat+VB3=0,1+0,7=0,8V.
(3.48)
Cele dou jonciuni, BE6 i BE7, vor fi supuse, prin urmare, diferenei de
potenial:
VB4-V0=0,8-0,1=0,7V,
(3.49)
insuficient pentru a le deschide, deci T6 i T7 vor fi blocate.
Rolul diodei D din schema porii TTL standard a fost preluat de ctre una din
jonciunile baz-emiter ale lui T6 sau T7, astfel nct tranzistorul T7 va fi blocat ferm
atunci cnd T3 va fi saturat.
b) Montajul Darlington ofer o rezisten de ieire mult mai mic dect cea
realizat de ctre tranzistorul T4 din schema porii TTL standard, contribuind astfel
la obinerea unor timpi de comutaie mai mici, deci a unor viteze de lucru mai mari.
II
II
T6
T4
I0
VI
VI
V0
T7
I0D
R0
a) Cazul porii TTL standard (fr Darlington)
V0
R0D
b) Cazul porii HTTL (cu Darlington)
Fig. 3.27. Efectul introducerii montajului Darlington asupra rezistenei de ieire
Considernd schema simplificat din fig. 3.27 a, n care tranzistorul T 4 din

circuitul de ieire al porii TTL standard debiteaz pe o sarcin cuplat n emiter care
nlocuiete tranzistorul T3, rezistena de ieire R0 a montajului se calculeaz astfel:
R0
V0 VI VBE4
VI
VI
I0
I E4
IC4 I B4 N4 I B4 I B4
VI
VI
R in .
I
II
B4
N4 1 N4 1 N4 1
(3.50)
Procednd similar cu montajul Darlington care nlocuiete grupul T 4, D, i
eliminnd rezistena R7 pentru simplificarea calculelor, obinem:
Capitolul 3
57
R 0D
V0 VI VBE6 VBE7
VI
VI
I 0D
I E7
I B7 ( N7 1) I E6 ( N7 1)
VI
VI
I B6 ( N6 1)( N7 1) I I ( N6 1)( N7 1)
VI
R in
II
.
( N6 1)( N7 1) ( N6 1)( N7 1)
(3.51)
Comparnd relaiile 3.50 i 3.51, constatm c rezistena de ieire n cazul
porii HTTL este de N 1 ori mai mic dect n cazul porii TTL standard:
R 0D
R0
.
N 1
(3.52)
innd seama de faptul c rezistenele de ieire ale unei pori n cele dou
stri logice posibile, mpreun cu capacitile parazite inerente care apar la ieirea
circuitului logic, determin constantele de timp ale regimului de comutaie i, n
final, timpii de comutaie, rezult c introducerea montajului Darlington va asigura o
vitez de lucru mult mai mare a porii HTTL comparativ cu cea a porii TTL
standard.
c) Montajul Darlington mpiedic saturarea tranzistorului T 7, eliminnd
astfel timpul de stocare aferent acestuia i mrind suplimentar viteza de lucru a
porii HTTL.
Prin nsi construcia montajului Darlington, fig. 3.26, circuitul colectoremiter al tranzistorului T6 este conectat n paralel cu jonciunea colector-baz a
tranzistorului T7 i, indiferent de starea tranzistorului T6, curentul din circuitul de
ieire al acestuia va circula pe traseul R4, colector T6, emiter T6, R7, mas, asigurnd
o tensiune VCE6 cu + pe colector i pe emiter, deci polariznd invers jonciunea
baz-colector a tranzistorului T7. Acesta nu se va mai putea satura niciodat, fiind
astfel eliminat timpul de stocare i crescnd implicit viteza de lucru a porii HTTL.
3.2.1.4.3. Creterea vitezei de lucru prin introducerea rezistenei neliniare
Creterea vitezei de lucru prin creterea puterii disipate pe poart ar fi
implicat, oricum, micorarea valorii ohmice a rezistenei R2 de la 1K n cazul porii
58
TTL standard, la cca. 600 n cazul porii HTTL. n dorina de a obine viteze de
comutaie i mai mari, rezistena R2=600 a fost nlocuit la poarta HTTL cu o
rezisten neliniar format din grupul R5, R6, T5.
Reprezentnd grafic n planul (IE5, VBE3) evoluiile lui R2=600 i Rnelin., fig.
3.28, diagramele a i b, ncercm s urmrim n fig. 3.29 modul n care se modific
caracteristica de transfer a porii TTL standard datorit introducerii rezistenei
neliniare.
Astfel, n zona (1) a caracteristicii de transfer din fig. 3.29,
0VVI<0,5V,
(3.53)
deci 0,7VVB1<1,2V,
(3.54)
i niciuna dintre tripletele de jonciuni BC 1, BE2, BE3 i BC1, BE2, BE5 nu va fi
deschis.
Tranzistoarele T2, T3 i T5 vor fi blocate, IE5=0 i Rnelin..
n zona (2) a caracteristicii de transfer,
0,5VVI<1,1V,
(3.55)
deci 1,2VVB1<1,8V,
(3.56)
i din nou cele dou triplete de jonciuni vor fi blocate, fiecreia dintre ele
revenindu-i mai puin de 0,6V. Tranzistoarele T2, T3, T5 vor fi blocate, iar
caracteristica de transfer a porii HTTL, diagrama b, fig.3.29, zona (2), va rmne la
acelai nivel cu zona (1), adic V0(2) 3,6V .
IE5 [mA]
R nelin
(b)
(a)
2
1
VBE3
I E5
R2=600
V0[V]
(1)
4
3
A B
(2)
(a)
1
0,4
0,6
0,8
Fig. 3.28. Evoluiile lui R2 i Rnelin.

n planul caracteristicilor curent-tensiune
(4)
(b)
2
VBE3 [V]
(3)
D
0,5
1,1
2,4
1,7
VI[V]
Fig. 3.29. Caracteristica de transfer

a) poarta TTL standard; b) poarta HTTL
n zona (3),
1,1VI<1,1+V,
(3.57)
1,8VB1<1,8+V,
(3.58)
i cele dou triplete de jonciuni se vor deschide. Evident, jonciunea BE 3 se va
deschide naintea jonciunii BE5 deoarece aceasta din urm este nseriat n plus cu
rezistena R5. Prin urmare, IB3 va crete mai repede dect I E5, fiind astfel forat
intrarea mai rapid n conducie a lui T 3 care are ca efect evoluia descendent a
caracteristicii de transfer a porii HTTL din fig. 3.29 b, zona (3).
Pentru VBE3>0,8V, Rnelin. scade sub 600, fig. 3.28, datorit creterii
accentuate a lui IE5.
Capitolul 3
59
ntruct
IE5+IB3const.,
(3.59)
IB3 va scdea, evitndu-se astfel intrarea n saturaie profund a lui T3 i crendu-se
premizele unei mai rapide ieiri din saturaie a acestuia, deci a unui timp de stocare
mai redus.
Tranziia mult mai rapid a porii HTTL din stare sus n stare jos, fig.
3.29, caracteristica b, ilustreaz cum nu se poate mai bine creterea vitezei de
comutaie a acesteia n comparaie cu poarta TTL standard.
Un alt efect benefic al introducerii rezistenei neliniare n schema porii
HTTL l constituie insensibilizarea punctului static de funcionare al lui T 3 n raport
cu variaiile de temperatur.
ntr-adevr, creterea temperaturii T implic creterea curenilor de colector
ai tranzistoarelor T3 i T5 conform schemei sinoptice din fig. 3.30.
Creterea lui IC5 implic creterea lui IE5 i, datorit relaiei 3.59, se realizeaz
scderea lui IB3, deci n final - a lui IC3.
Tendina de cretere a lui I C3 a fost compensat, iar insensibilizarea p.s.f. al
lui T3 n raport cu variaiile de temperatur a fost demonstrat.
IC3
T =>
IC5=>IE5=>IB3=>IC3
Fig. 3.30 Schem sinoptic demonstrativ pentru insensibilizarea p.s.f. al lui T3
Ca urmare a tuturor modificrilor menionate, subfamilia TTL rapid va

prezenta urmtorii parametri: tpd=6ns, Pd=22mW, Q=132pJ i fmax=50MHz.
3.2.1.5. Subfamilia TTL-Schottky
Subfamilia TTL Schottky prezint o schem identic cu cea a porii HTTL,
cu deosebirea c toate tranzistoarele (cu excepia lui T7) sunt tranzistoare Schottky,
fig. 2.13, a cror prezen asigur viteze superioare de comutaie datorit eliminrii
timpilor de stocare.(v. 2.2).
nlocuirea tranzistorului T7 cu un tranzistor Schottky nu a mai fost necesar
ntruct montajul Darlington din care face parte mpiedic intrarea acestuia n
saturaie (v. 3.2.1.4.2 c).
Modificrile menionate mai sus au condus la obinerea urmtorilor
parametri: tpd=3ns, Pd=20mW, Q=60pJ i fmax=120MHz.
3.2.1.6. Circuite logice cu colectorul n gol
Posibilitatea conectrii n paralel a ieirilor a dou sau mai multor circuite
logice n scopul de a construi funcii logice cablate sau de a intermedia cuplarea la
60
aceeai magistral de date a mai multor subblocuri logice, reprezint o calitate care-i
lipsete familiei TTL standard.
Pentru exemplificare, vom considera o parte din schema bloc simplificat a
unui sistem numeric modern, fig. 3.30, n care cele n subblocuri logice SL1, , SLn,
Magistral Adrese
SL
SL
UNITATE
CENTRAL
Magistral Date
Fig. 3.30.Schema logic simplificat a unei pri dintr-un sistem numeric modern
avnd cte 8m ieiri fiecare, sunt cuplate n paralel pe aceeai magistral de date
format din 8m linii pe care se transmit m octei de informaie, cu observaia c
injectarea n magistrala de date a informaiilor de la ieirea oricruia dintre cele n
subblocuri logice are loc numai n momentul apariiei n magistrala de adrese a
combinaiei logice specifice subblocului respectiv.
Prin urmare, la fiecare dintre cele 8m linii ale magistralei de date, vor fi
cuplate n paralel ieirile a cte n circuite logice elementare, cte unul pentru fiecare
subbloc logic.
Aceste circuite nu pot fi pori TTL standard ntruct, aa cum rezult din fig.
3.31, cuplarea n paralel a ieirilor a dou (sau mai multor) astfel de pori, n cazul n
R4
130
R4
130
(Bl.)
T4
D
(Sat.)
T 4
Imax
T3
(P)
+VCC
(Sat.)
D
T3
(Bl.)
(P)
Fig. 3.31. Explicativ pentru cuplarea n paralel a ieirilor a dou pori TTL standard
care valorile logice ale ieirilor acestora nu coincid, ar conduce la apariia unui
curent:
I max
,
VCC VCE4'sat VD' VCE3sat 5 0,1 0,7 0,1
32mA
R4
130
(3.60)
Capitolul 3
61
cu mult peste valorile IC3max=16mA sau IC4max=0,8 mA, la care sunt garantate
nivelurile logice de ieire.
Prin urmare, apare un consum exagerat de curent din sursa de alimentare,
conjugat cu riscul distrugerii lui T 4 sau T3 i cu certitudinea c potenialele ieirilor
interconectate se vor altera, nemaiputnd fi nici 0,4V, corespunztor strii jos a
porii P, nici 2,4V care ar fi corespuns strii sus a porii P (v. fig. 3.31).
Rezolvarea problemei cuplrii n paralel a ieirilor mai multor pori logice s-a
realizat prin simplificarea schemei porii TTL standard de maniera din fig. 3.32,
obinndu-se astfel poarta logic cu colectorul n gol.
Comparnd figurile 3.32 i 3.11, constatm c schema porii logice cu
colectorul n gol a fost obinut din cea a porii TTL standard prin suprimarea lui R 4,
T4 i D i introducerea rezistenei exterioare Rext, comun ieirilor porilor cu
colectorul n gol interconectate.
Pentru o mai bun nelegere a funcionrii unui astfel de circuit, vom
considera dou pori inversoare cu colectorul n gol, P i P, fig. 3.33, cu ieirile
conectate n paralel i vom urmri funcionarea acestui ansamblu cu ajutorul
tabelului centralizator 3.11, utiliznd cunotinele nsuite la studiul inversorului
TTL, 3.2.1.3.2.
+Vcc
R1
R3
T1
Rext
T2
T3
R2
Fig. 3.32. Poarta I-NU (NAND) cu colectorul n gol

+Vcc
R1
x1
Rext
B1
T1
VI1
R3
T2
R2
(P)
y
T3
T3
R3
R1
B1
T 2
V0
x2
T1
R2
(P)
Fig. 3.33. Explicativ pentru cuplarea pe o sarcin comun
VI2
62
a dou pori logice cu colectorul n gol

Tab. 3.11. Ajuttor pentru nelegerea realizrii funciei I-cablat
x2
x1
0
0
1
1
0
1
0
1
Strile tranzistoarelor
T3
T3
Bl.
Bl.
Bl.
Sat.
Sat.
Bl.
Sat.
Sat.
y
1
0
0
0
Astfel, pentru x1=x2=0, corespund tensiunile de intrare VI1=VI2=0V, iar

potenialele punctelor B1 i B1 vor fi 0,7V, insuficiente pentru a deschide tripletele
de jonciuni: BC1, BE2, BE3, respectiv BC1, BE2, BE3 i tranzistoarele T3 i T3 vor
fi blocate. Potenialul +VCC se va transfera la ieire prin rezistena R ext, deci V0=+VCC
i y=1 logic.
Pentru x1=1 i x2=0, vom avea VI1=+VCC i VI2=0V, astfel nct jonciunea BE
a tranzistorului T1 va fi blocat, iar n B1 vom avea 30,7=2,1V, deci jonciunile BC1,
BE2 i BE3 vor fi deschise i T3 va fi saturat. ntruct x2=0 ca i n cazul anterior, T3
va rmne n continuare blocat. Tensiunea de ieire va fi V 0=VCE3sat0,1V, deci y=0
logic.
Extrapolnd aceste rezultate i innd seama de simetria schemei, obinem
pentru fiecare xi=1, cu i=1,2, saturaia tranzistorului final corespunztor (T 3 sau T3),
deci y=0 logic.
Ultima coloan a tabelului 3.11 indic un comportament de tip SAU-NU
(NOR) al circuitului din fig. 3.33, adic:
y x1 x 2 .
(3.61)
Aplicnd De Morgan relaiei 3.61, obinem:
(3.62)
y x1 x 2 ,
relaie care ne permite o redesenare simbolic a circuitului din fig. 3.33 de maniera
din fig. 3.34, n care este pus n eviden funcia I-cablat realizat prin cuplarea n
paralel pe aceeai sarcin a dou inversoare cu colectorul n gol.
Calculul lui Rext se poate face cu ajutorul relaiei:
R ext
VCC V0
,
I
(3.63)
adaptat pentru cele dou stri logice posibile +V

aleCCieirii circuitului.
Rext
x1
x1
x2
x2
y x1 x 2
Capitolul 3
63
Fig. 3.34. Funcia I-cablat
Astfel, pentru starea sus, V0Hmin=2,4V i ne aflm n situaia prezentat n

fig. 3.35 n care M pori logice cu colectorul n gol au ieirile cuplate n paralel pe
rezistena Rext i debiteaz pe o sarcin format din N pori logice similare.
Deducem:
R ext.max
VCC V0Hmin
.
M I 0Hmax N I IHmax
(3.64)
Pentru starea jos, V0Lmax=0,4V i valoarea minim a lui R ext se determin
din fig. 3.36 n care se pune condiia ca valoarea lui V 0Lmax s se menin atunci cnd
prin Rext circul curentul maxim absorbit de ieirea unei singure pori logice cu
colectorul n gol:
R ext.min
VCC V0Lmax
.
I0Lmax N I ILmax
(3.65)
+VCC
T31
I0Hmax
Rext max
T11
250A
V0Hmin=2,4V
I0Hmax
T32
T3M
T3
250A
I0Lmax
T12
250A
I0Hmax
IIHmax=40A
IIHmax=40A
+VCC
Rext min
T1N
IIHmax=40A
T11
16 mA
V0Lmax=0,4V
IILmax=1,6mA
Fig. 3.35. Explicativ pentru calculul
lui Rext.max
T12
IILmax=1,6mA
T1N
IILmax=1,6mA
64
Fig. 3.36. Explicativ pentru calculul lui Rext.min
n final, alegem pentru Rext o valoare standardizat cuprins ntre cele dou
valori determinate cu relaiile 3.64 i 3.65:
R ext R ext.min , R ext.max .
(3.66)
n fig. 3.37 prezentm o aplicaie care ilustreaz modul n care se poate
realiza cuplarea n paralel pe o magistral de date a porilor logice cu colector n gol,
prin intermediul funciei I-cablat.
+VCC
Rext
x11
x12
CS
_
CS
x21
x22
Fig. 3.37. Ilustrativ pentru cuplarea pe o magistral de date

a dou pori logice cu colectorul n gol
Intrarea CS (Chip Select = selectare a chip-ului) comand n contratimp cele

dou pori NAND, astfel nct pentru CS=1 vor avea acces n magistral datele ce
provin de la ieirea porii nr. 1, iar pentru CS=0 datele ce provin de la ieirea porii
nr. 2.
Funcia de ieire a circuitului va fi:
x11 x12 , pentru CS=1;
Capitolul 3
65
(3.67)
y x11 x12 CS x 21 x 22 CS
x 21 x 22 , pentru CS=0.
3.2.1.7. Circuite logice cu 3 stri

Subfamilia TSL (Three State Logic = logica cu 3 stri) permite cuplarea n
paralel a ieirilor mai multor pori logice fr dezavantajele pe care le implic
utilizarea rezistenei externe, Rext, n cazul porilor logice cu colectorul n gol. Este
vorba despre eliminarea disconfortului pe care-l presupune calculul acestei rezistene
i asigurarea unui loc pentru ea pe cablajul imprimat, de mbuntirea fiabilitii
globale a circuitului prin scderea numrului de componente pe plac, cu efecte
asupra preului de cost, etc.
Subfamilia TSL ofer impedane de ieire mici n strile "0" i "1" logic
(aceleai ca la poarta TTL standard), iar n cea de a treia stare, starea de nalt
impedan (HZ), prezint o impedan de ieire de valoare att de ridicat nct
practic nu "ncarc" suplimentar circuitele cu care este cuplat.
Schema unei pori NAND-TSL se obine din cea a porii TTL standard, prin
introducerea unui inversor (I) i a unei diode (D2), aa cum este ilustrat n fig. 3.37.
n fig. 3.38 este prezentat simbolul porii NAND-TSL, iar n tab. 3.12
funcionarea acesteia.
Astfel, dac intrarea de autorizare E (ENABLE) este activat ( E 0 ),
la ieirea inversorului I vom avea "1" logic ceeace face inoperant cel de-al treilea
emiter al lui T1, conectat n acest caz la +V CC, i blocheaz dioda D2 al crei catod
este i el conectat n cazul de fa la +V CC. Schema din fig. 3.37 va funciona ca un
NAND-TTL standard, fapt ilustrat n primele 4 linii ale tab. 3.12.
n condiiile n care E 1 , la ieirea inversorului I vom avea "0" logic
(maximum 0,4V), fapt care implic blocarea lui T 3 (v. funcionarea inversorului
TTL, 3.2.1.3.2). n plus, dioda D2 va conduce, pe ea vor cdea 0,7V, iar n baza lui
T4 vom avea maximum 0,4+0,7=1,1V, insuficient pentru a deschide jonciunea bazemiter a tranzistorului T4 i dioda D1. Tranzistoarele T3 i T4 se vor bloca, prin
urmare, simultan, iar ieirea y va fi practic izolat fa de cele dou borne ale sursei
de alimentare, oferind circuitelor cu care este interconectat o nalt impedan
(HZ).
+Vcc
R1
x
x21
R3
T1
T4
T2
y
D2
R2
R4
D1
T3
x1
x2
66
Fig. 3.38. Simbolul porii TSL

Fig. 3.37. Schema porii NAND - TSL
Tab. 3.12. Tabelul de funcionare al porii TSL
x2
0
0
1
1
x
E
0
0
0
0
1
x1
0
1
0
1
x
y
1
1
1
0
HZ
Cuplarea pe o magistral de date a ieirilor a dou pori TSL se realizeaz

simplu, fig. 3.38, unica condiie care se impune fiind autorizarea nesimultan a
porilor respective.
E
x11
x12
x21
x22
y 2 x 21 x 22 E
Fig. 3.38. Cuplarea ieirilor a dou pori TSL la o magistral de date
Adoptnd un sistem de autorizare de tipul celui prezentat n fig. 3.38, cu

E E1 E 2 ,
obinem:
y x11 x12 E x 21 x 22 E ,
(3.68)
deci:
x11 x12 , pentru E = 0;

x 21 x 22 , pentru E = 1.
(3.69)
Capitolul 3
67
Din fig. 3.38 i relaia 3.68 se remarc realizarea funciei SAU-cablat prin
conectarea n paralel pe magistrala de date a ieirilor porilor TSL respective i
autorizarea nesimultan a funcionrii acestora.
Valorile parametrilor circuitelor logice TSL sunt: tpd=3ns, Pd=22mW, Q=66pJ
i fmax=70MHz.
3.2.1.8. Familia logic ECL
Familia logic ECL (Emitter Coupled Logic = logic cuplat n emiter)
utilizeaz tranzistoare nesaturate i realizeaz, din acest motiv, viteze de lucru foarte
mari.
Se tie deja c o cretere a vitezei de lucru (micorarea timpilor de propagare)
se poate realiza att prin creterea puterii disipate pe poart (v. parametrii porii TTL
standard, 3.2.1.3.5) ct i prin evitarea saturaiei dispozitivului electronic activ
utilizat (v. regimul de comutaie al tranzistorului bipolar, 2.2).
O soluie eficient de a obliga tranzistorul ca n timpul regimului de
comutaie s rmn n RAN (s nu intre n saturaie), const n aplicarea unei reacii
negative printr-o rezisten ce se monteaz n emiter, fig. 3.39.
Scriind Kirchhoff II pe ochiul de intrare al circuitului din fig. 3.39, obinem:
VBEVI-REIC,
(3.70)
relaie din care se observ cu uurin c orice cretere a lui V I conduce ntr-o prim
faz la o cretere a lui VBE i implicit a lui IB (v. caracteristicile de intrare ale
tranzistorului, fig. 2.3) i IC (ICNIB), deci n final la creterea importanei
termenului REIC, urmat de scderea lui VBE.
+VCC
RC
VI
VBE
RE
V0
Fig. 3.39. Montaj asimetric cu reacie negativ
Funcionarea reaciei negative, al crei mecanism l-am descris mai sus pentru
cazul unei scheme asimetrice, presupune, prin urmare, dezavantajul utilizrii unor
variaii mari ale tensiunii de intrare V I pentru a produce mici variaii ale lui V BE
(zecimi sau chiar sutimi de volt) capabile s asigure comutarea tranzistorului.
Acest dezavantaj poate fi eliminat prin utilizarea unei scheme simetrice,
difereniale, de tipul celei prezentate n fig. 3.40.
68
+VCC
IC1
RC
IC2
T1
VI
V01 V02
IE1
VBE1
RC
IE2
T2
VBE2
VR
RE
Fig. 3.40. Montaj simetric (diferenial) cu reacie negativ
Pe circuitele de intrare ale celor dou tranzistoare, T 1 i T2, putem scrie

relaiile:
VBE1=VI-RE(IE1+IE2),
(3.71)
VBE2=VR-RE(IE1+IE2),
(3.72)
n care VR este o tensiune de referin, iar pe circuitele de ieire vom avea:
V01=VCC-RCIC1,
(3.73)
V02=VCC-RCIC2.
(3.74)
ncercm s explicm funcionarea circuitului diferenial din fig. 3.40 pentru
trei cazuri distincte: VI=VR, VI<VR, VI>VR, pe care le prezentm centralizat n tab.
3.13.
Tab. 3.13. Centralizator pentru explicarea funcionrii montajului diferenial din fig. 3.40
Cazul 1
VI=VR
Cazul 2
VI<VR
Cazul 3
VI>VR
VBE1=VBE2
VBE1<VBE2
VBE1>VBE2
IB1=IB2
IB1<IB2
IB1>IB2
IC1=IC2
IC1<IC2
IC1>IC2
V01=V02
V01>V02
V01<V02
Observaii
Rel. 3.71 i 3.72
Fig. 2.3
ICNIB
Rel. 3.73 i 3.74
Logic pozitiv
1
Spre exemplu, n cazul 1, pentru VI=VR, observm din relaiile 3.71 i 3.72 c
VBE1=VBE2 i conform caracteristicilor de intrare din fig 2.3 (menionate n coloana
de observaii a tab. 3.13), I B1=IB2, cu implicaiile IC1=IC2 (ICNIB) i V01=V02 (v.
relaiile 3.73 i 3.74).
Capitolul 3
69
Rezult c, pentru o tensiune de intrare egal cu cea de referin, tensiunile

de ieire vor fi egale, iar curenii prin cele dou brae ale diferenialului vor fi egali.
Similar se demonstreaz, pe baza acelorai relaii sau figuri menionate n
coloana a patra a tab. 3.13, c pentru V I<VR se obine V01>V02, respectiv pentru
VI>VR se obine V01<V02.
ntregul mecanism al funcionrii montajului diferenial const de fapt n
comutarea unui curent constant, de la un tranzistor la altul, nsoit de variaia
corespunztoare a lui V01 i V02.
Aplicnd principiul logicii pozitive, vom spune c n cazul V 01>V02, lui V01 i
corespunde 1 logic iar lui V02 0 logic, iar n cazul V01<V02, lui V01 i corespunde 0
logic iar lui V02 1 logic.
Pornind de la ideea utilizrii montajului diferenial, expus mai sus, s-a
realizat poarta fundamental a familiei ECL prezentat n fig. 3.41.
Ea se compune dintr-un montaj diferenial realizat cu tranzistoarele T 1i, (i=1,
2, 3) i T2, i repetoarele pe emiter T3 i T4 cu rol de adaptare de impedan.
ntreaga schem este alimentat cu VEE la bara de jos i masa la bara de
sus, obinndu-se astfel o atenuare a zgomotului de 1000 ori mai bun fa de
alimentarea clasic i o protecie intrinsec la scurtcircuit pe ieire. ntr-adevr,
conectnd la mas oricare dintre cele dou borne de ieire, nu facem altceva dect s
scurtcircuitm unul dintre tranzistoarele T3 sau T4, protejndu-l astfel mpotriva
distrugerii.
RC2
RC1
300
290
V02 SAU
V01SAU
x1
T11
VI1
x2
VI2
T12
x3
VI3
T13
T4
T3
T2
VR
(-1,175V)
RE
1,18K
y
SAU
y
SAU
RE4
1,5K
RE3
1,5K
-VEE
(-5,2V)
Fig. 3.41. Poarta fundamental a familiei ECL
Tab. 3.14. Tabelul de adevr al funciei logice SAU / SAU - ECL
x3
0
0
0
0
x2
0
0
1
1
x1
0
1
0
1
1
0
0
0
y
0
1
1
1
70
1
1
1
1
0
0
1
1
0
1
0
1
0
0
0
0
1
1
1
1
Funcionarea schemei este simpl.

Pentru x1=x2=x3=0, VIi<VR i ne aflm n cazul 2, tab. 3.13, deci V01>V02 i
y 1 , y=0 logic.
Este suficient ca numai una dintre intrrile xi s fie 1 logic (VIi>VR) pentru ca
tranzistorul corespunztor s se deschid mai mult dect celelalte dou i s coboare
n acest mod nivelul lui V01. Ca urmare, y 0 i y=1.
Tabelul de adevr 3.14 obinut, este al funciilor SAU i SAU, funcii
reproduse la ieirea circuitului, dup cele dou repetoare.
Tensiunea de referin VR=-1,175V se obine cu ajutorul schemei din fig. 3.42
i se calculeaz cu ajutorul urmtoarelor relaii:
VR=VEE-VR3;
(3.75)
VR3=VB-VBE5;
(3.76)
VB
R2
VEE 2VD 2VD
R1 R 2
(3.77)
Rezult:
VR VEE
R2
VEE 2VD 2VD VBE5 ,
R1 R 2
(3.78)
din care, cu nlocuirile care se impun, se obine VR=-1,175V.
VR
R1
300
B
T5
VBE5
VEE
VR3
R3
2K
2VD
R2
2,36K
VB
-VEE (-5,2V)
Fig. 3.42. Sursa de tensiune de referin
Simbolul porii SAU / SAU ECL este prezentat n fig. 3.43, iar nivelurile
logice n fig. 3.44.
Capitolul 3
71
y x1 x 2 x3
y x1 x 2 x 3
x1
x
x32
V0H= -0,76V
MH= 0,34V
1
VIH= -1,1V
VIL= -1,25V
ML=-0,33V
V0L= -1,58V
Fig. 3.43. Simbolul

porii ECL
-V
Fig. 3.44. Nivelurile logice

ale familiei ECL
Existena repetoarelor pe ieirile porii prezint avantajul unor impedane de
ieire mici, care conduc la constante de timp mici n timpul regimului de comutaie,
deci la viteze mari de lucru. n plus, diferenele mici de tensiune dintre nivelurile
jos i sus, determin timpi mici de ncrcare descrcare a capacitii parazite
inerente, deci timpi de comutaie mici.
Valorile parametrilor familiei ECL sunt: t pd<1ns, Pd=50mW, Q=50 i
fmax=1000MHz.
3.2.1.9. Circuite logice I2L
Familia de circuite logice I2L (Integrated Injection Logic = logica integrat de
injecie) permite o densitate mare de componente pe unitatea de suprafa, un
consum de putere extrem de redus i uor reglabil, timpi de ntrziere la propagare
mici i, n consecin, un factor de calitate foarte redus.
Componenta de baz a familiei I 2L este inversorul, prezentat n fig. 3.45 i
format dintr-un tranzistor T2 de tip npn i o surs de curent constant realizat cu
tranzistorul T2' de tip pnp.
Valoarea curentului I0 este dat de relaia:
I0
V VEB2'
ct ,
R ext
(3.79)
i poate fi uor ajustat din exterior ntr-o gam de 6 decade, n funcie de aplicaie,
VIA[V]asupra puterii disipate
prin simpla modificare a rezistenei R ext, cu efectele cunoscute
Pd, timpului de ntrziere la propagare tpd i, implicit, asupra vitezei de lucru a
0,7
circuitului.
(a)
In fig. 3.46 am prezentat regimul de comutaie al inversorului I 2L, iar n fig.
t
3.47 acelai inversor interconectat cu circuite similare.
V0[V]
(b)
0,7
0
t1
t2
72
IC
A
VIA
V0
T2
T 2
I0
Rext
V+
Fig. 3.45. Inversorul I2L
Fig. 3.46. Comutaia inversorului I2L
Din fig. 3.47 se poate observa uor c tensiunile de intrare (V IA) i de ieire
(V0) ale inversorului pot lua valori cuprinse n intervalul 0 0,7V, limitate superior
de VBE2sat=0,7V, respectiv de VBE3sat=0,7V.
Funcionarea inversorului I2L este simpl i se bazeaz pe comutarea
curentului I0 fie ctre colectorul tranzistorului T1, fie ctre baza tranzistorului T2, fig.
3.47, n funcie de valoarea tensiunii de intrare VIA aplicate.
A
IC
T1 VIA
T2
V0
T3
I0
V+
V+
V+
INVERSOR
I2L
Fig. 3.47. Conectarea inversorului I2L ntre dou circuite similare
Astfel, n funcionarea inversorului I2L distingem dou cazuri:

1. VIA=0 (intervalul 0 t1, fig. 3.46), caz n care VBE2=0 i tranzistorul T2 va
fi blocat, iar curentul I0 se va nchide prin tranzistorul Tx1 1la mas,
x 2 xfig.3.47;
x2
2. VIA=0,7V (zona de dup momentul t2, fig. 3.46), caz n 1care V
BE2=0,7V i
tranzistorul T2 va fi saturat, iar curentul I0 se va nchide prin jonciunea BE2 la mas;
x1 x 2 prin
Capacitatea circuitelor I2L de a permite
x 2 realizarea funciei I-cablat
simpla
interconectare a dou
x2 ieiri, este exploatat n construirea unor structuri
x1
T23 T 21, T22 i T23
complexe
de tipulTcelei
prezentate
n fig.T223.48 n care tranzistoarele
21
I0
I0
I0
sunt multicolector.
'
T22
'
T21
IE1
'
T23
IE2
Iext
Rext
V+
IE3
Capitolul 3
73
Fig. 3.48. O structur complex I2L
Simpla conectare a cte unui colector al tranzistorului T 21 cu unul al lui T22,

conduce la realizarea funciei I-cablat ntre x1 i x 2 ( x1 x 2 x1 x 2 ), iar
trecerea acestei funcii prin inversorul T23, permite obinerea funciei SAU: x1+x2.
n fig. 3.49 am prezentat realizarea tehnologic a unui inversor de tipul celui
din fig. 3.45, dar ntr-o configuraie cu 3 colectori.
Se observ utilizarea tranzistoarelor ca unice elemente componente ale
circuitului, precum i faptul c ntre diversele zone ale circuitului nu sunt necesare
difuzii pentru izolarea componentelor.
Rezult posibilitatea realizrii unor densiti foarte mari de elemente n
cadrul structurii integrate (peste 200 pori / mm 2), comparabil sau superioar celei
specifice familiei MOS.
E
CB
C1
C2
C3

T2
T2
nn+
BE
Fig. 3. 49. Realizarea tehnologic a unui inversor I2L cu 3 colectori
n plus, putem nota nc o serie de avantaje deosebite oferite de familia I2L:

- puterea consumat foarte mic, Pd=0,01mW, comparabil cu cea a familiei
CMOS, mpreun cu valorile mici ale excursiei nivelurilor logice (sub 20mV pentru
0 i 0,4 0,8V pentru 1 logic) i capacitile reduse ale jonciunilor (datorate
74
dimensiunilor reduse), conduc la un t pd de cca. 10ns i un excelent factor de calitate,

Q<1pJ;
- tensiunea de alimentare redus (pn la 1,5V), face ca circuitul s poat fi
alimentat la o simpl pil standard;
- proiectare simpl, neexistnd practic etape intermediare ntre schema logic
i topologia circuitului electric;
- pot fi combinate cu celelalte familii bipolare (TTL, ECL) utiliznd interfee
specifice.
3.2.2. Circuite logice integrate realizate n tehnologie unipolar

Circuitele logice integrate realizate n tehnologie unipolar utilizeaz fie
exclusiv tranzistoare MOS cu canal de tip p (familia PMOS), fie numai tranzistoare
MOS cu canal de tip n (familia NMOS), fie tranzistoare MOS complementare, unele
cu canal de tip p, altele de tip n (familia Complementary MOS = CMOS).
Circuitele de tip PMOS au procesul de fabricaie cel mai simplu, dar o vitez
de comutaie mai mic datorit mobilitii mai mici a purttorilor de sarcin utilizai
(golurile).
Circuitele de tip NMOS au un proces de fabricaie mai complicat, dar o
vitez de comutaie mai mare datorit mobilitii mai mari a electronilor.
Circuitele de tip CMOS prezint o vitez de comutaie medie, dar un consum
de energie mult mai redus, concentrat n intervalele de tranziie dintr-o stare logic
n alta.
Schemele porilor logice ale circuitelor PMOS i NMOS sunt identice,
singurele diferene constnd n simbolurile tranzistoarelor i semnul tensiunii de
alimentare (+VDD pentru NMOS-uri i VDD pentru PMOS-uri).
Iat de ce, n cele ce urmeaz nu vom studia dect unul din cele dou tipuri
de circuite i anume circuitele NMOS, alese pentru avantajul didactic al operrii cu
tensiuni pozitive n toate schemele.
Tensiunea de alimentare +VDD poate lua valori cuprinse ntre 5 15V, n
cazul utilizrii valorii de +5V existnd o compatibilitate deplin ntre nivelurile
logice ale familiei NMOS i cele ale familiei TTL.
Circuitele logice NMOS (ca i cele PMOS, de altfel) se construiesc n
varianta static, caz n care funcionarea nu este condiionat de un tact extern, i
dinamic, caz n care transferul informaiei logice prin circuit are loc numai n
momentul apariiei unui tact extern.
3.2.2.1. Familia logic NMOS static
n cadrul acestei familii, vom studia inversorul, NAND-ul i NOR-ul NMOS
statice.
3.2.2.1.1. Inversorul NMOS static
Capitolul 3
75
Inversorul NMOS static prezint schema din fig. 3.50 a i este format dintrun TECMOS driver (de comand) TD cu canal indus de tip n i un tranzistor load
(sarcin) TL cu canal iniial de tip n.
+VDD
TL
(c)
VDS ct.
L
VGS
VP
(a)
TD
+
- Cp 5pF
(b)
VGS
VP
Fig. 3.50. Inversorul NMOS static:

a) schem; b) caracteristica de transfer a lui TD; c) caracteristica de transfer a lui TL
Dup cum se poate uor observa din caracteristicile de transfer ale celor dou
tranzistoare, fig. 3.50 b i c, alegerea unui tranzistor driver T D cu canal indus
prezint avantajul unei blocri facile a acestuia prin simpla anulare a tensiunii
VGS D , iar utilizarea unui tranzistor sarcin TL cu canal iniial permite obinerea
1
unei rezistene active R TL 0 G
n cazul n care VGS L 0 .
TL 0
Prin rezisten activ nelegem o rezisten simulat cu ajutorul unui dispozitiv
electronic activ, n cazul de fa - rezistena care apare ntre drena i sursa unui
tranzistor de tip NMOS la aplicarea unei anumite diferene de potenial grilsurs.
n fig. 3.51 este prezentat o schem a inversorului NMOS static desenat cu

simboluri simplificate. Singurul element din schem care trdeaz apartenena
acesteia la familia NMOS este semnul + al tensiunii de alimentare (+V DD), n timp ce
diferena dintre TD i TL n ceeace privete tipul indus sau iniial al canalului rmne
practic neilustrat prin simbolurile adoptate, dar nu mai puin important pentru
VI
nelegerea funcionrii schemei.
+V
TL
DD
VDD
(a)
VPD
x
VI
0
TD
V0
V0
t1
t2
VDD
(b)
t
tci
76
Cp
tcd
Fig. 3.51. Schema inversorului NMOS static
desenat cu simboluri simplificate
Fig. 3.52. Regimul de comutaie al

inversorului NMOS static
Funcionare: n intervalul (0 t1), fig. 3.52, VI VGS D 0 i din

caracteristica de transfer din fig. 3.50 b observm c I D D 0 , deci tranzistorul TD
este blocat. Ca urmare, VGS L VDS L 0V i din caracteristica de transfer din fig.
1
3.50 c, rezult c TL joac rolul unei rezistene active de valoare R TL0 G
prin
TL0
care potenialul +VDD se transfer la ieire. Rezult V 0=+VDD i capacitatea Cech (care
include capacitatea Cp), v. relaia 2.19, 2.3, se ncarc la valoarea +VDD.
n momentul t1, fig. 3.52 a, tensiunea de intrare VI VGS D nregistreaz un
salt pozitiv de la 0 la +VDD, depind brusc nivelul tensiunii de prag VPD , fig. 3.50
b. Ca urmare I D D crete puternic i punctul de funcionare al tranzistorului TD intr
n regiunea ohmic. Capacitatea Cech se descarc pe rezistena dren-surs a lui T D,
R TD , cu constanta de timp:
1 R TD C ech ,
(3.80)
astfel nct, ntr-un interval de timp:
t cd 2,3 R TD C ech ,
(3.81)
tensiunea de ieire devine V0 VDS D 0 , fig. 3.52 b.
Pe ntreaga durat a palierului (t1t2) al lui VI, fig. 3.52 b, V0 rmne 0V.
n momentul t2, fig. 3.52, are loc saltul negativ al tensiunii de intrare
VI VGS D de la +VDD la 0, urmat de anularea curentului de dren I D D (v.
caracteristica de transfer din fig. 3.50 b) i blocarea tranzistorului T D. Situaia din
intervalul (0 t1) se repet i capacitatea Cech (care include capacitatea Cp) se ncarc
cu constanta de timp:
2 R TL0 C ech
(3.82)
pn la valoarea +VDD, ntr-un interval de timp:
t ci 2,3 R TL0 C ech .
(3.83)
Capitolul 3
77
Deoarece canalul lui TD este, prin construcie, mult mai gros i mai scurt
dect al lui TL, pentru aceeai tensiune gril-surs, VGS D VGS L , vom avea:
R TD R TL ,
(3.84)
de unde rezult:
tcd<<tci.
(3.85)
Caracteristica de transfer a inversorului NMOS static este prezentat n fig.
3.53 i ilustreaz antagonismul dintre V0 i VI: cnd VI=0, V0=+VDD i invers.
V0
VI
Fig. 3.53. Caracteristica de transfer a inversorului NMOS static
Dei tranzistorul MOS cu canal n comut rapid (aproximativ 1ns), viteza de

comutaie scade cu cca. 3 ordine de mrime din cauza capacitii Cech.
3.2.2.1.2. NAND-ul NMOS static
NAND-ul NMOS static prezint schema din fig. 3.54, simbolul din fig. 3.55
i tabelul de adevr tab. 3.15.
Funcionare: Singura situaie n care potenialul masei se poate transfera la
ieire, determinnd o valoare logic y=0, este aceea n care toate tranzistoarele
driver TDi, cu i=1, 2, 3, conduc, deci cnd VIi=+VDD sau, echivalent, x1=x2=x3=1
logic (v. tab. 3.15). n rest, cel puin unul din tranzistoarele T Di fiind blocat (cel puin
una din intrrile xi este zero logic), legtura dintre ieirea circuitului i mas este
ntrerupt i la ieire se transfer potenialul +V DD prin rezistena activ pe care o
constituie TL, determinnd y=1 logic.
TL
x1
VI1
x2
VI2
VI3
x3
TD1
TD2
TD3
+VDD
V0
Tab. 3.15. Tabelul de adevr al funciei

I-NU (NAND)
x3
0
0
0
0
1
1
1
1
x2
0
0
1
1
0
0
1
1
x1
0
1
0
1
0
1
0
1
y
1
1
1
1
1
1
1
0
78
Fig. 3.54. Poarta NAND NMOS static
Fig. 3.55. Simbolul porii NAND
3.2.2.1.3. NOR-ul NMOS static

NOR-ul NMOS static prezint schema din fig. 3.56, simbolul din fig. 3.57 i
tabelul de adevr tab. 3.16.
Tab. 3.16. Tabelul de adevr al funciei
SAU-NU (NOR)
+VDD
TL
x1
VI1
x2
TD1
VI2
x3
0
0
0
0
1
1
1
1
y x1 x 2 x 3
x3
TD2
VI3
TD3
V0
Fig. 3.56. Poarta NOR NMOS static
x2
0
0
1
1
0
0
1
1
x1
0
1
0
1
0
1
0
1
y
1
0
0
0
0
0
0
0
Fig. 3.57. Simbolul porii NOR
Funcionare: Singura situaie n care potenialul masei nu se poate transfera la

ieire este aceea n care toate tranzistoarele T Di sunt blocate, deci atunci cnd VIi=0
sau, echivalent, x1=x2=x3=0 logic (v. tab. 3.16). Evident, potenialul +VDD se va
transfera la ieire prin rezistena activ pe care o constituie T L, deci y=1 logic. n
rest, cel puin unul din tranzistoarele T Di va conduce (cel puin una din intrrile
VIi=+VDD sau, echivalent, un xi=1 logic i potenialul masei se va transfera la ieire
determinnd y=0 logic.
Recunoatem n tab. 3.16 tabelul de adevr al funciei SAU-NU (NOR).
3.2.2.2. Poarta de transfer NMOS
Considerm schema din fig. 3.58 n care este inclus poarta de transfer
NMOS format din tranzistorul TP, cu rol de ntreruptor comandat de tactul , i
+VDD
capacitatea parazit Cp.
RD1
A
RD2
Tp
B
T1
CP
T2
Capitolul 3
79
Fig. 3.58. Poarta de transfer NMOS, inclus ntr-un circuit mai complex
Aa cum rezult i din fig. 3.59, cnd =0 (intervalele 1), TP este blocat i
legtura dintre punctele A i B ale circuitului este ntrerupt. Capacitatea C p
memoreaz valoarea VB=VA din ultimul moment al conduciei lui TP, fig. 3.59 c, n
timp ce VA evolueaz n continuare conform diagramei din fig. 3.59 b.
(a)
1 2
1 2 1 2 1 2
VA
(b)
VB
(c)
t
Fig. 3.59. Explicativ pentru nelegerea funcionrii porii de transfer NMOS
n momentul tranziiei de la 0 la 1 logic a impulsului de tact , tranzistorul TP

ncepe s conduc, restabilindu-se brusc egalitatea V B=VA, dup care, pe ntreaga
durat a intervalului 2, VB urmrete fidel evoluiile lui VA, fig. 3.59 c.
Deosebit de important este meninerea valorii tensiunii memorate de ctre
capacitatea Cp pe parcursul ntregului interval de blocare a tranzistorului T P. innd
seama de faptul c valoarea capacitii parazite C p este de civa pF, iar valoarea
rezistenei de intrare a tranzistorului T2 este de 10121018, rezult o constant de
timp i un timp de descrcare a capacitii C p care impune o astfel de frecven a
impulsurilor de tact nct capacitatea Cp s-i menin nealterat tensiunea la
borne pe ntreaga durat a intervalului 1.
3.2.2.3. Familia logic NMOS dinamic
80
Familia logic NMOS dinamic este generat printr-o combinaie a porii de

transfer NMOS cu familia NMOS static, cu observaia c tranzistorul T L va fi de
aceast dat cu canal indus, fiind comandat de acelai impuls de tact ca i TP.
Ca urmare, consumul de energie din sursa de alimentare va fi limitat numai la
intervalele 2 ale impulsului de tact , singurele n care TL conduce i constituie
astfel o rezisten de sarcin activ pentru tranzistorul driver TD.
3.2.2.3.1. Inversorul NMOS dinamic
Inversorul NMOS dinamic prezint schema din fig. 3.60 i se reprezint
simbolic ca n fig. 3.61.
Funcionare: Pentru x=1 logic i =0, tranzistorul TD este practic nepolarizat
n circuitul de ieire ntruct TL (ca i TP) este blocat. Pentru =1, tranzistoarele TP i
TL vor conduce, circuitul de dren al tranzistorului T D se va nchide prin rezistena
activ oferit de TL i, ntruct x=1 (VI=+VDD), TD va conduce i va permite
transferul potenialului masei, prin TP, la ieire. Capacitatea C p se va descrca pe
R TD i V0=0V, deci y=0.
+VDD
TL
Tp
x
VI
TD
CP
Tp
CP
V0
Fig. 3.60. Inversorul NMOS dinamic
Fig. 3.61. Simbolizarea inversorului NMOS dinamic
Pentru x=0 logic, deci VI=0V, tranzistorul TD se va bloca i, dac =1,

potenialul +VDD se va transfera la ieire prin TL i TP, ncrcnd capacitatea Cp i
genernd la ieire y=1 logic.
ntruct o modificare a valorii logice a intrrii circuitului n intervalul de timp
1, n care =0, face ca starea ieirii s nu mai respecte expresia y x (deoarece TL
i TP sunt blocate i legtura intrare-ieire este ntrerupt), citirea informaiei de la
ieirea porii trebuie s aib loc numai n intervalele 2, n care =1.
3.2.2.3.2. NAND-ul NMOS dinamic
NAND-ul NMOS dinamic prezint schema din fig. 3.62 i se reprezint
simbolic ca n fig. 3.63.
+V
TL
Tp
x1
TD1
x2
TD2
x3
TD3
CP
DD
x1
x2
x3
Tp
CP
Capitolul 3
81
Fig. 3.62. NAND-ul NMOS dinamic
Fig. 3.63. Simbolizarea NAND-ului

NMOS dinamic
Funcionarea sa respect tabelul 3.15, dar numai n intervalele de timp n care =1.
3.2.2.3.3. NOR-ul NMOS dinamic
NOR-ul NMOS dinamic prezint schema din fig. 3.64 i se simbolizeaz de
maniera din fig. 3.65.
+VDD
TL
Tp
x3
x1
TD1
x2
TD2
TD3
y x1 x2 x3
CP
Fig. 3.64. NOR-ul NMOS dinamic
x1
x2
x3
Tp
CP
Fig. 3.65. Simbolizarea NOR-ului

NMOS dinamic
Circuitul funcioneaz conform tabelului 3.16, dar numai pentru =1.
3.2.2.4. Familia logic CMOS

O familie logic ideal, ar trebui s prezinte un consum zero n regim static,
un tpd=0, fronturi controlabile la trecerea dintr-o stare logic n alta, imunitate la
zgomot de 50% din diferena corespunztoare nivelurilor logice, etc.
Familia logic CMOS se apropie cel mai mult de o familie ideal, prin
excelentele valori ale parametrilor si:
- putere disipat foarte mic n regim static (P ds=10nW, din cauza curenilor
reziduali) i ceva mai mare n regim dinamic (P dd=10mW, la o frecven de
comutaie de 1MHz i o capacitate parazit Cp=50pF);
- timpul de ntrziere la propagare mic (tpd=2550ns) i dependent de
valoarea tensiunii de alimentare i sarcin;
- o margine de zgomot de c.a. reprezentnd 45% din diferena de tensiune
corespunztoare nivelurilor logice;
82
- o margine de zgomot de c.c. de 1V pentru orice valoare admis a tensiunii

de alimentare VDD, pentru orice temperatur i pentru orice combinaie logic
aplicat la intrare.
Ca i n cazul celorlalte familii de circuite logice studiate pn n prezent,
creterea puterii disipate Pd (n cazul de fa, prin creterea tensiunii de alimentare)
conduce la o scdere a tpd i, implicit, la o cretere a vitezei de lucru a circuitului.
3.2.2.4.1. Inversorul CMOS
Inversorul CMOS este prezentat n fig. 3.66 i se compune din dou
tranzistoare MOS complementare, unul cu canal indus de tip n, Tn, i altul cu canal
indus de tip p, Tp.
+VDD
VGSp
Tp
x
V0
Tn
VI= VGSn
(-VSS)
Fig. 3.66. Inversorul CMOS
Pe ochiurile de circuit de la intrarea schemei din fig. 3.66, putem scrie

urmtoarele relaii:
VGSn=VI,
(3.86)
VGSp=VI-VDD,
(3.87)
care ne vor permite o mai uoar nelegere a funcionrii inversorului.
n fig. 3.67 a, am suprapus cele dou caracteristici de transfer ale
tranzistoarelor Tn i Tp, pstrnd (sub grafic) semiaxele iniiale V GSn i VGSp, iar n
fig. 3.67 b, am prezentat caracteristica de transfer a inversorului CMOS, dedus din
fig. 3.67 a i consideraiile care urmeaz.
ID
ID (la alt
scar)
(a)
IDn
IDp
VGSp
+VDD
(b)
-VDD
VPn
VPp
V
V
VDDI GSn
V0
VPn
I
VPp
III V
II IV
VI
Capitolul 3
83
Fig. 3.67. Explicativ pentru funcionarea inversorului CMOS:

a) caracteristicile de transfer ale celor dou tranzistoare;
b) caracteristica de transfer a inversorului CMOS.
Strile celor dou tranzistoare, corelate cu zonele I, II, , V, fig. 3.67, sunt
prezentate n tab. 3.17.
Tab. 3.17. Centralizator al strilor tranzistoarelor n timpul comutaiei
Trz.\ Zona
Tn
Tp
I
R. blocare
R. liniar
II
R. sat. ID
R. liniar
III
R. sat. ID
R. sat. ID
IV
R. liniar
R. sat. ID
V
R. liniar
R. blocare
Funcionare: Explicarea funcionrii inversorului CMOS poate fi mai uor

neleas evalund valorile rezistenelor active RTn i RTp ce apar ntre drena i sursa
celor dou tranzistoare complementare, n fiecare dintre zonele I, II, , V.
Tensiunea de alimentare +VDD se va diviza pe rezistenele active RTn i RTp, v.
fig. 3.68, tensiunea de ieire putnd fi calculat cu expresia:
V0
R Tn
VDD
VDD
R Tp .
R Tn R Tp
1
R Tn
(3.88) Presupunnd, pentru nceput, c ne aflm n zona (I) a caracteristicilor

din fig. 3.67, cu x=0 i VI=VGSn=0<VPn, observm c IDn=0, fig. 3.67 a, deci Tn este
blocat i R Tn . n acelai timp, din relaia 3.87 rezult c V GSp=-VDD, deci IDp
are valoarea maxim i tranzistorul Tp se afl n regiunea ohmic (liniar), v. fig.
2.16, conducnd puternic i constituind o rezisten activ RTp de valoare redus.
Considernd R Tn n relaia 3.88, se obine V0=+VDD, deci putem spune
c potenialul +VDD se transfer la ieire prin rezistena activ R Tp, genernd y=1
logic.
+VDD
RTp
RTn
V0
84
Fig. 3.68. Explicativ pentru calculul lui V0
Similar, n zona V vom avea VI=VGSn=+VDD, fig. 3.67 a, Tn se deschide

puternic (regiunea liniar) constituind o rezisten activ R Tn de valoare redus, n
timp ce, aa cum rezult din relaia 3.87, V GSp= 0V i Tp este blocat, oferind o
rezisten activ R Tp . Din relaia 3.88 rezult V0=0V, deci potenialul masei
se transfer la ieire prin Tn i y=0 logic.
Funcia de inversor a circuitului a fost demonstrat, caracteristica de transfer
din fig. 3.67 b a fost parial construit, iar tab. 3.17 parial completat.
n zonele II, III i IV, fig. 3.67 b, are loc tranziia dintre cele dou stri logice,
astfel:
- n zona II, fig. 3.67 a, I Dn ncepe s creasc, punctul de funcionare al
tranzistorului Tn intrnd n regiunea de saturaie a curentului de dren, n timp ce Tp
lucreaz nc n regiunea liniar. Deoarece Tn conduce mai slab dect Tp, RTn>RTp,
R Tp
V
1 i din relaia 3.88 rezult V0 DD , fapt ilustrat n fig. 3.67 b.
deci
R Tn
2
Curentul absorbit din sursa de alimentare este practic determinat de rezistena total
RTn+RTp i evoluia sa poate fi urmrit, la o scar mult mrit, n fig. 3.67 a;
- n zona III, ambele tranzistoare se afl n regiunea liniar, determinnd o
rezisten total RTn+RTp mai mic dect n zona II i genernd astfel un vrf al
curentului absorbit din sursa de alimentare, fig. 3.67 a; la jumtatea acestei zone, T n
i Tp conduc n egal msur, RTn=RTp i din relaia 3.88 rezult V0
VDD
;
2
- n zona IV situaia se prezint simetric fa de zona II, rolul tranzistoarelor

Tn i Tp inversndu-se; Tn intr n regiunea liniar, n timp ce T p rmne n regiunea
de saturaie a curentului de dren IDp, dar la valori mai mici ale acestuia. Vom avea
R Tp
V
1 i din relaia 3.88 rezult V0 DD .
RTn<RTp, deci
R Tn
2
Din diagramele din fig. 3.67, observm cu uurin faptul c, n regim static (0
sau 1 logic), consumul de energie din sursa de alimentare este practic nul (zonele I
i V), n timp ce la trecerea dintr-o Vstare logic n alta, consumul crete,
nregistrnd un maxim la mijlocul zonei III.
5 1
V = 4,99V
0H am prezentat nivelurile logice ale familiei CMOS.

n fig. 3.69
MH
VIH= 3,5V
V0L= 0,01V
ML
0
0
V0
VI
VIL= 1,5V
Capitolul 3
85
Fig. 3.69. Nivelurile logice ale familiei CMOS
3.2.2.4.2. NAND-ul CMOS

NAND-ul CMOS prezint schema din fig. 3.70 i este format din dou
perechi de tranzistoare complementare: dou cu canal indus de tip n i dou cu canal
indus de tip p. Pentru a pstra acurateea i simetria schemei, nu au mai fost desenate
legturile dintre perechile de borne de intrare x1, respectiv x2.
Funcionare: Cnd cel puin una dintre intrrile circuitului este 0 logic, cel
puin una dintre tensiunile de intrare VIi este 0V i cel puin unul dintre tranzistoarele
Tn1 i Tn2 va fi blocat. n acelai timp, n conformitate cu relaia 3.87, cel puin unul
dintre tranzistoarele Tp1 i Tp2 va conduce (VGSp=-VDD) i potenialul +VDD se va
transfera la ieire, rezultnd V0=+VDD i y=1 logic (v. primele 3 linii ale tabelului
3.18).
Cnd x1=x2=1 logic, VI1=VI2=+VDD i ambele tranzistoare Tn1 i Tn2 conduc.
Relaia 3.87 implic VGSp=0V i tranzistoarele Tp1 i Tp2 vor fi ambele blocate.
Potenialul masei se transfer la ieire prin T n1 i Tn2, deci V0=0V i y=0 logic (v. tab.
3.18).
+VDD
x1
Tp1
x2
x1
x2
Tn1
Tn2
Tp2
Tab. 3.18. Tabelul de adevr

al funciei NAND cu 2 intrri
x2
0
0
1
1
x1
0
1
0
1
y
1
1
1
0
86
Fig. 3.70. NAND-ul CMOS
Funcionarea ca NAND a circuitului a fost demonstrat.

3.2.2.4.3. NOR-ul CMOS
NOR-ul CMOS prezint schema din fig. 3.71 i tabelul de adevr tab. 3.19.
Funcionare: Pentru x1=x2=0 logic, VI1=VI2=VGSn1=VGSn2=0V i tranzistoarele
Tn1 i Tn2 vor fi blocate. Conform relaiei 3.87, VGSp1=VGSp2=-VDD, iar tranzistoarele
Tp1 i Tp2 vor conduce, transfernd potenialul +V DD la ieire. Se obine V0=+VDD,
deci y=1 logic.
+VDD
Tp1
Tab. 3.19. Tabelul de adevr

al funciei NOR cu 2 intrri
x1
Tp2
x2
y x1 x 2
Tn1
x1
x2
0
0
1
1
Tn2
x2
x1
0
1
0
1
y
1
0
0
0
Fig. 3.71. NOR-ul CMOS
Este suficient ca una dintre intrri, sau ambele, s fie 1 logic, pentru ca unul
dintre tranzistoarele Tn1 i Tn2, sau ambele, s conduc, respectiv unul dintre
tranzistoarele Tp1 i Tp2, sau ambele, s fie blocate. Potenialul masei se va transfera
la ieire prin Tn1 i Tn2, sau ambele, astfel nct V0=0V i y=0 logic (v. ultimele 3 linii
ale tab. 3.19).
Funcionarea ca NOR a circuitului din fig. 3.71 a fost demonstrat.
3.2.2.4.4. Poarta de transfer CMOS
Poarta de transfer CMOS, fig. 3.72, conine o pereche de tranzistoare MOS
complementare cu canal indus, conectate n paralel.
Gp()
VDD
TP
VI
V0
Tn
VSS
Gn(A)
Capitolul 3
87
Fig. 3.72. Poarta de transfer CMOS
Potenialele grilelor celor dou tranzistoare sunt ntotdeauna complementare,

favoriznd conducia, respectiv blocarea simultan a tranzistoarelor i, implicit, a
porii.
Astfel, pentru VA=VDD i VA VSS , tranzistoarele Tn i Tp conduc (v.
caracteristicile de transfer din fig. 3.67 a, deci poarta de transfer este deschis.
Pentru VA=VSS i VA VDD , tranzistoarele Tn i Tp vor fi blocate, iar
poarta de transfer CMOS se va bloca i ea.
n cazul n care VDD=+10V i VSS=-10V, poarta de transfer poate comuta
semnale analogice a cror evoluie se ncadreaz n plaja 10V.
Dac poarta de transfer este alimentat cu tensiunile V DD=+20V i VSS=0V,
semnalele care pot fi comutate vor trebui s fie pozitive i s se ncadreze n plaja
020V.
innd seama de structurile fizice ale celor dou tranzistoare utilizate, fig.
3.73, observm c polarizrile substraturilor de baz favorizeaz formarea canalului
Sn
Sp
Dn
Gn
Dp
p +++++++ p
n ----------- n
(a)
Gp
(b)
n
SBp
(VDD)
SBn
(VSS)
Fig. 3.73. Structurile fizice ale tranzistoarelor porii de transfer CMOS
de tip indus. Spre exemplu, o tensiune V SS0 aplicat substratului de baz SB n al

tranzistorului Tn, fig. 3.73 a, implic respingerea electronilor din zona inferioar a
substratului ctre regiunea canalului virtual, favoriznd inducerea acestuia.
Se poate observa cu uurin faptul c, n absena obinuitei conectri a
substraturilor de baz SBn i SBp la sursele Sn, respectiv Sp, ale celor dou
tranzistoare, structurile fizice din fig. 3.73 devin simetrice, sursa i drena devenind
interschimbabile ca rol.
Simbolul porii de transfer CMOS este prezentat n fig. 3.74.
A
Ie. V
0
VI Intr.
A
88
Fig. 3.74. Simbolul porii de transfer CMOS
Funcionare: Presupunnd o alimentare simetric, VDD=VSS i o tensiune de

intrare:
-VSS<VI<+VDD,
(3.89)
distingem urmtoarele dou cazuri:
Cazul 1: Grilele celor dou tranzistoare care formeaz poarta de transfer, au
urmtoarele poteniale:
VGn=VA = VDD>0,
(3.90)
V
VGp= A =-VSS<0.
(3.91)
Tensiunile gril-surs ale celor dou tranzistoare se calculeaz cu relaiile:
VGSn=VGn-VSn=VDD-VI=VDD-(-VSSVDD)=(VDD+VSS) 0,
(3.92)
VGSp=VGp-VSp=-VSS-VI=-VSS-(-VSSVDD)=0-(VSS+VDD).
(3.93)
n fig. 3.75 a, am ncercat o ilustrare a evoluiilor potenialelor V I, VGn, VGp,
VGSn i VGSp, relaiile 3.89 3.93, iar n fig. 3.75 b am prezentat, n strict
coresponden cu fig. 3.75 a, caracteristicile de transfer ale celor dou tranzistoare
care compun poarta.
Observm c tranzistorul Tn conduce n intervalul (-VSSVPn), iar Tp n
intervalul (-VPpVDD), ceeace indic faptul c poarta de transfer este deschis i
prezint o rezisten RON=f(VI), a crei evoluie este ilustrat n fig. 3.75 b.
Cazul 2: Potenialele aplicate pe grilele celor dou tranzistoare sunt:
VGn=VA = -VSS<0,
(3.94)
VGp= VA = VDD>0,
(3.95)
iar tensiunile gril-surs ale celor dou tranzistoare se calculeaz astfel:
VGSn=VGn-VSn=-VSS-VI=-VSS-(-VSSVDD)=0-(VSS+VDD),
(3.96)
VGSp=VGp-VSp=VDD-VI=VDD-(-VSSVDD)=(VDD+VSS) 0.
(3.97)
Cele dou tranzistoare sunt evident blocate, v. fig. 3.75, deci poarta de
transfer este i ea blocat.
VGn=VA=+VDD
VGSn=VGn-VI
+VDD
+VPn
0
-VPP
VI
t
VGSp=VGp-VI
-VDD
VGp=V A = -VSS
Capitolul 3
89
ID~GD
2000
GON
1000
R0N []
0
-VSS -VPp
VI
VDD
+VPn
VGSn
VPn
VDD+VSS
-VPp
VGSp
-(VDD+VSS)
Fig. 3.75. Explicativ pentru evoluia potenialelor porii de transfer CMOS
Strile celor dou tranzistoare care compun poarta de transfer sunt prezentate
centralizat n tab. 3.20.
Tab. 3.20. Centralizator al strilor tranzistoarelor ce compun poarta de transfer CMOS
Trz.\VI
Tn
Tp
-VSS
-VPp
0
Conduce
Blocat
VPn
VDD
Blocat
Conduce
n fig. 3.76 este prezentat o variant practic de comand a porii de transfer

CMOS, desenat detaliat (a) i simbolic (b). Se remarc obinerea dintr-o singur
tensiune de comand, cu ajutorul unui inversor, a celor dou semnale
complementare de polarizare a grilelor celor dou tranzistoare.
Este vorba despre un circuit inversor cu 3 stri, obinut dintr-un inversor
CMOS i o poart de transfer.
+VDD
Vcomand
Vcomand
VI
(a)
VI
V0
(b)
V0
90
Fig. 3.76. Comanda porii de transfer CMOS:

a) schema detaliat; b) Schema simbolic
n fig. 3.77 este prezentat o aplicaie interesant a porii de transfer, bazat

pe proprietatea acesteia de a oferi o impedan nalt la ieire n starea de blocare.
+VDD
VI
V 0
V0
(-VSS)
CE
Fig. 3.77. Inversor cu 3 stri realizat n tehnic CMOS
Funcionare: Pentru CE=1 (CE = Chip Enable = autorizare funcionare

chip), poarta este deschis i informaia V0' de la ieirea inversorului CMOS are
acces la ieirea V0 a porii de transfer.
Pentru CE=0, poarta de transfer este blocat i circuitul prezint o stare de
nalt impedan (HZ) la ieire.

Capitolul 3

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Capitolul 3

Încărcat de

Drepturi de autor:

Formate disponibile

Capitolul

Circuite logice elementare

3.1. Circuite logice elementare cu componente discrete

3.1.1. Circuite logice elementare cu componente pasive

Fig. 3.1. Circuitul logic I (AND) pasiv

Funcionare: Prezentm o descriere simplificat a funcionrii circuitului,

Pentru combinaia de intrare x2x1=01 (a doua linie a tabelului de adevr),

Circuite logice elementare

Tab. 3.2. Tabelul de adevr al

Fig. 3.3. Circuitul logic SAU (OR) pasiv

Pentru x2x1=01, deci VI2=0V i VI1=+E, dioda D2 rmne conectat cu anodul

3.1.2. Circuite logice elementare cu componente active

Tab. 3.3. Tabelul de adevr al

Fig. 3.5. Circuitul logic NU (NOT)

Funcionare: Cnd x=0, VI=0V i borna de intrare a circuitului este conectat

Fig. 3.6. Explicativ pentru nelegerea funcionrii circuitului logic NU (NOT)

Baza tranzistorului este conectat la mas printr-o rezisten echivalent

Circuite logice elementare

Tab. 3.4. Tabelul de adevr al

Fig. 3.7. Circuitul logic I-NU (NAND)

3.1.2.3. Circuitul logic SAU-NU (NOR)

Tab. 3.5. Tabelul de adevr al

Fig. 3.8. Circuitul logic SAU-NU (NOR)

3.2. Circuite logice elementare integrate

3.2.1. Circuite logice integrate realizate n tehnologie bipolar

Circuitele logice integrate realizate n tehnologie bipolar au cunoscut n

Tab. 3.6. Tabelul de adevr al

funciei SAU-NU (NOR)

Fig. 3.9. Circuitul logic SAU-NU (NOR) RTL

3.2.1.2. Circuite logice DTL

Circuite logice elementare

Circuitele logice DTL (Diod-Tranzistor-Logic) prezint structura de baz

funciei I-NU (NAND)

Funcionare: nlocuind jonciunile tranzistorului multiemiter T1 cu diode,

Circuite logice elementare

Fig. 3.12. O schem mai intuitiv a porii NAND - TTL

Funcia I-NU (NAND) a circuitului fiind demonstrat, tabelul de adevr 3.8

Fig. 3.13. Caracteristica de transfer a inversorului TTL

Rezult c jonciunile BC 1 i BE2 sunt insuficient polarizate i tranzistorul T 2

Fig. 3.14. Explicativ pentru starea tranzistorului T1

Circuite logice elementare

V0(1) = VCC - R3IB4 - VBE4 - VD.

Fig. 3.15. Explicativ pentru zona (1)

premise de saturaie. Din K II scris pe ochiul de circuit care conine jonciunea BC 4,

i, innd seama de relaiile 3.2 i 3.12, putem deduce:

Fig. 3.16. Explicativ pentru zona (2)

Al doilea termen din membrul drept al relaiei 3.20 reprezint cderea de

Circuite logice elementare

V0(2B) = 5 - N2(0,5 + 0,1 - 0,6)R3/R2 - 0,7 - 0,7 = 3,6V,

T2 i T3 sunt saturate deoarece VBE2 = VBE3 = 0,7V.

Fig. 3.17. Schema porii NOR TTL

Funcionare: Ca i n cazul porilor logice tratate mai sus, verificm

Circuite logice elementare

a) cu intrarea n starea "0" logic

b) cu intrarea n starea "1" logic

Fig. 3.19. Explicativ la caracteristica de intrare a porii TTL standard

Scriind KII pe circuitul marcat n fig. 3.19 a, obinem:

VCC VBE1 VIL

Circuite logice elementare

Curentul de scurtcircuit I0S, calculabil pe fig. 3.21 a, cu relaia:

VCC VCE4sat VD 5 0,1 0,7

3.2.1.3.5. Parametrii familiei TTL standard

Fig. 3.22. Nivelurile logice ale porii TTL standard