Capitolul

4
90

CAPITOLUL 4

Circuite logice combinaionale

Circuitele logice combinaionale (c.l.c.) sunt circuite fr memorie
(independente de propriile stri anterioare), caracterizate prin faptul c semnalele de
ieire sunt combinaii logice ale semnalelor de intrare, existnd numai atta timp ct
acestea din urm exist.
Schema bloc a unui circuit logic combinaional este dat n fig. 4.1, iar
funciile de ieire ale acestuia pot fi scrise sub forma:
yk = yk (x1, x2, ... , xn),
(4.1)
cu k = 1, 2, ... , m.
x1

y1

x2
.
.
.

C. L. C.
.
.
.

.
.
.

xn

y2
ym

Fig. 4.1. Schema bloc a unui c.l.c.

Independena fa de timp a relaiilor 4.1 ar putea fi interpretat ca un rspuns
instantaneu i simultan al ieirilor circuitului logic combinaional la o modificare
simultan a intrrilor acestuia.
n realitate, situaia este puin mai complicat.
innd seama de faptul c un c.l.c. reprezint un ansamblu de pori logice
elementare interconectate ntre ele n diverse moduri, astfel nct informaiile
prezente la intrri parcurg, de regul, n drumul lor ctre ieiri, un numr variabil
de pori logice elementare, rezult c efectul modificrii valorilor logice ale
intrrilor c.l.c. se propag ctre ieiri n intervale de timp diferite, ntotdeauna
multipli de tpd.
Presupunnd c cea mai scurt cale intrare-ieire parcurge a pori, iar cea mai
lung b pori, nseamn c vectorul ieirilor va ncepe s varieze la un interval
de timp atpd dup modificarea vectorului de intrare i se va stabiliza abia dup un
interval de timp btpd de la momentul respectiv.
Prin urmare, n intervalul (b-a)tpd, vectorul de ieire nregistreaz variaii
neconforme cu relaia 4.1, cunoscute sub denumirea de hazard combinaional sau
hazard logic.
Eliminarea inconvenientelor pe care le implic hazardul logic poate fi realizat
numai printr-o proiectare riguroas care const fie n asigurarea unor ntrzieri

Capitolul 4

91

egale pe toate cile intrare-ieire, fie prin citirea informaiilor de la ieirea

circuitului numai dup terminarea intervalului (b-a)tpd, corespunztor procesului
tranzitoriu.

4.1. Analiza i sinteza circuitelor logice combinaionale

n legtur cu circuitele logice combinaionale, se pun de regul dou
probleme importante i anume: analiza i sinteza c.l.c.

4.1.1. Analiza circuitelor logice combinaionale

Analiza c.l.c. pornete de la schema logic cunoscut a circuitului i
urmrete stabilirea modului de funcionare a acestuia, fie prin construirea tabelului
de funcionare, fie prin scrierea formei analitice a funciei de ieire.
Spre exemplu, pornind de la schema logic a unui c.l.c. simplu, fig. 4.2,
deducem din aproape n aproape, urmrind transformrile semnalelor de intrare,
expresia analitic a funciei de ieire:
(4.2)
Y AB AB
A

AB

A
B

Y AB AB
B

AB

Fig. 4.2. Schema logic a unui XOR

Construirea tabelului de funcionare este acum extrem de simpl i urmeaz

paii prezentai n coloanele tabelului 4.1.
Tab. 4.1. Tabelul de funcionare al c.l.c. din fig. 4.2

B
0
0
1
1

A
0
1
0
1

B
1
1
0
0

AB

1
0
1
0

0
0
1
0

AB
0
1
0
0

Y A B AB

0
1
1
0

Recunoatem funcia de ieire i tabelul de funcionare al circuitului SAUEXCLUSIV (XOR).

92

Circuite logice combinaionale

4.1.2. Sinteza circuitelor logice combinaionale

Sinteza c.l.c. pornete de la funcia pe care trebuie s o ndeplineasc
circuitul i i propune obinerea unei variante (minimale) a structurii acestuia.
Etapele sintezei sunt: definirea funciei (funciilor) de ieire, minimizarea i,
n final, desenarea schemei circuitului.
Dup modul n care este scris funcia, implementarea se poate face n
diverse variante dintre care menionm:
a) cu orice combinaie de circuite logice elementare;
b) numai cu circuite NAND;
c) numai cu circuite NOR.
Spre exemplu, considernd funcia:
Y AB
(4.3)
i tabelul ei de funcionare, tab. 4.2, ne propunem s realizm sinteza circuitului
corespunztor n mai multe variante.
Tab. 4.2. Tabelul de adevr al funciei XOR

B
0
0
1
1

A
0
1
0
1

Y
0
1
1
0

a) Sinteza utiliznd mai multe tipuri de circuite logice elementare

Pornind de la tab. 4.2, observm c forma canonic disjunctiv (FCD) a
funciei este cea exprimat de relaia 4.2. Fiind o form deja minimal,
implementarea ei conduce la circuitul din fig. 4.2.
Procednd similar, dar utiliznd forma canonic conjunctiv (FCC), obinem:

Y A B A B ,

(4.4)
care n urma implementrii conduce la circuitul din fig. 4.3.
A+B
A
B

Y A B A B

A
AB
B

Fig. 4.3. O alt variant de implementare a XOR-ului

Capitolul 4

93

b) Sinteza numai cu pori NAND

Aplicnd De Morgan asupra FCD, rel. 4.2, obinem:

Y AB AB AB AB ,

(4.5)
a crei implementare poate fi realizat numai cu NAND-uri i conduce la circuitul
din fig. 4.4.
+Vcc
A

Fig. 4.4. Implementarea XOR-ului numai cu NAND-uri

c) Sinteza numai cu pori NOR

Aplicnd De Morgan asupra FCC, rel. 4.4, obinem:

Y A B A B A B A B ,

(4.6)
a crei implementare poate fi fcut numai cu NOR-uri i conduce la circuitul din
fig. 4.5.
A
Y

B
Fig. 4.5. Implementarea XOR-ului numai cu NOR-uri

n cele ce urmeaz, ne propunem prezentarea sintezei celor mai importante

circuite logice combinaionale utilizate n electronica digital.

94

Circuite logice combinaionale

4.2. Detectorul de paritate

Detectorul de paritate este un circuit logic combinaional care are rolul de a
determina paritatea sau imparitatea numrului de variabile de intrare egale cu 1
logic. El are la baz unele proprieti ale funciei SAU-EXCLUSIV (XOR).
Din motive legate de simplitatea expunerii, vom considera pentru nceput
poarta XOR cu dou intrri, fig. 4.6.
A
B

Y A B AB AB
Fig. 4.6. Poarta logic XOR

Dup cum se poate observa din tabelul de adevr al funciei XOR de 2

variabile, tab. 4.2, la ieirea circuitului din fig. 4.6 se obine 1 logic cnd intrrile
sunt diferite (01 sau 10, deci un numr impar de intrri este 1 logic) i 0 logic - cnd
intrrile coincid (00 sau 11, deci un numr par de intrri este1 logic).
Spunem c circuitul XOR cu dou intrri este un detector de paritate impar,
sau, mai simplu, un detector de imparitate.
Prezentm n continuare cteva proprieti ale funciei logice XOR, care
urmeaz a fi folosite la sinteza detectorului de imparitate cu mai multe intrri.
Proprietatea nr. 1 (asociativitatea funciei XOR):
(4.7)
Y (A B) C A . (B C)
Demonstraie:

Y (A B) C (AB AB) C AB AB C AB AB C ...

ABC AB C AB C ABC A (BC B C ) A (BC BC)
A (B C) A (B C) A (B C) .

Proprietatea nr. 2 (oricare ar fi numrul de intrri al unei pori XOR, ieirea

Y=1/0 dac un numr impar/par de variabile de intrare este egal cu 1):

1 1
...

1 0

0 ...;
0 0
nr. par de "1"

nr. oarecare de "0"

. 0 1
1 1
...

1 0

0 ...
nr. impar de "1"

(4.8)
(4.9)

nr. oarecare de "0"

Demonstraia se bazeaz pe tabelul de adevr al funciei XOR, tab. 4.2.

Pentru o mai bun edificare asupra acestei proprieti, pot fi construite tabeluri
de adevr ale funciei XOR cu 3 i 4 variabile (v. tab. 4.3).
Proprietatea nr. 3
(utilizarea XOR-ului ca circuit inversor/neinversor
comandat):
A 1 A 1 A 1; A
(4.10)
A 0 A 0 A 0. A
(4.11)

Capitolul 4

95

Ilustrarea relaiilor 4.10 i 4.11 este prezentat n fig. 4.7 a i b, care cumulate,
conduc la schema circuitului inversor / neinversor comandat din fig. 4.7 c.
A
1

KC (la
mas)

A
0

(a) Circuitul inversor

A

1
0

(b) Circuitul neinversor

A
A

(c) Circuitul inversor / neinversor comandat

Fig. 4.7. Ilustrativ pentru proprietile funciei XOR

4.2.1. Detectorul de paritate impar cu 4 variabile de intrare

Pornind de la tabelul de adevr, tab. 4.3, n care valorile logice din coloanele
Y au fost obinute innd seama de proprietile (1) i (2) ale XOR-ului, rezult
pentru circuit dou variante de implementare.
Varianta prezentat n fig. 4.9 prezint avantajul unor ntrzieri egale cu 2t pd
pe toate cile intrare-ieire, fapt care face s dispar pericolul hazardului logic.
Tab. 4.3. Tabelul de adevr al detectorului de imparitate

Var. intrare
D C

0
0
0
0
0
0
0
0
1
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0

0
1
0
1
0
1
0
1
0
1
0
1
0

0
0
0
0
1
1
1
1
0
0
0
0
1

Y=[(A B) C] D
YAB=
Y=
YABC=
A
Y

YAB
ABC
C
D
B
0
0
0
1
1
1
1
1
1
0
0
0
0
1
1
1
0
0
1
0
0
0
1
1
0
0
1
1
1
0
1
1
0
0
0
1
0
1
0

Y=(A B) (C D)
YCD=
Y=
YAB=
C
YAB YC
AB
D
D
0
0
0
1
0
1
1
0
1
0
0
0
0
1
1
1
1
0
1
1
0
0
1
1
0
1
1
1
1
0
1
1
0
0
1
1
0
0
0

96

Circuite logice combinaionale

1
1
1

1
1
1

0
1
1

1
0
1

1
1
0

0
0
1

1
1
0

1
1
0

0
0
0

+Vcc
A
B
C

1
1
0
+Vcc

YAB

YAB

A
B

YABC
Y

C
D

Fig. 4.8. Schema detectorului de

paritate impar - varianta 1

YCD

Fig. 4.9. Schema detectorului de

paritate impar - varianta 2

4.2.2. Detectorul de paritate comandat

n sinteza detectorului este necesar s se in seama de urmtoarele condiii:
1) Transformarea detectorului de paritate impar, fig. 4.9, n detector de
paritate par, trebuie realizat prin schimbarea valorii logice a unei singure "bare" de
comand, n maniera prezentat n fig. 4.7.
2) Indiferent de regimul de "imparitate" sau "paritate" n care lucreaz
detectorul, ieirea acestuia trebuie s fie "1" logic n momentul deteciei. Rezult
pentru regimul de "imparitate", Y Y , iar pentru regimul de "paritate", Y' Y
(v. tab. 4.4). Este deci necesar utilizarea proprietii (3) de maniera din fig. 4.10.
+Vcc
YAB

A
B
C
D

Y'

YCD
P

Fig. 4.10. Schema detectorului de paritate comandat

ntr-adevr,

Y, pentru P = 0 (detector de imparitate);

Y, pentru P = 1 (detector de paritate).

Y Y P
(4.12)

Capitolul 4

97

Pentru confirmarea acestor rezultate, prezentm tabelul de adevr 4.4 al

detectorului de paritate comandat. Acest tabel reia practic de dou ori primele 4
coloane i ultima din tab. 4.3: o dat pentru P=0 i a doua oar pentru P=1. n final,
este adugat coloana Y, obinut prin aplicarea relaiei 4.12.
Tab. 4.4. Tabelul de adevr al detectorului de paritate comandat

D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Y
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0

P
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

Y'
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1

98

Circuite logice combinaionale

O aplicaie important a detectorului de paritate o constituie controlul de

paritate al transmisiunilor de date, capabil s detecteze erorile de transmisie i s
declaneze o procedur de corecie a acestora.
Astfel, considernd c informaia care se transmite prin magistrala de date se
compune din cuvinte a cte 4 bii, fig. 4.10, fiecrui cuvnt i se adaug la emisie (E)
un al 5-lea bit de control la paritate furnizat de ctre un detector de paritate cu 4
intrri, DP-I. n acest mod, pe cele 4+1 linii de transmitere a informaiei vom avea n
fiecare moment cte un cuvnt de cod format din 5 bii, n componena cuvntului
respectiv existnd ntotdeauna un numr par de bii egali cu 1 logic.
MAGISTRAL
E

R
Mesaj

Mesaj
A
B
C
D

A
B
C
D

Ya

Pa

Decizie

Yb

Pb
DP-II

DP-I

Fig. 4.10. Detectarea erorilor de transmisie a informaiilor binare

La receptorul R exist un alt detector de paritate cu 5 intrri, DP-II, la ieirea

cruia se va obine 1 logic n cazul n care transmisia de date a fost corect (numr
par de 1 logic pe cele 5 linii) i 0 logic dac aceasta a fost perturbat. Evident, n
acest din urm caz, se ia decizia blocrii execuiei i a coreciei erorii aprute prin
metode specifice, cum ar fi transmiterea repetat a informaiei.

4.3. Multiplexoare
Multiplexoarele (MUX-urile) sunt circuite logice combinaionale care permit
trecerea datelor de la una din cele n intrri spre ieirea unic, fig. 4.11.
Ap-1

A0 A1
. . .

I0
I1
.
.
.

In-1

.
.
.

MUX

Capitolul 4

99

Fig. 4.11. Schema bloc general a unui multiplexor

Selecia intrrii care urmeaz a avea acces la ieire se face printr-un cuvnt de
cod (adres) avnd p bii.
Se observ c n=2p, adic numrul de intrri este egal cu numrul
combinaiilor logice de adres a cror apariie urmeaz s autorizeze accesul
succesiv al intrrilor ctre ieire.

4.3.1. Circuitul de multiplexare cu 4 intrri

n cazul MUX-ului cu n=4 intrri (I 0, I1, I2, I3), numrul barelor de adres este
p=2 (A0, A1).
Pornind de la definiia multiplexorului, construim tabelul de funcionare al
unui MUX cu 4 intrri, tab. 4.5, scriem forma canonic disjunctiv, rel. 4.13, i o
implementm n fig. 4.12.
Tab. 4.5. Tabelul de funcionare al unui MUX cu 4 intrri

A1
x
0
0
1
1

E
1
0
0
0
0

A0
x
0
1
0
1

I0
x
I0
x
x
x

I1
x
x
I1
x
x

A0

I3
x
x
x
x
I3

Y
0
I0
I1
I2
I3

+Vcc

A1

A0

I2
x
x
x
I2
x

A1

I0

I1

I2

I3

100

Circuite logice combinaionale

Fig. 4.12. MUX-ul cu 4 intrri

Y E ( A1A 0 I 0 A1A 0 I1 A1A 0 I 2 A1A 0 I 3 ).

P0

P1

P2

P3

(4.13)
Observm c schema este prevzut i cu o intrare de autorizare
E ENABLE , activ n starea "L". Pentru E 1 , indiferent de strile logice ale
intrrilor i barelor de adres, ieirea se fixeaz n 0 logic i MUX-ul este inactivat.

4.4. Demultiplexoare
Circuitele de demultiplexare (DMUX-urile) sunt c.l.c. care permit
transmiterea datelor de la o intrare unic, la una din cele m ieiri selectate printr-un
cuvnt de cod (adres).
Schema bloc a unui DMUX cu m ieiri i p bare de adres (m=2 p) este
prezentat n fig. 4.13.
A0 A1

. . .

Ap-1

. . .

DMUX

.
.
.

Y0
Y1
.
1.
.

Ym-1
Fig. 4.13. Schema bloc general a unui DMUX

4.4.1. Circuitul de demultiplexare cu 4 ieiri

Circuitul de demultiplexare cu m=4 ieiri (Y 0,Y1, Y2, Y3), are p=2 bare de
adres (A0,A1).
Tab. 4.6. Tabelul de funcionare al unui DMUX cu 4 ieiri

A1

A0

Y0

Y1

Y2

Y3

Capitolul 4

101

0
0
1
1

0
1
0
1

I
I
I
I

I
0
0
0

0
I
0
0

0
0
I
0

0
0
0
I

Pornind de la tabelul de funcionare al unui astfel de circuit, tab. 4.6, se scriu

funciile de ieire:
Y0 I A1 A 0 ,
Y1 I A1A 0 ,
Y2 I A1 A 0 ,
Y3 I A1 A 0 , (4.14)
i se obine varianta de implementare din fig. 4.14.
A1

A0

+Vcc

I
Y0
Y1
Y2

Y3

Fig. 4.14. DMUX-ul cu 4 ieiri

4.5. Comparatoare numerice

Comparatoarele numerice sunt c.l.c. care permit determinarea valorii relative
a dou numere exprimate n cod binar.
Schema bloc a unui comparator de n bii este prezentat n fig. 4.15.
A0
A1
.
.
.

An-1
B0
B1
.
.
.

Bn-1

A<B

.
.
.

COMPARATOR
.
.
.

A=B
A>B

102

Circuite logice combinaionale

Fig. 4.15. Schema bloc a unui comparator de n bii

4.5.1. Comparatorul numeric de un bit

Comparatorul numeric de un bit prezint schema bloc din fig. 4.16.
Ak < B k
Ak

COMPARATOR

Bk

Ak = B k
Ak > B k

fik (Ak inferior lui Bk)

fek (Ak egal cu Bk)
fsk (Ak superior lui Bk)

Fig. 4.16. Schema bloc a comparatorului de 1 bit

Compararea celor dou numere de cte un bit fiecare, permite definirea

urmtoarelor funcii, v. tab. 4.7:
- funcia de inferioritate, f i k A k B k , care ia valoarea logic 1 numai cnd
Ak<Bk, adic atunci cnd Ak=0 i Bk=1;
- funcia de egalitate, f e k A k B k , care ia valoarea logic 1 numai cnd
Ak=Bk, adic fie Ak=Bk=0, fie Ak=Bk=1 logic;
- funcia de superioritate, f s k A k B k , care ia valoarea logic 1 numai cnd
Ak>Bk.

A k B k 1 pentru A k B k ;

Sintetic, putem scrie: A k B k 1 pentru A k = B k ;

A B 1 pentru A B ,
k k
k
k

(4.15)
relaii care ne ajut s construim tabelul de funcionare al comparatorului de 1 bit,
tab. 4.7.
Tab. 4.7. Tabelul de funcionare al comparatorului de 1 bit

fik

fek

Ak

Bk

Ak Bk

Ak B k

fsk
Ak B k

0
0
1

0
1
0

0
1
0

1
0
0

0
0
1

Capitolul 4

103

0
Ak<Bk

1
Ak=Bk

0
Ak>Bk

Pornind de la tabelul de funcionare, tab. 4.7, n care coloanele 3, 4 i 5

reprezint ieirile comparatorului de 1 bit pentru cele 3 situaii posibile rezultate n
urma comparrii, se obine varianta de implementare din fig. 4.17.
+Vcc

fik
Ak
Bk

fek
fsk

Fig. 4.17. Schema logic a comparatorului de 1 bit

4.5.2. Comparatorul numeric de 4 bii

Se poate obine prin interconectarea a patru comparatoare de un bit.
Cele dou numere de cte 4 bii fiecare se pot scrie astfel:
A = 23A3+22A2+21A1+20A0 ;
B = 23B3+22B2+21B1+20B0.
Procesul comparrii ncepe cu biii cei mai semnificativi. Astfel, pentru a
avea A<B este necesar ca:
sau A3 < B3,
sau A3 = B3 i A2 < B2,
sau A3 = B3 i A2 = B2 i A1 < B1,
sau A3 = B3 i A2 = B2 i A1 = B1 i A0 < B0.
Rezult funcia:
Fi = fi3 +fe3fi2+fe3fe2fi1+fe3fe2fe1fi0.
(4.16)
Pentru A = B ete necesar ca:
A3 = B3 i A2 = B2 i A1 = B1 i A0 = B0.
Rezult funcia:
Fe = fe3fe2fe1fe0.
(4.17)
Pentru A > B este necesar ca:
sau A3 > B3,
sau A3 = B3 i A2 > B2,
sau A3 = B3 i A2 = B2 i A1 > B1,

104

Circuite logice combinaionale

sau A3 = B3 i A2 = B2 i A1 = B1 i A0 > B0.

Rezult funcia:
Fs = fs3+fe3fs2+fe3fe2fs1+fe3fe2fe1fs0.
(4.18)
ntruct relaiile 4.16, 4.17 i 4.18 nu pot fi adevrate simultan, se poate scrie
c oricare din cele 3 relaii este adevrat dac celelalte dou sunt false:
Fi Fe Fs;
(4.19)
Fe Fi F s;
(4.20)
(4.21)
Fs Fi Fe .
Prin urmare, teoretic este suficient obinerea a dou din relaiile 4.16, 4.17 i
4.18, a treia rezultnd (cu numai dou invesoare i o poart I) dintr-una din relaiile
4.19, 4.20 sau 4.21. Practic, se implementeaz toate relaiile 4.16, 4.17 i 4.18,
pentru a nu aprea diferene de timpi de propagare.
fi3
fe3
fe2
fe
fi01
Fe'
b)b
b)

fe3
fi2
fe3
fe2
fi1
fe
fe23
fe1
fi0
fe
fe23
fe
fi01
Fi'

Fi
A<B

Fe
A=B

Fi
Fe

Fs
A>B

Fi'
Fs''
a)

c)
Fig. 4.18. Schemele logice simplificate ale funciilor
de ieire ale comparatorului de 4 bii

n fig. 4.18 este prezentat implementarea funciilor Fi, fig. 4.18 a, i Fe, fig. 4.18 b,
cu observaia c circuitul corespunztor lui Fs poate fi realizat de maniera din fig. 4.18a
(evident cu alte mrimi de intrare) sau de maniera din fig. 4.18 c (v. relaia 4.21).

Fi', Fe' i Fs' sunt intrri de extensie la care se conecteaz ieirile

comparatorului de 4 bii de rang inferior.
Varianta integrat a comparatorului numeric de 4 bii este circuitul integrat
SN 7485, fig. 4.19.
A0 A1 A2 A3

B0 B1 B2 B3

+Vcc 10 12 13 15
9 11 14 1
16
6 Fe1
A=B
3 I
7 Fi1
2 A=B
A<B
IA<B
SN 7485
5 Fs1
I
A>B
8 A>B
GND

Capitolul 4

105

Fig. 4.19. Schema comparatorului integrat de 4 bii

4.5.3. Comparatorul numeric de 8 bii

Conectnd n cascad dou comparatoare SN 7485, obinem un comparator
numeric de 8 bii, fig. 4.20.
A0 A1 A2 A3

A4 A5 A6 A7

B0 B1 B2 B3

+Vcc
+Vcc 10 12 13 15
9 11 14 1
16
16
6
Fe
Fe'
3
3
1
1
A=B
I
COMP. 1
7 Fi1 Fi'1 2
2 A=B
A<B
I
5 Fs1 Fs'1 4
4 A<B
SN 7485
A>B
IA>B
8
8
GND

B4 B5 B6 B7

10 12 13 15
IA=B
IA<B
IA>B
GND

9 11 14 1
A=B

COMP. 2
SN 7485

A<B
A>B

6 Fe2
7 Fi2
5 Fs2

Fig. 4.20. Schema unui comparator de 8 bii sintetizat cu 2 x SN 7485

n fig. 4.19 i 4.20 putem observa modul n care sunt conectate intrrile care
provin de la rangul inferior al comparatorului numeric integrat SN 7485.
Astfel, intrarea corespunztoare funciei de egalitate, A=B, se conecteaz la
+VCC (1 logic), simulndu-se astfel egalitatea biilor de rang inferior care de fapt nu
exist (v. tab. 4.6).
Similar, intrrile corespunztoare funciilor de inferioritate (A<B) i
superioritate (A>B) sunt conectate la mas, simulnd absena oricrei inegaliti
provenite de la rangul inferior.

4.6. Sumatoare
Sumatoarele sunt subsisteme logice combinaionale care asigur - direct sau
indirect - efectuarea tuturor operaiilor aritmetice dintr-un sistem de calcul.
A0
A1
.
.
.

S0

An-1
B0
B1
.
.
.

Bn-1

S1

.
.
.

SUMATOR
.
.
.

.
.
.

.
.
.

Sn-1
Cn-1

106

Circuite logice combinaionale

Fig. 4.21. Schema bloc general a unui sumator

Schema bloc a unui sumator de 2 numere binare a cte n bii este prezentat
n fig. 4.21, unde s-au notat cu Si , i=0,1, ..., n-1, biii corespunztori sumei, iar cu C i
transportul ctre rangul urmtor.

4.6.1. Semisumatorul
Semisumatorul realizeaz suma a dou numere binare de cte 1 bit, fr a ine
seama de transportul de la bitul imediat inferior ca semnificaie.
Pornind de la tabelul de adevr al unui semisumator de 1 bit, tab. 4.8, se obin
relaiile de calcul 4.22 i 4.23 a cror implementare conduce la schema din fig. 4.22
a, sau, la nivel de schem bloc, fig. 4.22 b.
Tab. 4.8. Tabelul de adevr al semisumatorului de 1 bit

Ai

Bi

0
0
1
1

0
1
0
1

Rezultatul
adunrii
00
01
01
10

Suma
(Si)
0
1
1
0

Transport
(Ci)
0
0
0
1

Si Ai Bi ;
Ci Ai Bi .

( 4.22)
( 4.23)
+Vc
c
Ai
Bi

Si

Ai B i
0
1/2

Ci
Ci Si
a) schema logic

b) schema bloc

Capitolul 4

107

Fig. 4.22. Semisumatorul de 1 bit

4.6.2. Sumatorul complet de 1 bit

Spre deosebire de semisumator, sumatorul complet de 1 bit ia n consideraie
i transportul Ci-1 de la bitul imediat inferior, conform schemei bloc din fig. 4.23.
Ai Bi Ci-1
0

Ci Si
Fig. 4.23. Schema bloc a sumatorului complet de 1 bit

Tabelul de funcionare al sumatorului complet de 1 bit este tab. 4.9.

Tab. 4.9. Tabelul de funcionare al sumatorului complet de 1 bit

Ai
0
0
0
0
1
1
1
1

Intrri
Bi
0
0
1
1
0
0
1
1

Ci-1
0
1
0
1
0
1
0
1

Suma
00
01
01
10
01
10
10
11

Ieiri
Si
0
1
1
0
1
0
0
1

Ci
0
0
0
1
0
1
1
1

Ca i n cazul semisumatorului, ieirea Si este suma modulo 2 a celor 3

intrri:

S i A i B i C i 1
A i B i C i 1 A i B i C i 1 A i Bi C i 1 A i B i C i 1 ,

relaie care se poate obine i direct din tab. 4.8, scriind SiFCD.
Din acelai tabel se poate deduce i Ci:
C i A i B i C i 1 A i Bi C i 1 A i B i C i 1 A i B i C i 1 .

(4.25)

(4.24)

108

Circuite logice combinaionale

Grupnd succesiv fiecare din primii trei termeni ai relaiei (4.25) cu ultimul,
se obine:
Ci = BiCi-1 + AiCi-1 + AiBi,
(4.26)
iar dup negarea relaiei 4.26 i aplicarea lui De Morgan, vom avea:
C i A i B i A i C i 1 B i C i 1 .
(4.27)
Notnd primii trei termeni din Si cu Di:
D i A i Bi C i 1 A i B i C i 1 A i Bi C i 1 ,
(4.28)
observm c acetia se pot obine din produsul logic al lui C i cu (Ai + Bi + Ci-1):
Di = (Ai + Bi + Ci-1) C i .

(4.29)

ntr-adevr, introducnd Ci din relaia 4.27 n 4.29 i efectund operaiile, se

obine expresia 4.28.
Rezult c Si se poate scrie:

S i D i A i B i C i 1

A i Ci B i Ci C i 1 C i A i B i C i 1 .
(4.30)
Implementarea relaiilor 4.26 i 4.30 conduce la sinteza schemei sumatorului
complet de 1 bit, fig. 4.24.
Ai

Bi Ci-1

Ci

+Vcc

Si

Ci
Ci

Capitolul 4

109

Fig. 4.24. Schema logic a sumatorului complet de 1 bit

4.6.3. Sumatorul complet de 4 bii

Se obine prin interconectarea a 4 sumatoare complete de 1 bit, aa cum este
ilustrat n fig. 4.25. ntruct implementarea unui astfel de sumator cu ajutorul
circuitelor logice elementare este deosebit de laborioas, vom utiliza pentru ilustrare
sumatorul complet de 4 bii integrat CDB 483, a crui schem bloc este identic cu
cea prezentat n fig. 4.25.
+Vcc
5

C3

14

A3 B 3
01 16

A2 B 2
A1 B 1
03 4
08 7
CDB483
C2

3
15
S3

C1

2
S2

A0 B 0
010 11
C0

13

6
S1

C-1
9

12

S0

Fig. 4.25. Schema bloc a sumatorului complet de 4 bii

4.7. Convertoare de cod

Convertoarele de cod sunt circuite logice combinaionale care permit
transformarea unui cod binar n altul.
Schema bloc a unui convertor de n / m bii este prezentat n fig. 4.26.
I0
Cod binar I1
iniial
In-1
.
.
.

.
.
.

Convertor
de cod
iniial

.
.
.

O0
O1 Cod binar
final
Om-1
.
.
.

Fig. 4.26. Schema bloc general a unui convertor de cod

4.7.1. Convertorul de cod binar natural Gray

Schema bloc a unui convertor pe 4 bii din cod binar natural n cod Gray se
obine din fig. 4.26 pentru n = m = 4 i este prezentat n fig. 4.27.

110

Circuite logice combinaionale

B0
Cod binar B1
natural B2
B3

G0
G1 Cod binar
reflectat
G2 (Gray)
G3

Convertor
de cod

Fig. 4.27. Schema bloc a convertorului de cod "binar natural - Gray"

Dup cum rezult i din tabelul de adevr, tab. 4.10, codul binar reflectat
(Gray) se obine din codul binar natural astfel:
G0 - repet primele 2 locaii ale lui B0, dup care se reflect din 2 n 2 locaii;
G1 - repet primele 4 locaii ale lui B1, dup care se reflect din 4 n 4 locaii;
G2 - repet primele 8 locaii ale lui B2, dup care se reflect din 8 n 8 locaii;
G3 - repet B3.
Tab. 4.10. Tabelul de adevr al convertorului de cod "binar natural - Gray"

B3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Binar natural
B2
B1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
B1B0 1
1

B 3B 2

4.28.

00

01

11

Gray
B0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

10

G3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1 B1B0
B3B2

00

G2
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0

01

G1
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0

11

10

G0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

Pornind
de la tab. 4.10, alctuim diagramele
00 VK pentru G 3, G2, G1 i G0, fig.
00
01

01
11

11

10

10

G3 = B 3

G 2 B2 B3 B2 B3
B2 B3

Capitolul 4

111

(a)

(b)

Fig. 4.28. Diagramele VK corespunztoare funciilor de ieire ale convertorului

B 1B 0

00

B3B2

01

00

11

10

B1B0

00

B3B2

01

11

10

00

01

01

11

11

10

10

G 0 B1 B 0 B1 B0

G1 B1B2 B1B2
(c)

= B1 B2

(d)

B 0 B1

Fig. 4.28. Diagramele VK corespunztoare funciilor de ieire ale convertorului (continuare)

Dup minimizare, obinem urmtoarele expresii:

G 3 B3 ; G 2 B2 B3; G1 B1 B2 ; G 0 B0 B1,

(4.31)

a cror implementare conduce la schema din fig. 4.29.

+ Vcc
B3
B2
B1
B0

G3
G2
G1
G0

Fig. 4.29. Schema logic minimal a convertorului de cod "binar natural - Gray"

112

Circuite logice combinaionale

4.7.2. Convertorul de cod "Gray - binar natural"

Schema bloc a unui convertor din cod Gray n cod binar natural este
prezentat n fig. 4.30, iar tabelul de adevr este tab. 4.11.
G0
Cod binar G1
reflectat G2
(Gray)
G3

B0
B1 Cod binar
B2 natural
B3

Convertor
de cod

Fig. 4.30. Schema bloc a convertorului de cod "Gray - binar natural"

Tab. 4.11. Tabelul de adevr al convertorului de cod "Gray - binar natural"

G3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Cod Gray
G2
G1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1

G0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

B3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Cod binar natural

B2
B1
0
0
0
0
0
1
0
1
1
1
1
1
1
0
1
0
1
1
1
1
1
0
1
0
0
0
0
0
0
1
0
1

B0
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0

ntruct aplicarea procedeului de la 4.7.1 este destul de laborioas, apelm

la urmtorul artficiu: cunoscut fiind faptul c A A B B , calculm cu
ajutorul relaiilor 4.31 urmtoarele sume modulo 2:

G 2 G 3 , G1 G 2 G 3 , G 0 G1 G 2 G 3 .
Obinem:

(4.32)

Capitolul 4

113

G 3 B3 ;

B3 G 3 ;

G 2 G 3 B 2 B3 B3 ;

B2 G 2 G 3 ;

G1 G 2 G 3 B1 B 2 B 2 B3 B3 ;


0

B1 G1 G 2 G 3 ;

G 0 G1 G 2 G 3 B 0 B1 B1 B 2 B 2 B3 B3 ;



0

B 0 G 0 G1 G 2 G 3
(4.33)
Implementarea relaiilor 4.33 conduce la schema logic a convertorului de cod
"Gray - binar natural din fig. 4.31.

+Vcc
G3

B3

G2

B2
B1

G1

B0

G0

Fig. 4.31. Schema logic a convertorului de cod "Gray - binar natural"

4.8. Codificatoare
Codificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri de
adres, constituind de fapt subsisteme ale unor circuite integrate pe scar medie
(M.S.I.) sau larg (L.S.I.) cum ar fi: convertoarele de cod, circuitele ROM, PLA, etc.
Schema bloc a unui codificator este prezentat n fig. 4.32.
I1
I. 2
.
.

In

.
.
.

CD

.
.
.

A0
A2
.
.
.

Am-1

Fig. 4.32. Schema bloc general a unui codificator

114

Circuite logice combinaionale

4.8.1. Codificatorul de adres simplu

Codificatorul de adres simplu furnizeaz la ieire un cuvnt binar de m bii
atunci cnd numai una din cele n intrri ale sale este activat.
Tab. 4.12. Tabelul de adevr al codificatorului de adres

INTRRI
ADRESE
I1
I2
I3
I4
I5
I6
I7
A2
A1
A0
1
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
1
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
0
0
1
0
1
0
0
0
0
0
1
0
1
1
0
0
0
0
0
0
0
1
1
1
1
Rezult c numrul cuvintelor furnizate la ieire este n=2m-1 i este egal cu
numrul intrrilor.
Pentru exemplificare, ne propunem s realizm sinteza unui codificator de
adres cu n=7 intrri, deci cuvntul de adres va fi format din m=3 bii.
Pornind de la tabelul de adevr, tab. 4.12, se deduc expresiile funciilor de
ieire, rel. 4.34, 4.35 i 4.36, i se obine varianta de implementare din fig. 4.33:
A0 = I1 + I3 + I5 + I7 ;
(4.34)
A1 = I2 + I3 + I6 + I7 ;
(4.35)
A2 = I4 + I5 + I6 + I7 .
(4.36)
I1

I2 I3 I4 I5 I6 I7

+Vcc

A0

A1
1

A2

Fig. 4.33. Schema logic a codificatorului de adres

Observaie: este interzis activarea simultan a mai multor linii de intrare

deoarece se pot crea confuzii. De exemplu, activarea simultan a liniilor I 1 i I2

Capitolul 4

115

genereaz cuvntul de cod A2=0, A1=1, A0=1 (011) care corespunde de fapt, ntr-o
funcionare normal, activrii lui I3. n cazul n care nu se poate evita activarea
simultan a mai multor intrri, se folosesc circuite de codificare (codare) prioritare.

I1 I2 I3 I4 I5 I6 I7

+Vcc

A0

A1
1

A2

Fig. 4.34. O alt variant de implementare a codificatorului de adres

O alt variant de implementare a CD cu 7 intrri i 3 ieiri de adres se

poate obine aplicnd relaiilor 4.34, 4.35 i 4.36 principiul dublei negaii i una din
relaiile lui De Morgan:
A 0 I1 I 3 I 5 I 7 I1 I 3 I 5 I 7

(4.37)
A1 I 2 I 3 I 6 I 7 I 2 I 3 I 6 I 7

(4.38)
A 2 I 4 I 5 I 6 I 7 I 4 I5 I6 I7

(4.39)
Se obine schema prezentat n fig. 4.34.

4.9. Decodificatoare
Decodificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri,
realizate n tehnologie MSI, care activeaz una sau mai multe ieiri n funcie de
cuvntul de cod aplicat la intrare (m=2n).
Schema bloc a unui decodificator este prezentat n fig. 4.35.
A0
A. 1
.
.

An-1

.
.
.

DCD

.
.
.

Y0
Y. 1
.
.

Ym-1

Fig. 4.35. Schema bloc general a unui decodificator

116

Circuite logice combinaionale

4.9.1. Decodificatorul de adres

Decodificatorul de adres activeaz linia de ieire a crei adres codificat
binar este aplicat la intrri.
Schema bloc a unui decodificator de adres cu n=2 intrri i m=2 2=4 ieiri
este prezentat n fig. 4.36.
A0

Y0
Y1

DCD

Y2
Y3

A1

Fig. 4.36. Schema bloc a unui decodificator cu 2 intrri i 4 ieiri

Din tabelul de adevr, tab. 4.13, se obin expresiile 4.40 ale funciilor de
ieire i varianta de implementare din fig. 4.37.
Tab. 4.13. Tabelul de adevr al decodificatorului cu 2 intrri i 4 ieiri

A1
0
0
1
1

A0
0
1
0
1

Y0
1
0
0
0

Y1
0
1
0
0

Y2
0
0
1
0

Y3
0
0
0
1

Y0 A1A 0 ; Y1 A1A 0 ; Y2 A1A 0 ; Y3 A1A 0

(4.40)
A1

A0

+Vcc

Y0
Y1
Y2
Y3

Capitolul 4

117

Fig. 4.37. Schema logic a decodificatorului cu 2 intrri i 4 ieiri

4.9.2. Decodificatorul BCD-zecimal

Prescurtarea BCD semnific n limba romn "zecimal codat binar".
Schema bloc a unui decodificator BCD-zecimal este prezentat n fig. 4.38.
A0
A1
A2
A3

DCD

.
.
.

Y0
Y1
.
.
.

Y9

Fig. 4.38. Schema bloc a decodificatorului BCD - zecimal

Spre deosebire de codul binar natural, BCD nu include combinaiile binare

1010, 1011, 1100, 1101, 1110, 1111, combinaii ce corespund numerelor zecimale
10, 11, 12, 13, 14 i 15.
Apariia oricreia din cele 6 combinaii de intrare excluse, duce toate ieirile
n starea "1". Se spune c decodificatorul rejecteaz datele false.
Funcionarea decodificatorului din fig. 4.38 (n variant integrat - CDB 442)
este prezentat n tab. 4.14.
Tab. 4.14. Tabelul de adevr al decodificatorului BCD - zecimal

0
1
2
3
4
5
6
7
8
9
10
11
12
13

A3

A2

A1

A0

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

0
0
0
0
0
0
0
0
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0

0
1
0
1
0
1
0
1
0
1
0
1
0
1

0
1
1
1
1
1
1
1
1
1
1
1
1
1

1
0
1
1
1
1
1
1
1
1
1
1
1
1

1
1
0
1
1
1
1
1
1
1
1
1
1
1

1
1
1
0
1
1
1
1
1
1
1
1
1
1

1
1
1
1
0
1
1
1
1
1
1
1
1
1

1
1
1
1
1
0
1
1
1
1
1
1
1
1

1
1
1
1
1
1
0
1
1
1
1
1
1
1

1
1
1
1
1
1
1
0
1
1
1
1
1
1

1
1
1
1
1
1
1
1
0
1
1
1
1
1

1
1
1
1
1
1
1
1
1
0
1
1
1
1

118

Circuite logice combinaionale

14
15

1
1

1
1

1
1

0
1

1
1

1
1

1
1

1
1

1
1

1
1

1
1

1
1

1
1

1
1

4.9.3. Decodificatorul BCD - 7 segmente

Decodificatorul BCD - 7 segmente prezint schema bloc din fig. 4.39,
A0 A1

A3

A2

DCD
BCD - 7 sgm

....
....

Fig. 4.39. Schema bloc a unui decodificator BCD - 7 segmente

accept un cod de intrare BCD i produce ieirile adecvate pentru selectarea

segmentelor unui digit cu 7 segmente utilizat pentru reprezentarea numerelor
zecimale 0, 1, .., 9.
Dac cele 7 ieiri ale decodificatorului sunt active n stare sus, ele se
noteaz cu a, b, , g i vor comanda un display cu 7 segmente, fig. 4.40 a, n care
LED-urile se afl n conexiune catod comun (KC), fig. 4.40 b.
Dac ieirile decodificatorului sunt active n stare jos, ele se noteaz cu
a , b,..., g i vor comanda un digit ale crui LED-uri se afl n conexiune anod
comun (AC), fig. 4.40 c.
Este uor de neles faptul c, n condiiile n care LED-urile au catozii legai
mpreun (KC) i conectai la mas, singurul potenial care, aplicndu-se pe anozi,
poate deschide LED-urile, este +VCC, deci 1 logic.
Un raionament similar poate fi fcut pentru conexiunea AC.

a
f

.
.
.

.
.
.

.
.
.

d
KC (la mas)

AC (la +VCC)

.
.
.

Capitolul 4

119

(a)

(b)

(c)

Fig. 4.40. Display-ul cu 7 segmente

a) notarea segmentelor; b) schema electric pentru KC; c) schema electric pentru AC.

4.9.3.1. Decodificatorul BCD - 7 segmente cu componente discrete

Ca i n cazul celorlalte circuite logice combinaionale studiate pn n
prezent, ne propunem s realizm sinteza unui decodificator BCD - 7 segmente cu
componente discrete.
n acest scop, alctuim tabelul de adevr al decodificatorului, tab. 4.15,
trecnd n prima coloan numerele zecimale de la 0 la 15, n coloanele 2 5
combinaiile logice de intrare corespunztoare numerelor zecimale din prima
coloan (cod binar natural), iar n urmtoarele 7 coloane ieirile a, b, , g, active
n 1 logic.
Se completeaz, linie cu linie, cele 7 coloane corespunztoare funciilor de
ieire, astfel nct segmentele activate s formeze cifra nscris n prima coloan a
tab. 4.15, conform corespondenei din fig. 4.41.
Tab. 4.15. Tabelul de adevr al decodificatorului BCD 7 segmente

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

A3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

A2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

A1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

A0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

a
1
0
1
1
0
1
1
1
1
1
x
x
x
x
x
x

b
1
1
1
1
1
0
0
1
1
1
x
x
x
x
x
x

c
1
1
0
1
1
1
1
1
1
1
x
x
x
x
x
x

d
1
0
1
1
0
1
1
0
1
1
x
x
x
x
x
x

e
1
0
1
0
0
0
1
0
1
0
x
x
x
x
x
x

f
1
0
0
0
1
1
1
0
1
1
x
x
x
x
x
x

g
0
0
1
1
1
1
1
0
1
1
x
x
x
x
x
x

De exemplu, combinaiei binare 0000 i corespunde n zecimal cifra 0 a crei

vizualizare presupune aprinderea LED-urilor a, b, c, d, e i f, deci activarea prin 1
logic a liniilor de ieire corespunztoare ale decodificatorului. Prin urmare, se

120

Circuite logice combinaionale

completeaz prima linie a tabelului 4.15 cu 1 logic, exceptnd locaia

corespunztoare ieirii g, care rmne n 0 logic.
Se procedeaz similar pentru toate combinaiile binare corespunztoare
numerelor de la 0 la 9.

Fig. 4.41. Vizualizarea cifrelor zecimale pe un display cu 7 segmente

Pentru combinaiile binare care corespund numerelor de la 10 la 15, interzise

n BCD, starea ieirilor decodificatorului este indiferent, situaie pe care o
marcm prin x n tab. 4.15.
Observm c funciile de ieire a, b, , g, corespunztoare celor 7 segmente,
sunt incomplet definite, v. 1.6.3, fapt de care va trebui s inem seama n procesul
de minimizare.
Se completeaz diagramele Veitch-Karnaugh ale celor 7 funcii de ieire, fig.
4.42, i se alege minimizarea de tip conjunctiv, deoarece din analiza diagramelor se
constat c locaiile care conin 0 logic sunt mai puine.
A 1A 0
A 3A 2

00

(a)
11

01

00
01

11

A1A0

00

11

10

(c)
01

11

10

01

10

00

01

00

11

A3A2

(b)
11

01

10

00

10

A 3A 2

10

A1A0

0
x

A1A0
A 3A 2

00

01

0
x

11

10

11

10

(d)
01

00

0
x

Capitolul 4

121

(e)
A1A0
A 3A 2

00

00

(f)
A1A0

00

01

11

00
01

10

A 3A 2

01

11

11

10

10

01

11

10

Fig. 4.42. Diagramele VK corespunztoare celor 7 segmente

(g)
A1A0
A3A2
00

00

01

01
11
10

11

10

0
x

A3
A1
A0
A2
Fig. 4.42. Diagramele VK corespunztoare celor 7 segmente (continuare)
Observaie: Locaiile libere din diagramele VK sunt cele n care n mod normal
A2 A
ar fi trebuit nscris
logic
A 3 valoarea
1 1. Din motive de simplitate a desenului i
uurin a gruprilor, locaiile respective au fost lsate libere.
aFMC

bFMC

gFMC

122

Circuite logice combinaionale

Fig. 4.43. Schema sintetizat a decodificatorului BCD 7 segmente

Expresiile formelor minimale conjunctive sunt:

a FMC A3 A 2 A1 A0 A 2 A1 A0 ;
b FMC A 2 A1 A0 A 2 A1 A0 ;

(4.41)

g FMC A3 A 2 A1 A 2 A1 A0 ,
iar implementarea lor conduce la schema decodificatorului BCD 7 segmente din
fig. 4.43.
4.9.3.2. Decodificatorul BCD - 7 segmente n variant integrat
O variant a decodificatorului BCD 7 segmente o constituie circuitul
integrat CDB 447, ale crui ieiri sunt active n 0 logic, v.tab. 4.16, impunndu-se
din acest motiv utilizarea unui display cu 7 segmente cu anod comun, fig. 4.40 c.
Tab. 4.16. Tabelul de funcionare al decodificatorului BCD - 7 segmente integrat (CDB 447)
ZECIMAL
SAU
FUNCIA

0
1
2
3
4
5
6

INTRRI
LTRBIA3 A2 A1 A0 BI / RBO ( b ) a

1
1
1
1
1
1
1

0
0
0
0
0
1
1

0
0
1
0
0
0
0

0
1
0
0
1
0
0

0
1
0
1
1
1
0

0
1
1
1
0
0
0

1
1
0
0
0
0
0

1
x
x
x
x
x
x

0
0
0
0
0
0
0

0
0
0
0
1
1
1

0
0
1
1
0
0
1

0
1
0
1
0
1
0

1
1
1
1
1
1
1

0
1
0
0
1
0
1

IEIRI

Capitolul 4

123

7
8
9
10
11
12
13
14
15

1
1
1
1
1
1
1
1
1

x
x
x
x
x
x
x
x
x

0
1
1
1
1
1
1
1
1

1
0
0
0
0
1
1
1
1

1
0
0
1
1
0
0
1
1

1
0
1
0
1
0
1
0
1

1
1
1
1
1
1
1
1
1

0
0
0
1
1
1
0
1
1

0
0
0
1
1
0
1
1
1

0
0
0
1
0
1
1
1
1

1
0
1
0
0
1
0
0
1

1
0
1
0
1
1
1
0
1

1
0
0
1
1
0
0
0
1

1
0
0
0
0
0
0
0
1

BI( b)

RBI( b)

0
Nota (b):

LT ( b)

RI / RBO (Blanking Input / Ripple Blanking Output);

BI - n "aer" sau la "1" dac dorim funciile de ieire 015;

RBI - n "aer" sau la "1" dac afiarea lui 0 nu este dorit;
LT (Lamp Test Input).
Din fig. 4.44 se observ c segmentele activate pentru obinerea cifrelor 6 i 9
realizeaz o vizualizate mai puin agreabil a acestora, iar cele corespunztoare
combinaiilor logice de intrare interzise n BCD (ce corespund numerelor zecimale
10, 11, ..., 15), nu au practic nici o semnificaie.

10

11

12

13

14

15

Fig. 4.44. Formarea cifrelor zecimale cu ajutorul celor 7 segmente

4.10. Memorii ROM

Memoria ROM (Read Only Memory = memorie numai cu citire) este o
memorie fix n sensul c odat nscris informaia n ea, aceasta nu mai poate fi
tears sau modificat, ci numai citit. n
m=2 linii
Memoria ROM poate fi privit
ca un convertor de cod format dintr-un
de cuvnt
decodificator de adres i un codificator,
fig. 4.45.
n linii
adres

A0
A1

An-1

w0
w1

DCD

CD
wm-1

O0
O1

m cuvinte a
cte k bii

Ok-1

124

Circuite logice combinaionale

Fig. 4.45. Schema bloc a memoriei ROM

Decodificatorul are la intrare un vector de adres format din n variabile (n

linii de adres) ale cror combinaii logice activeaz succesiv cele m=2n linii de
ieire.
Codificatorul are la intrare cele m linii (de cuvnt) activate succesiv, fiecare
linie wp, cu p=0, 1, , m-1, fiind capabil prin activare s citeasc i s transmit la
ieirile O0, O1, , Ok-1, cte un cuvnt format din k bii.
Intuitiv, codificatorul ar putea fi imaginat sub forma unui dulap cu m sertare, fig.
4.46, n fiecare sertar aflndu-se cte k bile albe i negre, simboliznd valorile
logice 1, respectiv 0. Dup ce au fost umplute cu bile, sertarele sunt ncuiate i
cheia este aruncat, astfel nct configuraia alb-negru a bilelor din sertare rmne
definitiv.

L0
L1
w0
w1
Lm-1

wm-1
Ok-1

O1 O0

Fig. 4.46. O prezentare intuitiv a codificatorului memoriei ROM

Activarea uneia dintre liniile de intrare wp, va face ca n sertarul corespunztor
s se aprind un bec, astfel nct, prin intermediul oglinzilor L 0, L1, Lm-1,
combinaia alb-negru (deci 1 i 0 logic) a bilelor din sertarul respectiv va putea fi
citit la ieirile O0, O1, , Ok-1. Operaia de citire a coninutului oricrui sertar
poate fi repetat la infinit, fr a afecta n acest mod coninutul sertarului.

Capitolul 4

125

Capacitatea C a unei memorii ROM este determinat de numrul de bii ai

matricei de memorare, care pentru m linii de cuvnt a cte k bii fiecare, este:
C=mk=2nk.
(4.42)
Datele furnizate la ieirea codificatorului, sub forma a m cuvinte a cte k bii
fiecare, reprezint informaia nmagazinat n codificator.
n funcie de locul unde se realizeaz nscrierea informaiei n codificator,
distingem memorii ROM programabile la productor, respectiv - la utilizator.
Dup tipul tehnologiei de fabricaie utilizate, memoriile ROM pot fi realizate
n tehnologie integrat bipolar sau unipolar.
Evident, structura codificatorului difer de la un tip de memorie ROM la
altul.

4.10.1. Memorii ROM bipolare

Memoriile ROM bipolare se caracterizeaz prin timpi redui de acces la
informaia memorat (de ordinul zecilor de nanosecunde).
4.10.1.1. Memorii ROM bipolare programabile la productor
n fig. 4.47 prezentm a m-a parte din structura codificatorului unei memorii
ROM bipolare programabile la productor, i anume acea parte care corespunde unei
linii de cuvnt oarecare, wp.
Schema conine k repetoare pe emiter realizate cu tranzistoarele T 0, T1, , Tk1.
Procesul de fabricaie al circuitului integrat care nglobeaz memoria ROM
este oprit nainte de realizarea legturilor l 0, l1, , lk-1, dintre bazele tranzistoarelor i
linia wp, i nu este reluat, din motive de rentabilitate, dect n momentul n care s-au
primit suficiente comenzi pentru o anumit configuraie de 0 i 1 logic a matricei de
memorare.
Zonele li corespunztoare locaiilor n care se dorete nscrierea informaiei 1
logic vor fi metalizate, iar cele ce corespund locaiilor care trebuie s conin 0 logic
vor rmne nemetalizate.
+VCC

wp
lk-1

l0

l1
T1

Tk-1

Ok-1

T0

O1

O0

126

Circuite logice combinaionale

Fig. 4.47. A m-a parte din codificatorul memoriei ROM bipolare programabile la productor

De exemplu, dac la ieirea O0 dorim s citim 1 logic, zona l0 va fi metalizat,

astfel nct activarea liniei wp va nsemna aplicarea unui potenial apropiat de +V CC,
corespunztor lui 1 logic, pe baza tranzistorului T0, saturarea acestuia i obinerea n
emiterul su a potenialului:
VO 0 VCC VCE0sat VCC 0,1V VCC ,
(4.43)
deci 1 logic.
Dac la aceeai ieire O0 dorim s obinem 0 logic, legtura l 0 va rmne
nemetalizat, astfel nct, indiferent de potenialul sau valoarea logic a liniei w p,
tranzistoarul T0 va rmne permanent blocat i potenialul masei se va transfera la
ieire prin rezistena din emiter. Rezult VO 0 0V , deci 0 logic.
Programarea memoriei ROM este, prin urmare, o etap a procesului de
fabricaie, legturile dintre bazele tranzistoarelor i liniile w p fiind realizate prin
metalizare, dup aplicarea pe chip-ul semiconductor a unei mti care las libere
numai acele zone li care urmeaz a fi metalizate. Se spune c aceast memorie ROM
este programabil prin masc.
4.10.1.2. Memorii ROM bipolare programabile la utilizator
Acest tip de memorie este cunoscut sub denumirea de PROM (Programmable
ROM).
n fig. 4.48 prezentm acea parte a codificatorului care corespunde liniei wp.
Elementele de memorie sunt pelicule fuzibile subiri de crom-nichel (f 0, f1,
, fk-1) care pot fi arse prin trecerea unui curent de programare I p, avnd o
intensitate de ordinul zecilor sau sutelor de miliamperi i o durat de cteva zeci de
milisecunde. Acest curent ia natere prin aplicarea unei anumite diferene de
potenial ntre ieirea corespunztoare locaiei de memorie respective i mas, v. fig.
4.48, n timp ce linia wp este activat.
+V
CC

wP

fk-1

f1

f0

Dk-1

D1

D0

Ip
Ok-1

O1

O0

Capitolul 4

127

Fig. 4.48. A m-a parte din codificatorul memoriei ROM bipolare programabile la utilizator

n timpul operaiei de citire a memoriei ROM, w p se activeaz i la ieirile ce

corespund fuzibilelor arse vom avea 1 logic (potenialul +V CC transferat prin
rezistenele R corespunztoare), n timp ce la celelalte ieiri vom avea 0 logic
(VOi=VCEsat+VDiON=0,1+0,7=0,8V0V).
Evident, reprogramarea unei astfel de memorii este imposibil.

4.10.2. Memorii ROM unipolare

Memoriile ROM unipolare au capaciti mari, dar timpi de acces mai slabi
dect ai memoriilor bipolare (sute de nanosecunde).
4.10.2.1. Memorii ROM unipolare programabile la productor
Ca i n cazurile anterioare, prezentm numai o parte din structura
codificatorului, fig. 4.49. Este vorba despre k inversoare NMOS statice, ale cror
drivere au grilele conectate la linia de cuvnt wp.

TL k 1

TL1

TL 0

TD k 1

TD1

TD0

+VDD

wP

Ok-1

O1

O0

Fig. 4.49. A m-a parte din codificatorul memoriei ROM unipolare programabile la productor

Programarea la productor se face prin masc, pe baza unei hri logice

furnizate de ctre utilizator i const n realizarea unui strat izolator al porii mai
gros la tranzistoarele ce urmeaz a fi dezactivate. Acestea vor rmne blocate
indiferent de nivelul logic al lui wp, la ieirile corespunztoare transferndu-se
potenialul +VDD prin tranzistorul sarcin respectiv, deci 1 logic.

128

Circuite logice combinaionale

Ieirile corespunztoare celorlalte tranzistoare vor furniza 0 logic n

momentul activrii liniei wp, potenialul masei fiind transferat la ieire prin
tranzistorul driver respectiv (v. funcionarea inversorului NMOS static, 3.2.2.1.1).
4.10.2.2. Memorii ROM unipolare programabile la utilizator
Acest tip de memorii ROM se mparte n dou categorii i anume:
- EPROM (Erasable PROM = PROM cu posibilitate de tergere);
- E2PROM (Electrically Erasable PROM = PROM cu posibilitate de tergere
pe cale electric), sau EAROM (Electrically Alterable ROM = ROM cu posibilitate
de modificare pe cale electric).
4.10.2.2.1. Memorii EPROM
Memoriile EPROM prezint o structur a codificatorului identic cu cea
prezentat n fig. 4.49.
Deosebirea fa de memoriile ROM unipolare programabile la productor,
const n construcia special a tranzistoarelor driver. Acestea sunt prevzute cu o
gril flotant, neconectat la circuitul exterior i plasat n interiorul stratului de oxid
ce separ grila principal de canalul virtual.
n fig. 4.50 am prezentat structura fizic i simbolizarea unui astfel de
tranzistor.
VDS
_
- VGS + G +
fD
S
G
n

p
sauSB
a) Structura
b) Simbolul
intri fizic
Fig.nse
4.50. Tranzistorul driver cu gril flotant
unui 1clogic ntr-o locaie a memoriei se va face

nscrierea
dezactivnd
tranzistorul driver respectiv prin ncrcarea porii flotante cu sarcini electrice
negative. Acestea vor respinge electronii din substratul de baz i vor face
imposibil inducerea canalului, indiferent de potenialul aplicat pe grila de lucru.
Injectarea sarcinilor electrice negative pe grila izolat se face prin aplicarea
unei tensiuni dren-surs mari, cu + pe dren, i a unei tensiuni gril-surs pozitive,
cu + pe gril. n aceste condiii are loc penetrarea canalului, deci formarea n canal,
foarte aproape de zona drenei, a unei regiuni libere de sarcini electrice care se
comport ca un izolator (v. cursul de D.C.E.). ntre extremitile acestei regiuni, n
lungul canalului, se aplic practic ntreaga tensiune V DS, lund natere un cmp

Capitolul 4

129

electric intens care accelereaz electronii din canal ctre dren. O parte dintre aceti
electroni, primesc energie suficient pentru a strpunge stratul de oxid i a ajunge pe
grila flotant, formnd un nor de sarcini electrice negative care dezactiveaz
tranzistorul respectiv, nscriind practic un 1 logic la locaia corespunztoare a
memoriei EPROM.
tergerea informaiilor din locaiile memoriei EPROM se realizeaz prin
expunerea la radiaii ultraviolete a grilelor tranzistoarelor driver, situate n dreptul
unei ferestre din cuar de pe suprafaa circuitului integrat. Electronii de pe grilele
flotante primesc de la radiaia ultraviolet energia necesar pentru a strpunge n
sens invers peliculele de oxid care despart grilele flotante de substratul de baz,
revenind astfel n substrat i reactivnd tranzistoarele driver.
Memoria EPROM este acum gata pentru o nou nscriere.

4.10.2.2.2. Memoria E2PROM

Memoria E2PROM, EEPROM sau EAROM elimin inconvenientul pe care-l
reprezint, n cazul memoriei EPROM, duratele mari de expunere la radiaii
ultraviolete n timpul procesului de tergere.
Memoria E2PROM realizeaz o tergere relativ rapid a informaiilor stocate,
combinnd o modificare a structurii fizice a tranzistorului driver cu utilizarea unui
procedeu electric simplu de tergere.
Astfel, stratul de oxid care separ grila flotant de substratul de baz este
mult mai subire ctre zona drenei, atingnd valori de ordinul 0,01m.
nscrierea se face prin aplicarea, transversal fa de pelicula de oxid, ntre
dren i grila de lucru, a unei tensiuni de cca. 10V care determin strpungerea
oxidului, formarea norului electronic care dezactiveaz tranzistorul i, implicit,
nscrierea unui 1 logic la locaia respectiv a memoriei.
tergerea se realizeaz prin inversarea polaritii tensiunii necesare nscrierii
unui 1 logic.
A

A9

DCD

Matrice de memorare

8
A7Organizarea
4.10.3.
de 8Kb
1 din unei memorii ROM128
x 64 bii
A6
128


A5
Pornind
de la schema bloc a memoriei ROM din fig. 4.45 i lund: n=10 linii
A4
I 7 I 0
I 7 I 0 I 7 I 0
A3 10

de adres, m=2 =1024 linii de cuvnt, i o lungime a cuvntului de cod k=8 bii,
obinem o capacitate a memoriei: C=mk=10248=8Kbii (1024 bii=1Kilobit=1Kb).
n acest exemplu, decodificatorul ar trebui s prezinte 1024 linii de ieire,
A2 acestea selectnd cte un cuvnt de cod de 8 bii.
fiecare dintre
MUX
MUX MUX
A0

A1

O7

O1

O0

CS

130

Circuite logice combinaionale

Fig. 4.51. Structura unei memorii ROM de 8Kb

O organizare mai judicioas din punctul de vedere al numrului de pori

utilizate, este cea prezentat n fig. 4.51.
n aceast schem, decodificatorul prezint numai n=7 linii de adres (A 3, A4,
, A9) care activeaz m=27=128 linii de cuvnt, fiecare dintre acestea selectnd cte
un cuvnt de cod format din 64 bii, grupai 8 cte 8 la intrrile a 8 multiplexoare.
Primele 3 linii de adres, i anume cele corespunztoare celor mai puin
semnificativi 3 bii (A2, A1, A0), sunt destinate seleciei succesive a cte 8 din cei 64
bii de la intrarea MUX-urilor i dirijrii acestora ctre ieirile O 0, O1, , O7, v. tab.
4.17.
Tab. 4.17. Explicativ pentru funcionarea memoriei ROM de 8 Kb

w0

29
A9
0
0

28
A8
0
0

...
...
...
...

23
A3
0
0

22
A2
0
0

21
A1
0
0

20
A0
0
1

Intrrile MUX-urilor
care au acces la ieiri
I0
I1

w1

0
0
0

0
0
0

...
...
...

0
1
1

1
0
0

1
0
0

1
0
1

I7
I0
I1

...

I7

...

I7

Linia
selectat

w127

Astfel, pentru combinaia binar A9A8 A3A2A1A0=00 0000, biii de

adres A9A8 A3=00 0 vor activa linia de ieire w 0 a decodificatorului, care va
selecta la rndul ei un prim cuvnt de cod de 64 bii, transmindu-l la cele 8x8
intrri ale MUX-urilor.

Capitolul 4

131

Liniile de adres A2A1A0=000, v.tab. 4.17, vor permite celor 8 intrri I 0 s

accead la ieirile MUX-urilor i, presupunnd c bara de selecie
CS (Chip Select) 0 , primul cuvnt de 8 bii, O7 O1O0, va avea acces la ieirile
memoriei ROM.
Urmtoarea combinaie de adres A9A8 A3A2A1A0=00 0001 va pstra
linia w0 activ (A9A8 A3=00 0) i va permite accesul ctre ieiri al
urmtoarelor 8 intrri (I1) ale MUX-urilor (A2A1A0=001). Cel de-al doilea cuvnt de
cod de 8 bii a fost citit la ieirea memoriei ROM.
Procesul continu pn cnd ultimii 8 bii din cei 64 de pe linia w 0 sunt citii
la ieire.
Urmeaz combinaia logic A9A8 A3A2A1A0=00 1000, care va activa
linia de cuvnt w1, selectnd astfel un nou set de 64 bii care vor ajunge la ieirea
memoriei ROM sub forma altor 8 cuvinte a cte 8 bii fiecare, .a.m.d.
Cele 8 pori logice care permit accesul la ieire a celor 1024 cuvinte a cte 8
bii fiecare, sunt fie circuite cu colectorul n gol, fie circuite logice cu 3 stri, ambele
variante permind cuplarea memoriei ROM pe o magistral de date.
Simbolizarea unei memorii ROM de 8Kbii este prezentat n fig. 4.52.

CS
10
(A0,,A9)

ROM
1024 x 8

Fig. 4.52. Simbolizarea memoriei ROM de 8Kb

4.10.4. Extinderea capacitii memoriilor ROM

Cunoscut fiind faptul c dimensiunea (capacitatea) unei memorii ROM este
dat de produsul dintre numrul de cuvinte de cod m=2 n (unde n reprezint numrul
de linii de intrare) i lungimea k a cuvntului de cod (de ieire), rezult c extinderea
capacitii se poate realiza prin interconectarea la intrare, la ieire sau mixt a mai
multor memorii.
_
CS
8
10 ROM-0
10
4.10.4.1. Extinderea la intrare a capacitii memoriei ROM
(A0,,A9)
1024 x 8
_
Extinderea la intrare (de adres) a capacitii
memoriei ROM, implic o
CS
cretere a numrului de cuvinte de cod m i pstrarea
8 neschimbat a lungimii k a
10 ROM-1
cuvntului, fig. 4.53.
A10
1024 x 8
DCD
_
A11
1/4
CS
8
10 ROM-2
(D0,,D7)
1024 x 8
_
CS
8
10 ROM-3
1024 x 8

132

Circuite logice combinaionale

Fig. 4.53. Extinderea la intrare a capacitii memoriei ROM

Se observ activarea succesiv de ctre combinaiile de cod ale liniilor

suplimentare de adres, A10 i A11, a celor 4 memorii ROM de cte 8Kb fiecare.
Astfel, pentru combinaia de adres A11A10=00, va fi activat memoria ROM0 al crei coninut de 1024 cuvinte de cod a cte 8 bii fiecare, va avea acces la
ieire. Urmeaz activarea memoriei ROM-1 (A11A10=01), .a.m.d.
La ieirea circuitului se obin 4x(1024x8)bii=(4096x8)bii=(4x8)Kbii.
4.10.4.2. Extinderea la ieire a capacitii memoriei ROM
Extinderea la ieire a capacitii memoriei ROM implic o cretere a lungimii
cuvntului de cod k i pstrarea neschimbat a numrului cuvintelor de cod m
furnizate la ieire.
Concret, pentru a obine k=32bii, vom comanda cele 4 memorii ROM de
8Kb cu aceleai 10 linii de adres, ieirile memoriilor respective urmnd a fi citite n
paralel.
La ieirea circuitului se obin (1024x8x4)bii=(1024x32)bii=(1x32)Kbii,
adic 1024 cuvinte a cte 32 bii fiecare.
4.10.4.3. Extinderea mixt a _capacitii memoriei ROM
CS

A0,,A9 mixt a10capacitii memoriei

8
Extinderea
ROM implic creterea simultan a
numrului de cuvinte de cod m,ROM-0
ct i a lungimii k a cuvintelor, fig. 4.54.
1024 x 8
Se observ activarea simultan,
_ pentru A10=0, a memoriilor ROM-0 i ROMA10
2, urmat de activarea
memoriilor ROM-1
i ROM-3, pentru A10=1.
CS
10

10

10

ROM-1
1024 x 8
_
CS
ROM-2
1024 x 8
_
CS
ROM-3
1024 x 8

8
8
8

D0,,D15

Capitolul 4

133

Fig. 4.54. Extinderea mixt a capacitii memoriei ROM

n prima faz se obin (1024x8x2)bii=(1024x16)bii=(1x16)Kbii, pentru ca

n final s rezulte (2x16)Kbii.
Dintre numeroasele aplicaii ale memoriei ROM amintim:
- memorarea instruciunilor i datelor n sistemele de calcul i automatele
secveniale;
- efectuarea transformrilor de adres i nmagazinarea microinstruciunilor
n microprogramare;
- implementarea circuitelor logice combinaionale cu un numr mare de
intrri i ieiri, fr a mai fi necesar minimizarea;
- conversia de cod n vederea afirii pe 7 segmente sau prin 35 puncte;
- realizarea unor tabele de funcii;
- generarea unor secvene de impulsuri, etc.

4.11. Arii logice programabile

n cazul unor aplicaii cu un numr mare de variabile de intrare i viteze de
lucru ridicate, utilizarea memoriilor fixe programabile la utilizator (PROM,
EPROM, E2PROM) poate deveni improprie sau neeconomic.
De asemenea, n situaiile n care este necesar construirea unor circuite
logice combinaionale complexe care nu se fabric n tehnologie integrat,
implementarea acestora ar conduce la utilizarea mai multor circuite integrate
interconectate ntre ele, ocupnd un spaiu mai mare pe circuitul imprimat, cu un
consum sporit i o fiabilitate mai redus.
n toate aceste situaii, ariile logice programabile prin masc la productor
(Programmable Logic Array = PLA) sau pe cale electric (Field PLA = FPLA) la
utilizator, reprezint o soluie salvatoare.
Ca i n cazul memoriei ROM, PLA / FPLA se compune dintr-un
decodificator format dintr-o matrice programabil de pori I, un codificator format
dintr-o matrice programabil de pori SAU, precum i amplificatoare de ieire
programabile.

134

Circuite logice combinaionale

Considernd schema logic a unei FPLA, fig. 4.55, observm c aceasta

prezint 16 intrri (I0, I1, , I15), 3 niveluri de programare (la intrrile porilor I, la
intrrile porilor SAU i la intrrile porilor SAU-EXCLUSIV), precum i un nivel
de pori TSL pentru cuplarea celor 8 ieiri (O0, O1, , O7) la magistrala de date.
Fuzibilele cu ajutorul crora se face programarea, sunt simbolizate n fig.
4.55 prin cerculee.
n condiiile n care toate fuzibilele sunt intacte, toi termenii P k sunt nuli (n
structura lor apar variabilele de intrare luate att direct ct i negate, v. principiul
contradiciei, 1.2), termenii sum Sr la fel, deci toate ieirile circuitului vor fi n 0
logic.
Arderea fuzibilelor de la nivelul intrrilor matricei I, va permite formarea
termenilor produs de forma:
15

Pk i n I n jn I n ,
0

(4.44)

cu k=0, 1, , 47 i:
i n jn 0 , dac intrarea este neprogramat;
i n jn , dac intrarea este programat;

i n jn 1 , dac intrarea este redundant.

I0
I1

I15

I0
I1
I15

P0

--SI-0

---------- SI-47
SI-1
P1
P47
---

S0

SAU-0
SAU-1

O0
S1

S7
SAU-7

O1

O7
_
CS

Capitolul 4

135

Fig. 4.55. Schema logic a unei FPLA

Programarea la nivelul intrrilor matricei SAU, permite formarea termenilor

sum de forma:
47

Sr t k Pk ,
0

cu r=0, 1, , 7 i:
tk=0, dac Pk este inactiv (programat);
tk=1, dac Pk este activ (neprogramat);
n fig. 4.56 am prezentat o schem concret a unei FPLA,
n care porile I
+VCC
sunt pasive i realizate cu diode Schottky nseriate cu pelicule fuzibile de cromnichel, iar porile SAU Rsunt constituite
colector comun
RSI1din tranzistoare nRconexiune
SI47
(repetor pe emiter), avndSI0pelicula fuzibil
conectat n emiter.
I0

I0

_
I0
I1

I1

_
I1

I15
I15

_
I15
P1

P0

P47
+VCC
S0

O0

RSAU0
+VCC
S1

O1

RSAU1

+VCC
S7
RSAU7

O7

136

Circuite logice combinaionale

Fig. 4.56. Schema concret a unei FPLA

Programarea FPLA se realizeaz pe baza unui tabel, cu ajutorul unui

programator care permite selecia i arderea prin impulsuri de curent a fuzibilelor a
cror ntrerupere este necesar.
Comparativ cu o memorie ROM cu acelai numr de intrri (16) i de ieiri
(8), PLA / FPLA este mult mai economic, prezentnd o capacitate mult mai mic,
48 cuvinte x 8 bii, fa de 216 cuvinte x 8 bii n cazul memoriei ROM.
n general, n cazul unor aplicaii care presupun un numr mare de variabile
de intrare, principalele avantaje ale PLA / FPLA fa de memoria ROM constau n
posibilitatea programrii matricei I i a complementrii variabilelor de ieire.
Ca i n cazul memoriilor ROM, extinderea capacitii PLA / FPLA este
posibil i uzual.

137

Capitolul 4