3.

6 Circuite combinaionale
Circuitele combinaionale sunt realizate numai din pori logice, ieirile sunt determinate de valorile
prezente ale intrrilor i operaiile pot fi specificate printr-un set de funcii Booleane. Fiecare intrare i
ieire este un semnal binar, reprezentat logic prin 1 sau 0. Pentru n variabile de intrare sunt 2n combinaii,
pentru fiecare dintre acestea fiind posibil numai o ieire. Corespondena dintre combinaia de la intrare
i valoarea ieirii se poate specifica prin tabelul de adevr al circuitului. Pentru fiecare variabil de ieire
poate fi descris o funcie care are ca argumente variabilele de intrare.
3.6.1 Decodificatoare/demultiplexoare
Decodificatorul este un circuit logic combinaional, care permite identificarea unui cod de intrare
prin activarea unei singure linii la ieire, corespunztor acestui cod. Circuitul poate fi utilizat pentru
operaii de selecie sau conversia dintr-un sistem de numeraie, n cod zecimal. Numrul maxim de linii
distincte de ieire n, corespunde numrului de combinaii posibile ale celor m variabile de intrare (n=2m).
n figura 3.18a este prezentat schema unui decodificator complet cu trei intrri (m=3) i 8 ieiri (n=8).
Decodificatorul se compune dintr-un numr de pori NAND egal cu numrul de ieiri, fiecare poart avnd
un numr de intrri egal cu cel al variabilelor de intrare (x1, x2, x3). Porile sunt conectate astfel nct la
ieirea lor s se obin complementul tuturor celor 8 termeni distinci corespunztori celor trei variabile de
intrare. Trei din inversoarele de la intrare, (U1, U3, U5), complementeaz variabilele de intrare, iar
celelalte trei, (U2, U4, U6), asigur ca semnalele x1, x2, x3 s fie ncrcate cu o singur unitate de sarcin.
Decodificatorul zecimal este deseori folosit ca demultiplexor pe opt ci.

b)

a)

Figura 3.18 Schema unui decodificator (a), demultiplexor (b), complet pe 3 bii

Demultiplexorul este circuitul care permite transmiterea datelor de pe o cale de intrare ( E 0 sau E1 ) pe
una din mai multe ci de ieire, figura 3.18b. Selectarea cii de ieire se face prin combinaia de intrare
x1, x2, x3. Demultiplexorul poate fi utilizat ca decodificator, prin punerea intrrilor E 0 i E1 la mas.
Principalele tipuri de decodificatoare/demultiplexoare sunt:
Exemple de circuite integrate decodificator/demultiplexor

decodificatoare binar/zecimal (7442, 7445, 74141, 74145)

decodificatoare exces 3/zecimal (7443)
decodificatoare Gray exces 3/zecimal (7444)
decodificator/demultiplexor dublu cu 2 intrri i 4 ieiri (74155) sau 16 ieiri (74154)

Diagrama i simbolizarea logic a circuitului

a) 74LS138 - Decodificator/demultiplexor 1 din 8

b) 74LS139 Decodificator/demultiplexor 1 din 4

c) 74LS145 Decodificator driver 1 din 10, cu collector n gol

d) 74LS155 - Decodificator/demultiplexor 1 din 4

Expandarea numrului de ieiri a circuitelor decodificator/demultiplexor

n aplicaii apare necesitatea extinderii capacitii circuitelor de decodificare/demultiplexare.
Principiul utilizat pentru cazul decodificatoarelor este prezentat n figura 2.3. n acest exemplu, din dou
decodificatoare 3x8 se obine un decodificator 4x16. Extensia a fost posibil prin utilizarea celei de-a
patra intrri ca semnal de validare a unuia din cele dou decodificatoare 3x8. Schema circuitului este
prezentat n figura 3.19.

Fig. 3.19 Exemplu de expandare decodificatoarelor 3x8 la 4x16

n figura 3.20 este exemplificat metoda de extindere a numrului de ieiri ale circuitului
demultiplexor 74154 (4 linii de intrare i 16 de ieire), la 162 linii de ieire. n funcionarea ca decodificator
intrarea D se pune la mas.

Figura 3.20 Exemplu de extindere a capacitii de ieire a demultiplexoarelor

3.6.2 Codificatoare/multiplexoare
Codificatorul este circuitul combinaional care genereaz la ieire un cuvnt binar de n bii atunci
cnd numai una din cele m intrri ale sale este activ, figura 3.21a.
x1 x2
xn
x1

d1
d2
dm
E

y1
Codificator

xm

yn

Multiplexor

b)

a)

Figura 3.21 Schema bloc a unui codificator (a), multiplexor (b)

Numrul cuvintelor generate la ieirea codificatorului este egal cu numrul intrrilor (liniilor de
cuvnt). Cele m cuvinte de ieire (codificate pe n bii) sunt n general, dar nu necesar, distincte. Notnd
cu x variabilele de intrare i cu y funciile de ieire, se pot scrie urmtoarele expresii logice:

yk

a i xi

(3.13)

i 1

n care k= 1, 2,, n, iar ai este un factor ce poate lua valorile 0 sau 1. Relaia indic posibilitatea realizrii
fizice a codificatorului folosind pori SAU. De exemplu, pentru cazul decodificatorului zecimal/exces
corespondena dintre intrrile i ieirile circuitului se reprezint sub forma tabelulului de adevr 3.5. Pe
baza acestuia se determin funciile logice de ieire, (3.14), care n general dac este cazul se
minimizeaz nainte de implementare.
Tabelul 3.5 Tabelul de adevr al codificatorului zecimal/exces 3

x1
x2
x3
x4
x5

y4
0
0
0
0
0

y3
0
1
1
1
1

y2
1
0
0
1
1

y1
1
0
1
0
1

x6
x7
x8
x9
x10

y4
1
1
1
1
1

y3
0
0
0
0
1

y2
0
0
1
1
0

y1
0
1
0
1
0

y1 x1 x 3 x 5 x 7 x 9
y 2 x1 x 4 x 5 x8 x 9
y 3 x 2 x 3 x 4 x 5 x10
y 4 x 6 x 7 x8 x 9 x10

(3.14)

Pe lng modalitatea clasic de implementare a circuitului cu pori logice, schema prezentat n

figura 3.22, dorete evidenieze i alte variante posibile precum implementarea codificatoarelor utiliznd
matrice de diode. Metoda este simpl, conducnd spre un circuit compact i ieftin. Implementarea cu
diode este folosit la comutatoarele decadice.

Figura 3.22 Implementarea codificatorului cu diode

Multiplexorul (MultipleXor) este circuitul care selecteaz una din cele m ci de intrare la o cale de
ieire unic. Selectarea cii de intrare se face prin intermediul unui cuvnt binar de selecie cu n bii. n
figura 3.21b este prezentat schema bloc a unui multiplexor. ntre numerele m i n exist relaia m=2n.
Pentru n=3, ieirea y are urmtoarea expresie:

y E ( x1 x 2 x3 d1 x1 x 2 x3 d 2 x1 x 2 x3 d 3 x1 x 2 x3 d 4
x1 x 2 x3 d 5 x1 x 2 x3 d 6 x1 x 2 x3 d 7 x1 x 2 x3 d 8 )

(3.15)

Principalele tipuri de multiplexoare sunt: circuitul 74150 (16 intrri), 74151 (8 intrri), 74153 (4
intrri) i 74157 multiplexor cuadruplu, cu cte 2 intrri de date. Diagramele i simbolurile logice ale
circuitelor sunt prezentate n continuare.
a) 74LS151 Multiplexor cu 8 intrri

b) 74LS153 - Multiplexor dual cu 4 intrri

b) 74LS153 Multiplexor dual cu 4 intrri

c) 74LS157 Patru multiplexoare cu 2 intrri

Multiplexoarele sunt utilizate n aplicaii de selecie secvenial a datelor, conversie paralel-serie,

n sistemele de transmisii de date. Deasemenea, o aplicaia tipic a circuitelor de
multiplexare/demultiplexare este n structura unitilor aritmetico-logice, figura 3.23. Schema bloc a unei
astfel de aplicaii este:

Figura 3.23 Schema bloc a unei unitai aritmetico-logice

O alt aplicaie a multiplexoarele este n implementarea circuitelor logice combinaionale, prin

implemetarea funciilor logice. Aplicaia se bazeaz pe teorema de expansiune a funciilor logice a lui
Shannon care afirm c:
f ( x1 , x 2 ,...,x n ) x1 ' f (0, x 2 ,...,x n ) x1 f (1, x 2 ,...,x n )

(3.16)

n consecin funcia f poate fi implementat de urmtorul circuit cu multiplexor cu dou intrri:

Fig. 3.24 Implementarea funciilor cu ajutorul multiplexoarelor

De exemplu funcia: f x' y' z' xy ' z xyz ' x' ( y' z' ) x( y' z yz ' ) i implementarea cu multiplexoare cu 2
intrri, prezentat n figura 3.25.

Fig. 3.25 Implementarea funciei cu multiplexoare cu dou ci

La fel ca n cazul decodificatoarelor/demultuiplexoarelor n aplicaii poate apare necesitatea

extinderii capacitii multiplexoarelor. Metoda principial de extindere a capacitii este prezentat n
figura 3.26.

Decodificator

x1-x3
D0-D15

D16-D31

Multiplexor
1

y1

E1

D112-D128

Multiplexor
2

Multiplexor
8

E2

y2

yn

x4-x7

En

__________ _
y y1 y 2 y n

Figura 3.26 Schema principial pentru extinderea capacitii multiplexoarelor

3.6.3 Convertoare de cod

Prin convertoare de cod se neleg acele dispozitive care transform codul de reprezentare a unei
informaii numerice. Pentru sinteza acestora, se determin, pe baza tabelului de coresponden
intrri/ieiri, funciile logice de ieire i apoi aceste funcii se minimizeaz. Metoda este exemplificat
pentru proiectarea unui convertor din cod binar n cod Exces 3. n tabelul 3.6 este indicat corespondena
dintre intrri i ieiri.
Tabelul 3.6 Corespondena intrri/ieiri a unui
codificator binar/exces 3

x4
0
0
0
0
0
0
0
0
1
1

x3
0
0
0
0
1
1
1
1
0
0

Intrri
x2
0
0
1
1
0
0
1
1
0
0

x1
0
1
0
1
0
1
0
1
0
1

y4
0
0
0
0
0
1
1
1
1
1

y3
0
1
1
1
1
0
0
0
0
1

Ieiri
y2
1
0
0
1
1
0
0
1
1
0

y1
1
0
1
0
1
0
1
0
1
0

Din tabelul 3.6 se determin funciile logice de ieire, (3.17), care se minimizeaz cu ajutorul
diagramelor Veitch-Karnaugh, figura 3.27.
y1 x1 x 2 x3 x 4 x1 x 2 x3 x 4
y 2 x1 x 2 x3 x 4 x1 x 2 x3 x 4

x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4
x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4

(3.17)

y 3 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 .x3 x 4 x1 x 2 x3 x 4
y 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4

x
x12

x2
x1
1

x4 x3

x4 x3

y 2 x1 x 2 x3 x1 x 2 x 4 x1 x 2 x 4

y1 x1 x 2 x3 x1 x 4

x2
x1

x2
x1
0

x4 x3

x4 x3

y3 x1 x3 x4 x2 x3 x4 x1 x2 x3

y 4 x 2 x3 x 4 x1 x3 x 4 x 2 x3 x 4

x1 x2 x3 x4

Figura 3.27 Diagramele Veitch-Karnaugh i funciile logice minimizate

Pentru implementarea cu circuite NAND, funciile logice minimizate se neag de dou ori,
obinndu-se expresiile (3.18).
y1 x1x2 x3 x1x4

y2 x1 x2 x3 x1 x2 x4 x1 x2 x4

(3.18)

y3 x1 x3 x4 x2 x3 x4 x1 x2 x3 x1 x2 x3 x4
y4 x2 x3 x4 x1x3 x4 x2 x3 x4

n figura 3.28, se prezint schema circuitului i diagrama de semnale obinut prin simularea funcionrii
acestuia.

a)

b)

Figura 3.28 Schema convertorului de cod binar/exces 3 i diagrama de semnale

BCD 7 segmente (74LS247, 74LS248, 74LS249)
n multe aplicaii afiarea informaiei numerice se face cu afioare cu 7 segmente. Pentru
comanda acestora se utilizeaz circuite care transform a codul BCD ntr-un cod ce permite
reprezentarea vizual a digitului corespunztor. Exist mai multe tipuri de circuite, att n tehnologia TTL
ct i CMOS care rezolv aceast problem. n continuare se va prezenta unul din aceste circuite i

anume circuitul 74LS247. Simbolul capsulei integratului i diagrama logic sunt reprezentate n figura
3.29.

Figura 3.29 Schema bloc i schema intern a circuitului BCD 7 segmente

Funcionarea circitului rezult din tabelul de adevr, tabelul 3.7.

Tabelul 3.7 Tabelul de adevr al circuitului 74LS247

n figura 3.30 ete prezentat rezultatul afiarii i modul de notare a segmentelor afiorului cu 7 segmente.

Figura 3.30 Rezultatul afiat i notarea segmentelor afiorului

3.6.4 Circuite de adunare

Operaia aritmetic de baz este adunarea a doi bii. Cnd ambii bii sunt 1 logic atunci rezultatul
este (1+1=10), 10, bitul cel mai semnificativ purtnd numele de bitul de transport (carry). Circuitul
combinaional care realizeaz adunarea a doi bii poart numele de sumator pe jumtate (half adder).
Tabelul 3.8 Tabelul de adevr al circuitului sumator pe jumtate
x

S=x+y

Carry

0
0
1
1

0
1
0
1

0
1
1
0

0
0
0
1

Funciile logice corespunztoare ieirii i respectiv semnalului de transport sunt:

S= xy+xy

Carry=xy

(3.19)

n figura 3.31 este prezentat implementarea celor dou funcii logice i diagrama de semnale.

Fig. 3. 31 Schema sumatorului pe jumtate i diagram de semnale

Un sumator complet (full adder) realizeaz adunarea a doi bii semnificativi innd cont i de bitul
de transport provenind de la celula anterioar. Funcionarea sa este descris de tabelul de adevr 3.9.
Tabelul 3.9 Tabelul de adevr al circuitului
complet de sumare
X1

Y1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

C0
0
1
0
1
0
1
0
1

S=X1+Y1

C1

0
1
1
0
1
0
0
1

0
0
0
1
0
1
1
1

Funciile logice i diagramele Veitch-Karnaugh corespunztoare sunt prezentate n figura 3.32 i

respective ecuaiile (3.20).
C0
Y1

C0
Y1

X1

X1

Figura 3.20 Diagramele Veitch-Karnaugh ale sumatorului complet

10

S X 1Y1 ' C 0 ' X 1 ' Y1 ' C 0 X 1Y1C 0 X 1 ' Y1C 0 ' ( X 1 ' Y1 ' X 1Y1 )C 0 ( X 1Y1 ' X 1 ' Y1 )C 0 '
( X 1 ' Y1 ' X 1Y1 )C 0 ( X 1 ' Y1 ' X 1Y1 )C 0 ' C 0 ( X 1 Y1 )

C1 X 1Y1 X 1C0 Y1C0

(3.20)

Implementarea circuitului n dou variante i diagramele de semnale sunt prezentate n figura 3.21

Figura 3.21 Dou variante de implementare a circuitului complet de sumare i

diagrama de semnale corespunztoare

Pentru realizarea unui sumator pe mai muli bii sunt conectate sumatoare complete n cascad, figura
3.22.

Fig. 3.22 Schema unui sumator pe 4 bii obinut prin conectarea n cascad a patru sumatoare complete

Cum n circuitele combinaionale, semnalul trebuie s se propage prin pori pn la obinerea sumei
corecte, acest timp de propagare este egal cu suma timpilor de propagare a porilor traversate de
semnal. Timpul cel mai lung de propagare l are semnalul de transport. Fiecare bit al ieirii depinde de
valoarea semnalului de transport de pe intrare, aa nct valoarea sumei se va obine correct la ieire
dup ce Ci s-a propagate prin toate porile. Timpul de propagare este un factor de lmitare a vitezei cu
care dou numere sunt adunate i din acest motiv s-au imaginat diferite tehnici de reducere a timpului de
propagare.

11

3.6.4.1 Metode de micorarea a timpului de propagare n sumatoarele complete

Cum n circuitele combinaionale, semnalul trebuie s se propage prin pori pn la obinerea sumei
corecte, acest timp de propagare este egal cu suma timpilor de propagare a porilor traversate de
semnal. Timpul cel mai lung de propagare l are semnalul de transport. Fiecare bit al ieirii depinde de
valoarea semnalului de transport de pe intrare, aa nct valoarea sumei se va obine correct la ieire
dup ce Ci s-a propagate prin toate porile. Timpul de propagare este un factor de lmitare a vitezei cu
care dou numere sunt adunate i din acest motiv s-au imaginat diferite tehnici de reducere a timpului de
propagare. n figura 3.23 sunt prezentate operaiile de sumare n cazul n care semnalul de transport se
propag de la primul la ultimul bit n structura de conectare n cascad a celulelor sumatoare complete
pentru fiecare bit.

Figura 3.23 Exemplu de operaie de sumare pe patru bii i structura clasic de conectare a celulelor de sumare

A. Sumatorul cu transport anticipat

O metod de micorare a timpilor de propagare const n generarea semnalului de transport n
paralel cu operaia de sumare, plecndu-se de la urmatoarele observaii:
-

dac xi=yi=1, se genereaz semnal de transport la ieire, indiferent de semnalul de transport

de la intrare
dac xiyi=10 sau xiyi=01, semnalul de transport se propag
dac xi=yi=0 nu se genereaz semnal de transport

Pe baza acestor observaii se noteaz cu Gi semnalul de transport generat i cu Pi semnalul de transport

propagat, acestea avnd urmtoarele expresii: Gi xi y i i Pi x i y i . Transportul spre bitul i+1 va
avea expresia (3.21):
ci 1 xi y i ci ( xi y i ) Gi ci Pi
(3.21)

Figura 3.24 Inlocuirea modului clasic de adunare pe un bit cu cel n care se genereaz semnalele Gi i Pi

Astfel, n metoda de sumare cu transport anticipat, n loc s se genereze Cout, blocul de anticipare a
transportului va genera semnalele P i G pe baza semnalelor de intrare. P propag semnalul Cin ctre
urmtorul bit, G genereaz Cout, independent de Cin ctre urmtorul bloc. Semnalele P i G sunt
generate cu 1t (ntrzierea unei pori) i S este generat cu 2t, dupa ce se obine Cin. Schema unei
astfel de celule este prezentat n figura 3.25.

Fig. 3.25 Schema circuitului de generare-propagare

Acest algoritm se poate extinde pentru sumarea unor numere exprimate pe mai mult de 1 bit, dar datorit
complexitii funciilor care rezult algoritmul se limiteaz la numere pe patru bii. Considerndu-se
ecuaiile pentru 1 bit (3.22), se calculeaz expresiile semnalelor de transport de pe nivelele 1 pn la 4,
(3.23). n figura 3.26 este prezentat sumatorul pe 4 bii cu generator de transport anticipat..
S i Pi Ci
Semnalul care se propag: Pi X i Yi
Semnalul care se genereaz: Gi X i Yi Ci 1 Gi Pi Ci

(3.22a)
(3.22b)

C1 G0 P0 C0
C2 G1 P1C1 G1 P1 (G0 P0 C0 ) G1 P1G0 P1 P0 C0

(3.23a)
(3.23b)
(3.23c)
(3.23d)

C3 G2 P2 C2 G2 P2 (G1 P1C1 ) G2 P2 G1 P2 P1G0 P2 P1 P0 C0

C4 G3 P3C3 G3 P3 (G2 P2 C2 ) G3 P3G2 P3 P2 G1 P3 P2 P1G0 P3 P2 P1 P0 C0

C4

C0

Generator Transport Anticipat

X3 Y3

C3

(+)

X2 Y2

C2

(+)

P3 G3
S3

P2 G2

X1 Y1

C1

(+)
S2

P1 G1

X0 Y0

(+)
S1

P0 G0

S0

Fig. 3.26 Circuitul sumator cu generator de transport anticipat

Astfel fiind dai X i Y toi Pi Gi sunt generai n parallel cu1t. Pi i Gi dai, toi Ci sunt generai n
paralel cu 2t. Dai toi Ci, Si sunt generai n paralel n 2t. Circuite din familia TTl care implementeaz
circuitele descrise sunt: 74182 i 74183, prezentate n continuare
B) Cu selecie prin semnalul de transport
Se calculeaz n paralel dou rezultate pentru cele dou cazuri n care se poate gsi semnalul de
transport. Rezultatul corect se selecteaz prin intermediul unui multiplexor chiar de semnalul de transport.
Reduce ntrzierea la timpul de propagare prin multiplexor. Schema circuitului este prezentat n figura
3.27.

Fig. 3. 27 Schema sumatorului cu selecie prin semnalul de transport

3.6.5 Arii de pori logice programabile

Structurile logice programabile sunt structuri logice combinaionale cu dou nivele: o matrice de
pori AND i o matrice de pori OR, figura 3.28.

Figura 3.28 Structura generala a unei arii de pori logice programabile

Constructiv se clasific n urmtoarele tipuri:

- PROM (Programmable Read Only Memory) Matricea AND fix i matricea OR programabil
- PLA (Programmable Logic Array) Matricea AND programabil i matricea OR programabil.
Numrul funciilor AND este independent de numrul intrrilor i numrul funciilor OR este
independent att de numrul intrrilor ct i de numrul de funcii AND.
- PAL (Programmable Area Logic) Matricea AND programabil matricea OR fix, figura 3.29.
Structurile PLA sunt mai flexibile dect cele PAL, au o vitez mai mare de operare, deoarece
conexiunile hardware au timp de comutaie mai mici n comparaie cu cele programabile. Deaorece
au viteze mari de operare i sunt ieftine sunt cele mai utilizate structuri logice programabile.

Figura 3.29 Structura PAL

Una din metodele de programare a structurilor se face prin sigurane care se ard, vezi figura 3.30.

Figura 3.30 Structura logic nainte a) i dup b) programare.

Un exemplu de implementare a unor funcii logice utiliznd aceste structuri se prezint n figura 3.31.

Figura 3.31 Structura unui PLA i un exemplu de implementare a dou funcii logice

3.6.6 Comparatoare
Circuitele numerice de comparaie sunt exemple de circuite combinaionale care au funcia de a
determina valoarea relativ a dou numere binare. Mrimile de intrare sunt cei n bii ai fiecruia dintre
cele dou numere A, B i rezultatul comparaiei anterioare, G (A>B), E (A=B) i L (A<B). n figura 3.32 se
prezint o variant de comparator numeric care compar dou numere pe un bit, lundu-se n considerare
rezultatul comparaiei anterioare.

Figura 3.32 Circuit comparator pe 1 bit

Pentru a nelege algoritmul de implementare, se elaboreaz tabelul de adevr al celulei de

comparare pe 1 bit, tabelul 3.10 i se determin funciile logice de ieire.

Tabelul 3.10. Tabelul de adevr al circuitului

de comparare pe 1 bit
Ai

Bi

Gi

Ei

Li

Gi+1

Ei+1

Li+1

0
0
0

0
0
0

0
0
1

0
1
0

1
0
0

0
0
1

0
1
0

1
0
0

0
0
0
1
1
1
1
1
1

1
1
1
0
0
0
1
1
1

0
0
1
0
0
1
0
0
1

0
1
0
0
1
0
0
1
0

1
0
0
1
0
0
1
0
0

0
0
0
1
1
1
0
0
1

0
0
0
0
0
0
0
1
0

1
1
1
0
0
0
1
0
0

Funciile de ieire sunt date de expresiile (3.24a-c), pe baza crora rezult schema cu pori logice din
figura 3.33. n scopul comparrii unor numere pe mai mult de 1 bit, celulele elementare se conecteaz n
serie ca n figura 3.33.
Gi 1 Ai Bi ' Ai Gi Bi 'Gi
(3.24a)
Ei 1 Ai 'Bi 'Ei Ai Bi Ei
(3.24b)
Li 1 Ai 'Bi Bi Li Ai 'Li
(3.24c)

Figura 3.33 Implementarea circuitului de comparare a dou numere pe un bit i cascadarea circuitelor
pentru comparaia a dou numere de n bii

Un alt algoritm care exploateaz regularitatea cu care se desfoar procesul de comparare este
urmtorul. Fie n=4 i cele do numere: A A3 A2 A1 A0 B B3 B2 B1 B0 . Definim funcia i simbolul egal
prin: xi Ai Bi Ai Bi Ai ' Bi ' , unde i=0,1,2,3. Funciile de ieire se calculeaz cu relaiile (3.25a-c)
E( A B) x3 x 2 x1 x0
G( A B) A3 B3 ' x3 A2 B2 ' x3 x 2 A1 B1 ' x3 x 2 x1 A0 B0 '
L( A B) A3 ' B3 x3 A2 ' B2 x3 x 2 A1 ' B1 x3 x 2 x1 A0 ' B0

(3.25a)
(3.25b)
(3.25c)

Algoritmul poate fi extins uor la numere pe n bii. Un exemplu de circuit numeric de comparaie pe
4 bii, realizat n tehnologie TTL este circuitul 7485. n figura 3.34 se prezint terminalele circuitului i
diagrama logic, iar n tabelul 3.11 este prezentat modul de funcionare sub forma tabelului de adevr.

Figura 3.34 Reprezentarea capsulei circuitului i diagrama sa logic

Tabelul 3.11 Tabelul de adevr al circuitului 7485

3.7 Circuite numerice secveniale

Circuitele secveniale reprezint o alt clas de circuite numerice, distinct de cea a circuitelor
combinaionale, prin faptul c ieirea circuitelor secveniale depinde att de semnalele numerice de
intrare ct de semnalele memorate intern de ctre circuit, figura 3.35.

Fig. 3.35 Structura unui circuit secvenial

Circuitele de memorare sunt dispozitive capabile s stocheze informaia binar. Informaia binar stocat
n elementele de memorie poart definete starea circuitului secvenial. Intrarea i starea prezent a
elementelor de memorie determin ieirea circuitului. Starea urmtoare a elementelor de memorare este
deasemenea o funcie de intrrile externe i starea prezent. Un circuit secvenial este specificat printr-o
secven temporal de intrri, ieiri i stri interne. Sunt dou tipuri de circuite secveniale dup modul de
evoluie n timp a acestora: circuite secveniale asincrone i circuite secveniale sincrone.
Circuitele secveniale asincrone sunt circuite secveniale la care ieirea depinde numai de
ordinea n care se schimb variabilele de intrare i schimbarea poate avea loc n orice moment de timp.
Sistemele asincrone cu pori sunt la baz circuite combinaionale care prezint reacii interne. Din cauza

acestor reacii dintre pori, sistemul poate deveni oricnd instabil. Din acest motiv acest tip de sisteme
este rar folosit.
Circuite secveniale sincrone folosesc elemente de memorare care i schimb valoarea
binar numai la anumite momente de timp. Sistemele secveniale sincrone sunt formate din pori logice i
circuite bistabile. Acestea au ca intrare n plus fa de circuitele precedente un semnal de ceas (clock).
Toate tranziiile strilor acestor circuite au loc fie cnd semnalul este 0 sau 1 logic fie cnd frontul
semnalului de clock este cresctor sau descresctor. Semnalul de clock este un semnal dreptunghiular
care comut periodic din 1 logic n 0 i invers. Durata n care semnalul este n 1 logic poate fi diferit de
durata n care semnalul este n 0 logic. Circuitele secveniale sincrone sunt stabile i pot fi analizate la
momente discrete de timp.
3.7.1 Circuite bistabile
3.7.1.1 Bistabilul RS (Set-Reset)
Circuitele care au dou stri interne poart numele de circuite bistabile. Studiul acestor tipuri de
circuite secveniale ncepe cu bistabilul RS, rezultatele obinute fiind apoi particularizate pentru alte tipuri
de circuite bistabile. Schema acestuia este prezentat n figura 3.36

Figura 3.36 Schema circuitului bistabil RS

Ecuaiile circuitului sunt date n (3.26).

Q1 (S 'Q2 )' S Q2 '

(3.26a)
(3.26b)

Q2 ( R'Q1 )' R Q1 '

Dac S=1 atunci Q1=1. Q2=0 ct timp Q1=1 i R=0. n consecin dac S=0, Q1 va rmne n
starea Q1=1. Dac R=1 atunci Q2=1. Q1=0 ct timp Q1=1 i S=0. Astfel, chiar dac R=0, Q2 va rmne
n starea Q2=1. n concluzie circuitul se comport ca o memorie. Starea circuitului nu depinde numai de
valorile actuale ale intrrilor R i S, ci i de strile anterioare ale ieirilor Q1 i Q2. Diagrama de stare,
incluznd i comportatrea circuitului n starea interzis S=R=1 este prezentat n figura 3.37.
S=0 R=0
Q1=1 Q2=0

S=0

R=1

S=1
S=1 R=0
Q1=1 Q2=0

R=1
R=0

S=0
S=1 R=1
Q1=1 Q2=1

S=1

S=0 R=1
Q1=1 Q2=0

S=1
R=1

R=0
S=0 R=0
Q1=0 Q2=1

Figura 3.37 Diagrama de stare a bistabilului RS

Deoarece se dorete ca ieirea Q2=Q1, atunci intrarea R=S=1 este considerat interzis. Funcionarea
bistabilului este sintetizat n tabelul 3.12.

Tabelul 3.12 Tabelele de adevr i caracteristic ale bistabilului RS

R
0
0
1
x

Qt+1
Qt
0
1
-

S
0
1
0
x

Qt+1
Qt
1
0
-

Qt
0
0
1

Qt+1
0
1
0

R
0
1
0

S
0
0
1

O aplicaie tipic a circuitului bistabil const n eliminarea oscilaiilor semnalului electric de intrare la
utilizarea comutatoarelor mecanice. Schema circuitului este urmtoarea prezentat n figura 3.38.

Figura 3.38 Circuitul bistabil RS utilizat ca filtru a oscilaiilor contacte mecanice

A. Bistabilul RS cu poart
Bistabilulul RS prezentat este de tip asincron. Varianta sincron se obine prin introducerea la intrare pe lng
semnalele R i S a semnalului de clock CK, figura 3.39. Ieirea bistabilului se poate schimba doar cnd semnalul de
poart G este 1, tabelul 3.13.

Figura 3.39 Bistabilul RS sincron i diagrama de semnale

Tabelul 3.13 Tabelul de adevr al bistabilului RS sincron

R
0
0
0
0
1
1
1

S
0
0
1
1
0
0
1

CK
0
1
0
1
0
1
0

Qt+1
Qt
Qt
Qt
1
Qt
0
Qt

Qt+1
Qt
Qt
Qt
0
Qt
1
Qt

B. Bistabilul RS Master-Slave
Este o variant a bistabilului RS sincron la care, cnd CK este n starea 0, primul bistabil este
sensibil la semnalul de intrare, iar cnd CK este n starea 1, starea primului bistabil este transferat ctre
cel de-al doilea bistabil, figura 3.40.

Figura 3.40 Bistabilul RS Master-Slave

C. Bistabilul RS Master-Slave cu intrri asincrone

Bistabilul are n plus fa de varianta sincron dou intrri asincrone, PRESET i CLEAR active n
stare logic 0, figura 3.41.

Figura 3.41 Schema bistabilului RS cu intrri asincrone

3.7.1.2 Bistabilul de tip D

Bistabilul D, provine din bistabilul RS printr-o transformare care elimin intrarea interzis a bistabilului RS.
Acesta are o singur intrare i ieirile sunt ntotdeauna complementare. n figura 3.42 este prezentat
varianta sincron. Bistabilul D sincron care comut pe nivelul semnalului de clock poart numele de
bistabil D de tip latch. n figura 3.42 este prezentat simbolul bistabilului D de tip latch.

Figura 3.42 Schema bistabilului sincron de tip D latch i simbolul acestuia

Ecuaia caracteristic a circuitului este (3.27).

Q t 1 D

(3.27)

Funcionarea circuitului este descris prin tabelul de adevr prezentat n tabelul 3.14.
Tabelul 3.14 Tabelul de adevr al bistabilului D i tabelul caracteristic
D
0
1

Q
0
1

Q
1
0

Qt
0
0
1
1

Qt+1
0
1
0
1

D
0
1
0
1

Varianta sincron a bistabilului Master-Slave D cu intrri asincrone de PRESET i CLEAR este

prezentat n figura 3.43.

Figura 3.43 Bistabilul Master-Slave de tip D cu intrri asincrone

O alt variant de bistabil D sincron este cel care comut pe front, numit bistabil D de tip flip-flop. La
acest tip de bistabil semnalul de clock se aplic prin intermediul circuitului din figura 3.44, care asigur
comutarea bistabilului pe frontul pozitiv al clockului, fapt ce este indicat prin triunghiul din simbol.

10

Figura 3.44 Circuitul de clock al bistabilului D flip-flop i simbolul corespunztor

Funcionarea bistabilului este descris de tabelul de adevr 3.15.

Tabelul 3.15 Tabelul de adevr al bistabilului D cu tranziie pe front
D
x
x
x
0
1
x

CK
x
x
x

CLEAR
0
1
0
1
1
1

PRESET
1
0
0
1
1
1

Qt+1
0
1
1
0
1
Qt

Qt+1
1
0
1
1
0
Qt

Qt

Qt

3.7.1.3 Bistabilul JK
Se compune dintr-un bistabil de tip D i un circuit combinaional cu dou intrri J i K care realizeaz
funcia logic (3.28):
D J Q' K 'Q

(3.28)

Schema i simbolul bistabilului sunt prezentate n figura 3.45.

Figura 3.45 Schema bistabilului JK i simbolul

Funcionarea este escris n tabelul 3.16.

Tabelul 3.16 Tabelul de adevr i caracteristic al bistabilului JK
J K Qt+1 Qt+1
Qt Qt+1 J K
t
t
0 0 Q
Q
0 0
0 x
0 1 0
1
0 1
1 x
1 0 1
0
1 0
x 1
1 1 Qt
Qt
1 1
x 0

11

3.7.1.4 Exemple de circuite integrate bistabile

a) 7474 - 2 bistabile de tip D

b) 7473, 7476 - 2 bistabile JK

12

3.7.1.5 Condiionri temporale ale bistabilelor

Principalele ntrzieri care apar n condiionarea funcionrii bistabilelor sunt: timpul de propagare
(TP), timpul de set-up (TSU) i timpul de reinere (TH).
Timpul de propagare este timpul necesar din momentul unei schimbri la intrarea circuitului pn cnd
aceasta se produce la ieire. TPLH este timpul de propagare din starea low n starea high. TPHL este
timpul de propagare din starea high n starea low.
Durata minim de timp pe care trebuie s o aib semnalul aplicat pentru a produce rezultatul dorit este
caracterizat prin timpul de pregtire, set-up i timpul de reinere hold. Aceti timp se definesc ca
timpul minim n care semnalul de intrare trebuie s fie fixat nainte i respectiv dup bascularea
bistabilului. Reprezentarea grafic a timpilor definii este prezentat n figura 3.46. Tw este durata minim
a semnalului de clock aplicat bistabilului.

Figura 3.46 Reprezentarea condiionrii temporale a semnalelor bistabilelor i

valorile timpilor de ntrziere pentru bistabilul D tip 74LS74

3.7.2 Registre
Sunt aplicaii ale circuitelor secveniale formate din grupuri de bistabili de acelai tip, comandai n
comun de semnalul de clock care au rolul de a stoca i recircula informaia. Circuitele de tip registru se
clasific dup modul de intrare/ieire a datelor n registre seriale i paralele. Operaia de introducere a
datelor n registru (scriere) se numete ncrcare, iar cea de citire se numete operaie de livrare.
3.7.2.1 Registre cu intrare i ieire paralel
Aceste tipuri de registre realizeaz operaiile de ncrcare i livrare n paralel. Sunt folosite ca
registre de memorie care stocheaz informaia utl pe perioada de timp n care pe magistrala de date
corespunztoare au loc alte schimburi de informaii. Structura unui astfel de registru este prezentat n
figura 3.47.

Figura 3.47 Structura unui registru paralel-paralel pe 4 bii cu bistabile D

Din aceast categorie fac parte registrele paralele de tip latch 7475 i 7477 din familia TTL a cror
schem i diagram logic sunt prezentate n figura 3.48.

Figura 3.48 Schema i diagrama logic a registrelor paralele74LS75 i 74LS77

3.7.2.2 Registre cu intrare paralel i ieire serial

Aceste tipuri de registre permit operaia de ncrcare n paralel i operaia de livrare n mod
serial/paralel. Un exemplu de astfel de circuit este 7495, descrierea acestui tip de registre fcndu-se
dupa schema sa intern, figura 3.49 i tabelul 3.17.

Figura 3.49 Schema registrului 7495 i configuraia terminalelor

Tebelul 3.17. Tabelul de adevr al circuitului 7495

Circuitul permite modurile de funcionare paralel-paralel, paralel serial, serial-paralel i serial-serial. Modul
de lucru al circuitului se selecteaz prin semnalul S (S=H ncrcare paralel, S=L nrcare serial).
Circuirtul are dou semnale de clock CP1 i CP2 care se utilizeaz n coresponden cu modul de lucru
selectat. Astfel n modul de lucru serial se folosete ceasul CP1 i n modul paralel CP2. n modul serial,
data de intrare aplicat la intrarea DS este deplasat la dreapta cu fiecare front negativ al ceasului CP1. n
modul paralel, intrarea aplicat la terminalele P0P1P2P3 se regsete dup frontul negativ al ceasului

CP2 la ieirea Q0Q1Q2Q3. n cazul folosirii registrului n mod serial trebuie avut n vedere c la punerea
sub tensiune registrul nu poate fi resetat i informaia util se regsete la ieire dup patru semnale de
ceas. Uneori, pentru resetarea circuitului se foloseste modul de ncrcare paralela cu informaia 0000.
Alte exemple de registre pe 8 bii cu intrare paralel/serial i ieire serial sunt circuitule 74165 (figura
3.50) i 74166 (figura 3.51, tabelul 3.18).

Figura 3.50 Schema intern a circuitului 74165

Figura 3.51. Registru cu intrare parallel/serial i ieire serial 74LS166

Tabelul 3.18 Tabelul de adevr al circuitului 74LS166

3.7.2.3 Registre cu intrare serial i ieire paralel

Acest circuit permite conversia din formatul serial al datelor n formatul paralel. Un exemplu de
astfel de circuit este 74164, a crui schema este prezentat n figura 3.52. Datele n format serial se pot
aplica pe una din intrrile A sau B alue porii AND. n aceast situaie, una din intrri poate fi folosit ca
intrare de validare, permind intrarea datelor numai cnd nivelul logic al acestei intrri este 1 logic.
Circuitul are posibilitate de resetare i ncrcarea datelor se face pe nivelul high al semnalului de clock.
Informaia este valid la ieire dup 8 nivele high ale semnalului CP, dar acest lucru trebuie contorizat
printr-o logic extern circuitului.

Figura 3.52 Registrul 74164

3.7.2.4 Registre cu intrare serial i ieire serial

Sunt registre la care ambele operaii se fac serial. Datele de intrare n format serial se aplic la
intrarea Data in i cu fiecare front negativ al clock-ului, bitul de la ieirea bistabilului i se propag la
ieirea i+1, figura 3.53.

Figura 3.53. Structura unui registru serial serial

Structura registrului este echivalentul hardware a unei cozi FIFO (First in- First out). n varianta cea mai
simpl, figura 3.53, citirea este distructiv (coninutul registrului se pierde). Acest dezavantaj a determinat
imaginarea unei structuri logice la care citirea s se fac nedestructiv, prin recircularea coninutului
registrului, figura 3.54.

Figura 3.54 Structura unui registru serial serial cu citire nedistructiv.

Deasemenea, apare necesitatea recirculrii informaiei din registrul serial n ambelemultiple sensuri sau
deplasarea la stnga. Un astfel de circuit este registrul bidirecional 74194. Acesta este un registru cu
posibiliti de lucru multiple: toate modurile de operare i recircularea bidirecional a informaiei pe 4 bii.
Schema circuitului este prezentat n figura 3.55 i modul de funcionare este prezentat n tabelul 3.19.

Figura 3.55 Schema interna a registrului 74194

Tabelul 3.19 Tabelul de adevr al circuitului 74194

3.7.3 Circuite secveniale de numrare

3.7.3.1 Numrtoare modulo p= 2n
O aplicaie a circuitelor bistabile este aceea de divizor cu 2 a frecvenei de tact. Configuraia este
utilizat n sinteza numartoarelor modulo p= 2n. Numrtoarele binare modulo 2n se obin prin
interconectarea a n celule binare, evoluia fcndu-se necondiionat i asincron (numai primul bistabil
este comandat de generatorul de tact). Caracteristica principal a acestor numrtoare este aceea c,
plecnd dintr-o stare iniial arbitrar, acestea vor evolua prin toate cele 2n stri posibile. Diagrama de
stare a unui numrtor cu 8 stri este prezentat n figura 3.56.
S7
111

S0
000

S1
001
S2
010

S6
110
S5
101

S4
100

S3
011

Figura 3.56 Diagrama de stare a unui numrtor modulo p=23

Implementarea unui astfel de numrtor se face prin conectarea unui numr de 3 bistabili. n figura
3.57, sunt prezentate schema circuitului realizat cu bistabili de tip J-K i diagrama de semnale.

Bistabilii J-K sunt conectai n montaj divizor cu 2 (intrrile J i K conectate la 1 logic).

a)

b)
Figura 3.57 Schema circuitului i diagrama de semnale a numrtorului modulo p=2n

3.7.3.2 Numrtoare modulo p 2n

n cazul n care se dorete proiectarea unui numrtor modulo p 2 n trebuie parcurse
urmtoarele etape:
se determin numrul minim de celule binare, necesare pentru realizarea numrtorului, cu relaia:
2n

(3.29)

se interconecteaz celulele numrtorului astfel nct din cele 2n stri posibile, s se omit: 2n p
stri. Alegerea strilor omise poate fi fcut arbitrar. Dac avem n vedere faptul c strile
numrtorului urmeaz a fi decodificate, este bine ca acestea s se aleag astfel nct soluia s
conduc la o simplificare a structurii decodificatorului. n funcie de strile omise, pentru acelai numr
p vor exista mai multe variante de numrtor modulo p.
Pentru exemplificarea procedurii se propune proiectarea structurii unui numrtor modulo 5, (p=5),
implementat n dou variante: cu bistabili J-K i cu bistabili de tip D. Numrul n, care satisface
inegalitatea (3.29) este 3, fiind necesar interconectarea a trei celule binare. Se determin numrul
strilor omise, fcndu-se diferena: 23 - 5 = 3. O soluie convenabil const n eliminarea unor stri
consecutive. n acest exemplu, se consider omise urmtoarele stri: 101, 110, i 111. Evoluia
numrtorului este prezentat n diagrama de stare din figura 3.58.
S0
000

S1
001

S4
100

S2
010
S3
011

Figura 3.58 Diagrama de stare a numrtorului modulo 5

Cazul a) Implementarea numrtorului modulo 5 cu bistabili J-K.

n proiectarea circuitului cu bistabili J-K se utilizeaz tabelele de adevr i comenzi, (tabelele 3.20
i respectiv 3.21). Pe baza acestora se completeaz tabelul cu evoluia numrtorului, tabelul 3.22. n
figura 3.59 este prezentat diagrama Veitch Karnaugh a strilor numrtorului.
Tabelul 3.20 Tabelul de adevr

Tabelul 3.21 Tabelul comenzilor

Qn+1

Qn

Qn+1

0
0
1

0
1
0

Qn
0
1

0
0
1

0
1
0

0
1
x

x
x
1

Qn

Tabelul 3.22 Evoluia numrtorului

Starea
S0
S1
S2
S3
S4

Q2 Q1
0
0
0
0
0
1
0
1
1
0

Q0
0
1
0
1
0

J2
0
0
0
1
x

K2
x
x
x
x
1

J1
0
1
x
x
0

K1
x
x
0
1
x

J0
1
x
1
x
0

K0
x
1
x
1
x
Q0
Q1

S0

S1

S3

S2

S4

Q2

Figura 3.59 Diagrama Veitch-Karnaugh a strilor numrtorului

Pentru determinarea funciilor logice minime de la intrarea bistabililor se completeaz diagramele
Veitch-Karnaugh, figura 3.60.
Q0
Q1

Q0
Q1

Q0
Q1

Q2

Q2

Q2

J0 = Q 2

K0 = 1

J 1 = Q0
Q0
Q1

Q0
Q1

Q0
Q1

Q2

Q2

K1 = Q0

Q2

J2 = Q0.Q1

K2 = 1

Figura 3.60 Diagramele Veitch-Karnaugh a funciilor logice de intrare

Pentru fiecare intrare a bistabililor, se completeaz n csua corespunztoare strii, (figura 3.60),
valoarea logic corespunztoare acesteia din tabelul 3.22. Implementarea soluiei obinute cu bistabili J-K
i diagrama de semnale obinut prin simularea circuitului sunt prezentate n figura 3.61a,b.

a)

b)
Figura 3.61 Implementarea numrtorului modulo 5 cu bistabili J-K i diagrama de semnale

Cazul b) Varianta cu bistabili de tip D

La fel ca n cazul a), pe baza tabelului de adevr i comenzi (tabelele 3.23, 3.24), se completeaz
tabelul cu evoluia numrtorului (tabelul 3.25).
Tabelul 3.23 Tabelul de adevr

Tabelul 3.24 Tabelul de adevr

Qn+1

Qn

Qn+1

1
0

1
0

0
0

0
1

0
1

Tabelul 3.25 Evoluia numrtorului

Starea

Q2

Q1

Q0

D2

D1

D0

S0
S1
S2
S3
S4

0
0
0
0
1

0
0
1
1
0

0
0
0
1
0

0
0
0
1
0

0
1
1
0
0

1
0
1
0
0

n figura 3.62 sunt prezentate diagramele Veitch-Karnaugh i funciile logice minimizate de la

intrare bistabililor.
Q0
Q1

Q0
Q1

Q0
Q1

Q2

Q2

D 0 Q0 Q 2

Q2

D1 Q 0 Q1 Q0 Q1

D 2 Q 0 Q1
Figura 3.62 Diagramele Veitch-Karnaugh ale numrtorului sintetizat cu bistabili D

Implementarea numrtorului modulo 5 sintetizat cu bistabili D i diagrama

rezultat n urma simulrii circuitului sunt prezentate n figura 3.63.

de

semnale

a)

b)
Figura 3.63 Numrtorul modulo 5 implementat cu bistabili D i diagrama de semnale

3.7.3.3 Numrtor modulo p cu decodificatoare de recunoatere a strii

Aceast metod utilizeaz tehnica aducerii la zero a numrtorului atunci cnd este detectat o
stare eliminat. Pentru proiectarea numrtorului se procedeaz astfel:
se las numrtorul s evolueze normal pn n starea p-1;
n momentul n care se atinge starea p se aplic un impuls de tergere tuturor celulelor numrtorului.
Se va considera cazul unui numrtor modulo 5, realizat dup aceast metod. n tabelul 3.26 este
prezentat evoluia numrtorului i a ieirii Y, a decodificatorului de stare. Din tabel rezult direct funcia
logic a decodificatorului de stare: Y Q0 Q2
Tabelul 3.26 Strile numrtorului modulo 5 i
ieirea decodificatorului de recunoatere a strii
Q2

Q1

Q0

Schema circuitului i diagrama de semnale obinut prin simularea acestuia sunt prezentate n
figura 3.64.

a)

b)
Figura 3.64 Schema numrtorului modulo 5 cu recunoaterea strii, implementat cu bistabili de tip J-K

3.7.3.4 Numrtoare unidirecionale integrate

7490/7492/7493 Numrtor unidirecional

Figura 3.65 Schema intern a circuitelor de numarare 7490/7492/7493

10

Tabelul 3.27 Tabelul de adevr pentru circuitele de numrare 7490/7492/7493

11

a) 74LS168/169 Numrtor bidirecional

12

2.7.3.5 Numrtoare sincrone paralele

Problema propagrii ntrzierilor ntlnit la numrtoarele asincrone poate fi nlturat prin
utilizarea numrtoarelor sincrone sau paralele. n figura 2.66. Este prezentat schema unui numrtor
modulo 16, la care bistabilul cu ieirea QA formeaz bitul LSB al ieirii i QD, bitul MSB. Circuitele
bistabile sunt comandate de semnalul de clock care se aplic simultan tuturor celulelor. Tehnica folosit
este urmtoarea. Cnd J=K=0, pe frontul activ al ceasului (frontul descresctor) ieirile bistabilelor rmn
neschimbate. Cnd J=K=1, ieirea bistabilelor comut la aplicarea frontului activ. Astfel, ieirea QA
basculeaz la fiecare front activ, QB cnd QA=1, QC cnd QA QB=1 i QD cnd QA QB QC =1. Porile
AND suplimentare fac ca bistabilele s comute simultan. ntrzierea total de propagare n acest caz este
dat de suma timpului de propagare a bistabilului timpul de propagare al porii, ceea ce face ca
numrtoarele sincrone s lucreze la frecvene mai mari ca cele asincrone. De exemplu, considernduse timpul de propagare a bistabilului t PD _ JK 50ns i timpul de propagarea porii t PD _ AND 20ns , timpul
total de propagare este t PD 70ns i frecvena maxim de lucru a numartorului este
f 1 / 70ns 14,3MHz . n cazul numrtoarelor asincrone, timpul total de ntrziere pentru un circuit de
numrare

cu

patru

bistabili

JK

este

t PD 4 x50ns 200ns i

frecvena

maxim

f 1 / 200ns 5MHz (de aproximativ trei ori mai mic!).

Figura 2.66 Schema numrtorului sincron paralel i diagrama de semnale

de

lucru

3.7.3.7 Numrtoare paralele sincrone integrate

Din aceast categorie fac parte circuitele integrate 74LS160/74LS161/74LS162/74LS163, figura
2.67. Acestea sunt numrtoare sincrone de mare vitez, programabile, cu comutare pe front, frontul
activ fiind cel cresctor.

Figura 2.67 Terminalele i diagrama logic a circuitelor

Circuitele LS160 i LS162 sunt numrtoare modulo 10 (BCD), LS161 i LS163 sunt numrtoare
modulo 16 (binare). Circuitele LS160 i LS161 au intrare de resetare, Master Reset (MR) asincron, care
este prioritar att semnalului de clock ct i altor semnale de control i care este activ n starea 0
(circuitul LS160). n cazul circuitului LS163 semnalul poart numele de SR i este valid n starea 0 dar
sincron cu frontul cresctor al ceasului. Funcionarea circuitului este descris n tabelul 2.28 i
diagramele din figura 2.68.
Tabelul 2.28 Tabelul de funcionare a circuitelor LS160/LS161/LS162/LS163

Figura 2.68 Diagrama de stare a circuitelor LS160/LS161/LS162/LS163

Prin semnalul de transport TC, se pot lega n cascad mai multe circuite de numrare, cu scopul
de a realiza un numrtor pe mai mult de 4 bii. n figura 2.69 este prezentat schema prin care se
realizeaz un numartor binar sincron pe 8 bii. Semnalul de ceas se aplic simultan pe cele doua
circuite, dar iniial numai primul circuit numr, aceast funcie fiind validat de semnalul CNTEN, prin
care se aplic 1 logic pe intrrile CET i CEP legate mpreun. Cnd primul numrtor atinge valoarea
maxim, semnalul TC trece pe 1 validnd pentru un front activ numrarea celui de-al doilea numartor.
Astfel la fiecare 16 impulsuri numrate de primul numartor, valoarea celui de-al doilea numartor se
incrementeaz cu 1. Cele dou numartoare pot fi programate, valoarea iniial fiind nscris n ambele
numrtoare prin semnalul SR i frontul activ al ceasului.

Figura 2.69 Schema de cuplare n serie a dou numrtoare LS163

pentru realizarea unui numartor binar pe 8 bii

2.7.3.6 Numrtoare sincrone, paralele, bidirecionale

O facilitate deosebit de util n diverse aplicaii cu numrtoare se refer la posibilitatea numrrii
n ambele sensuri. Aceast proprietate se poate obine uor din schema numartorului sincron paralel,
prin introducerea unui semnal de intrare suplimentar, Up/Down care determin ca n numrare direct
(U/D=1) , QA=1 s determine bascularea bistabilului B i pentru QA=QB=1 s determine bascularea
bistabilului C i n numrare invers (U/D=0), QA=0 s determine bascularea lui QB, iar pentru QA=QB=0
s determine bascularea bistabilului C. n schem, J(A)=K(A)=1, J(B)=K(B)=QA i J(C)=K(C)= QA QB,
figura 2.70.

Figura 2.70 Schema numrtorului paralel sincron bidirecional pe 3 bii i diagrama de semnale

3.7.3.8 Numrtoare bidirecionale sincrone integrate

Exist numeroase circuite integrate cu funcia de numarare sincron bidirecionala, circuitele
prezentate n continuare fiind dintre cele mai cunoscute ale familiei TTL. n plus, acestea au dou moduri
diferite de aplicare a semnalelor de numrare direct i invers, acoperind principalele soluii ntlnite la
acest tip de circuite. n general, un astfel de circuit are urmtoarele faciliti: de resetare a numrtorului
(numartorul poate fi adus n starea n care toate ieirile sale sunt 0 logic), de programare (numartorul
poate fi adus n oricare din strile pe care le poate genera prin ncrcare paralel), de numrare direct i
invers (n funcie de starea unui semnale de intrare sau n funcie de terminalul pe care se aplic
impulsurile de ceas), genereaz semnale de transport i mprumut pentru a permite cascadarea
circuitelor (prin cuplarea n serie se pot realiza numartoare reversibile pe mai mult de patru bii).
a) 74LS168/169 Numrtor sincron bidirecional
Numrtoarele din aceast serie sunt circuite de numrare pe patru bii, complete, sincrone, cu
posibilitate de numrare n sens direct (UP) i n sens invers (DOWN). Deasemenea circuitele
permit ncrcarea paralel utilizat pentru programarea numrtoarelor i semnal de transport
(Terminal Count) util pentru legarea n serie a numrtoarelor, operaie ce permite realizarea unor
numrtoare pe mai mult de patru bii. Schema terminalelor i diagrama logic sunt prezentate n
figura 2.71.

Figura 2.71 Terminalele i diagrama logic a circuitelor LS168/LS169

Circuitul LS168 este un numrtor bidirecional BCD (modulo 10) iar circuitul LS169 este un
numrtor bidirecional binar (modulo 16). Diagrama de stare a celor dou tipuri de numrtoare este
prezentat n figura 2.72.

Figura 2.72 Diagramele de stare ale circuitelor de numrare 74LS168/74LS169

n cazul circuitului LS 168 acesta se poate programa cu oricare din strile de la 0-15 dei
numrtorul este un numrtor modulo 10. Ca urmare diagrama indic faptul c, de exemplu pe
numrare direct dac numrtorul a fost nscris cu valoarea 13 atuni el va trece dup primul front activ
n starea 4, intrnd apoi n ciclul normal de funcionare. Pe sens invers de numrare, evoluia sa va fi n
starea 12, starea 5 i apoi n ciclul normal de funcionare. Pentru celelalte funcii ale circuitelor de
numrare se d tabelul de funcionare, tabelul 2.29.

Tabelul 2.29 Tabelul de funcionare al circuitelor LS168/LS169

Pentru toate circuitele prezentate exist condiionri temporale ntre semnalul de intrare i frontul activ i
ntrzieri de propagare ntre frontul activ i momentul stabilirii semnalelor la ieire. Aceste
interdependene sunt date n foile de catalog ale circuitelor, n figura 2.73 prezentndu-se diagramele
temporale ale circuitelor LS 168/LS169.

Figura 2.73 Diagramele temporale ale circuitelor LS168/LS169

Pentru cascadarea numrtoarelor se folosete semnalul TC mpreun cu semnalele de validare CEP i

CET. Pentru o corect nseriere trebuie s se in cont de schema intern a circuitului, figura 2.74 din care
rezult funcia logic a semnalului TC.

Figura 2.74 Schema intern a circuitului 74LS169

Se determin:
TC ' (Q0 Q1 Q 2 Q3 U / D CET Q' 0 Q'1 Q ' 2 Q ' 3 (U / D )'CET )'

(2.30)

innd cont de funcia (2.30) rezult c modul de conectare n cascad din figura 2.75 este greit.

Figura 2.75 Exemplu de conectare greit a numrtoarelor 74LS169 n serie

Numrtoarele vor funciona corect pn cnd numrtorul din mijloc ajunge pe numrare direct n
starea 1111. Conform expresiei (2.30), TC=0 validnd numrtorul MSB timp de 16 fronturi active ale
ceasului, deoarece Q0=Q1=Q2=Q3=1, U/D=1 i CET=0 n permanen.. Pe aceast perioad rezultatul
obinut la ieire este greit! O greeal asemntoare s-a evitat n cazul numrtoarelor
74LS160/LS161/LS/162/LS163, figura 2.69 prin faptul c semnalele CEP i CET s-au legat mpreun!
Varianta corect de nseriere a numrtoarelor 74LS168/74LS169 este prezentat n figura 2.76 i
const n legarea semnalului TC cu CET. Acest semnal intr n expresia (2.30) i atunci cnd
Q0=Q1=Q2=Q3=1 i U/D=1, semnalul CET=0 numai pe durata unui front activ! Aceleai observaii sunt
adevrate i pentru circuitul 74LS168.

Figura 2.76 Exemplul corect de conectare n serie a numrtoarelor 74LS169

b) 74LS191/74LS192/74LS193 Numartor sincron bidirecional

Circuitul 74LS190 este un numrtor sincron bidirecional modulo 10, iar 74LS191 este un
numrtor modulo 16. Schimbarea strii numrtoarelor se face sincron cu frontul cresctor a
semnalului de ceas. Circuitul integrat are faciliti de programare asincron a numrtorului,
semnalul PL (Paralel Load ncrcare paralel), de validare a numrrii, semnalul CE (Count
enable validare numrare), de control a sensului de numrare, semnalul U/D (UP/DOWN
cresctor/descresctor), de transport, semnalul TC (Terminal Count Sfrit numrare) i de
ceas pentru nserierea capsulelor, semnalul RC (Ripple Carry Transport serial).

Figura 2.77 Schema terminalelor i diagrama logic a circuitului

Spre deosebire de circuitele anterioare, 74LS190/74LS191 dau la ieire doi indicatori de

depire/mprumut: semnalul TC care normal este n starea logic 0 i trece n 1 logic atunci cnd
numrtoarele ating 0 n numrare descresctoare sau ating maximul n numrare cresctoare ( 9 pentru
74LS190, 15 pentru 74LS191) . Semnalul TC va rmne n starea logic 1 pn cnd numrtoarele ies
din strile descrise, fie prin numrare fie prin ncrcare paralel. TC nu se utilizeaz ca semnal de clock,
deoarece poate decoda impulsuri parazite. Deasemenea semnalul TC este folosit intern pentru a valida
semnalul RC. Semnalul RC este normal n starea logic 1. Cnd CE=0 i TC=1, semnalul RC trece n 0
odat cu frontul descresctor al semnalului de ceas i va rmne n aceasta stare pn la frontul
cresctor al ceasului, tabelul 2.30. Acest mod de funcionare faciliteaz conectarea n serie a circuitelor
dup varianta din figura 2.78.
Tabelul 2.30 Modul de formare a semnalului RC

Figura 2.78 Conectarea n serie a numrtoarelor prin semnalul Ripple Carry

n cazul modalitii de nseriere prezentate apar ntrzieri de propagare la schimbarea strilor de la primul
etaj pn la ultimul etaj de numrare. Intrzierile se cumuleaz i aceasta reprezint limitarea soluiei. O
alt variant care permite schimbarea simultan a strilor n toate etajele este cea prezentat n figura
2.79.

Figura 2.79 Conectarea n serie prin semnalul Ripple Carry/Borrow

Semnalul de ceas se aplic simultan tuturor numrtoarelor i semnalele RC propag semnalul de

tranport/mprumut (carry/borrow) ntr-o manier serial. n aceast variant, durata de 0 logic a
semnalului de ceas trebuie s fie suficient de lung pentru a permite frontului descresctor al semnalului
RC a se propage pn la ultimul etaj, nainte ca ceasul s treac n starea logic 1.
O alt variant ce evit ntrzierile de propagare i restriciile asociate este prezentat n figura
2.80. n aceast metod, semnalul CE este format prin combinarea semnalelor TC de la toate etajele
precedente i semnalul de validare. Semnalul de validare este necesar pentru facilitatea de a nhiba
numrarea. Soluiile de validare a numrrii din variantele precedente nu pot fi aplicate deoarece ieirea
TC a unui etaj nu este afectat de propriul semnal CE.

Figura 2.80 Inserierea numrtoarelor cu validare paralel a semnalului carry/borrow

Diagrama de stare a circuitelor de numarare este prezentat n figura 2.81.

Figura 2.81 Diagrama de stare a circuitelor 74LS190 i 74LS191

c) 74LS192/74LS193 Numrtoare sincrone bidirecionale

Circuitele 74LS192/74LS193 sunt circuite sincrone de numrare n ambele sensuri, modulo 10
(74LS192) i modulo 16 (74LS193). Circuitele folosesc intrri diferite pentru impulsurile de
numrare direct (semnalul Count Up) i pentru numarare invers (semnalul Count Down).
Ieirile circuitelor se schimb pe frontul descresctor al semnalelor de clock. La ieire sunt
semnale separate pentru transport (Terminal count up semnalul de terminarea numarrii n
sen cresctor) i pentru mprumut (semnalul Terminal count down semnal de terminarea
numrrii n sens descresctor), ceea ce uureaz nserierea numrtoarelor. Semnale de
intrare asincrone permit programarea numrtoarelor (semnalul PL) i resetarea acestor
(semnalul MR), figura 2.82. n figura 2.83 sunt prezentate modurile de numrare direct i
invers.

Figura 2.82 Schema terminalelor i diagrama logic a integratelor

Figura 2.83 Schema i diagrama de semnale la numrarea n sens direct i invers a circuitului 74193

Diagrama de semnale i stare prezentate n figura 2.84. Deasemenea n tabelul 2.31 este dat tabelul de
selecie al modurilor de funcionare.

Figura 2.84 Diagramele de semnale ale circuitului 74LS192/ 74LS193

Tabelul 2.31 Selecia modurilor de funcionare ale circuitelor de numrare

Modul de conectare n cascad este prezentat n schema din figura 2.85.

Figura 2.85 Conectarea n cascad a numrtoarelor 74LS192/74LS193

10