2.

6 Circuite combinaionale
Circuitele combinaionale sunt realizate numai din pori logice, ieirile sunt determinate de valorile
prezente ale intrrilor i operaiile pot fi specificate printr-un set de funcii Booleene. Fiecare intrare i
ieire este un semnal binar, reprezentat logic prin 1 sau 0. Pentru n variabile de intrare sunt 2n combinaii,
pentru fiecare dintre acestea fiind posibil numai o ieire. Corespondena dintre combinaia de la intrare
i valoarea ieirii se poate specifica prin tabelul de adevr al circuitului. Pentru fiecare variabil de ieire
poate fi descris o funcie care are ca argumente variabilele de intrare.
2.6.1 Decodificatoare/demultiplexoare
Decodificatorul este un circuit logic combinaional, care permite identificarea unui cod de intrare
prin activarea unei singure linii la ieire, corespunztor acestui cod. Circuitul poate fi utilizat pentru
operaii de selecie sau conversia dintr-un sistem de numeraie, n cod zecimal. Numrul maxim de linii
distincte de ieire n, corespunde numrului de combinaii posibile ale celor m variabile de intrare (n=2m).
n figura 2.18a este prezentat schema unui decodificator complet cu trei intrri (m=3) i 8 ieiri (n=8).
Decodificatorul se compune dintr-un numr de pori NAND egal cu numrul de ieiri, fiecare poart avnd
un numr de intrri egal cu cel al variabilelor de intrare (x1, x2, x3). Porile sunt conectate astfel nct la
ieirea lor s se obin complementul tuturor celor 8 termeni distinci corespunztori celor trei variabile de
intrare. Trei din inversoarele de la intrare, (U1, U3, U5), complementeaz variabilele de intrare, iar
celelalte trei, (U2, U4, U6), asigur ca semnalele x1, x2, x3 s fie ncrcate cu o singur unitate de sarcin.
Decodificatorul zecimal este deseori folosit ca demultiplexor pe opt ci.

b)

a)

Figura 2.18 Schema unui decodificator (a), demultiplexor (b), complet pe 3 bii
Demultiplexorul este circuitul care permite transmiterea datelor de pe o cale de intrare ( E 0 sau

E1 ) pe una din mai multe ci de ieire, figura 2.18b. Selectarea cii de ieire se face prin combinaia de
intrare x1, x2, x3. Demultiplexorul poate fi utilizat ca decodificator, prin punerea intrrilor E 0 i E1 la mas.
Principalele tipuri de decodificatoare/demultiplexoare sunt:
Exemple de circuite integrate decodificator/demultiplexor

decodificatoare binar/zecimal (7442, 7445, 74141, 74145)

decodificatoare exces 3/zecimal (7443)
decodificatoare Gray exces 3/zecimal (7444)
decodificator/demultiplexor dublu cu 2 intrri i 4 ieiri (74155) sau 16 ieiri (74154)

Diagrama i simbolizarea logic a circuitului

a) 74LS138 - Decodificator/demultiplexor 1 din 8

b) 74LS139 Decodificator/demultiplexor 1 din 4

c) 74LS145 Decodificator driver 1 din 10, cu colector n gol

d) 74LS155 - Decodificator/demultiplexor 1 din 4

Expandarea numrului de ieiri a circuitelor decodificator/demultiplexor

n aplicaii apare necesitatea extinderii capacitii circuitelor de decodificare/demultiplexare.
Principiul utilizat pentru cazul decodificatoarelor este prezentat n figura 2.3. n acest exemplu, din dou
decodificatoare 3x8 se obine un decodificator 4x16. Extensia a fost posibil prin utilizarea celei de-a
patra intrri ca semnal de validare a unuia din cele dou decodificatoare 3x8. Schema circuitului este
prezentat n figura 2.19.

Fig. 2.19 Exemplu de expandare decodificatoarelor 3x8 la 4x16

n figura 2.20 este exemplificat metoda de extindere a numrului de ieiri ale circuitului
demultiplexor 74154 (4 linii de intrare i 16 de ieire), la 162 linii de ieire. n funcionarea ca decodificator
intrarea D se pune la mas.

Figura 2.20 Exemplu de extindere a capacitii de ieire a demultiplexoarelor

2.6.2 Codificatoare/multiplexoare
Codificatorul este circuitul combinaional care genereaz la ieire un cuvnt binar de n bii atunci
cnd numai una din cele m intrri ale sale este activ, figura 2.21a.
x1 x2
x1

d1
d2
dm
E

y1
Codificator

xm

yn

xn

Multiplexor

b)

a)

Figura 2.21 Schema bloc a unui codificator (a), multiplexor (b)

Numrul cuvintelor generate la ieirea codificatorului este egal cu numrul intrrilor (liniilor de
cuvnt). Cele m cuvinte de ieire (codificate pe n bii) sunt n general, dar nu necesar, distincte. Notnd
cu x variabilele de intrare i cu y funciile de ieire, se pot scrie urmtoarele expresii logice:

yk

a i xi

(2.13)

i 1

n care k= 1, 2,, n, iar ai este un factor ce poate lua valorile 0 sau 1. Relaia indic posibilitatea realizrii
fizice a codificatorului folosind pori SAU. De exemplu, pentru cazul decodificatorului zecimal/exces
corespondena dintre intrrile i ieirile circuitului se reprezint sub forma tabelul ului de adevr 2.5. Pe
baza acestuia se determin funciile logice de ieire, (2.14), care n general dac este cazul se
minimizeaz nainte de implementare.
Tabelul 2.5 Tabelul de adevr al codificatorului zecimal/exces 3

x1
x2
x3
x4
x5

y4
0
0
0
0
0

y3
0
1
1
1
1

y2
1
0
0
1
1

y1
1
0
1
0
1

x6
x7
x8
x9
x10

y4
1
1
1
1
1

y3
0
0
0
0
1

y2
0
0
1
1
0

y1
0
1
0
1
0

y1 x1 x 3 x 5 x 7 x 9
y 2 x1 x 4 x 5 x8 x 9
y 3 x 2 x 3 x 4 x 5 x10

(2.14)

y 4 x 6 x 7 x8 x 9 x10

Pe lng modalitatea clasic de implementare a circuitului cu pori logice, schema prezentat n

figura 2.22, dorete s evidenieze i alte variante posibile precum implementarea codificatoarelor
utiliznd matrice de diode. Metoda este simpl, conducnd spre un circuit compact i ieftin.
Implementarea cu diode este folosit la comutatoarele decadice.

Figura 2.22 Implementarea codificatorului cu diode

Multiplexorul (MultipleXor) este circuitul care selecteaz una din cele m ci de intrare la o cale
de ieire unic. Selectarea cii de intrare se face prin intermediul unui cuvnt binar de selecie cu n bii. n
figura 2.21b este prezentat schema bloc a unui multiplexor. ntre numerele m i n exist relaia m=2n.

Pentru n=3, ieirea y are urmtoarea expresie:

y E ( x1 x 2 x3 d1 x1 x 2 x3 d 2 x1 x 2 x3 d 3 x1 x 2 x3 d 4
x1 x 2 x3 d 5 x1 x 2 x3 d 6 x1 x 2 x3 d 7 x1 x 2 x3 d 8 )

(2.15)

Principalele tipuri de multiplexoare sunt: circuitul 74150 (16 intrri), 74151 (8 intrri), 74153 (4
intrri) i 74157 multiplexor cuadruplu, cu cte 2 intrri de date. Diagramele i simbolurile logice ale
circuitelor sunt prezentate n continuare.
a) 74LS151 Multiplexor cu 8 intrri

b) 74LS153 Multiplexor dual cu 4 intrri

c) 74LS157 Patru multiplexoare cu 2 intrri

Multiplexoarele sunt utilizate n aplicaii de selecie secvenial a datelor, conversie paralel-serie,

n sistemele de transmisii de date. De asemenea, o aplicaia tipic a circuitelor de
multiplexare/demultiplexare este n structura unitilor aritmetica-logice, figura 2.23. Schema bloc a unei
astfel de aplicaii este:

Figura 2.23 Schema bloc a unei uniti aritmetica-logice

O alt aplicaie a multiplexoarele este n implementarea circuitelor logice combinaionale, prin
implementarea funciilor logice. Aplicaia se bazeaz pe teorema de expansiune a funciilor logice a lui
Shannon care afirm c:
f ( x1 , x 2 ,...,x n ) x1 ' f (0, x 2 ,...,x n ) x1 f (1, x 2 ,...,x n )

(2.16)

n consecin funcia f poate fi implementat de urmtorul circuit cu multiplexor cu dou intrri:

Fig. 2.24 Implementarea funciilor cu ajutorul multiplexoarelor

De exemplu funcia: f x' y' z' xy ' z xyz ' x' ( y' z' ) x( y' z yz ' ) i implementarea cu multiplexoare cu 2
intrri, prezentat n figura 2.25.

Fig. 2.25 Implementarea funciei cu multiplexoare cu dou ci

La fel ca n cazul decodificatoarelor/demultiplexoarelor n aplicaii poate apare necesitatea
extinderii capacitii multiplexoarelor. Metoda principial de extindere a capacitii este prezentat n
figura 2.26.

Decodificator

x1-x3
D0-D15

D16-D31

Multiplexor
1

y1

E1

D112-D128

Multiplexor
2

y2

Multiplexor
8

E2

yn

x4-x7

En

__________ _
y y1 y 2 y n

Figura 2.26 Schema principial pentru extinderea capacitii multiplexoarelor

2.6.3 Convertoare de cod
Prin convertoare de cod se neleg acele dispozitive care transform codul de reprezentare a unei
informaii numerice. Pentru sinteza acestora, se determin, pe baza tabelului de coresponden
intrri/ieiri, funciile logice de ieire i apoi aceste funcii se minimizeaz. Metoda este exemplificat
pentru proiectarea unui convertor din cod binar n cod Exces 3. n tabelul 2.6 este indicat corespondena
dintre intrri i ieiri.
Tabelul 2.6 Corespondena intrri/ieiri a unui
codificator binar/exces 3

x4
0
0
0
0
0
0
0
0
1
1

x3
0
0
0
0
1
1
1
1
0
0

Intrri
x2
0
0
1
1
0
0
1
1
0
0

x1
0
1
0
1
0
1
0
1
0
1

y4
0
0
0
0
0
1
1
1
1
1

y3
0
1
1
1
1
0
0
0
0
1

Ieiri
y2
1
0
0
1
1
0
0
1
1
0

y1
1
0
1
0
1
0
1
0
1
0

Din tabelul 2.6 se determin funciile logice de ieire, (2.17), care se minimizeaz cu ajutorul
diagramelor Veitch-Karnaugh, figura 2.27.
y1 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4
y 2 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4
y 3 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 .x3 x 4 x1 x 2 x3 x 4
y 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4 x1 x 2 x3 x 4
x2
x1
0
1
1
0
0
1

(2.17)

x21
1

x4 x3
y 2 x1 x 2 x3 x1 x 2 x 4 x1 x 2 x 4

x4 x3
y1 x1 x 2 x3 x1 x 4

x1
x2

x1
x2

x4 x3

x4 x3

y3 x1 x3 x4 x2 x3 x4 x1 x2 x3
x1 x2 x3 x4

y 4 x 2 x3 x 4 x1 x3 x 4 x 2 x3 x 4

Figura 2.27 Diagramele Veitch-Karnaugh i funciile logice minimizate

Pentru implementarea cu circuite NAND, funciile logice minimizate se neag de dou ori,
obinnd-se expresiile (2.18).
y1 x1 x2 x3 x1 x3 x4 x1 x2 x4 x4 x3

(2.18)

y 2 x1 x 2 x3 x1 x 2 x 4 x1 x 2 x 4
y3 x1 x3 x4 x2 x3 x4 x1 x2 x4 x1 x2 x3 x4

y 4 x 2 x3 x 4 x1 x3 x 4 x 2 x3 x 4
n figura 2.28, se prezint schema circuitului i diagrama de semnale obinut prin simularea funcionrii
acestuia.

a)

b)

Figura 2.28 Schema convertorului de cod binar/exces 3 i diagrama de semnale

BCD 7 segmente (74LS247, 74LS248, 74LS249)
n multe aplicaii afiarea informaiei numerice se face cu afioare cu 7 segmente. Pentru
comanda acestora se utilizeaz circuite care transform a codul BCD ntr-un cod ce permite
reprezentarea vizual a digitului corespunztor. Exist mai multe tipuri de circuite, att n tehnologia TTL
ct i CMOS care rezolv aceast problem. n continuare se va prezenta unul din aceste circuite i
anume circuitul 74LS247. Simbolul capsulei integratului i diagrama logic sunt reprezentate n figura
2.29.

Figura 2.29 Schema bloc i schema intern a circuitului BCD 7 segmente

Funcionarea corcitului rezult din tabelul de adevr, tabelul 2.7.
Tabelul 2.7 Tabelul de adevr al circuitului 74LS247

n figura 2.30 este prezentat rezultatul afirii i modul de notare a segmentelor afiorului cu 7 segmente.

Figura 2.30 Rezultatul afiat i notarea segmentelor afiorului

2.6.4 Circuite de adunare

Operaia aritmetic de baz este adunarea a doi bii. Cnd ambii bii sunt 1 logic atunci rezultatul
este (1+1=10), 10, bitul cel mai semnificativ purtnd numele de bitul de transport (carry). Circuitul
combinaional care realizeaz adunarea a doi bii poart numele de sumator pe jumtate (half ader).

Tabelul 2.8 Tabelul de adevr al circuitului sumator pe jumtate

x
0
0
1
1

y
0
1
0
1

S=x+y
0
1
1
0

Carry
0
0
0
1

Funciile logice corespunztoare ieirii i respectiv semnalului de transport sunt:

S= xy+xy

Carry=xy

(2.19)

n figura 2.31 este prezentat implementarea celor dou funcii logice i diagrama de semnale.

Fig. 2. 31 Schema sumatorului pe jumtate i diagrama de semnale

Un sumator complet (full adder) realizeaz adunarea a doi bii semnificativi innd cont i de bitul
de transport provenind de la celula anterioar. Funcionarea sa este descris de tabelul de adevr 2.9.
Tabelul 2.9 Tabelul de adevr al circuitului
complet de sumare
X1
0
0
0
0
1
1
1
1

Y1
0
0
1
1
0
0
1
1

C0
0
1
0
1
0
1
0
1

S=X1+Y1
0
1
1
0
1
0
0
1

C1
0
0
0
1
0
1
1
1

Funciile logice i diagramele Veitch-Karnaugh corespunztoare sunt prezentate n figura 2.32 i

respective ecuaiile (2.20).
C0
Y1

C0
Y1

X1
X1
Figura 2.20 Diagramele Veitch-Karnaugh ale sumatorului complet

10

S X 1Y1 ' C 0 ' X 1 ' Y1 ' C 0 X 1Y1C 0 X 1 ' Y1C 0 ' ( X 1 ' Y1 ' X 1Y1 )C 0 ( X 1Y1 ' X 1 ' Y1 )C 0 '
( X 1 ' Y1 ' X 1Y1 )C 0 ( X 1 ' Y1 ' X 1Y1 )C 0 ' C 0 ( X 1 Y1 )
C1 X 1Y1 X 1C0 Y1C0

(2.20)

Implementarea circuitului n dou variante i diagramele de semnale sunt prezentate n figura 2.21

Figura 2.21 Dou variante de implementare a circuitului complet de sumare i

diagrama de semnale corespunztoare
Pentru realizarea unui sumator pe mai muli bii sunt conectate sumatoare complete n cascad, figura
2.22.

Fig. 2.22 Schema unui sumator pe 4 bii obinut prin conectarea n cascad a patru sumatoare complete
Cum n circuitele combinaionale, semnalul trebuie s se propage prin pori pn la obinerea sumei
corecte, acest timp de propagare este egal cu suma timpilor de propagare a porilor traversate de
semnal. Timpul cel mai lung de propagare l are semnalul de transport. Fiecare bit al ieirii depinde de
valoarea semnalului de transport de pe intrare, aa nct valoarea sumei se va obine corect la ieire
dup ce Ci s-a propagate prin toate porile. Timpul de propagare este un factor de limitare a vitezei cu
care dou numere sunt adunate i din acest motiv s-au imaginat diferite tehnici de reducere a timpului de
propagare.

11