Lucrarea nr.

Circuite de memorie

1. Scopul lucrării
Lucrarea are drept scop studiul circuitelor elementare de memorie.

2. Descriere teoretică
2.1. Latch-ul elementar
Unul dintre cele mai simple circuite de memorie este latch-ul
elementar, indicat în fig. 8.1., realizat cu porţi NAND şi NOR.
S S
Q Q

R Q R Q

Fig. 8.1.

El posedă o intrare de set, S activă pe 1 sau S activă pe 0, şi o

intrare de reset, R activă pe 1 sau R activă pe 0. Prin convenţie S sau S
înscrie memoria, adică circuitul este adus stare Q=1. În regim normal de
funcţionare cele două intrări nu trebuie să fie simultan active.

2.2. Latch cu ceas

În cazul latch-ului elementar intrările specifică cum şi când trebuie
să comute latch-ul.
Separarea căii pe care se indică în care mod trebuie să comute
dispozitivul faţă de când trebuie să comute se face adăugând o serie de
părţi suplimentare. Apare în acest fel un nou tip de semnal, semnal de
ceas.
Schema latch-ului cu ceas este indicată în fig. 8.2.
S
Q S Q

CK RSL
CK
R Q
Q
R
Fig. 8.2
– 37 –
 O utilizare corectă a acestui tip de dispozitiv presupune stabilizarea
semnalelor S şi R (cu evitarea următoarei situaţii: S=R=1), urmată de
aplicarea tranziţiei semnalului CK în 1 logic, astfel încât S şi R indică
cum să comute circuitul, iar CK indică când să comute circuitul.
Pe durata palierului activ al ceasului (CK=1) circuitul este
transparent în sensul că orice modificare a stării semnalelor S şi R este
resimţită la ieşire.

2.3. Latch tip D

O soluţie pentru eliminarea situaţiei în care S=R=1 este aceea de a
interconecta intrările R şi S prin intermediul unui inversor, caz în care
ele vor avea valori complementare.
Se obţine astfel latch-ul de date, sau latch-ul de tip D. (fig. 8.3.)

S CK R D CK
RSL DL
Q Q
Q Q

Fig. 8.3.

La fiecare impuls de ceas, în latch este stocată valoarea de pe

intrarea D. Circuitul este transparent pe durata palierului activ al
ceasului.

2.4. Structura master – slave

Această structură este prezentată în fig. 8.4 şi foloseşte două
circuite de latch RS cu ceas (RS latch) rezultând circuitul (Reset, Set
Flip-Flop – RSF-F).

S S Q S Q S Q

CK RSL CK RSL CK RSF-F

R R Q R Q R Q

CK

Fig. 8.4.

– 38 –
 Când ceasul CK=1, primul latch, master, este transparent şi
permite stocarea unei valori corespunzătore lui R şi S la ieşirea sa.
Al doilea latch, slave, este netransparent.
Când ceasul CK=0, al doilea latch, slave, este transparent (latch-ul
master fiind netransparent), lucru care permite trecerea valorilor lui Q şi
Q de la ieşirea latch-ului master la ieşirea latch-ului slave. Modificarea
ieşirii se produce la tranziţia ceasului din 1 în 0. Se spune că acest circuit
comută pe frontul negativ al ceasului.

2.5. Bistabil D
Bistabilul anterior nu a eliminat deficienţa privind acţionarea
simultană a ambelor intrări.
Se poate evita această problemă interconectând intrările S şi R
printr-un circuit NOT (fig.8.5.). Rezultă bistabilul D (delay).
Acest bistabil este folosit pentru stocare temporară sau pentru
realizarea unei întârzieri de un tact.
D

S CK R D CK
RSF – F DF – F
Q Q
Q Q

Fig.8.5.

2.6. Latch-ul adresabil

În fig. 8.6. este prezentată structura unui latch adresabil.

WE E 00

DMUX

0m − 2
DIN
0m −1
n CK D CK D CK D
An-1 ... A0 DL DL DL
Q Q Q
Om-1 Om-2 O0

Fig. 8.6.
– 39 –
 Cele m latch-uri de tip D sunt conectate în paralel, având intrarea
de date comună, DIN. Semnalul de ceas este distribuit către latch-ri prin
intermediul unui DMUX care trimite comanda de scriere, WE (WRITE
ENABLE), pe intrarea CK a fiecărui latch. Cele n intrări ale DMUX-
ului , An-1, ... A0, permit selectarea fiecărui latch în parte pentru a stoca
DIN. Sistemul are m ieşiri, m=2n, toate accesibilie.

3. Desfăşurarea lucrării
Se realizează dispozitivele prezentate la punctele 2.1., 2.2., 2.3.,
2.4., 2.5. şi se simulează funcţionarea lor cu ajutorul programului
SCHEMATICS. Se va realiza circuitul de la punctul 2.6., pentru n=3 şi
se va simula în SCHEMATICS.

4. Conţinutul referatului
Referatul va conţine următoarele:
- schemele circuitelor;
- formele de undă rezultate în urma procesului de simulare;
- concluzii cu privire la circuitele simulate.

– 40 –