1.

Dimensionarea tranzistoarelor

S-a ales tehnologia CMOS corespunzatoare dimensiunii pentru L= 0.25um

Conform acestei tehnologii avem urmatoarele date de proiectare: Vdd = 3.3 V
TR= 0.3ns si CL= 0.09pF.

Conform acestei tehnologii si avand in vedere relatiile pentru fiecare tip de poarta
logica au rezultat urmatoarele date de dimensionare:

 pentru poarta inversoare : Ln=Lp= 0.35um; Wn=2 um (dimensiune aleasa);

Wp/Wn=2  Wp=4um
 pentru poarta inversoare tristate : Ln=Lp=0.35um; Wn = 2.5um;Wp=5um;
 pentru poarta nand2 :Ln=Lp=0.35um; Wn = 2um ; Wp= 2um;
 pentru poarta nor2 : Ln=Lp=0.35um; Wn =2um; Wp= 8um;

2. Timpii de propagare totali obtinuti :

tpLHtotal (Q) = 1.26ns;

tpLHtotal (QN)= 1.605ns;
tpHLtotal (Q)= 2.58ns;
tpHLtotal (QN)=1.15ns;
Considerand tptotal=tpintrinsec + Kload*CL =>

Descriere tpLH tpHL

tpLHintrinsec Kload tpHLintrinsec Kload
CK->Q 1.15 ns 1222 0.823ns 19522
CK->QN 0.858ns 8300 1.02ns 1222

3. Timpii de constrangere s-au determinat in urma graficelor obtinute pentru fiecare

simulare parametrica in parte.
Astfel rezultatele obtinute sunt:
Pin intrare Parametru constrangere Durata interval [ns]
SETUP_TIME_LH → CK 6.38ns
SETUP_TIME_HL → CK 6.46ns
K HOLD_TIME_LH → CK 0.657ns
HOLD_TIME_HL → CK 0.732ns
CK MINPW__HIGH >=1.7ns
MINPW_LOW oricat