V.

CIRCUITE LOGICE SECVENIALE

Circuite logice secveniale

Circuitele logice secveniale, CLS, sunt automate de grad 1 CLS se obin din CLC prin introducerea unor reacii inverse CLS sunt alctuite din:
Elemente de memorie binar CLC

CLS se caracterizeaz prin faptul c variabilele de ieire sunt dependente de timp i de starea intern
23.11.2011 Curs 7 ASDN 2

Circuite logice secveniale

Circuitele logice secveniale sunt caracterizate printr-o secven a variabilelor de ieire i o secven a strilor elementelor de memorie, pentru fiecare secven a variabilelor de intrare Clasificare dup modul de funcionare (modul de transmitere a semnalelor)
CLS asincrone
Comportarea este determinat de aplicarea pe intrri a semnalelor n momente oarecare Starea circuitului depinde de ordinea n care se schimb semnalele

CLS sincrone
Comportarea este determinat de aplicarea pe intrri a semnalelor n momente discrete, bine determinate n timp Sincronizarea se realizeaz cu ajutorul unor impulsuri date de un generator de tact (ceas; clock)

Exemple: bistabile, numrtoare, registre, memorii RAM

23.11.2011 Curs 7 ASDN 3

5.1. Circuite basculante bistabile

Definiie: Circuitele basculante bistabile (CBB sau bistabile) sunt circuite logice secveniale care au dou stri stabile distincte. Trecerea dintr-o stare n alta se face la aplicarea unei comenzi din exterior Bistabil:
Sistem cu memorie (element de memorie binar) memoreaz un bit Se asociaz uneia dintre cele 2 stri ale bistabilului funcia de memorare a cifrei binare 1 i celei de a doua stri funcia de memorare a cifrei binare 0 Poate pstra un timp nedefinit informaia binar i n acelai timp starea sa poate fi citit n orice moment Are 2 ieiri:
Una pune n eviden cifra binar memorat, numit ieire adevrat Q A doua pune n eviden valoarea negat a cifrei binare memorate, denumit ieire negat Q
23.11.2011 Curs 7 ASDN 4

5.1.1. Bistabil RS asincron (latch)

Bistabilul RS asincron are 2 intrri de comand (de date): S (Set) i R (Reset) i dou ieiri Q i Q (complementare) S Q Simbol
R Q

Tabel de adevr t
n

Sn 0 0 1 1

Rn 0 1 0 1

tn+1 Qt+1 Qt 0 1

Din punct de vedere logic nu are sens s se fac simultan nscrierea i tergerea informaiei, ca urmare Sn = 1 i Rn = 1 va fi o situaie interzis (de nedeterminare, pentru c nu se poate prevedea starea final) Condiia de bun funcionare care se impune este: Sn Rn = 0
23.11.2011 Curs 7 ASDN 5

5.1.1. Bistabil RS asincron (latch)

Sinteza circuitului
Vom considera semnalul de ieire Qt+1 la momentul tn+1 Ieirea Qt+1 depinde att de starea intrrilor Sn i Rn ct i de starea Qt, la momentul tn Vom scrie Qt+1 ca o funcie de 3 variabile:
Qt 0 0 0 0 1 1 1 1
23.11.2011

Sn 0 0 1 1 0 0 1 1

Rn 0 1 0 1 0 1 0 1

Qt+1 0 0 1 1 0 1
Curs 7 ASDN 6

5.1.1. Bistabil RS asincron (latch)

Sinteza circuitului
Diagramele Karnaugh pentru ieiri:
Qt+1: Qt SnRn 0 1 Qt+1: Qt SnRn 0 1 00 1 0 01 1 1 11 x x 10 0 0 00 0 1 01 0 0 11 x x 10 1 1

Funciile minimizate n FCM

Qt+1 = Rn (Sn + Qt) Qt+1 = Sn (Rn + Qt)
23.11.2011 Curs 7 ASDN 7

5.1.1. Bistabil RS asincron (latch)

Funciile ieirilor pentru schema circuitului cu pori de tip SAU-NU:
Qt+1 = Qt+1 = Rn (Sn + Qt) = Rn + (Sn + Qt) Qt+1 = Qt+1 = Sn (Rn + Qt) = Sn + (Rn + Qt) Rn Q

Sn

Observaie
Pentru Sn = Rn = 1 rezult Qt+1 = 0 i Qt+1 = 0, cele dou ieiri nefiind complementare Circuitul i pierde n acest caz caracterul de circuit bistabil, cu dou stri distincte stabile
23.11.2011 Curs 7 ASDN 8

5.1.1. Bistabil RS asincron (latch)

Funciile ieirilor pentru schema circuitului cu pori de tip I-NU se obin din FDM rezultate din DK:
Qt+1 = Sn + (Qt Rn) Qt+1 = Rn + (Qt Sn) Qt+1 = Sn + (Qt Rn) = Sn (Qt Rn) Qt+1 = Rn + (Qt Sn) = Rn (Qt Sn) Sn Q

Rn
23.11.2011

Q
Curs 7 ASDN 9

5.1.2. Bistabil RS sincron (latch cu ceas)

Bistabilul RS sincron se obine din bistabilul RS asincron Se adaug pori logice suplimentare cu scopul de a rspunde la semnalele de intrare R i S numai sub aciunea unui semnal de comand, numit impuls de tact (ceas; clock) S Q Simbol CLK
R Q

Schema cu pori I-NU

Sa S CLK R
23.11.2011

Q Ra
Curs 7 ASDN 10

5.1.2. Bistabil RS sincron (latch cu ceas)

Ieirile bistabilului RS sincron se modific doar cnd semnalul de tact (ceas) CLK este activ Ct timp semnalul de CLK are valoarea 0 logic, intrrile de date (S i R) nu influeneaz bistabilul Cnd semnalul de CLK devine 1, bistabilul urmrete modificrile intrrilor de date Cnd CLK redevine 0 bistabilul se zvorte (de aceea se numete latch), pstreaz informaia avut anterior pe ieire i la acest bistabil situaia intrrilor n care S = R = 1 introduce o nedeterminare, de aceea ea trebuie evitat
23.11.2011 Curs 7 ASDN 11

5.1.2. Bistabil RS sincron (latch cu ceas)

Funcie de excitaie - caracteristic pentru fiecare bistabil Pune n eviden cum trebuie s fie intrrile bistabilului (ce stare trebuie s aib) pentru a se realiza o tranziie specific Tabelul de excitaie pentru bistabilul RS sincron este:
Qt 0 0 1 1 Qt+1 0 1 0 1 R x 0 1 0 S 0 1 0 x

23.11.2011

Curs 7 ASDN

12

5.1.2. Bistabil RS sincron (latch cu ceas)

Observaie
n afara intrrilor sincrone, la bistabilul RS sincron se introduc i intrri asincrone, Ra i Sa, la nivelul bistabilului RS asincron (ultimele pori I-NU) Ra i Sa sunt utilizate cu scopul forrii la 0, prin Ra, sau la 1, prin Sa, a ieirii Q a bistabilului Apariia unor comenzi pe intrrile asincrone se execut independent de prezena sau absena tactului CLK Intrrile asincrone ale unui bistabil sunt prioritare n raport cu intrrile sincrone

23.11.2011

Curs 7 ASDN

13

5.1.3. Bistabil D sincron (delay)

Are o singur intrare D i 2 ieiri complementare, Q i Q Starea urmtoare a bistabilului D este determinat de modificarea intrrii D (nu depinde de valoarea ieirii) ntrzie cu un tact informaia pe care o primete pe intrare (circuit elementar de ntrziere) Simbol S
D Q CLK Q R

23.11.2011

Curs 7 ASDN

14

5.1.3. Bistabil D sincron (delay)

Bistabilul D sincron se obine din bistabilul RS sincron la care se leag intrrile printr-o poart de tip NU (negare)
D CLK Q Q

Funciile bistabilului D
Qt+1 = D Qt+1 = D

Tabel de adevr
D 0 1
23.11.2011

Q 0 1
Curs 7 ASDN 15

5.1.3. Bistabil D sincron (delay)

Tabel de excitaie
Qt 0 0 1 1 Qt+1 0 1 0 1 D 0 1 0 1

Starea urmtoare a bistabilului de tip D sincron depinde doar de semnalul aplicat pe intrare, ea este independent de starea actual a bistabilului Bistabilul D este cel mai folosit bistabil n registrele de date Bistabil D comut pe frontul tactului Latch D comut pe nivelul tactului
23.11.2011 Curs 7 ASDN 16

5.1.4. Bistabil JK sincron

Bistabilul JK sincron elimin nedeterminarea de pe ieiri pentru intrrile S = R = 1 Se introduc reacii (legturi inverse) suplimentare Tabel de adevr
J 0 0 1 1 K 0 1 0 1 Qt+1 Qt 0 1 Qt

Tabel de excitaie
Qt 0 0 1 1
23.11.2011

Qt+1 0 1 0 1

J 0 1 x x

K x x 1 0
Curs 7 ASDN 17

5.1.4. Bistabil JK sincron

Funciile bistabilului JK se obin cu DK, din dezvoltarea tabelului de adevr Tabel de adevr n forma detaliat
Qt 0 0 0 0 1 1 1 1 J 0 0 1 1 0 0 1 1 K 0 1 0 1 0 1 0 1 Qt+1 0 0 1 1 1 0 1 0

DK este:
Qt+1: Qt JK 0 1 00 1 01 11 1 10 1 1
Curs 7 ASDN 18

23.11.2011

5.1.4. Bistabil JK sincron

Funciile bistabilului JK
Qt+1 = J Qt + K Qt Qt+1 = J Qt + K Qt

Legturile inverse adugate

R = K Qt S = J Qt

Simbol
S J Q CLK K Q R

23.11.2011

Curs 7 ASDN

19

5.1.4. Bistabil JK sincron

Schema cu pori I-NU
Q J CLK K Q sau

S J CLK K R Q Q

23.11.2011

Curs 7 ASDN

20

5.1.4. Bistabil JK sincron

Observaii:
i la bistabilul JK apar intrrile asincrone care sunt prioritare n raport cu intrrile sincrone Att timp ct intrarea de tact (CLK) rmne pe 1 logic dup stabilirea noii stri, bistabilul intr n oscilaie (i tot schimb starea) Pentru a exista o singur comutare, durata impulsului pe CLK trebuie s fie mai mare dect timpul de propagare a semnalului printr-o poart logic i mai mic dect timpul de propagare a semnalului prin dou pori logice

23.11.2011

Curs 7 ASDN

21

5.1.5. Bistabil T sincron (toggle)

Bistabilul T sincron se obine din bistabilul JK sincron prin legarea intrrilor J i K mpreun Bistabilul T sincron i schimb starea (comut) doar dac pe intrarea T se aplic valoarea 1 logic Schema bistabilului T
S T CLK Q R
23.11.2011 Curs 7 ASDN 22

5.1.5. Bistabil T sincron (toggle)

Tabel de adevr Tabel de excitaie
Qt 0 0 1 1 Qt+1 0 1 0 1 T 0 1 1 0

T 0 1

Qt+1 Qt Qt

DK pentru determinarea funciilor bistabilului T

Qt T 0 1 0 1 1 1

Funciile bistabilului T
Qt+1 = T Qt + T Qt = T + Qt Qt+1 = T Qt + T Qt = T + Qt = T Qt
23.11.2011 Curs 7 ASDN 23

5.1.5. Bistabil T sincron (toggle)

Simbol
S T Q CLK Q R

Bistabilul T are aceleai probleme de oscilaie, care impun durata impulsului de tact, ca i bistabilul JK Bistabilul T este folosit n construirea numrtoarelor binare Concluzie:
Deficiena principal a structurilor de bistabile studiate:
Nu se poate face o distincie net ntre intrrile care condiioneaz momentul comutrii i cele care determin modul comutrii (nu se face distincie net ntre cnd i cum)
23.11.2011 Curs 7 ASDN 24

5.1.6. Bistabile master slave (MS)

Bistabilele master slave introduc o structur care permite comutarea fr oscilaii Principiul master-slave poate fi aplicat oricrui tip de circuit bistabil Structura master-slave este compus din 2 celule de memorie, una master i cealalt slave
Master S R CLK
23.11.2011 Curs 7 ASDN 25

Slave SS QS CLK RS QS Q Q

SM QM CLK RM QM

5.1.6. Bistabile master slave (MS)

Impulsul de tact are dou fronturi, unul pozitiv , cresctor (de urcare de la 0 la 1, n logica pozitiv) i unul negativ , descresctor (de coborre de la 1 la 0, n logica pozitiv) Pe frontul cresctor (ascendent) al semnalului de tact se face nscrierea informaiei n master, slave este deconectat Pe frontul descresctor urmtor se face transferul informaiei din master n slave Informaia apare la ieiri dup frontul descresctor al impulsului de tact Se asigur astfel o bun separare ntre intrrile de date i ieirile bistabilelor Concluzie: Memorarea informaiei la bistabilele cu structuri master slave se face pe frontul descresctor al impulsului de tact
Curs 7 ASDN 26

23.11.2011

5.1.6. Bistabile master slave (MS)

Funcionarea bistabilului master slave
S 1 3 Q
CLK 2 1 3 4 5

2 R CLK M

Q
Q tS tH

tS este timpul de set-up = perioada n care datele trebuie s fie pregtite nainte de impulsul de tact tH este timpul de holding, de pstrare a datelor Pe perioada 1 2 a impulsului de ceas, porile 1,2 de la intrare nu sunt nc deschise, iar porile 3,4 se blocheaz i astfel slave se izoleaz de master Pe zona 2 3 porile de intrare 1,2 se deschid i informaia trece n master; porile 3,4 sunt nchise i slave i pstreaz vechea informaie Pe zona 3 4 porile 1,2 se nchid i porile 3,4 nu se deschid nc: master este izolat i de intrare i de slave Pe perioada 4 5 porile 3,4 se deschid i informaia apare pe ieire, n timp ce porile 1,2 sunt blocate Perioada critic este tH, cea de meninere a datelor la intrarea porilor 3,4 pe perioada 4 5
23.11.2011 Curs 7 ASDN 27