Sunteți pe pagina 1din 27

SINTEZA CIRCUITELOR LOGICE SECVENIALE SINCRONE

5.5. Sinteza circuitelor logice secveniale sincrone


Circuitele logice secveniale sincrone trec dintr-o stare n alta la momente distincte de timp, determinate de impulsurile de tact (CLK) ntre dou impulsuri de tact starea circuitului nu se modific

02.12.2009

Curs 10 ASDN

5.5. Sinteza circuitelor logice secveniale sincrone


Schema bloc cu componentele principale ale CLS sincrone
Variabile de intrare

Generare stare nou (Calculul excitaiilor secundare) CLC 1 Excitaii secundare Tact Registru de stri (Stri interne) CL Variabile secundare (de stare) Calculul variabilelor de ieire CLC 2 Variabile de ieire
02.12.2009 Curs 10 ASDN 3

5.5. Sinteza circuitelor logice secveniale sincrone


Variabilele de intrare sunt n general sincrone cu impulsul de tact, dar pot fi i de tip asincron CL = circuit logic general care pstreaz starea intern (variabilele de stare) registru de stri
se poate implementa cu: bistabili RS, D, JK, registre, memorii; poate fi i un circuit logic secvenial cu bucl de reacie

CLC 1 = determin funciile de excitaie secundare (condiionrile intrrilor), care n prezena tactului determin trecerea circuitului n alt stare se poate numi generatorul strii noi
se pot realiza cu pori logice sau cu circuite logice combinaionale specializate (multiplexoare, decodificatoare)

CLC 2 = determin valorile ieirilor circuitului


se pot realiza cu pori logice sau cu circuite logice combinaionale specializate (multiplexoare, decodificatoare)
02.12.2009 Curs 10 ASDN 4

5.5.1 Etapele de sintez


1. Expunerea condiiilor de funcionare (descrierea comportrii circuitului) 2. Codificarea strilor 3. Reducerea numrului de stri 4. Se decide modul de implementare a registrului de stri 5. Se determin funciile de excitaie i funciile de ieire 6. Se studiaz problemele de hazard 7. Se deseneaz schema circuitului

02.12.2009

Curs 10 ASDN

5.5.1 Etapele de sintez


1. Expunerea condiiilor de funcionare (descrierea comportrii circuitului)
Stabilirea modalitii de definire a circuitului care trebuie sintetizat prin:
tabel de tranziii graf de tranziii organigram forme de und

Trebuie evideniate:
strile prin care trece circuitul valorile variabilelor de intrare pentru care se schimb strile valorile rezultate ale variabilelor de ieire

Evoluia circuitului ncepe ntr-o stare iniial i de obicei se revine la aceast stare, dup ultima stare a ciclului
02.12.2009 Curs 10 ASDN 6

5.5.1 Etapele de sintez


Descrierea funcionrii prin organigram
Elementele componente ale organigramei de funcionare a oricrui circuit secvenial sincron:
1. Elementul de intrare (control sau decizie)
Variabile de intrare Sincrone var 0 Asincrone var 0
02.12.2009

Curs 10 ASDN

5.5.1 Etapele de sintez


Descrierea funcionrii prin organigram
Elementele componente ale organigramei de funcionare a oricrui circuit secvenial sincron:
2. Elementul de stare Q2Q1Q0 000 3. Elementul de ieire
ieire

02.12.2009

Curs 10 ASDN

5.5.1 Etapele de sintez


Descrierea funcionrii prin organigram
Configuraii elementare
Tranziie simpl
Contor de timp A 001 B 011 B

Stare cu ieire
A ieire

Stare cu decizie
A 1 B
02.12.2009

var

0 C
Curs 10 ASDN 9

5.5.1 Etapele de sintez


Descrierea funcionrii prin organigram
Configuraii elementare
Stare cu ieire i decizie
A var ieire 1 B var 0 B C C 1 0 ieire

Stare cu decizie i ieire condiionat


A

02.12.2009

Curs 10 ASDN

10

5.5.1 Etapele de sintez


Descrierea funcionrii prin organigram
Configuraii elementare
Stri cu decizii multiple i ieiri
A var1 1 B 1 ieire1 ieire2 C D 0 var2 0

02.12.2009

Curs 10 ASDN

11

5.5.1 Etapele de sintez


2. Codificarea strilor - dificil
Funcionri defectuoase
La tranziii greite ntre stri
Tranziiile greite ntre stri apar datorit prezenei variabilelor de intrare asincrone Se elimin cel mai uor prin sincronizarea variabilele de intrare cu semnalul de tact Codificarea strilor se stabilete astfel nct, n orice stare, pentru toate combinaiile posibile de intrri asincrone, s nu fie mai mult dect o singur variabil de stare dependent de o variabil de intrare asincron dou stri rezultate din calea de ieire a unei intrri asincrone vor avea codificare adiacent

Semnale greite care apar la circuitul de generare a variabilelor de ieire


Ieirile false pot s apar din cauz c la trecerea dintr-o stare n alta, variabilele de stare practic nu se modific simultan Pentru evitarea tranziiilor false ale ieirilor se pot folosi metodele: Se realizeaz o codificare adiacent a strilor Se foreaz trecerea circuitului prin stri suplimentare Se sincronizeaz variabilele de ieire

3. Reducerea numrului de stri


Se aplic metode de reducere a numrului de stri astfel nct s nu se modifice funcionarea circuitului
02.12.2009 Curs 10 ASDN 12

5.5.1 Etapele de sintez


4. Se decide modul de implementare a registrului de stri interne
Se aleg tipurile de circuite folosite: bistabile, registre, numrtoare

5. Se determin funciile de excitaie i funciile de ieire 6. Se studiaz problemele de hazard


Se urmresc ieirile false sau tranziiile false

7. Se deseneaz schema circuitului


02.12.2009 Curs 10 ASDN 13

5.5.1 Etapele de sintez


Condiii:
1. Orice tranziie ntre 2 stri ale circuitului se face ntrun singur impuls de tact 2. La un moment dat circuitul se poate gsi ntr-o singur stare 3. Un circuit care se gsete la un moment dat ntr-o stare dat, cu un set de intrri dat, poate avea o singur stare urmtoare

02.12.2009

Curs 10 ASDN

14

5.5.2 Sinteza CLS sincrone cu elemente de memorie


Implementarea registrului de stri interne se realizeaz cu bistabile de tip D sau JK Exemplu: S se recunoasc secvena 101 n irul de cifre binare 10101 Reprezentm funcionarea prin graf de tranziii
Graful de tranziii are n noduri strile circuitului Pe arce avem tranziia dintr-o stare n alta pentru o anumit intrare, cu o anumit ieire
0/0 1/0 Init
02.12.2009

1/0 0/0 B 1/1 0/0


Curs 10 ASDN 15

5.5.2 Sinteza CLS sincrone cu elemente de memorie


Notm:
x = intrare z = ieire

Avem 3 stri notate A, B, C este nevoie de 2 variabile de stare pentru codificarea strilor Alegem codificarea: A = 00, B = 01 i C = 11 Reprezentm funcionarea prin tabel de tranziii:
St Q1Q0 00 A 01 B 11 C
02.12.2009

St+1,z x=0 x=1 A,0 B,0 C,0 B,0 A,0 B,1


Curs 10 ASDN 16

5.5.2 Sinteza CLS sincrone cu elemente de memorie


Registrul de stare cu bistabile D
Funciile de excitaie (condiionrile pentru intrrile bistabilelor, D1 i D0) se deduc explicitnd strile circuitului n momentul t i n momentul t+1 Strile se vor nlocui cu codurile lor (A=00, B=01, C=11) Tabelul de excitaie al bistabilului D ne d valorile care trebuie aplicate pe intrrile bistabilelor D, ca s se obin ieirile dorite
St (Q1Q0)t 00 (A) 01 (B) 11 (C)
02.12.2009

St+1 (Q1Q0)t+1 D1D0 D1D0 x=0 x=1 00 (A) 01 (B) 11 (C) 01 (B) 00 (A) 01 (B)

z x=0 0 0 0 x=1 0 0 1
17

Curs 10 ASDN

5.5.2 Sinteza CLS sincrone cu elemente de memorie


Registrul de stare cu bistabile D
Generatorul noii stri se realizeaz cu pori logice Se fac DK pentru intrrile D1 i D0 i se obine forma minimizat pentru funcii
D1: Q1Q0 x 00 01 11 10 D1 = Q1 Q0 x D0: Q1Q0 x 00 01 11 10
02.12.2009

0 0 1 0 x

1 0 0 0 x

0 0 1 0 x

1 1 1 1 x
Curs 10 ASDN 18

D0 = x + Q1 Q0

5.5.2 Sinteza CLS sincrone cu elemente de memorie


Registrul de stare cu bistabile D
Ieirea se implementeaz cu pori logice Se face DK pentru ieire i se obine forma minimizat
z: Q1Q0 x 00 01 11 10 z = Q1 x 0 0 0 0 x 1 0 0 1 x

02.12.2009

Curs 10 ASDN

19

5.5.2 Sinteza CLS sincrone cu elemente de memorie


Registrul de stare cu bistabile D
Tranziii false:
La trecerea din starea C n starea A se poate trece prin starea B (deoarece variabilele de stare nu comut simultan), ceea ce nu corespunde funcionrii normale a circuitului Pentru a rezolva aceast situaie se poate introduce o stare suplimentar

02.12.2009

Curs 10 ASDN

20

5.5.2 Sinteza CLS sincrone cu elemente de memorie


Registrul de stare cu bistabile D
Schema pentru circuitul logic secvenial sincron se deseneaz fcnd conexiuni de tip logic ntre semnale
D1 Q1 CLK Q1 R Init CLK
02.12.2009

D0 Q0 CLK Q0 R

Q1 Q0 x Q0 Q1 x Q1 x
Curs 10 ASDN

D1 D0 z
21

5.5.2 Sinteza CLS sincrone cu elemente de memorie


Registrul de stare cu bistabile JK
Tabelul de tranziii se completeaz innd cont de tabelul de excitaie pentru bistabilul JK
Qt 0 0 1 1 Qt+1 0 1 0 1 J 0 1 x x K x x 1 0

St Q1Q0 00 (A) 01 (B) 11 (C)


02.12.2009

St+1(Q1Q0)t+1 x=0 00 11 00 x=1 01 01 01 J1K1 J0K0 x=0 0x 0x 1x x0 x1 x1 J1K1 J0K0 x=1 0x 1x 0x x0 x1 x0

z x=0 0 0 0 x=1 0 0 1
22

Curs 10 ASDN

5.5.2 Sinteza CLS sincrone cu elemente de memorie


Registrul de stare cu bistabile JK
Generatorul noii stri se realizeaz cu pori logice Se fac DK i se obine forma minimizat pentru funcii
J1: Q1Q0 x 00 01 11 10 J1 = Q0 x K1: Q1Q0 x 00 01 11 10 K1 = 1
02.12.2009

J0:
0 0 1 x x 1 0 0 x x

Q1Q0 x 00 01 11 10 J0 = x K0:

0 0 x x x

1 1 x x x

0 x x 1 x

1 x x 1 x

Q1Q0 x 00 01 11 10 K0 = Q1 x
Curs 10 ASDN

0 x 0 1 x

1 x 0 0 x

23

5.5.3 Sinteza CLS sincrone generatorul noii stri


Generatorul noii stri se poate realiza cu:
Pori logice (vezi exemplul anterior) Multiplexoare Decodificatoare Memorii i multiplexoare

02.12.2009

Curs 10 ASDN

24

5.5.3 Sinteza CLS sincrone generatorul noii stri


Generatorul noii stri
Multiplexoare
Funciile de excitaie pentru intrrile bistabilelor se scriu n forma canonic (fr a se minimiza) Dac x = vectorul intrrilor i y = vectorul ieirilor, schema bloc a unui sistem secvenial sincron devine: x
CLC

MUX

Registru de stare

CLC

02.12.2009

Curs 10 ASDN

25

5.5.3 Sinteza CLS sincrone generatorul noii stri


Generatorul noii stri
Decodificatoare
La intrarea decodificatorului se aplic variabilele de stare (Q) La ieire se obin strile interne individualizate Schema bloc a unui sistem secvenial sincron devine: x
CLC

Registru de stri

DEC

CLC

02.12.2009

Curs 10 ASDN

26

5.5.3 Sinteza CLS sincrone generatorul noii stri


Generatorul noii stri
Memorii i multiplexoare
Se folosete la circuite complexe Schema bloc a unui sistem secvenial sincron devine:
x MUX

Memorie

Registru de stri

CLC y
02.12.2009 Curs 10 ASDN 27

Evaluare