Circuite integrate digitale

Circuite secveniale cu bistabile

Sorin Hintea
Departamentul de Bazele Electronicii

Circuite secveniale sincrone

Circuitele logice se pot clasifica n dou mari categorii: combinaionale i secveniale
cele combinaionale au ieiri care sunt sensibile la orice modificare a intrrii, iar
evoluia depinde numai de starea intrrilor, indepedent de starea n care se afl circuitul
la momentul respectiv
la cele secveniale ieirile se modific n func ie de varia ia intrrilor, dar rezultatul
depinde i de starea actual
din acest motiv se spune c aceste circuite au memorie, n timp ce circuitele
combinaionale sunt fr memorie
n categoria circuitelor logice combinaionale intr por ile logice, multiplexoarele,
decodificatoarele, circuitele aritmetice, etc.
n categoria circuitelor logice secveniale sunt bistabilele cu aplica iile lor:
numrtoare, registre de deplasare, latch-uri, memorii SRAM, etc.

Circuite integrate digitale Circuite secveniale cu bistabile

Circuite secveniale sincrone

circuite logice secveniale (CLS) starea ieirilor la un moment dat depinde de starea
intrrilor i de strile anterioare ale circuitului
sunt circuite cu memorie
schema bloc a unui circuit logic secvenial

Circuite integrate digitale Circuite secveniale cu bistabile

Circuite bistabile
bistabilele reprezint circuite cu dou stri stabile, capabile s pstreze o anumit stare
anterioar
trecerea circuitului dintr-o stare n alta se realizeaz ca urmare a unui impuls extern
aceste circuite au capacitatea de a stoca un bit de informaie care poate fi '0' sau '1'
logic
bistabilele se pot clasifica n dou categorii:
asincrone - cnd rspund imediat la modificarea intrrii;
sincrone - cnd i modific ieirea doar sincron cu frontul sau palierul unui
semnal de ceas (tact);
bistabilele pot fi realizate utiliznd componente discrete, cu pori standard, sau pot fi
integrate n chipuri de o complexitate crescut cum sunt arhitecturile VLSI.

Circuite integrate digitale Circuite secveniale cu bistabile

Bistabilul RS sincron
SRQ

Q+ Q

000
001

0
1

1
0

SR

Q+ Q

010
011

0
0

1
1

00

100
101

1
1

0
0

01

10

110
111

0
0

0
0

11

bistabilul RS dispune de dou intrri: Set (S) i Reset (R).

intrrile sunt active pe '1' logic.
atunci cnd pe intrarea S avem '1' logic, bistabilul este setat pe '1', adic ieirea Q=1,
iar atunci cnd '1' logic se aplic pe R, bistabilul este resetat la '0', adic ie irea Q=0
n cazul n care ambele intrri sunt active i anume R=S=1, ambele ie iri vor rmne n
starea '0' nepermis deoarece una din caracteristicile unui bistabil, pe care se bazeaz
proiectarea, este c cele dou ie iri sunt n antifaz (una este inversa celeilalte)
Circuite integrate digitale Circuite secveniale cu bistabile

Bistabilul RS asincron
SR Q

Q Q

000
001

1
1

1
1

SR

Q+ Q

010
011

1
1

0
0

00

01

100
101

0
0

1
1

10

0
1

1
0

110
111

11

bistabilul RS are dou intrri: Set (S ) i Reset (R ).

intrrile sunt active pe '0' logic.
atunci cnd pe intrarea S avem '0' logic, bistabilul este setat pe '1', adic ieirea
Q=1, iar cnd '0' logic se aplic pe
R , bistabilul este resetat la '0', adic Q=0.
n cazul n care ambele intrri sunt active (R=S=0 ), ambele ie iri vor rmne n
starea '1', adic starea interzis cnd ieirile nu sunt n antifaz

Circuite integrate digitale Circuite secveniale cu bistabile

Bistabilul RS sincron

bistabilele asincrone S i R aplicate direct la intrri.

bistabile sincrone S i R condiionate de semnalul de tact transmiterea
comenzilor R i S se face numai n prezena palierului pozitiv al semnalului de ceas
ceasul trebuie s rmn n '1' logic destul de mult timp pentru a permite
bistabilului s i modifice starea. Dac bistabilul n cauz este parte a unui circuit
secvenial mai complex, schimbrile celorlalte bistabile din circuit vor cauza i ele
modificarea comenzilor S i R. Dac tactul are valoarea '1' cnd se produc aceste
schimbri, se pot prelua n continuare comenzi nedorite
prevenire perioada semnalului de tact trebuie s fie ct mai scurt astfel nct s
nu se produc mai mult de o singur schimbare pe tact

Circuite integrate digitale Circuite secveniale cu bistabile

Bistabilul RS Master-Slave

bistabilul RS Master Slave

pe palierul pozitiv al ceasului CK, comenzile sincrone S i R comand ie irea
bistabilului Q1, n timp ce ieirea Q2 nu se modific
pe palierul negativ al ceasului CK, ie irea Q1 comand sincron ieirea bistabilului Q2,
n timp ce ieirea Q1 nu se modific
astfel Q2 va prelua ultima comand S-R de pe palierul pozitiv, adic cea din
momentul trecerii semnalului de ceas din '1' n '0' comand activ pe front negativ

Circuite integrate digitale Circuite secveniale cu bistabile

Bistabilul JK

bistabilul JK se obine din cel RS

este eliminat starea interzis corespunztoare ambelor intrri,
J i K active n aceast situaie bistabilul comut n starea
opus

Circuite integrate digitale Circuite secveniale cu bistabile

J KQ

Q+

000
001

0
1

010
011

0
0

100
101

1
1

110
111

1
0

JK

Q+

00

01

10

11

Bistabilul D

Q D=J
Bistabilul D are o singur intrare D=J=K . Nivelul logic de la
intrare este transferat spre ieire sincron cu ceasul. Bistabilul
D poate fi folosit ca un circuit tip latch sau de memorare a
unui singur bit (care poate fi 1 sau 0).

Circuite integrate digitale Circuite secveniale cu bistabile

JK

Q+

00

01

10

11

10

Bistabilul T
T

Q+

0
1

Q
Q

bistabilul T deriv din bistabilul JK, obinndu-se prin conectarea celor dou intrri ale
bistabilului JK la '1' logic i va schimba starea la fiecare impuls de tact
component de baz n structura intern a numrtoarelor asincrone
bistabilul T se poate obine i pornind de la bistabilul D, la care se adaug o poart
XOR

Circuite integrate digitale Circuite secveniale cu bistabile

11

Bistabilul JK derivat din D

J KQ

Q+

000
001

0
1

010
011

0
0

100
101

1
1

110
111

1
0

D=Q

D=JQ+KQ

cum se obine un bistabil JK din unul de tip D?

structura de acest fel este folosit des pentru c circuitele bistabile n tehnologia
CMOS sunt construite pe structura de tip D

Circuite integrate digitale Circuite secveniale cu bistabile

12

Bistabile cu comenzi sincrone i asincrone

o serie de bistabile integrate (de exemplu 7474 ) prezint att intrare
sincron D ct i intrri asincrone (numite Reset/Clear i Set/Preset).
comenzile asincrone sunt prioritare, astfel dac acestea sunt active,
bistabilul reacionez independent de ceas, iar dac ele sunt inactive,
bistabilul lucreaz sincron cu ceasul conform tabelului de tranzi ii al
bistabilului D
Intrri
Intrri
asincrone sincrone

Circuite integrate digitale Circuite secveniale cu bistabile

Ieiri

aciune

R S

D CK

Q Q

0 0

X X

1 1

foreaz ambele ieiri n 1

0 1

X X

0 1

Reset asincron

1 0

X X

1 0

Set asincron

1 1

0 1

transfer 0

1 1

1 0

transfer 1

13

Descrierea VHDL a bistabilului JK

Modelul comportamental al bistabilului JK
sincron cu frontul cresctor al CK i cu R
asincron activ pe '1' logic

Circuite integrate digitale Circuite secveniale cu bistabile

14

Descrierea VHDL a bistabilului D

Modelul comportamental al bistabilului
D sincron cu frontul cresctor al CK

Circuite integrate digitale Circuite secveniale cu bistabile

Modelul comportamental al bistabilului D

pe palierul pozitiv al CK (latch-D)

15