Circuite basculante bistabile (latch)

RS sincron si JK

Ce sunt bistabilele ?
Circuitele basculante bistabile sunt circuite logice
secventiale cu 2 stari stabile ( distincte), tranzitia intre
cele 2 stari facandu-se odata cu aplicarea unor semnale
de comanda din exterior. Ele sunt circuite cu memorie,
ceea ce inseamna ca, examinand iesirile, se poate deduce
ultima comanda aplicata la intrare.
Cu ajutorul circuitelor bistabile se pot realiza circuite
logice secventiale cum ar fi: numaratoare, registre,
memorii etc.
Exista 4 tipuri de circuite basculante bistabile:
RS

J-K

Circuite basculante bistabile R-S sincron

Circuitele RS sincron sunt permanent sensibile la
variatiile intrarilor S si R. Ele se pot modifica usor astfel
incat sa prezinte aceasta sensibilitate numai atunci cand
C este activ.

Diagrama de functionare RS sincron

Circuite bistabile de tip JK ( Jam Keep)

-

Principalele deosebiri fata de bistabilul RS:

Intrarile de date se noteaza cu J si K
Starea iesirilor de pe portile finale depinde nu numai de intrarile de
date ci si de starea bistabilului, circuitul fiind prevazut cu reactie
globala de la iesiri la cele doua porti de intrare
Bistabilul JK elimina starea de nedeterminare a Qn+1 a
bistabilului RS. Acesta are 2 intrari de date numite J si K si o
intrare de tact sincrona.
Exista 3 tipuri de bistabile JK:
CBB J-K asincron
CBB J-K sincron
CBB J-K master slave

Circuitul bistabil J-K asincron

Circuitul bistabil J-K asincron

Blocul incadrat cu
linie punctata este
un CBB RS. Din
Figura putem
deduce relatiile:

Circuitul bistabil J-K sincron

Variantele sincrone ale CBB J-K se obtin prin

inlocuirea portilor SI cu 2 intrari cu porti cu 3 intrari, pe
cea de a 3 a conectandu-se semnalul de tact.
Dezavantajul variantelor de CBB sincrone este ca
pentru T=1 circuitul oscileaza.

Circuitul bistabil J-K master slave

Pentru a elimina oscilatia pentru T=1 in cazul bistabilului JK

sincron s-a propus structura de tip master slave. Aceasta este
formata din 2 circuite bistabile conectate in serie. Primul bistabil
(masterul) memoreaza datele pe nivelul 1 logic al semnalului de
tact T, timp in care cel de-al doilea (slave-ul) este izolat. Pe nivel 0
logic al lui T, datele din master sunt transferate. Schema logica
este prezentata mai jos: