CAPITOLUL 6

Circuite logice secveniale

Circuitele logice combinaionale, sunt circuite fr memorie i se caracterizeaz prin faptul c
semnalele de ieire sunt combinaii logice ale semnalelor de intrare.
La circuitele logice secveniale (c.l.s.), starea ieirilor depinde nu numai de starea actual a
intrrilor, dar i de strile anterioare ale circuitului. Din acest motiv, se spune c circuitele logice
secveniale sunt circuite cu memorie.
Schema bloc a unui circuit logic secvenial este prezentat n fig. 6.1, n care am notat cu x
1
,
x
2
, , x
n
intrrile principale, cu y
1
, y
2
, , y
m
ieirile principale, cu q
1
, q
2
, ,q
l
strile interne
prezente ale circuitului i cu q
1
, q
2
, ,q
l
- strile interne urmtoare ale acestuia.














Fig. 6.1. Schema bloc a unui circuit logic secvenial

Expresiile ieirilor i strilor urmtoare ale unui circuit logic secvenial n funcie de intrri i
strile prezente pot fi scrise astfel:
y
k
=y
k
(x
1
, x
2
, , x
n
, q
1
, q
2
, , q
l
);
q
i
= q
i
(x
1
, x
2
, , x
n
, q
1
, q
2
, , q
l
). (6.1)
n aceast form, relaiile 6.1 definesc un automat Mealy.
n cazul n care y
k
nu depinde dect de intrrile x
1
, x
2
, , x
n
, spunem c relaiile 6.1 astfel
modificate, definesc un automat de tip Moore.
Strile urmtoare q
i
devin prezente dup un interval de timp determinat de ntrzierile t
1
,
t
2
, , t
l
, special introduse n circuit.

6.1. Circuite basculante bistabile SR

Circuitele basculante bistabile SR (CBB-SR) se obin prin introducerea unei reacii ntr-un
sistem elementar de ordin zero. Sistemul astfel obinut este de ordin 1.
CBB-SR pot fi realizate n varianta asincron, sincron sau "Master-Slave" (stpn-sclav).

6.1.1. Circuitul basculant bistabil SR asincron

Circuitul basculant bistabil SR asincron, cunoscut - datorit proprietilor sale de a memora -
i sub denumirea de latch (zvor), poate fi realizat cu porti SAU-NU (NOR) sau cu porti SI-NU
(NAND).

6.1.1.1. Circuitul basculant bistabil SR asincron realizat cu NOR-uri

Circuitul basculant bistabil SR asincron realizat cu porti SAU-NU prezint schema din fig. 6.2
i tabelul de tranziie tab. 6.1, n care s-a notat cu indice n - valoarea logic prezent i cu n+1 -
valoarea logic viitoare.




C.L.C
1
t
2
t
l
t
q
1

q
2

q
l

q
1

q
2

q
l

q
1

q
2

q
l

C.L.S.
Ieiri
principale
Intrri
principale

y
1
y
2
y
m
x
1

x
2
x
n



Expresia ieirii Q a circuitului poate fi obinut din schema din fig. 6.2, astfel:
n n n n n n 1 n
Q R S Q R S Q + = |

\
|
+ + =
+
. (6.2)
Eliminnd negaia n ambii membri ai relaiei 6.2, obinem:

n n n 1 n
Q R S Q + =
+
. (6.3)








a) Schema logic b) Simbolul
Fig. 6.2. CBB-SR asincron, varianta NOR

Tab.6.1. Tabel de tranziie al CBB-SR asincron, varianta NOR
S
n
R
n
Q
n+1

0 0 Q
n

0 1 0
1 0 1
1 1 x

- pentru S
n
R
n
= 00, Q
n+1
=Q
n
(prima linie a tabelului de tranziie),
- pentru S
n
R
n
= 10, Q
n+1
=1 indiferent de valorile lui Q
n
- pentru S
n
R
n
= 01, Q
n+1
=0 indiferent de valorile lui Q
n
- pentru S
n
R
n
=11, ieirile celor dou pori sunt forate simultan n 0 logic, deci s-ar ajunge la
situaia inadmisibil n care:
0 Q Q
1 n 1 n
= =
+ +
. (6.4)

Din acest motiv combinaia de intrare S
n
R
n
=11 este interzis (de obicei prin logic
suplimentar) iar n locaiile corespunztoare ale tab. 6.1 se pune semnul "x", specific locaiilor n
care funcia este nedefinit.
Denumirile S (SET) i R (RESET) ale intrrilor latch-ului SR asincron provin din limba
englez i au semnificaiile: nscriere, respectiv tergere.
ntr-adevr, observm c pentru S
n
R
n
=10, intrarea de nscriere S
n
este activat i n memoria
elementar se nscrie 1 logic, deci Q
n+1
=1.
Similar, pentru S
n
R
n
=01, intrarea de tergere R
n
este activat i memoria este tears: Q
n+1
=0.

6.1.1.2. Circuitul basculant bistabil SR asincron realizat cu porti SI-NU

Schema circuitului basculant bistabil SR asincron realizat cu porti SI-NU este prezentat n
fig. 6.4, iar tabelul de tranziie este tab. 6.2.








a) schema logic b) simbol

Fig.6.4. CBB-SR asincron, varianta cu porti SI NU

S R
P
1
P
2

Q Q
S R

Q Q
S R

Q Q
S R
P
1
P
2

Q
Q

Tab.6.2. Tabel de tranziie al CBB-SR asincron, varianta SI NU

S
n

R
n
Q
n+1

1 1 Q
n

1 0 0
0 1 1
0 0 x

Pentru schema din fig. 6.4 putem scrie: ( )
n n n n n n 1 n
Q R S Q R S Q + = =
+
,
relaie identic cu rel. 6.3, obinut n cazul circuitului basculant bistabil SR realizat cu NOR-uri.
Indiferent de varianta de implementare adoptat, CBB-SR asincron prezint urmtoarele
deficiene:
- aceleai semnale care indic modul cum (n care) trebuie s se fac nscrierea, dicteaz i
momentul cnd trebuie s aib loc aceasta;
- pentru anumite tranziii ale intrrilor circuitului, starea ieirilor este imprevizibil.

6.1.2. Circuitul basculant bistabil SR sincron

Circuitul basculant bistabil SR sincron se obine din cel asincron prin adugarea a dou pori,
3 i 4, validabile de un impuls de tact (fig. 6.6 i 6.7).
Funcionarea celor dou CBB-SR sincrone fiind similar, ne vom limita la explicarea
funcionrii circuitului din fig. 6.6 a.
Observm c pentru 1 = CLK , porile 3 i 4 sunt inhibate i orice modificare a lui S i R nu
va afecta CBB-ul SR asincron format din porile 1 i 2. ntr-adevr, pentru 1 = CLK , intrrile
acestuia vor fi S
n
R
n
=00 i, conform primei linii din tab. 6.1, Q
n+1
=Q
n
i ieirile vor rmne
neschimbate.
Cnd 0 = CLK , porile 3 i 4 vor fi validate i intrrile S R , transformate n SR, vor avea
acces la intrrile CBB-SR asincron, acionnd conform tab. 6.1.
Pentru o funcionare sincron a circuitului este necesar ca 0 CLK = , care dicteaz cnd s se
execute comenzile date de intrrile S R , s apar numai dup ce acestea s-au stabilizat.
Modificarea lui S R n intervalul de timp n care porile de intrare 3 i 4 sunt deschise, conduce la
o funcionare asincron a circuitului. Din acest motiv, sunt necesare condiii restrictive pentru
relaia de timp dintre CLK i S R .












a) schema logic b) schema bloc a) schema logic b) schema bloc

Fig. 6.6. CBB-SR sincron, varianta NOR Fig. 6.7. CBB-SR sincron, varianta NAND

Circuitul din fig. 6.7 funcioneaz similar, impulsul de tact fiind de aceast dat activ pe
palierul superior (1 logic) al impulsului de tact.

3 4
CLK S
1 2
S R
R
Q Q
S CLK R

Q Q

S CLK R

Q Q
Q Q
CLK
1
4
2
3
S R
R
S



6.1.3. Circuitul basculant bistabil SR Master-Slave

Dup cum reiese din fig. 6.8, circuitul basculant bistabil SR Master-Slave reprezint o
extensie serie a bistabilului SR sincron implementat cu NAND-uri (v. fig. 6.7). Schema logic este
prezentat n fig. 6.9 a, iar diagramele impulsurilor CLK i CLK - n fig. 6.9 b i c.














Fig. 6.8. CBB-SR-MS - Schema bloc
Funcionare
n intervalul (1)-(2), v. diagramele b i c din fig. 6.9, porile de intrare (3M, 4M) i de transfer
(3S, 4S) sunt blocate, iar MASTER-ul este izolat att de intrri ct i de SLAVE.
n intervalul (2)-(3), CLK=1 i porile 3M, 4M sunt validate, iar informaia se nscrie n
MASTER; porile 3S, 4S fiind blocate ( 0 = CLK ), bistabilul SLAVE este n continuare izolat fa
de MASTER.
n intervalul (3)-(4) se repet situaia din intervalul (1)-(2) cnd MASTER-ul era izolat att de
intrri ct i de SLAVE.
n sfrit, dup momentul (4), porile 3M, 4M sunt blocate (MASTER-ul izolat fa de intrri)
iar porile 3S, 4S sunt validate i informaia din MASTER se transfer n SLAVE.
Concluzionnd, nscrierea informaiei n MASTER are loc nainte de momentul (3) (posibil chiar pe
frontul descresctor al CLK), iar transferul ei n
SLAVE (i deci la ieire) are loc dup momentul (4) (deci pe acelai front descresctor al CLK).









a)









Fig. 6.9. CBB-SR-MS: a) schem; b), c) diagrame

S
M
R
M

M
Q
M

M
Q
S
S
CLK R
S

S
Q
S

S
Q
S R CLK
Q Q
Q
CLK
1M
4M
2M
3M
R S
1S
4S
2S
3S
Q
CLK
Pori
intrare
CBB-SR
MASTER
asincron
CBB-SR
MASTER
sincron
Pori
transfer
CBB-SR
SLAVE
asincron
CBB-SR
SLAVE
sincron
CLK
"0"
"0"
"1"
"1"
b)
c)
(1)
(2) (3)
(4)
(2)
(1)
(3)
(4)
CLK
t
t

Prin urmare, pentru nscrierea fr erori a informaiei n CBB-SR-MS, este necesar ca aceasta
s rmn stabil la intrare un interval de timp n jurul intervalului (3)-(4).
Dei realizeaz o mult mai bun separaie ntre cnd i cum trebuie s se modifice informaia
memorat, CBB-SR-MS nu elimin dezavantajul reprezentat de posibilitatea apariiei tranziiilor
nedeterminate (v. tab. 6.1 i 6.2).
Evident, se pot construi CBB-SR-MS care s comute pe tranziia pozitiv a impulsului de tact.

6.2. Circuite basculante bistabile de tip D

Circuitele basculante bistabile de tip D pot fi realizate n varianta asincron, sincron i
Master-Slave.

6.2.1. Circuitul basculant bistabil de tip D asincron

Circuitul basculant bistabil de tip D asincron, fig. 6.10, se obine dintr-un CBB-SR asincron
(fig. 6.2, tab. 6.1 sau fig. 6.4, tab. 6.2), prin ataarea unui inversor n scopul eliminrii strilor
nedeterminate.








Fig. 6.10. Circuitul basculant bistabil de tip D asincron

Datorit inversorului, din tabelul 6.1 rmn numai liniile 2 i 3 pentru care
n n n
R S D = = , obinndu-
se tabelul 6.3.
Tab. 6.3. Tabelul de tranziie al CBB de tip D





Deoarece repet practic instantaneu la ieire ceea ce i se aplic la intrare (tab. 6.3), circuitul nu
prezint interes practic.

6.2.2. Circuitul basculant bistabil de tip D sincron

Variantele de CBB tip D sincron perezentate n fig. 6.11 i 6.12 au fost obinute prin ataarea
cte unui inversor circuitelor basculante bistabile SR sincrone din fig. 6.6 i 6.7.









a) modul de obinere b) schema bloc

Fig. 6.11. CBB-D sincron comandat de palierul inferior al CLK

n n n
R S D = =
Qn Qn+1
1 x 1
0 x 0
S R

Q Q
D
CLK
S R

Q Q
D
D CLK

Q Q













a) modul de obinere b) schema bloc

Fig. 6.12. CBB-D sincron comandat de palierul superior al CLK

Ca i n cazul CBB-SR sincron, pentru a realiza o comutare sincronizat de CLK, este necesar
ca informaia de la intrarea D s se modifice n afara palierului activ al impulsului de tact ( 0 CLK =
pentru fig. 6.11 i CLK=1 pentru fig. 6.12), n timpul palierului respectiv aceasta trebuind s
rmn stabil. Apariia palierului activ al impulsului de CLK declanaz operaiunea de nscriere a
informaiei n bistabil i permite citirea acesteia la ieire.

Intervalul de timp scurs ntre momentul apariiei informaiei la intrarea bistabilului i
momentul n care aceasta poate fi citit la ieire, reprezint o temporizare comandat prin CLK. De
fapt, denumirea de bistabil de tip D, provine din englezescul DELAY=ntrziere.
n fig. 6.13 am reprezentat schema logic a unuia din cele dou latch-uri de tip D a cte 2 bii
fiecare, din structura circuitului integrat CDB 475, iar n tab. 6.4 - funcionarea latch-ului respectiv.













Fig. 6.13. Schema logic a latch-ului de tip D din structura CI - CDB 475

Tab. 6.4. Explicativ pentru funcionarea latch-ului de tip D din fig. 6.13

Mod Intrri Ieiri
operare E
n
D
n
Q
n+1

1 n
Q
+ ++ +

Autorizare 1 0 0 1
date 1 1 1 0
Blocare date 0 x Qn
n
Q

Bistabilul de tip D sincron are numeroase aplicaii practice: latch-ul adresabil, memoria RAM, etc.

6.2.3. Circuitul basculant bistabil D Master-Slave

Circuitul basculant bistabil D Master-Slave se obine, ca i omologul su n variant SR, din
dou bistabile D sincrone conectate n cascad i comandate n contratimp de impulsul de CLK.
CLK
D CLK

Q Q

S R

Q Q
D
Q
0

0
Q
D

E (CLK)

n funcie de tipul de bistabile D sincrone din care este constituit, bistabilul D Master-Slave
poate comuta fie pe frontul anterior, fie pe cel posterior al impulsului de CLK.
Dintre cele mai frecvente aplicaii ale sale, menionm registrele: registrul de deplasare serie,
paralel, combinat, universal, etc.

6.2.3.1. Registrul de deplasare serie

Registrul de deplasare serie, fig. 6.16, este format din 4 bistabili de tip D Master-Slave.





Fig. 6.16. Schema general a unui registru de deplasare serie

n timpul funcionrii, latch-urile de tip master sunt deschise simultan pentru CLK=0, cele de
tip slave fiind nchise. n timpul tranziiei din 0 n 1 a semnalului de CLK, latch-urile master se
blocheaz iar cele slave se deschid i primesc informaia din master. Se remarc faptul c n nici un
moment nu exist o cale deschis ntre intrarea i ieirea registrului.
Pe baza schemei din fig. 6.16 putem scrie urmtoarele relaii:

D
OUT
n
=Q
3
n
=D
3
n-1
=Q
2
n-1
=D
2
n-2
=Q
1
n-2
=D
1
n-3
=Q
0
n-3
=D
0
n-4
=D
IN
n-4
(6.5)

Se observ c informaia D
IN
ajunge la ieirea registrului dup 4 impulsuri de tact.
Registrele de deplasare pot fi construite att n variante statice ct i n variante dinamice. n
cazul structurilor dinamice va trebui impus o frecven minim a semnalului de ceas pentru ca
datele nscrise n celulele de memorare s se poat regenera sigur prin transferul n celulele
urmtoare
Registrele de deplasare serie pot fi utilizate ca memorii cu acces serie (SAR - Serial Acces
Memory/Register). Ele sunt construite pentru un numr foarte mare de bii, creterea numrului de
celule de memorare neavnd nici un fel de implicaii asupra numrului de conexiuni externe ale
integratului.

6.2.3.2. Registrul paralel

Registrul paralel (de stocare, tampon) prezentat n fig. 6.17, este format din 4 bistabili de tip
D acionai sincron de un tact comun.
n momentul aplicrii tactului, cuvntul binar de 4 bii prezent la intrrile I
0
, I
1
, I
2
, I
3
, este
nscris n cele 4 celule de memorie i poate fi citit la ieirile Q
0
, Q
1
, Q
2
, Q
3
.
Funcia principal a unui astfel de registru este aceea de a stoca temporar anumite configuraii
binare n scopul unui acces uor la ele n vederea prelucrrii.









Fig. 6.17. Schema general a unui registru paralel

Registrul paralel este memoria zonelor de vitez maxim dintr-un sistem digital de prelucrare
a datelor.

D
0
Q
0


CLK
D
1
Q
1


CLK
D
2
Q
2


CLK
D
3
Q
3


CLK
D
IN

CLK
D
OUT

CLK D

Q
I
3

Q
3

I
2

Q
2

I
1

Q
1

CLK
I
0

Q
0

CLK D

Q
CLK D

Q
CLK D

Q



6.2.3.3. Registrul combinat

Cele dou tipuri de registre tratate mai sus sunt utilizate n aplicaii n care transferul datelor
se face fie numai paralel, fie numai serie. Registrele combinate permit trecerea de la transferul
paralel la cel serie i invers.
n fig. 6.18 prezentm un registru combinat (paralel-serie sau serie-paralel) de 4 bii.















Fig. 6.18. Schema general a unui registru combinat

Pentru S/P = 0, sunt validate porile 2 i datele de intrare I
0
, I
1
, I
2
, I
3
au acces la intrrile celor
4 bistabile. ncrcarea paralel are loc n momentul aplicrii impulsului de CLK.
Pentru S/P = 1 sunt validate porile 1, astfel nct registrul realizeaz o deplasare serie a
datelor de la stnga la dreapta, cu cte un bit pentru fiecare impuls de CLK.
Registrul poate funciona ca un convertor paralel-serie, datele fiind introduse paralel la
intrrile I
0
, I
1
, I
2
, I
3
i fiind extrase serie la ieirea SO (Serial Output) a circuitului.
n regim de convertor serie-paralel, datele se introduc de o manier serial la intrarea SI
(Serial Input) i sunt extrase paralel la ieirile Q
0
, Q
1
, Q
2
, Q
3
.

6.3. Circuite basculante bistabile de tip T

Circuitul basculant bistabil de tip T se obine dintr-un bistabil D prin introducerea unei reacii
suplimentare ieire-intrare, aplicat prin intermediul unui circuit logic combinaional elementar, fig.
6.20.









a) structura b) simbolul
Fig. 6.20. Circuitul basculant bistabil de tip T sincron

Tab. 6.6. Tabelul de tranziie al circuitului basculant bistabil de tip T
T
n
Q
n+1

0 Q
n

1
n
Q

Q
0

D

CLK Q
I
0

1 2
Q
1

D

CLK Q
I
1

1 2
Q
2

D

CLK Q
I
2

1 2
Q
3

D

CLK Q
I
3

1 2
CLK
S/P
SI
(SO)
CLK D

Q
T
Q
CLK T

Q Q

Din tabelul de tranziie, tab. 6.6, se poate deduce expresia funciei de ieire;

T Q T Q T Q Q
n n n n n n
= + =
+1
. (6.6)

Bistabilul T din fig. 6.20 nu ndeplinete funcia de memorie propiu-zis (cum este cazul
bistabilelor SR i D), avnd un comportament definit att de intrare ct i de starea n care se afl.
El este cel mai simplu sistem automat i este utilizat la construirea numrtoarelor asincrone.

6.4. Circuite basculante bistabile de tip JK

Reamintim faptul c bistabilul D a aprut ca urmare a necesitii de a nltura tranziiile
nedeterminate ale bistabilelor SR. Acelai efect de eliminare a tranziiilor nedeterminate se poate
obine prin introducerea de reacii suplimentare n structurile SR.

2.6.1. Circuitul basculant bistabil JK asincron

Bistabilul JK asincron, fig. 6.21, poate fi obinut din bistabilul SR asincron prin introducerea
unei reacii.












Fig. 6.21. Schema circuitului basculant bistabil JK asincron

Din fig. 6.21 se poate deduce succesiv funcia de ieire a circuitului:

n n n
Q J S = ; (6.7)
n n n
Q K R = ; (6.8)

; ) )( (
) ( ) ( ) (
1
n n n n n n n n n n n n
n n n n n n n n n n n
Q J Q K Q J K Q Q J Q K
Q Q J Q K Q Q J Q K Q
+ + = + + =
= + = + + =
+

n n n n n
Q K Q J Q + =
+1
. (6.9)
innd seama de rel. 6.9 i tabelul de tranziie al CBB-SR asincron, tab. 6.1, putem alctui
tab. 6.7.

Tab. 6.7. Tabelul de tranziie al CBB-JK asincron

J
n
K
n
S
n
R
n
Q
n+1

0 0 0 0 Q
n

0 1 0 Q
n
0
1 0
n
Q 0 1
1 1
n
Q Q
n

n
Q

Se observ c pentru J
n
=K
n
=1, se obine la ieire
n 1 n
Q Q =
+
, deci ieirile oscileaz permanent ntre
0 i 1 logic.
Q
Q
J K
S R




6.4.2. Circuitul basculant bistabil JK sincron

Schema CBB-JK sincron, fig. 6.22, se obine din cea precedent prin introducerea unei borne
suplimentare pentru tact iar tabelul de tranziie este tab. 6.8.










Fig. 6.22. Schema circuitului basculant bistabil JK sincron

Tab. 6.8. Tabelul de tranziie al circuitului basculant bistabil JK sincron

J
n
K
n
CLK Q
n+1

0 0 01 Q
n

1 0 01 1
0 1 01 0
1 1 01
n
Q

Funcionare
sincron
x x 0 Q
n
Circuit
blocat
01 0 1 1
0 01 1 0
Funcionare
asincron

Se observ c prin legarea mpreun a intrrilor J i K se obine un bistabil de tip T care,
pentru J
n
=K
n
=T
n
=1, basculeaz dintr-o stare n alta la comanda impulsului de CLK.

6.4.3. Circuitul basculant bistabil JK Master-Slave

Bistabilul JK-MS se obine prin conectarea n cascad a dou CBB-JK sincrone, transferul
informaiei n seciunea slave avnd loc pe frontul descresctor al impulsului de CLK. Tabelul de
tranziie este tot tab. 6.7.

6.4.3.1. Numrtorul asincron

Numrtorul asincron, fig. 6.23, utilizeaz 4 circuite basculante bistabile JK Master-Slave, n
regim de circuit basculant bistabil de tip T: J
n
=K
n
=T
n
=1.









Fig. 6.23. Schema numrtorului asincron

Q
Q
K
CLK
J
CLK T
_
Q
Q

CLK T
_
Q
Q

CLK T
_
Q Q

CLK T
_
Q
Q

A
0

A
1

A
2

A
3

CLK

1

2
0
2
1
2
2
2
3

Acest circuit se caracterizeaz prin faptul c impulsul de CLK nu acioneaz asupra tuturor
bistabilelor de tip T, ci numai asupra primului, ieirile fiecrui bistabil fiind conectate la intrarea de
CLK a bistabilului urmtor.












Fig. 6.24. Diagramele de semnal ale numrtorului asincron

n plus, toate intrrile T ale bistabilelor fiind permanent conectate la 1 logic, valoarea logic a
ieirii fiecrui bistabil se modific pe frontul negativ al impulsurilor primite pe intrarea de CLK, v.
fig.6.24.



A
0
A
1
A
2
A
3
CLK

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
t
t
t
t
t