Lucrarea Nr. 5 Circuite basculante bistabile.

CIRCUITE BASCULANTE BISTABILE

1. Scopul lucrrii Lucrarea i propune studiul diferitelor tipuri de circuite basculante bistabile (CBB) utilizate n circuitele i sistemele digitale, i o aplicatie-generarea unui semnal de tact cu dou faze. 2. Aspecte teoretice 2.1. Generaliti Circuitele basculante bistabile (CBB) fac parte din marea familie a circuitelor logice secveniale (c.l.s.), cunoscute n literatur i sub denumirea de sisteme de ordin 1. Trecerea de la sistemele de ordin zero (c.l.c.) la cele de ordin superior se face prin introducerea unor reacii care-i confer sistemului proprietatea de "memorie". Astfel, ieirile circuitului secvenial sunt parial independente de semnalele de intrare din acel moment, depinznd - tot parial - de strile anterioare ale circuitului. 2.2. Circuitul basculant bistabil RS CBB-RS se obine prin introducerea unei reacii ntr-un sistem elementar de ordin zero. Sistemul astfel obinut este de ordin 1. CBB-RS poate fi realizat n varianta asincron, sincron sau "Master-Slave" (stpnsclav). 2.2.1. CBB-RS asincron CBB-RS asincron, cunoscut - datorit proprietilor sale de a memora - i sub denumirea de "latch" (zvor) poate fi realizat cu NOR-uri sau cu NAND-uri. n varianta NOR, fig. 5.1, funcionarea circuitului este ilustrat de tabelul de tranziie, tab. 5.1, n care s-a notat cu indice "n" - valoarea logic prezent i cu "n+1" - valoarea logic viitoare.
R S R P P Q S

a) Schem logic

b) Schem bloc

Fig. 5.1. CBB-RS asincron, varianta NOR

56

Lucrarea Nr. 5 Circuite basculante bistabile.

RnSn 00 Qn 01 1 1 11 x x Sn 10 0 0

Fig. 5.2 . Diagrama VK pentru CBB-RS asincron , varianta NOR

0 1

0 1

R nQn

Tab.5.1. Tabel de tranziie al CBB-RS asincron, varianta NOR

Rn 0 0 1 1 Sn 0 1 0 1 Qn+1 Qn 1 0 x

Astfel, pentru RnSn = 00 (prima linie a tabelului de tranziie), porile P1 i P2 sunt validate i valoarea logic a lui Qn ( Qn ) de la ieirea porii P1 (P2) ajunge la ieirea porii P2 (P1) sub forma Qn+1=Qn. Pentru RnSn=01 (Rn=0, Sn=1), ieirea porii va fi:
Qn Qn

(Qn). Observm c valorile logice ale ieirilor rmn neschimbate, deci

= Q n + S n = Q n + 1 = 1 =0,
Qn =0.

(5.1) Evident, la ieirea porii P1 vom avea: (5.2)

deci la intrarea porii P1 se aplic Rn=0 i

Q n +1 = R n + Q n = 0 + 0 = 0 = 1 .

Prin urmare atunci cnd intrarea S este activat (Sn=1), se realizeaz nscrierea unui "1" logic n memorie. Denumirrea "S" a intrri este o prescurtare a cuvntului "SET" din limba englez care nseamn "nscriere". Pentru RnSn=10 (Rn=1, Sn=0), se poate demonstra - urmnd o cale similar celui de mai sus - c se obine Qn+1=0. Rezult c activitatea intrrii R (Rn=1 ), conduce la tergere informaiei din memorie, echivalent cu punerea pe "0" a memoriei. Denumirea "R" a intrri este o prescurtare a cuvntului "RESET" din limba englez care nseamn "tergere". Pentru RnSn=11 ieirile celor dou pori sunt forate similar n "0" logic deci s-ar ajunge la situaia inadmisibil n care:
Q n +1 = Q n +1 = 0 .

(5.3)

Din acest motiv combinaia de intrare 11 este interzis (de obicei prin logic suplimentar) iar n locaia corespunztoare din tab. 5.1 se pune semnul "x" specific
57

Lucrarea Nr. 5 Circuite basculante bistabile.

locaiilor n care funcia este nedefinit. Pentru a obine o form minimal a funciei de ieire, construim diagrama Veitch Karnaugh (VK) a circuitului, fig. 5.2, i, dup grupri convenabile, obinem:
Q n +1 = S n + R n Q n .

(5.4)

Relaia (5.4) se verific numai pentru primele trei linii ale tab. 5.1. Varianta NAND a CBB-RS asincron este prezentat n fig. 5.3,
R
S

R
Q

S Q

a) schema logic

b) schema bloc

Fig.5.3. CBB-RS asincron, varianta NAND funcionarea circuitului este ilustrat n tabelul de tranziie, tab. 5.2, iar minimizarea funciei de ieire este realizat cu ajutorul diagramei VK, fig. 5.4. Tab.5.2. Tabel de tranziie al CBB-RS asincron, varianta NAND
Qn+1 Qn 1 0 x
R n Sn
0 1

Rn
0 0 1 1

Sn
0 1 0 1

Qn

00 x x

01 0 0

11 0 1

10 1 1

Sn

R n Qn

Fig. 5.4 . Diagrama VK pentru CBB-RS asincron, varianta NAND Observm c n urma minimizrii se obine aceeai expresie (5.4) pentru Qn+1.

58

Lucrarea Nr. 5 Circuite basculante bistabile.

CBB-RS asincron, indiferent de varianta de implementare adoptat, prezint urmtoarele deficiene: - aceleai semnale care indic modul CUM (n care) trebuie s se fac comutarea, dicteaz i momentul C~ND trebuie s aib loc aceasta; - pentru anumite tranziii ale intrrilor circuitului, starea ieirilor este imprevizibil. Exemplu: Tranziia 1100 a intrrilor, poate aduce ieirile Q, Q ale CBB din fig. 5.1 n oricare din cele dou stri posibile. Astfel, pentru RnSn=11, vom avea Q= Q =0 i porile P1, P2 vor fi validate. Pentru RnSn=00, admind c poarta P1 este mai rapid, se va obine un "1" logic la ieirea Q, ceea ce foreaz - prin reacie - un "0" logic la Q . Evident, dac aplicm aceeai supoziie pentru poarta P2, valorile logice ale ieirilor se inverseaz. 2.2.2. CBB-RS sincron CBB-RS sincron se obine din CBB-RS asincron prin adugarea a dou pori (3 i 4) validabile de un impuls de tact (fig. 5.5 i 5.6).
R3
CLK S

3 R
1

4 S 2

R CLK S Q Q

a) schema logic

b) schema bloc

Fig. 5.5. CBB-RS sincron, varianta NOR Funcionarea celor dou CBB-RS sincrone fiind similar, ne vom limita la explicarea funcionrii circuitului din fig. 5.5a.
R CLK S

CLK Q

R
1 2

a) schema logic

b) schema bloc

Fig. 5.6. CBB-RS sincron, varianta NAND

59

Lucrarea Nr. 5 Circuite basculante bistabile.

Observm c pentru CLK = 1 , porile 3 i 4 sunt inhibate i orice modificare a lui R , S nu va afecta CBB-ul SR asincron format din porile 1 i 2. ntr-adevr, intrrile acestuia pentru CLK = 1 vor fi 00 i, conform primei linii din tab. 5.1, ieirile vor rmne neschimbate. Cnd CLK = 0 , porile 3 i 4 sunt validate i intrrile R S , transformate n RS, vor avea acces la CBB-RS asincron, acionnd conform tab. 5.1. Pentru o funcionare sincron a circuitului este necesar ca impulsul de CLK care dicteaz C~ND s se execute comenzile R S , s apar numai dup ce acestea s-au stabilizat. Modificarea lui R S n intervalul de timp n care porile de intrare 3,4 sunt deschise, conduce la o funcionare asincron a circuitului. Din acest motiv, sunt necesare condiii restrictive pentru relaia de timp dintre CLK i R S . Circuitul din fig. 5.6 funcioneaz similar, impulsul de tact fiind de aceast dat activ pe palierul "1" logic. 2.2.3. CBB-RS - "Master-Slave" Dup cum reiese din fig. 5.7, CBB-RS-MS reprezint o extensie serie a bistabilului RS sincron implementat cu NAND-uri (v. fig. 5.6). Schema logic este prezentat n fig. 5.8a, iar diagramele CLK i CLK - n fig. 5.8b i c.
R CLK S

RM

SM

Fig. 5.7. CBB-RS-MS - Schema bloc

QM

QM

RS CLK SS S QS Q

QS

60

Lucrarea Nr. 5 Circuite basculante bistabile.

CL

S Pori intra re

3M

4M

CLK CBB "1 MASTER sincron b) "0 (2 (3 (1 (4 t

1M

2M

CBB MASTER asincro

CLK
3S 4S

CLK
Pori trans f CBB SLAVE asincro "1 CBB c) SLAVE sincron "0 (1 (4 t

(2 (3

1S

2S

a) schem Fig. 5.8. CBB-RS-MS

b), c) diagrame

n intervalul (1)-(2), porile de intrare (3M, 4M) i de transfer (3S, 4S) sunt blocate iar MASTER-ul este izolat att de intrri ct i de SLAVE. n intervalul (2)-(3), porile 3M, 4M sunt validate i informaia se nscrie n MASTER; porile 3S, 4S fiind blocate ( CLK = 0 ), SLAVE este n continuare izolat fa de MASTER. n intervalul (3)-(4) se repet situaia din intervalul (1)-(2) cnd MASTER-ul era izolat att de intrri ct i de SLAVE. n sfrit, dup momentul (4), porile 3M, 4M sunt blocate (MASTER-ul izolat fa de intrri) iar porile 3S, 4S sunt validate i informaia din MASTER se transfer n SLAVE. Concluzionnd, nscrierea informaiei n MASTER are loc nainte de momentul (3) (posibil chiar pe frontul descresctor al CLK), iar transferul ei n SLAVE (i deci la ieire) are loc dup momentul (4) (deci pe acelai front descresctor al CLK). Prin urmare, pentru nscrierea fr erori a informaiei n CBB-RS-MS, este necesar ca aceasta s rmn stabil la intrare un interval de timp !n jurul intervalului (3)-(4). CBB-RS-MS nu elimin posibilitatea tranziiilor nedeterminate (v. tab. 5.1 i 5.2). Evident, se pot construi CBB-RS-MS care s comute pe tranziia pozitiv a impulsului de tact.
61

Lucrarea Nr. 5 Circuite basculante bistabile.

2.3. Circuitul basculant bistabil de tip D 2.3.1. CBB de tip D asincron CBB de tip D asincron, fig. 5.9, se obine dintr-un CBB-RS asincron (fig. 5.1, tab. 5.1 sau fig. 5.3, tab. 5.2), prin ataarea unui inversor n scopul eliminrii strilor nedeterminate. Tab. 5.3. Tabel de tranziie al CBB de tip D
Dn = S n = R
D

Q n n+1 x x

Q
R S

1 0

1 0

Fig. 5.9. CBB de tip D Datorit inversorului, din tab. 5.1 rmn numai liniile pentru care
D n = Sn = R n ,

deci liniile 2 i 3.

Deoarece repet practic instantaneu la ieire ceea ce i se aplic la intrare (v. tab. 5.3), circuitul nu prezint interes practic. 2.3.2. CBB de tip D sincron CBB de tip D sincron, fig. 5.10 i 5.11, se obine dintr-un CBB-RS sincron (fig. 5.5 i 5.6), tot prin ataarea unui inversor.
D
D

CLK S
R

D CLK
Q

CLK

S R Q

D CLK Q

a) modul de obinere

b) schema bloc

a) modul de obinere pe palier superior

b) schema bloc

Fig. 5.10. CBB de tip D sincron pe palier inferior

Fig. 5.11. CBB de tip D sincron

62

Lucrarea Nr. 5 Circuite basculante bistabile.

Ca i n cazul CBB-RS sincron, pentru a comuta sincronizat de CLK este necesar ca informaia de la intrarea D s se modifice n afara palierului activ al impulsului CLK ( CLK = 0 pentru fig. 5.10 i CLK=1 pentru fig. 5.11), n timpul palierului respectiv ea rmnnd stabil. Apariia palierului activ al impulsului de CLK transfer la ieire informaia de la intrarea bistabilului. Spunem c se realizeaz o "temporizare comandat prin CLK". De fapt, denumirea de bistabil de tip D, provine din englezescul DELAY=ntrziere.. Bistabilul de tip D sincron are numeroase aplicaii practice dintre care amintim: latchul adresabil, memoria RAM, etc.
D0 (2 E0(1

(1 Q0

(16 Q0

Fig. 5.12. Schema logic a latch-ului de tip D Tab. 5.4. Explicativ pentru funcionarea latch-ului de tip D
Mod Operare
Autorizare date Blocare date

En

Intrri Dn
1 1 0 0 1 x

Qn+1

Ieiri Qn + 1
0 1 1 0 Qn

Qn

2.3.3. CBB de tip D Master-Slave CBB-D-MS se deosebete de CBB-D sincron prin faptul c, aa cum am vzut i n cazul CBB-RS-MS, comutarea se produce pe frontul (anterior sau posterior) al impulsului de CLK.Funcionarea acestora este cea descris n tab. 5.3. Remarcm faptul c intrrile sunt active n "0" logic i sunt independente de tact. Astfel, pentru pentru
R = 0 Q = 0. S=0 R

i S

se obine Q=1, iar

Dintre cele mai frecvente aplicaii ale CBB-D-MS, enumerm: registrul de deplasare serie, paralel, serie-paralel, universal, etc. Circuitele basculante bistabile de tip RS i D fac parte din sistemele de ordinul I. Ne ocupm n continuare de alte dou tipuri de bistabile, T i JK, care, prezentnd cte o reacie suplimentar, sunt considerate sisteme de ordinul II.
63

Lucrarea Nr. 5 Circuite basculante bistabile.

2.4. Circuitul basculant bistabil de tip T Bistabilul de tip T se obine dintr-un bistabil D prin introducerea unei reacii suplimentare ieire-intrare, aplicat prin intermediul unui c.l.c. elementar (fig. 5.13).
T

CLK T CLK D Q

a) modul de obinere

b) schema blocFig. 5.13. CBB de tip T sincron

Tab. 5.5. Tabelul de tranziie al CBB - T

Tn
0 1

Qn+1
Qn
Qn

Din tabelul de tranziie, tab. 5.5, se poate deduce expresia funciei de ieire;
Q n +1 = Q n Tn + Q n Tn = Q n T .

(5.1)

Bistabilul T din fig. 5.13 nu ndeplinete funcia de memorie propiu-zis (cum este cazul bistabilelor RS i D), avnd un comportament definit att de intrare ct i de starea n care se afl. El este cel mai simplu sistem automat i este utilizat, spre exemplu, la construirea numrtoarelor asincrone. 2.5. Circuitul basculant bistabil de tip JK Reamintim faptul c bistabilul D a aprut ca urmare a necesitii de a nltura tranziiile nedeterminate ale bistabilelor RS. Acelai efect de eliminare a tranziiilor nedeterminate se poate obine prin introducerea de reacii suplimentare n structurile RS. 2.5.1. CBB - JK asincron Bistabilul JK asincron, fig. 5.14, poate fi obinut din bistabilul RS asincron prin introducerea unei reacii.

64

Lucrarea Nr. 5 Circuite basculante bistabile.

J K

Fig. 5.14. Schema CBB-JK asincron Din fig. 5.14 se poate deduce succesiv funcia de ieire a circuitului:
Sn = J n Qn ;

(5.2) (5.3)

R n = K n Qn ;

Q n +1 = K n Qn + (J n Qn + Q n ) = (K n Qn )( J n Qn + Qn ) = = ( K n + Qn )(J n Qn + Q n ) = K n J n Qn + K n Q n + J n Qn ;
Q n +1 = J n Qn + K n Q n .

(5.4)

innd seama de tabelul de tranziie al CBB-RS asincron, tab. 5.1, putem alctui tab. 5.6. Tab. 5.6. Tabelul de tranziie al CBB-JK asincron
Jn
0 1 0 1

Kn
0 0 1 1

Rn
0 0 Qn Qn

Sn
0
Qn

Qn+1
Qn 1 0
Qn

0
Qn

Se observ c pentru Jn=Kn=1 ieirile oscileaz. 2.5.2. CBB-JK sincron Schema CBB-JK sincron, fig. 5.15, se obine din cea precedent prin introducerea unei borne suplimentare pentru tact iar tabelul de tranziie este tab. 5.7.
J CLK K

Fig. 5.15. Schema CBB-JK sincron

Q
Q

65

Lucrarea Nr. 5 Circuite basculante bistabile.

Tab. 5.7. Tabelul de tranziie al CBB-JK sincron

Jn
0 1 0 1 x 01 0 0 1

Kn
0 0 1 1 x 0

CLK
0 1 0 1 0 1 0 1 0 1 1

Qn+1
Qn 1 0
Qn

Funcionare sincron

Qn 1 0

Circuit blocat Funcionare asincron

Se observ c prin legarea mpreun a intrrilor J i K se obine un bistabil de tip T care basculeaz dintr-o stare n alta pentru Jn=Kn=Tn=1, n prezena impulsului de CLK. 2.5.3. CBB-JK Master Slave Bistabilul JK-MS se obine prin conectarea n cascad a dou CBB-JK sincrone. Tabelul de tranziie este tab. 5.8. Tab. 5.8. Explicativ pentru funcionarea CBB-JK-MS
Jn
0 0 1 1

Kn
0 1 0 1

Qn+1
Qn 0 1
Qn

2.6. Conversia circuitelor bistabile RS, D, T i JK n numeroase aplicaii este necesar utilizarea unui anumit tip de CBB, practic fiind disponibil un altul. n aceste condiii, de mare ajutor sunt ecuaiile logice de legtur dintre diferite tipuri de bistabille, relaii ce se pot obine pe baza tabelului comparativ, tab. 5.9.

66

Lucrarea Nr. 5 Circuite basculante bistabile.

Tab. 5.9. Tabel comparativ al diferitelor tipuri de CBB

Tip CBB

RS
RnSn

D Dn Qn+1 Tn

T Qn+1
Qn

JK JnKn
00 01 10 11

Qn+1
Qn 1 0 ?

Qn+1
Qn 0 1
Qn

Tabelul de adevr

00 01 10 11

Qn

Ecuaiile logice

Qn+1
Qn +1

Sn+ R n Qn Rn+ Sn Qn

D D

Tn Qn+Tn Qn
Tn Qn +TnQn

Jn Qn + K n Qn
J n Qn +KnQn

2.6.1. Conversia n T Pentru realizarea conversiei JKT sau DT, trebuie gsit relaia dintre intrarea T a bistabilului simulat i intrrile JK sau D ale bistabilului disponibil - fig. 5.16. Pentru aceasta se construiete tabelul ajuttor 5.10 astfel: n primele dou coloane se trec toate combinaiile logice posibile ale intrrii (Tn) i strii (Qn) bistabilului simulat, n urmtoarele dou coloane - valorile logice ale intrrilor JnKn i Dn, completate numai dup trecerea n ultima coloan a valorilor logice ale ieirii Qn+1 a bistabilului simulat.
T CLK X CBB JK sau D Q

Fig. 5.16. Conversia n T: punerea problemei Tab. 5.10. Explicativ pentru realizarea conversiilor n T Tn 0 0 1 1 Qn 0 1 0 1 JnKn 0x x0 1x x1 Dn 0 1 1 0 Qn+1 0 1 1 0

Completarea cu valorile logice corespunztoare a coloanelor JnKn i Dn se face

67

Lucrarea Nr. 5 Circuite basculante bistabile.

pornind de la valorile logice ale strii prezente i viitoare (Qn i Qn+1), dup o studiere atent a tab. 5.9. Astfel, situaia Qn=0, Qn+1=0, se obine atunci cnd JnKn=00 sau 01, deci JnKn=0x, unde prin "x" nelegem "indiferent". Qn=1 i Qn+1=1 se obine cnd JnKn=00 sau 10, deci JnKn=x0, .a.m.d. Similar se procedeaz cu coloana lui Dn. Odat completat tab. 5.10, se poate trece la sintez, construind diagramele VK pentru funciile de ieire Jn, Kn i Dn - fig. 5.17.
Tn Qn 0 0 1 1 x x Tn Qn 0 1 0 1 Tn Qn 0 0 1 1 1 0

0 1

x
x

0 1

a) Jn=Tn

b) Kn=Tn

c)Dn=Tn Q n + Tn Qn=TnQn

Fig. 5.17. Sinteza funciilor de ieire ale blocului X din fig. 5.16 Cu aceste rezultate, schema general din fig. 5.16 capt aspectele concrete din fig. 5.18.
T CLK J Q CLK K Q T CLK D Q CLK Q

a) JKT Fig. 5.18. Conversia n T 2.6.2. Conversia n RS

b) DT

Procednd similar obinem tab. 5.11 care permite implementarea circuitelor de conversie JKRS i DRS. Tab. 5.11. Explicativ pentru realizarea conversiilor n RS
RnSn 00 00 01 01 10 10 11 11 Qn 0 1 0 1 0 1 0 1 JnKn 0x x0 1x x0 0x x1 xx xx Dn 0 1 1 1 0 0 x x Qn+1 0 1 1 1 0 0 0/0 1/0

68

Lucrarea Nr. 5 Circuite basculante bistabile.

3. Desfurarea lucrrii. Aplicaie: Generarea unui semnal de tact cu doua faze Este uneori necesar generarea unui semnal de tact cu mai multe faze. n figura 5.19 este ilustrat un asemenea caz, n care bistabilul JK comutat pe front cresctor functioneaz ca divizor cu 2, iar ieirile sale sunt preluate de doua pori I pentru a genera fazele Fa si Fb. Diagramele de semnal sunt reprezentate pentru cazul ideal, n care tp = 0. Realiznd practic montajul sau simulndu-l se constata nsa o comportare complet diferit att Fa ct si Fb prezinta o serie de impulsuri scurte (glitch).

Figura 5.19. Generarea unui semnal de tact cu doua faze, varianta initiala.

Figura 5.20. Schema initial introdus pentru simulare n Circuit Maker pentru varianta initial.

Figura 5.21. Formele de und simulate pentru schema electric din figura 5.20 corespund realitatii.

69

Lucrarea Nr. 5 Circuite basculante bistabile.

Explicaia acestei comportri se obtine studiind atent formele de und din figura 5.21: innd cont de timpul de propagare tp prin bistabilul JK, ntre CLK i Q pe de o parte, respectiv CLK i nQ pe de alta parte vor aprea condiii de suprapunere pe 1 (race conditions) ceea ce conduce la comutarea fals n 1 a ieirilor porilor U2A si U2B. Rezolvarea acestei situaii se poate face simplu, adugnd un inversor la intrarea de tact a bistabilului U1A, care va comuta pe frontul scztor al semnalului de tact CLK i n acest fel se elimina suprapunerea nedorit n 1 ntre tact i iesirile bistabilului (figura 5.23).

Figura 5.22. Schema electric corect pentru generarea unui semnal de tact cu dou faze.

Figura 5.23. Formele de und pentru schema generarea unui semnal de tact cu dou faze. Pentru realizarea practic a acestei aplicaii se folosete modulul experimental cu numrul 5. Desfurare: Se monteaz modulul 5 pe placa principal. Se realizeaz practic schema din figura 5.20 cu ajutorul firelor de conectare i se verific corectitudinea montajului. Se alimenteaz circuitul i se culeg datele necesare. Se repet erapele de mai sus pentru circuitul din figura 5.22.

Ca generator de semnal de clock sau ceas se poate utiliza atat generatorul plcii pricipale ct i generatorul software al standului expermental DIGAC3000.

70

Lucrarea Nr. 5 Circuite basculante bistabile.

Pentru a putea vizualiza formele de und se utilizeaz osciloscopul virtual al standului DIGAC3000, iar pentru inregistrarea datelor vizualizate pe osciloscop se poate folosi DATA LOGGER. Concluzii: Este necesar ca n proiectarea unro echipamente ce utilizeaz CBB i/sau pori logice s se in cont de ntrzierile introduse de timpul de propagare a semnalului prin aceste dispozitive.

71