Lucrare de laborator nr.

2
Dispozitive digitale secvenţiale
CIRCUITE BISTABILE

2.1 Scopul lucrării:

Cunoaşterea modului de funcţionare şi a configuraţiei bistabililor,
frecvent utilizate în circuite logice secvenţiale.

2.2 Noţiuni teoretice:

Bistabile - prezintă cele mai simple DDS pentru memorizarea unui semnal binar
prin intermediul instalării lui în una din două stări posibile stabile.
Reprezentarea funcţională a unui bistabil este dată în figura 2.1.
Y ieşirea
funcţionale

directă
1
intrări

Y ieşirea
inversă
2

– regim normal de funcţionare

Figura 2.1 Reprezentarea funcţională a unui bistabil.

Un bistabil permite de a memoriza informaţia în volum de un bit.

Este reprezentantul clasei de circuite basculante, care sunt nişte circuite ce
conţin reacţii pozitive.
Clasificarea bistabililor:
 După funcţia bistabilului.
a) Bistabile tip RS - cu intrări separate.
b) Bistabile de tip D - de memorie.
c) Bistabile de tip T - de numărare (pentru divizarea frecvenţei
impulsurilor).
d) Bistabile tip JK - universale.
e) Bistabile complexe - sunt formate din câteva bistabile diferite.
 După principiul de schimbare a stării bistabilului.
a) Bistabile asincrone - la care starea poate fi schimbată doar prin
schimbarea semnalelor funcţionale.
b) Bistabile sincrone - la care schimbarea stării se efectuează cu
ajutorul unui semnal special, numit semnal de sincronizare. În figura
2.2 este reprezentat schematic un bistabil sincron.

intrare
funcţională

intrare de
sincronizare

Bistabil sincron

Figura 2.2 Reprezentarea funcţională a unui T sincron

 După tipul intrării de sincronizare bistabile sincrone sunt:

a) Statice - la care semnalul de sincronizare prezintă un nivel logic.
Acestea la rândul său se împart în bistabile:
a.1. cu intrare C directă
a.2. cu intrare C inversă
b) Dinamice - la care semnalul de sincronizare prezintă un
monoimpuls. Acestea la rândul său se împart în bistabile:
b.1. cu intrare C directă
b.2. cu intrare C inversă
În figura 2.3 sunt reprezentate tipurile de intrări de sincronizare.
C
C

C
C - inversă
static
Bistabil sincron,
C - directă
dinamic
Bistabil sincron,
C - inversă
static
Bistabil sincron,
C - directă
static
Bistabil sincron,

Figura 2.3 Tipurile de intrări de sincronizare

 După tipul intrărilor funcţionale:

a) Bistabile cu intrări directe.
b) Bistabile cu intrări inverse.
  După structura internă:
a) Bistabile cu o treaptă – conţin un singur bistabil elementar.
b) Bistabile cu două trepte de tip “master-slave” – conţin două bistabile
elementare : prima treaptă-conducătoare, a doua treaptă –condusă.

2.2.1. Circuite basculante bistabile SR

Circuitele basculante bistabile SR (CBB-SR) se obţin prin

introducerea unei reacţii într-un sistem elementar de ordin zero. Sistemul
astfel obţinut este de ordin 1.
CBB-SR pot fi realizate în varianta asincronă, sincronă sau "master-
slave" (stăpân-sclav).

2.2.1.1 Circuitul basculant bistabil SR asincron

Circuitul basculant bistabil SR asincron, cunoscut datorită

proprietăţilor sale de a memora - şi sub denumirea de latch (zăvor), poate fi
realizat cu NOR-uri sau cu NAND-uri.

Circuitul basculant bistabil SR asincron realizat cu NOR-uri

Circuitul basculant bistabil SR asincron realizat cu NOR-uri prezintă
schema din Figura 2.4 şi tabelul de tranziţie – tabelul 2.1, în care s-a notat
cu indice n - valoarea logică prezentă şi cu n+1 - valoarea logică viitoare.

Tabelul 2.1 Tabel de tranziţie al CBB-SR asincron, varianta NOR

Sn Rn Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 x

S R

S R
P1 P
Q
2

Q
 a) Schema logică b) Schema bloc

Figura 2.4 CBB-SR asincron, varianta NOR

Expresia ieşirii Q a circuitului poate fi obţinută din figura 2.4, astfel:
Qn+1=S n +( R n+Qn )=S n+R n⋅Q n
. (2.1)
Eliminând negaţia în ambii membri ai relaţiei 2.1, obţinem:
Qn+1=S n +R n⋅Qn . (2.2)
Un alt mod de a obţine expresia 2.2 îl reprezintă utilizarea diagramei
VK din Figura 2.5, în locaţiile căreia au fost trecute valorile logice ale lui
Qn+1.
Completarea locaţiilor diagramei s-a făcut ţinând seama de tabelul de
tranziţie, tabelul 2.1, astfel:
Sn R
Q 0 0 1 1
n
n0 00 10 1x 01

1 1 0 x 1

Sn
Figura 2.5 Diagrama VK pentru CBB-SR asincron - varianta NOR

- pentru SnRn = 00, Qn+1=Qn (prima linie a tabelului de tranziţie), deci

valorile logice ale lui Qn se trec în coloana SnRn = 00 a diagramei VK;
- pentru SnRn=01(10), Qn+1=0(1) indiferent de valorile lui Qn şi locaţiile
din coloana a doua (a patra) a diagramei VK se completează cu 0(1).
- pentru SnRn=11, ieşirile celor două porţi sunt forţate simultan în 0
logic, deci s-ar ajunge la situaţia inadmisibilă în care:
Q n 1  Q n 1  0
. (2.3)

Din acest motiv combinaţia de intrare SnRn=11 este interzisă (de

obicei prin logică suplimentară) iar în locaţiile corespunzătoare ale tabelul
2.1 şi diagramei VK din Figura 2.5, se pune semnul "x", specific locaţiilor
în care funcţia este nedefinită.
 În urma minimizării, se obţine relaţia 2.2.
Denumirile S (SET) şi R (RESET) ale intrărilor latch-ului SR asincron
provin din limba engleză şi au semnificaţiile: înscriere, respectiv ştergere.
Într-adevăr, observăm că pentru SnRn=10, intrarea de înscriere Sn este
activată şi în memoria elementară se înscrie 1 logic, deci Qn+1=1.
Similar, pentru SnRn=01, intrarea de ştergere Rn este activată şi
memoria este ştearsă: Qn+1=0.
Relaţia 2.2 se verifică cu uşurinţă pentru primele 3 linii ale tabelul
2.1.

Circuitul basculant bistabil SR asincron realizat cu NAND-uri

Schema circuitului basculant bistabil SR asincron realizat cu NAND-

uri este prezentată în Figura 2.6, iar tabelul de tranziţie este tabelul 2.2.

P P2
1 Q

Q
a) schema logică b) schema bloc

Figura 2.6 CBB-SR asincron, varianta NAND

Tabelul 2.2 Tabel de tranziţie al CBB-SR asincron, varianta NAND
Sn Rn Qn+1
1 1 Qn
1 0 0
0 1 1
0 0 x

După schema logică din Figura 2.6 putem scrie:

Qn+1=S n⋅( Rn⋅Qn)=Sn +Rn⋅Qn , (2.4)
relaţie identică cu rel. 2.2, obţinută în cazul circuitului basculant bistabil SR
realizat cu NOR-uri.
Aceeaşi relaţie se obţine şi în urma minimizării funcţiei logice Q n+1
cu ajutorul diagramei VK din Figura 2.7.

Q 0 0 1 1
n
0 1 1 0
0 x 1 0 0

1 x 1 1 0

Sn
Figura 2.7 Diagrama VK pentru CBB-SR asincron, varianta NAND

Indiferent de varianta de implementare adoptată, CBB-SR asincron

prezintă următoarele deficienţe:
- aceleaşi semnale care indică modul cum (în care) trebuie să se facă
înscrierea, dictează şi momentul când trebuie să aibă loc aceasta;
- pentru anumite tranziţii ale intrărilor circuitului, starea ieşirilor este
imprevizibilă.
Exemplu: Tranziţia 1100 a intrărilor, poate aduce ieşirile Q, Q̄ ale
CBB din figura 2.6 în oricare din cele două stări posibile. Astfel, pentru
SnRn=11, ambele ieşiri vor fi forţate în 0, Q=Q̄=0, validând prin intermediul
legăturilor de reacţie porţile P1, P2. Aplicând acum SnRn=00 şi admiţând că
poarta P1 este mai rapidă, se va obţine un 1 logic la ieşirea Q̄ , ceea ce
determină - prin reacţie - un 0 logic la ieşirea Q. Evident, dacă aplicăm
aceeaşi supoziţie pentru poarta P2, valorile logice ale ieşirilor se inversează.

2.2.1.2 Circuitul basculant bistabil SR sincron

Circuitul basculant bistabil SR sincron se obţine din cel asincron prin
adăugarea a două porţi, 3 şi 4, validabile de un impuls de tact (Figura 2.8 şi
2.9).
Funcţionarea celor două CBB-SR sincrone fiind similară, ne vom
limita la explicarea funcţionării circuitului din Figura 2.6 a.
Observăm că pentru CLK=1 , porţile 3 şi 4 sunt inhibate şi orice
modificare a lui S̄ şi R̄ nu va afecta CBB-ul SR asincron format din
porţile 1 şi 2. Într-adevăr, pentru CLK=1 , intrările acestuia vor fi SnRn=00
şi, conform primei linii din tabelul 2.1, Qn+1=Qn şi ieşirile vor rămâne
neschimbate.
Când CLK=0 , porţile 3 şi 4 vor fi validate şi intrările S̄ R̄ ,
transformate în SR, vor avea acces la intrările CBB-SR asincron, acţionând
conform tabelul 2.1.
Pentru o funcţionare sincronă a circuitului este necesar ca CLK=0 ,
care dictează când să se execute comenzile date de intrările S̄ R̄ , să
apară numai după ce acestea s-au stabilizat. Modificarea lui S̄ R̄ în
intervalul de timp în care porţile de intrare 3 şi 4 sunt deschise, conduce la o
funcţionare asincronă a circuitului. Din acest motiv, sunt necesare condiţii
restrictive pentru relaţia de timp dintre CLK şi S̄ R̄ .

3 4
S R
1 2 Q

Q
a) schema logică b) schema bloc

Figura 2.8 CBB-SR sincron, varianta NOR

S CLK R

3 4
R

Q
1 2

a) schema logică b) schema bloc

 Figura 2.9 CBB-SR sincron, varianta NAND
Circuitul din Figura 2.8 funcţionează similar, impulsul de tact fiind de
această dată activ pe palierul superior (1 logic) al impulsului de tact.
2.2.1.3 Circuitul basculant bistabil SR Master-Slave
După cum reiese din Figura 2.10, circuitul basculant bistabil SR
Master-Slave reprezintă o extensie serie a bistabilului SR sincron
implementat cu NAND-uri (v. Figura 2.9). Schema logică este prezentată în
Figura 2.11 a), iar diagramele impulsurilor CLK şi CLK - în Figura 2.11
b) şi c).

S CL R
K
SM
RM
M
QM
SS RS
S
QS

Q
Figura 2.10 CBB-SR-MS - Schema bloc
Funcţionare
În intervalul (1)-(2), v. diagramele b şi c din Figura 2.9, porţile de
intrare (3M, 4M) şi de transfer (3S, 4S) sunt blocate, iar MASTER-ul este
izolat atât de intrări cât şi de SLAVE.
În intervalul (2)-(3), CLK=1 şi porţile 3M, 4M sunt validate, iar
informaţia se înscrie în MASTER; porţile 3S, 4S fiind blocate ( CLK=0 ),
bistabilul SLAVE este în continuare izolat faţă de MASTER.
În intervalul (3)-(4) se repetă situaţia din intervalul (1)-(2) când
MASTER-ul era izolat atât de intrări cât şi de SLAVE. În sfârşit, după
momentul (4), porţile 3M, 4M sunt blocate (MASTER-ul izolat faţă de
intrări) iar porţile 3S, 4S sunt validate şi informaţia din MASTER se
transferă în SLAVE. Concluzionând, înscrierea informaţiei în MASTER are
loc înainte de momentul (3) (posibil chiar pe frontul descrescător al CLK),
iar transferul ei în SLAVE (şi deci la ieşire) are loc după momentul (4)
(deci pe acelaşi front descrescător al CLK).
 S CLK R

Porţi
3M 4M intrar
e CBB-SR
MASTER
CBB-SR sincron
1M 2M MASTER
asincron

Porţi
transfe
3S 4S r CBB-SR
SLAVE
CBB-SR sincron
1S 2S SLAVE
asincron

a) Q
CLK

"1 (2 (3
b) " ) )
"0 (1 (4
t
" ) )

"1" (1 (4
c) ) )
(2 (3
"0 t
) )
"
Figura 2.11 CBB-SR-MS: a) schemă; b), c) diagrame
Prin urmare, pentru înscrierea fără erori a informaţiei în CBB-SR-MS,
este necesar ca aceasta să rămână stabilă la intrare un interval de timp în
jurul intervalului (3)-(4).
Deşi realizează o mult mai bună separaţie între când şi cum trebuie
să se modifice informaţia memorată, CBB-SR-MS nu elimină dezavantajul
reprezentat de posibilitatea apariţiei tranziţiilor nedeterminate (v. tabelul
2.1 şi 2.2).
 Evident, se pot construi CBB-SR-MS care să comute pe tranziţia
pozitivă a impulsului de tact.

2.2.2 Circuite basculante bistabile de tip D

Circuitele basculante bistabile de tip D pot fi realizate în varianta

asincronă, sincronă şi Master-Slave.

2.2.2.1 Circuitul basculant bistabil de tip D asincron

Circuitul basculant bistabil de tip D asincron, Figura 2.12, se obţine
dintr-un CBB-SR asincron (Figura 2.4, tabelul 2.1 sau Figura 2.6, tabelul
2.2), prin ataşarea unui inversor în scopul eliminării stărilor nedeterminate.
D

S
R

Figura 2.12 Circuitul basculant bistabil de tip D asincron

Datorită inversorului, din tabelul 2.1 rămân numai liniile 2 şi 3 pentru

care D n =S n = R̄n , obţinându-se tabelul 2.2.

Tabelul 2.3 Tabelul de tranziţie al CBB de tip D

D n =S n = R̄n Qn Qn+1
1 x 1
0 x 0
Deoarece repetă practic
instantaneu la ieşire ceea ce i se aplică la intrare (v. tabelul 2.3), circuitul nu
prezintă interes practic.

2.2.2.2 Circuitul basculant bistabil de tip D sincron

 Variantele de CBB tip D sincron perezentate în Figura 2.13 şi 2.14 au
fost obţinute prin ataşarea câte unui inversor circuitelor basculante bistabile
SR sincrone din Figura 2.8 şi 2.9.

Q Q

a) modul de obţinere b) schema bloc

Figura 2.13 CBB-D
D sincron comandat de palierul inferior al CLK

CLK

S R D CLK

Q
Q
a) modul de obţinere b) schema bloc
Figura 2.14 CBB-D sincron comandat de palierul superior al CLK
Ca şi în cazul CBB-SR sincron, pentru a realiza o comutare
sincronizată de CLK, este necesar ca informaţia de la intrarea D să se
modifice în afara palierului activ al impulsului de tact ( CLK=0 pentru
Figura 2.13 şi CLK=1 pentru Figura 2.14), în timpul palierului respectiv
aceasta trebuind să rămână stabilă. Apariţia palierului activ al impulsului de
CLK declanşază operaţiunea de înscriere a informaţiei în bistabil şi permite
citirea acesteia la ieşire.
Intervalul de timp scurs între momentul apariţiei informaţiei la
intrarea bistabilului şi momentul în care aceasta poate fi citită la ieşire,
reprezintă o temporizare comandată prin CLK. De fapt, denumirea de
bistabil de tip D, provine din englezescul DELAY=întârziere.
În Figura 2.15 am reprezentat schema logică a unuia din cele două
latch-uri de tip D a câte 2 biţi fiecare, din structura circuitului integrat CDB
472, iar în tabelul 2.4 - funcţionarea latch-ului respectiv.

D E
 Q
0

Figura 2.15 Schema logică a latch-ului de tip D din structura CI -

CDB 472
Tabelul 2.4 Explicativ pentru funcţionarea latch-ului de tip D
Mod Intrări Ieşiri
operare E D Qn+1 Q̄n+1
Autorizare 1 0 0 1
date 1 1 1 0
Blocare date 0 x Qn Q̄n
Bistabilul de tip D sincron are numeroase aplicaţii practice, dintre care
amintim: latch-ul adresabil, memoria RAM, etc.

2.2.3 Circuite basculante bistabile de tip T

Circuitul basculant bistabil de tip T se obţine dintr-un bistabil D prin

introducerea unei reacţii suplimentare ieşire-intrare, aplicată prin
intermediul unui circuit logic combinaţional elementar, Figura 2.16.
T

CLK T
CLK D Q
Q

a) modul de obţinere
Q
b) schema bloc

Figura 2.16 Circuitul basculant bistabil de tip T sincron

Tabelul 2.5 Tabelul de tranziţie al circuitului basculant bistabil de tip T
Tn Qn+1
0 Qn
 1 Q̄n
Din tabelul de tranziţie, tabelul 2.5, se poate deduce expresia funcţiei
de ieşire;

Qn+1=Q n T̄ n + Q̄ n T n =Qn ⊕T . (2.5)

Bistabilul T din Figura 2.20 nu îndeplineşte funcţia de memorie

propiu-zisă (cum este cazul bistabilelor SR şi D), având un comportament
definit atât de intrare cât şi de starea în care se află. El este cel mai simplu
sistem automat şi este utilizat, spre exemplu, la construirea numărătoarelor
asincrone.

2.2.4 Circuite basculante bistabile de tip JK

Reamintim faptul că bistabilul D a apărut ca urmare a necesităţii de a

înlătura tranziţiile nedeterminate ale bistabilelor SR. Acelaşi efect de
eliminare a tranziţiilor
nedeterminate se poate obţine prin introducerea de reacţii suplimentare în
structurile SR.

2.2.4.1 Circuitul basculant bistabil JK asincron

Bistabilul JK asincron, Figura 2.17, poate fi obţinut din bistabilul

SR asincron prin introducerea unei reacţii.
J K

S R

Figura 2.17 Schema circuitului basculant bistabil JK asincron

 Din Figura 2.17 se poate deduce succesiv funcţia de ieşire a
circuitului:
S n =J n Q̄n ; (2.6)
Rn =K n Qn ;
Qn+1=K n Qn +(J n Q̄n +Qn )=(K n Qn )(J n Q̄n +Qn )= (2.7)
¿( K̄ n + Q̄n )(J n Q̄n +Qn )= K̄ n J n Q̄n + K̄ n Q n +J n Q̄ n ; Qn+1=J n Q̄ n+ K̄ n Qn .
(2.8)

Ţinând seama de rel. 2.9 şi tabelul de tranziţie al CBB-SR asincron, tabelul

2.1, putem alcătui tabelul 2.6.

Tabelul 2.6 Tabelul de tranziţie al CBB-JK asincron

Jn Kn Sn Rn Qn+1
0 0 0 0 Qn
0 1 0 Qn 0
1 0 Q̄ n 0 1
1 1 Q̄n Qn Q̄n

Se observă că pentru Jn=Kn=1, se obţine la ieşire Qn+1=Q n , deci ieşirile

oscilează permanent între 0 şi 1 logic.

2.2.4.2 Circuitul basculant bistabil JK sincron

Schema CBB-JK sincron, Figura 2.18, se obţine din cea precedentă

prin introducerea unei borne suplimentare pentru tact iar tabelul de tranziţie
este tabelul 2.7.
J CLK K

Figura 2.18 Schema circuitului basculant

Q bistabil JK sincron
Tabelul 2.7 Tabelul de tranziţie al circuitului basculant bistabil JK sincron
Jn Kn CLK Qn+1
0 0 01 Qn
1 0 01 1 Funcţionare
0 1 01 0 sincronă
1 1 01 Q̄n
x x 0 Qn Circuit
blocat
01 0 1 1 Funcţionare
0 01 1 0 asincronă

Se observă că prin legarea împreună a intrărilor J şi K se obţine un

bistabil de tip T care, pentru Jn=Kn=Tn=1, basculează dintr-o stare în alta la
comanda impulsului de CLK.

1.2 Ordinea de îndeplinire a lucrării de laborator

1. Se va realiza schemele logice ale bistabililor SR asincrone şi sincrone şi
se va testa tabelele de adevăr;
2. Se va realiza schema logică a bistabilului D şi se testează tabelul de
adevăr;
3. Se va realiza schema logică a bistabilului JK sincron şi se va verifica
funcţionarea circuitului după tabelul de adevăr în timp, stabilind
condiţiile logice pe J şi K şi aplicând impulsuri de tact;
4. Se va realiza schema logică a bistabilului T şi se va verifica
funcţionarea circuitului după tabelul de adevăr;
5. Circuitele logice vor fi realizate în programa Circuit Maker;
6. Se va realiza darea de seamă cu includerea rezultatelor obţinute.

1.3 Întrebări de control

1. Clasificarea și destinaţia bistabililor;
2. Schemele logice și principiile de funcţionare ale bistabililor;
3. Tabelele de adevăr ale bistabililor;
4. Realizarea altor bistabili în baza bistabililor JK.

1.4 Bibliografie
1. Anatol Alexei, Note de curs „Electronica digitală”;
2. Gheorge Toacşe, Dan Nicula „Electronica digitală”, Editura tehnică,
Bucureşti, 2005;
3. John Wakerly „Circuite digitale: principii şi practice folosite în
proiectare”, Teora, Bucureşti, 2002;
4. Mihaela Lupea, Andreea Mihiş „Logici clasice şi circuite logice”
Editura albastră, Cluj-Napoca, 2008;
5. I. Spânulescu, S. Spânulescu „Circuite integrale digitale şi sisteme cu
microprocesoare” Editura Victor, Bucureşti, 1996.