Documente Academic
Documente Profesional
Documente Cultură
Tema nr. 18
tpLH tpHL
Descriere
tpLHintrinsec Kload tpHLintrinsec Kload
CK → Q
CK → QN
Durata interval
Pin intrare Parametru constrângere
[ns]
SETUP_TIME_LH → CK
SETUP_TIME_HL → CK
D
HOLD_TIME_LH → CK
HOLD_TIME_HL → CK
MINPW_HIGH
CK
MINPW_LOW
Pentru simulările efectuate la fiecare din punctele 2, 3 şi 4 se vor prezenta schema de test,
fişierul SPICE (.cir) şi formele de undă sau caracteristicile reprezentative pe baza cărora s-au
determinat parametrii ceruţi în tabele.
1
LDH
Mai jos sunt prezentate descrierea, schema bloc şi tabelul de funcţionare al circuitului.
Partea II – VHDL-Verilog
Porturile circuitului
• Intrările circuitului sunt următoarele:
– Portul CLK – intrare pentru semnalul de clock cu perioada de 1 sec.
2
LDH
Cerinţe:
• Să se realizeze o modelare comportamentală în VHDL a ceasului electronic conform
specificaţiilor de mai sus. Incrementarea secundelor se va face pe frontul negativ al
semnalului de clock, după comanda semnalului START.
• Dacă ceasul este modelat ca un cronometru (fără porturile DATA şi SET), se acordă
jumătate din punctaj.
• Sa se realizeze în VHDL un program de test pentru simularea modelului circuitului.