Sunteți pe pagina 1din 3

LDH

Tema nr. 18

Partea I – Proiectarea şi analiza dinamică în SPICE a circuitului SDFF

1. Să se dimensioneze tranzistoarele MOS corespunzător tehnologiei date şi să se scrie


netlist-ul SPICE al circuitului. (Netlist-ul se va scrie ierarhic folosind subcircuite).
2. Să se efectueze analiza tranzitorie a circuitului pentru a pune în evidenţă funcţionarea sa.
La fiecare ieşire a circuitului se va considera cîte o capacitate de sarcină. Valorile pentru
tensiunea de alimentare VDD, timpii de tranziţie TR ai formelor de undă de la intrări şi,
respectiv, capacităţile de sarcină CL se vor adopta în funcţie de tehnologia impusă
conform tabelului următor:
Tehnologie
0.13 μm 0.18μm 0.25μm 0.35μm 0.50μm
CMOS
VDD 1.2V 1.8V 2.5V 3.3V 5V
TR 0.1ns 0.15ns 0.2ns 0.3ns 0.4n
CL 0.06pF 0.07pF 0.08pF 0.09pF 0.1pF

3. Determinaţi prin simulare parametrică şi folosind funcţii ţintă în Probe dependenţa


timpilor de propagare a circuitului (de la intrarea de clock la ieşiri) în funcţie de
capacitatea de sarcină (CL), respectiv în funcţie de timpul de tranziţie (TR) al formei de
undă al intrării de clock. În ambele analize parametrice variaţia parametrilor se va face în
intervalul (0.5 ... 1.5)* val. adoptată conform tehnologiei. Determinaţi şi notaţi pe
graficele obţinute valorile întârzierilor de propagare corespunzătoare valorilor adoptate
pentru CL şi TR.
Considerând că dependenţa timpilor de propagare în funcţie de CL este de forma:
tptotal = tpintrinsec + Kload*CL
determinaţi pe baza graficelor obţinute valorile pentru tpintrinsec şi Kload şi completaţi un tabel
de felul următor (tpintrinsec corespunde valorii CL=0pF):

tpLH tpHL
Descriere
tpLHintrinsec Kload tpHLintrinsec Kload
CK → Q
CK → QN

4. Determinaţi prin simulare parametrii de constrângere SETUP_TIME, HOLD_TIME şi


durata minimă a pulsului MINPW pentru pinii de intrare specificaţi în tabelul următor:

Durata interval
Pin intrare Parametru constrângere
[ns]
SETUP_TIME_LH → CK
SETUP_TIME_HL → CK
D
HOLD_TIME_LH → CK
HOLD_TIME_HL → CK
MINPW_HIGH
CK
MINPW_LOW

Pentru simulările efectuate la fiecare din punctele 2, 3 şi 4 se vor prezenta schema de test,
fişierul SPICE (.cir) şi formele de undă sau caracteristicile reprezentative pe baza cărora s-au
determinat parametrii ceruţi în tabele.

1
LDH

Mai jos sunt prezentate descrierea, schema bloc şi tabelul de funcţionare al circuitului.

Partea II – VHDL-Verilog

A. i) Să se implementeze în Verilog un model comportamental pentru circuitul proiectat


şi analizat dinamic în Partea I. În cadrul modelului se vor defini si utiliza constante generice
pentru parametrii dinamici determinaţi prin simulare (timpi de propagare clock→ieşire,
setup_time şi hold_time).
ii) Să se implementeze un modul de test şi să se simuleze modelul de la punctul i)

B. Denumirea circuitului: Ceas electronic

Circuitul furnizează la ieşire orele, secundele şi minutele prin intermediul a 3 bus-uri


a câte 8 biţi fiecare (4 biţi pentru unităţi şi alţi 4 biţi – cei mai semnificativi - pentru zeci). De
asemenea, circuitul permite setarea orelor şi minutelor.

Porturile circuitului
• Intrările circuitului sunt următoarele:
– Portul CLK – intrare pentru semnalul de clock cu perioada de 1 sec.

2
LDH

– Semnalul START – activ pe frontul pozitiv, corespunde butonului pentru


începerea funcţionării ceasului.
– DATA(7:0), intrare utilizată pentru setarea orelor şi minutelor.
– SET – intrare pentru activarea şi comanda setării ceasului. La primul front
pozitiv, ceasul este oprit iar secundele sunt aduse la “00”. La următorul front
pozitiv, ieşirea corespunzătoare orelor se încarcă cu valoarea de la intrarea
DATA. La al treilea front pozitiv ieşirea corespunzătoare minutelor se
încarcă cu valoarea de la intrarea DATA. (Se presupune că înainte de
fronturile 2 şi 3 ale semnalului SET la intrarea DATA se aplică valorile dorite
pentru ore, respectiv minute). Un eventual al patrulea front pozitiv al
semnalului SET corespunde cu reluarea ciclului (oprire, set ore, set minute).
Ceasul va reîncepe să funcţioneze după apariţia unui front pozitiv al intrării
START. Dacă frontul pozitiv al semnalului START apare în timpul ciclului
de setare a ceasului (înainte de fronturile 2 sau 3 ale semnalului SET) atunci
ceasul va începe să funcţioneze de la orele şi minutele existente la ieşire în
acel moment.
• Ieşirile conţin 3 bus-uri a câte 8 biţi, fiecare bus reprezentând valorile în binar a celor
doi digiţi pentru ore, minute, secunde, sub forma : HH:MM:SS.

Cerinţe:
• Să se realizeze o modelare comportamentală în VHDL a ceasului electronic conform
specificaţiilor de mai sus. Incrementarea secundelor se va face pe frontul negativ al
semnalului de clock, după comanda semnalului START.
• Dacă ceasul este modelat ca un cronometru (fără porturile DATA şi SET), se acordă
jumătate din punctaj.
• Sa se realizeze în VHDL un program de test pentru simularea modelului circuitului.