PROIECTARE ASISTATA DE CALCULATOR A

SISTEMELOR ANALOGICE SI DIGITALE

PROIECT: TEMA_NR_13

TITLU: ,,CIRCUITUL DFFNS’’

TEHNOLOGIE: CMOS_IBM_025_T51M.TXT

ANUL: III
STUDENT: Prepeliag Laura-Florina
GRUPA: 5309

An scolar 2021-2022
Partea I – Proiectarea şi analiza dinamică în SPICE a circuitului DFFNS
1. Să se dimensioneze tranzistoarele MOS corespunzător tehnologiei date şi să se scrie
netlist-ul SPICE al circuitului. (Netlist-ul se va scrie ierarhic folosind subcircuite).
2. Să se efectueze analiza tranzitorie a circuitului pentru a pune în evidenţă funcţionarea
sa. La fiecare ieşire a circuitului se va considera cîte o capacitate de sarcină. Valorile
pentru tensiunea de alimentare VDD, timpii de tranziţie TR ai formelor de undă de la
intrări şi, respectiv, capacităţile de sarcină CL se vor adopta în funcţie de tehnologia
impusă conform tabelului următor:

Tehnologie CMOS 0.13 µm 0.18µm 0.25µm 0.35µm 0.50µm

VDD 1.2V 1.8V 2.5V 3.3V 5V
TR 0.1ns 0.15ns 0.2ns 0.3ns 0.4n
CL 0.06pF 0.07pF 0.08pF 0.09pF 0.1pF

3. Determinaţi prin simulare parametrică şi folosind funcţii ţintă în Probe dependenţa

timpilor de propagare a circuitului (de la intrarea de clock la ieşiri) în funcţie de
capacitatea de sarcină (CL), respectiv în funcţie de timpul de tranziţie (TR) al formei
de undă al intrării de clock. În ambele analize parametrice variaţia parametrilor se va
face în intervalul (0.5 ... 1.5)* val. adoptată conform tehnologiei. Determinaţi şi
notaţi pe graficele obţinute valorile întârzierilor de propagare corespunzătoare
valorilor adoptate pentru CL şi TR.
Considerând că dependenţa timpilor de propagare în funcţie de CL este de forma:

tptotal = tpintrinsec + Kload*CL

determinaţi pe baza graficelor obţinute valorile pentru tpintrinsec şi Kload şi completaţi
un tabel de felul următor (tpintrinsec corespunde valorii CL=0pF):

4. Determinaţi prin simulare parametrii de constrângere SETUP_TIME, HOLD_TIME

şi durata minimă a pulsului MINPW pentru pinii de intrare specificaţi în tabelul
următor:
Pentru simulările efectuate la fiecare din punctele 2, 3 şi 4 se vor prezenta schema de
test, fişierul SPICE (.cir) şi formele de undă sau caracteristicile reprezentative pe baza
cărora s-au determinat parametrii ceruţi în tabele.
Mai jos sunt prezentate descrierea, schema bloc şi tabelul de funcţionare al circuitului.

Partea II – VHDL
A. i) Să se implementeze în VHDL un model comportamental pentru circuitul
proiectat şi analizat dinamic în Partea I. În cadrul modelului se vor defini si utiliza
constante generice pentru parametrii dinamici determinaţi prin simulare (timpi de
propagare clock→ieşire, setup_time şi hold_time).
ii) Să se implementeze o entitate de test şi să se simuleze modelul de la punctul i)
B. Denumirea circuitului: decodor binar

Descriere: Decodorul identifică un cod de intrare de width biţi de la portul de

width
intrare A, activând o ieşire din cele 2 ale portului de ieşire B, în conformitate cu
valoarea cuvântului de la intrare.

În plus, circuitul va mai conţine următoarele porturi:

– un port de intrare EN (enable), activ pe ‘1’ logic care are rol de activare a
circuitului. Dacă EN=’0’, atunci circuitul nu decodează iar pinii ieşirii sunt în
starea de ‘0’ logic.
– un port de intrare CLK (clock). Circuitul va efectua decodarea intrării A
existentă la apariţia unui front pozitiv al semnalului de clock.

Cerinţe:
• modelarea comportamentală în VHDL a circuitului, considerând width ca parametru
generic.
• în cadrul modelului se va lua în consideraţie şi un parametru generic de
constrângere clk_pmin referitor la intrarea CLK. Astfel, dacă durata palierului
semnalului de clock din faţa sau după frontul pozitiv este mai mică decât
clk_pmin, atunci circuitul rămâne în starea anterioară.
• realizarea unui program de test pentru width=4 şi clk_pmin = 5 ns.
Partea I
1. Schema la nivel de poartă logica pentru circuitul DFFNS conţine porţi logice de 3
tipuri : NAND cu 2 intrări,,inversoare şi inversoare comandate. Aceste circuite pot fi
descrise la rândul lor la nivel de tranzistor după scheme cunoscute. Tranzistoarele MOS
din componenţa porţilor logice se vor dimensiona conform tehnologiei de 0.25 microni
pentru L si respectiv 0.75 microni pentru W.
Schema circuitului DFFNS este:

Regulă de conectare a terminalelor de substrat: Toate terminalele de substrat ale

tranzistoarelor nMOS se conecteaza la cel mai mic potential din circuit (GND sau VSS);
toate terminalele de substrat ale tranzistoarelor pMOS se conecteaza la cel mai mare
potential din circuit (VDD).
Poarta inversoare:

*descriere subcircuit poarta inversoare:

*terminalele se conecteaza in ordinea in,out,vdd
.subckt inversor 1 2 3
MN1 2 1 0 0 CMOSN L=0.25u W=0.75u
MP1 2 1 3 3 CMOSP L=0.25u W=1.875u
.ends

Poarta NAND2:
*descriere subcircut poarta nand2
*terminalele se conecteaza in ordinea in1,in2,out,vdd
.subckt pnand2 1 2 5 4
MN1 5 2 3 0 CMOSN L=0.25u W=0.75u
MN2 3 1 0 0 CMOSN L=0.25u W=0.75u
MP1 5 1 4 4 CMOSP L=0.25u W=0.9375u
MP2 5 2 4 4 CMOSP L=0.25u W=0.9375u
.ends

Inversor comandat:

*descriere subcircuit inversor comandat

*terminalele se conecteaza in ordinea in,c,cn,out,vdd
.subckt inversor 1 2 3 7 6
MN1 7 1 4 0 CMOSN L=0.25u W=0.75u
MN2 4 2 0 0 CMOSN L=0.25u W=0.75u
MP1 5 3 6 6 CMOSP L=0.25u W=1.875u
MP2 7 1 5 6 CMOSP L=0.25u W=1.875u
.ends
Circuitul DFFNS descriere generala:

*descriere subcircuit bistabil DFFNS in tehnologia 0.25

*terminalele sunt in ordinea: data,set,clock,Q,Qnegat,Vdd
.subckt bistabil 1 2 3 4 5 6

*porti inversoare simple

XINV1 10 11 6 inversor
XINV2 11 4 6 inversor
XINV3 10 5 6 inversor
XINV4 3 16 6 inversor
XINV5 16 17 6 inversor

*inversoare comandate
XINVC1 1 17 16 7 6 invcom
XINVC2 8 16 17 9 6 invcom
XINVC3 8 16 17 7 6 invcom
XINVC4 10 17 16 9 6 invcom

*porti nand2
XNAND11 7 2 8 6 nand2
XNAND22 9 2 10 6 nand2

.ends

2. Analiza tranzitorie a circuitului

Deorece tehnologia aleasa este 0.25 conform tabelului avem urmatoarele valori pentru
Vdd,tr si CL:
 ----Vdd=2.5V;
----tr=0.2ns;
----CL=0.08pF.

Program complet de testare a circuitului:

testare circuit
.param tr=0.2n
.param VDD=2.5
.param CL=0.08p
Vdd 6 0 {VDD}
.lib D:\pacsad\CMOS_IBM_025_T51M.txt

.inc D:\pacsad\subcircuite.cir

V_data 1 0 PULSE(0 {VDD} 0 {tr} {tr} 8n 20n)

V_set 2 0 PULSE(0 {VDD} 2n {tr} {tr} 15n 25n)
V_clock 3 0 PULSE(0 {VDD} 0 {tr} {tr} 3n 6n)
C1 4 0 {CL}
C2 5 0 {CL}
X1 1 2 3 4 5 6 bistabil
.tran 0.1n 65n 0 0.1n
*.step param CL 0.04p 0.12p 0.01p
*.step param tr 0.1n 0.3n 0.03n

.probe
.end

Analiza tranzitorie pentru circuitul de mai sus are ca rezultat fomele de

undă :clock,data,set,Q,Qnegat.
 4.0V
2.0V
0V
V(3)
4.0V
2.0V
0V
V(1)
4.0V

SEL>>
0V
V(2)
4.0V
0V
-4.0V
V(4)
4.0V
0V
-4.0V
0s 10ns 20ns 30ns 40ns 50ns 60ns 70ns
V(5)
Time

Figura1.-Rezultatele analizei tranzitorii

3. Determinati prin simulare parametricã si folosind functii tintã în Probe dependenta

timpilor de propagare a circuitului (de la intrarea de clock la iesiri) în functie de
capacitatea de sarcinã (CL), respectiv în functie de timpul de tranzitie (TR) al formei de
undã al intrãrii de clock. În ambele analize parametrice variatia parametrilor se va face în
intervalul (0.5 ... 1.5)* val. adoptatã conform tehnologiei. Determinati si notati pe
graficele obtinute valorile întârzierilor de propagare corespunzãtoare valorilor adoptate
pentru CL si TR.
Considerând cã dependenta timpilor de propagare în functie de CL este de forma:
tptotal = tpintrinsec + Kload*CL
determinati pe baza graficelor obtinute valorile pentru tpintrinsec si Kload si completati
un tabel de felul urmãtor (tpintrinsec corespunde valorii CL=0pF):

Timpul de propagare intrinsec al circuitului se obţine pentru CL = 0 pF. Pentru

calcularea tpLH si tpHL se utilizeaza:

tpHL(1, 2) = x2-x1
{
1| search forward leve(50%,p) !1;
2| search forward leve(50%,n) !2;
}
tpLH(1,2) =x2-x1
{
1| Search forward level (50%,n) !1;
2| Search forward level (50%,p) !2;
}

Simularile urmatoare se gasesc in fisierul anal_param.cir.

Se obtin graficele :

a) Pt variatia lui TR :
10.1n

10.0n

9.9n

9.8n
100p 120p 140p 160p 180p 200p 220p 240p 260p 280p
tpHL(V(3), V(4))
tr

Figura 2. - Dependenta tpHL(CLK,Q) in functie de TR

In figura 2 se observa ca minimul acestei functii este atins pt tr=100ps

14.54n

14.52n

14.50n

14.48n
100p 120p 140p 160p 180p 200p 220p 240p 260p 280p
tpLH(V(3), V(4))
tr

Figura 3.-Dependenta tpLH(CK,Q) in functie de tr

In figura 3 se observa ca minimul acestei functii este atins pt tr=100ps

 17.9n

17.8n

17.7n

17.6n
100p 120p 140p 160p 180p 200p 220p 240p 260p 280p
tpHL(V(3), V(5))
tr

Figura 4.-Dependenta tpHL(CK,Qnegat) in functie de tr

In figura 4 se observa ca minimul acestei functii este atins pt tr=100ps

6.71n

6.70n

6.69n

6.68n

6.67n
100p 120p 140p 160p 180p 200p 220p 240p 260p 280p
tpLH(V(3), V(5))
tr

Figura 5.-Dependenta tpLH(CK,Qnegat) in functie de tr

In figura 5 se observa ca minimul acestei functii este atins pt tr=100ps

 b) in functie de CL
10.1n

10.0n

9.9n

9.8n
40f 50f 60f 70f 80f 90f 100f 110f 120f
tpHL(V(3), V(4))
CL

Figura 6.-Dependenta tpHL(CK,Q) in functie de CL

In figura 6 se observa ca minimul acestei functii este atins pt CL=40fF

14.7n

14.6n

14.5n

14.4n

14.3n
40f 50f 60f 70f 80f 90f 100f 110f 120f
tpLH(V(3), V(4))
CL

Figura 7.- Dependenta tpLH(CK,Q) in functie de CL

In figura 7 se observa ca minimul acestei functii este atins pt CL=40fF

 17.9n

17.8n

17.7n

17.6n

17.5n
40f 50f 60f 70f 80f 90f 100f 110f 120f
tpHL(V(3), V(5))
CL

Figura 8. - Dependenta tpHL(CK,Qnegat) in functie de CL

In figura 8 se observa ca minimul acestei functii este atins pt CL=40fF

6.8n

6.7n

6.6n

6.5n
40f 50f 60f 70f 80f 90f 100f 110f 120f
tpLH(V(3), V(5))
CL

Figura 9.- Dependenta tpLH(CLK,Qnegat) in functie de CL

In figura 9 se observa ca minimul acestei functii este atins pt CL=40fF

Din figurile ne putem da seama ca in intervalul (0.5*CL ;1.5*CL) atat timpul de

propagare tpLH cat si tpHL variaza liniar cu abscisa adica cu CL.
Timpii totali de propagare ii vom determina de pe urmatoarele grafice :
3.0V

2.0V

(9.2996n,1.2552)
(10.047n,1.2552)

1.0V

0V

-1.0V
6.03ns 7.00ns 8.00ns 9.00ns 10.00ns 11.00ns 12.00ns 13.00ns 14.00ns 15.00ns 16.18ns
V(3) V(4)
Time

Figura 10.- CLK,Q in functie de timp

tpHLtotal(CK,Q)=10,047-9,2996=0,7474ns ;
3.0V

2.0V

(63.300n,1.2543)
(64.019n,1.2543)

1.0V

0V
59.31ns 60.00ns 61.00ns 62.00ns 63.00ns 64.00ns 65.00ns 66.00ns 66.79ns
V(3) V(4)
Time

Figura 11.- CLK,Q in functie de timp

tpLHtotal(CK,Q)=64,019n-63,300n=0,719ns ;
 2.99V

2.00V

(9.2993n,1.2585) (9.987n,1.2585)

1.00V

0V
6ns 8ns 10ns 12ns 14ns 16ns
V(3) V(5)
Time

Figura 12.- CLK,Qnegat in functie de timp

tpLHtotal(CK,Qnegat)=9,987n-9,2993n=0,6877ns ;

3.0V

2.0V

(64.045n,1.2552)
(63.300n,1.2552)

1.0V

0V

-1.0V
60.0ns 61.0ns 62.0ns 63.0ns 64.0ns 65.0ns 66.0ns 67.0ns
V(3) V(5)
Time

Figura 13.- CLK,Qnegat in functie de timp

tpHLtotal(CK,Qnegat)=64,045n-63,300n=0,745ns ;
Pentru determinarea timpilor intrinseci vom folosi urmatoarele grafice :
-----pentru CL=0p

2.98V

2.00V

(9.2997n,1.2543)
(9.799n,1.2543)

1.00V

0V

-1.00V
6.1ns 8.0ns 10.0ns 12.0ns 14.0ns 16.0ns
V(3) V(4)
Time

Figura 14.- CLK,Q in functie de timp pt CL=0

tpHLintrinsec(CK,Q)=9,799n-9,2997n=0,4993ns
2.96V

2.00V
(63.300n,1.2532)
(63.819n,1.2532)

1.00V

0V

-1.00V
58.93ns 60.00ns 62.00ns 64.00ns 66.00ns 68.00ns 69.01ns
V(3) V(4)
Time

Figura 15.- CLK,Q in functie de timp pt CL=0

tpLHintrinsec(CK,Q)=63,819n-63,300n=0,519n ;
 2.98V

2.00V
(9.2997n,1.2543)
(9.710n,1.2543)

1.00V

0V

-1.00V
6.03ns 7.00ns 8.00ns 9.00ns 10.00ns 11.00ns 12.00ns 13.00ns 14.00ns
V(3) V(5)
Time

Figura 16.- CLK,Qnegat in functie de timp pt CL=0

tpLHintrinsec(CK,Qnegat)=9,710n-9,2997n=0,4103ns ;
2.97V

2.00V
(63.300n,1.2528)
(63.722n,1.2528)

1.00V

0V

-0.99V
60.00ns 62.00ns 64.00ns 66.00ns 68.00ns 69.31ns
V(3) V(5)
Time

Figura 17.- CLK,Qnegat in functie de timp pt CL=0

tpHLintrinsec(CK,Qnegat)=63,722n-63,300n=0,422ns

Se completează tabelul de mai jos folosind formula :

tp  tpint rinsec
tptotal  tpint rinsec  K load  C L  K load  total
CL
Descriere
tpLH tpHL
tpLHintrinsec Kload tpHLintrinsec Kload
0.519 ns 2500 0.4993 ns 3101,25
CKN Q
0.4103 ns 3467,5 0.422 ns 4037,5
CKN QN

4. Determinarea parametrilor de constrangere

SETUP_TIME,HOLD_TIME si durata minima a
pulsului MINPW
4.1 Determinarea SETUP_TIME_LHCK si SETUP_TIME_HLCK
Timpul minim dinaintea frontului activ de ceas in care este obligatoriu ca semnalul
de intrare sa fie stabil se numeste setup_time. Pentru determinarea acestui timp se va face
o analiza parametrica asupra componentei td a semnalului de intrare D. Acestă variabilă
va lua valori de timp apropiate de momentul unui front activ de ceas, dinaintea acestuia.
Pentru fiecare valoare de timp se va urmări comportarea ieşirii.
 Circuitul care descrie aceasta analiza este :

* Circuitul de test al bistabilului DFFNS pentru calculul SETUP_TMP_LH

*.param tr=0.2n
.param tr=30p
.param VDD=2.5
.param CL=0.08p
.param td=5n
Vdd 6 0 {VDD}

.lib D:\pacsad\CMOS_IBM_025_T51M.txt
.inc D:\pacsad\subcircuite.cir

V_data 1 0 PULSE(0 {VDD}{td} {tr} {tr} 2.5n 4n)

V_set 2 0 {VDD}
V_clock 3 0 PULSE({VDD} 0 0 {tr} {tr} 1n 2n)
C1 4 0 {CL}
C2 5 0 {CL}
X1 1 2 3 4 5 6 bistabil
.step param td LIST 5.9n 5.91n 5.96n 5.99n 6n
*.tran 1n 8n 5n
.tran 1n 25n 7n
.probe
.end

Timpii SETUP_TIME_LHCKN si SETUP_TIME_HLCKN se obtin ca

diferenta dintre cei doi timpi.

Variez Td al intrarii D de la 5.9n la 6n si observ ca iesirea Q se modifica.

 4.0V

0V

-4.0V
V(4)
4.0V

2.0V

0V
V(1)
4.0V

2.0V

SEL>>
0V
5.0ns 5.5ns 6.0ns 6.5ns 7.0ns 7.5ns 8.0ns
V(3)
Time

2.0V

0V

-2.0V

-4.0V
V(4)
4.0V
(6.0052n,1.2653)

2.0V

SEL>>
0V
V(1)
4.0V
(6.0146n,1.2840)
2.0V

0V
5.700ns 5.800ns 5.900ns 6.000ns 6.100ns 6.200ns 6.300ns
V(3)
Time

Figura 18. Q,Data,CKN functie de parametrul td

SETUP_TIME_LH->CKN: 6.0146n-6,0052n=0.094ns;

Variez Td al intrarii D de la 5.9n la 6n(5.9n 5.91n 5.96n 5.99n 6n) si observ ca iesirea Q
se modifica pentru td-=6n.
 4.0V

0V

-4.0V
V(4)
4.0V

2.0V

0V
V(1)
4.0V

2.0V

SEL>>
0V
6ns 7ns 8ns 9ns 10ns 11ns 12ns 13ns
V(3)
Time

2.0V

0V

SEL>>
-4.0V
V(4)
4.0V

(8.5348n,1.2653)
2.0V

0V
V(1)
4.0V
(8.0146n,1.2840)
2.0V

0V
7.886ns 8.000ns 8.200ns 8.400ns 8.600ns 8.800ns 9.000ns 9.200ns
V(3)
Time

Figura 19. Q,Data,CKN functie de parametrul td

SETUP_TIME_HL->CKN: 8,5348n-8,0146n=0,5202ns;

4.2DeterminareaHOLD_TIME_LHCKNsi
HOLD_TIME_HLCKN

Timpul minim de dupa frontul activ de ceas in care este obligatoriu ca semnalul de
intrare sa fie stabil se numeste hold_time.Pentru determinarea acestui timp se va face o
analiza parametrica tot asupra componentei td a semnalului pulse de pe intrarea
D.Valorile lui td vor fi momente de timp de dupa frontul activ, apropiate de acesta.
 Circuitul care descrie aceasta analiza este :

*Circuitul de test al bistabilului DFFNS

.param tr=30p
.param VDD=2.5
.param CL=0.08p
.param td=5n
Vdd 6 0 {VDD}

.lib D:\pacsad\CMOS_IBM_025_T51M.txt
.inc D:\pacsad\subcircuite.cir

V_data 1 0 PULSE(0 {VDD}{td} {tr} {tr} 2n 5n)

V_set 2 0 {VDD}
V_clock 3 0 PULSE({VDD} 0 0 {tr} {tr} 1n 2n)
C1 4 0 {CL}
C2 5 0 {CL}
X1 1 2 3 4 5 6 bistabil
.step param td LIST 5.99n 6n
*.tran 3n 60n 0.6n
.tran 3n 8n 5n
*.tran 15n 23n 15n
.probe
.end

Masuram timpul corespunzator frontului de ceas la jumatatea frontului pozitiv.

Timpii HOLD_TIME_LHCKN si HOLD_TIME_HLCKN se obtine ca diferenta
dintre cei doi timpi.
 4.0V

0V

-4.0V
V(4)
4.0V

2.0V
(6.0152n,1.2653)

SEL>>
0V
V(1)
4.0V

(6.0148n,1.2653)
2.0V

0V
5.0ns 5.5ns 6.0ns 6.5ns 7.0ns 7.5ns 8.0ns
V(3)
Time

Figura 20. Q,Data,CKN functie de parametrul td pt calculul HOLD_TIME_LH

HOLD_TIME_LH=6.0152ns-6.0148ns=0.0004ns

2.0V

0V

-2.0V

-4.0V
V(4)
4.0V

(18.035n,1.2653)
2.0V

SEL>>
0V
V(1)
4.0V

(18.015n,1.2840)
2.0V

0V
15.5ns 16.0ns 16.5ns 17.0ns 17.5ns 18.0ns 18.5ns 19.0ns
V(3)
Time

Figura 21. Q,Data,CKN functie de parametrul td pt calculul HOLD_TIME_HL

HOLD_TIME_HL->CKN:18,035n-18,015n=0,02ns;

4.3 Determinarea duratei minime a pulsului MINPW_HIGH si MINPW_LOW

Pentru determinarea parametrului minpw_high se face o analiza parametrica dupa

“PW”(PULSE WIDTH) din semnalul de clock de tip pulse. Acesta se va micsora pana
cand iesirea nu mai urmareste tranzitiile intrarii.
 Circuitul care descrie aceasta analiza este :
*Circuitul de test al bistabilului DFFNS
.param tr=30p
.param VDD=2.5
.param CL=0.08p
.param pw=1n

Vdd 6 0 {VDD}

.lib D:\pacsad\CMOS_IBM_025_T51M.txt
.inc D:\pacsad\subcircuite.cir

V_data 1 0 PULSE(0 {VDD}2n {tr} {tr} 2n 5n)

V_set 2 0 {VDD}
V_clock 3 0 PULSE(0 {VDD} 0 {tr} {tr} {pw} 2n)
C1 4 0 {CL}
C2 5 0 {CL}
X1 1 2 3 4 5 6 bistabil
.tran 1n 6n 0.13n
.step param pw LIST 0.8n 0.2n 0.18n 0.14n 0.13n 0.1n
.probe
.end
4.0V

0V

-4.0V
V(4)
4.0V

2.0V

SEL>>
0V
V(1)
4.0V

2.0V

0V
0s 2ns 4ns 6ns 8ns 10ns 12ns 14ns 16ns
V(3)
Time

Figura 22. Q,Data,CKN functie de parametrul pw pt calculul minpw_high

Variem pw de la 0.8n la 0,1n si vedem ca ultima valoare pt care circuitul functioneaza

corect este 0.13ns=minpw_high.Daca creste pw peste acea valoare circuitul functioneaza
normal.

Pentru determinarea minpw_low se pastreaza “pw” constant şi se face o analiza

parametrica dupa perioada clock-ului.
Circuitul care descrie aceasta analiza este :
*Circuitul de test al bistabilului DFFNS
.param tr=30p
.param VDD=2.5
.param CL=0.08p
.param pw=1n

Vdd 6 0 {VDD}

.lib D:\pacsad\CMOS_IBM_025_T51M.txt
.inc D:\pacsad\subcircuite.cir

V_data 1 0 PULSE(0 {VDD} 2n {tr} {tr} 2n 7n)

V_set 2 0 {VDD}
V_clock 3 0 PULSE(0 {VDD} 0 {tr} {tr} {6n-pw} 6n)
C1 4 0 {CL}
C2 5 0 {CL}
X1 1 2 3 4 5 6 bistabil
.tran 1n 30n 0.13n
.step param pw LIST 0.5n 0.3n 0.23n 0.225n 0.22n 0.2n
.probe
.end
4.0V

0V

-4.0V
V(4)
4.0V

2.0V

0V
V(1)
4.0V

2.0V

SEL>>
0V
0s 5ns 10ns 15ns 20ns 25ns 30ns
V(3)
Time

Figura 23. Q,Data,CKN functie de parametrul td pt calculul minpw_low

Variem pw de la 0.5n la0.2 si vedem ca ultima valoare pt care circuitul functioneaza

corect este 0.22ns=minpw_low.Daca crestem pw peste aceasta valoare circuitul
functioneaza normal.
 Durata interval
Pin intrare Parametru constrângere
[ns]
SETUP_TIME_LH → CKN 0.094
SETUP_TIME_HL → CKN 0. 5202
D
HOLD_TIME_LH → CKN 0.0004
HOLD_TIME_HL → CKN 0.02
MINPW_HIGH 0.13
CKN
MINPW_LOW 0.22