LDH

Tema nr. 15

Partea I – Proiectarea şi analiza dinamică în SPICE a circuitului DFFNR

1. Să se dimensioneze tranzistoarele MOS corespunzător tehnologiei date şi să se scrie

netlist-ul SPICE al circuitului. (Netlist-ul se va scrie ierarhic folosind subcircuite).
2. Să se efectueze analiza tranzitorie a circuitului pentru a pune în evidenţă funcţionarea sa.
La fiecare ieşire a circuitului se va considera cîte o capacitate de sarcină. Valorile pentru
tensiunea de alimentare VDD, timpii de tranziţie TR ai formelor de undă de la intrări şi,
respectiv, capacităţile de sarcină CL se vor adopta în funcţie de tehnologia impusă
conform tabelului următor:
Tehnologie
0.13 μm 0.18μm 0.25μm 0.35μm 0.50μm
CMOS
VDD 1.2V 1.8V 2.5V 3.3V 5V
TR 0.1ns 0.15ns 0.2ns 0.3ns 0.4n
CL 0.06pF 0.07pF 0.08pF 0.09pF 0.1pF

3. Determinaţi prin simulare parametrică şi folosind funcţii ţintă în Probe dependenţa

timpilor de propagare a circuitului (de la intrarea de clock la ieşiri) în funcţie de
capacitatea de sarcină (CL), respectiv în funcţie de timpul de tranziţie (TR) al formei de
undă al intrării de clock. În ambele analize parametrice variaţia parametrilor se va face în
intervalul (0.5 ... 1.5)* val. adoptată conform tehnologiei. Determinaţi şi notaţi pe
graficele obţinute valorile întârzierilor de propagare corespunzătoare valorilor adoptate
pentru CL şi TR.
Considerând că dependenţa timpilor de propagare în funcţie de CL este de forma:
tptotal = tpintrinsec + Kload*CL
determinaţi pe baza graficelor obţinute valorile pentru tpintrinsec şi Kload şi completaţi un tabel
de felul următor (tpintrinsec corespunde valorii CL=0pF):

tpLH tpHL
Descriere
tpLHintrinsec Kload tpHLintrinsec Kload
CKN → Q
CKN → QN

4. Determinaţi prin simulare parametrii de constrângere SETUP_TIME, HOLD_TIME şi

durata minimă a pulsului MINPW pentru pinii de intrare specificaţi în tabelul următor:

Durata interval
Pin intrare Parametru constrângere
[ns]
SETUP_TIME_LH → CKN
SETUP_TIME_HL → CKN
D
HOLD_TIME_LH → CKN
HOLD_TIME_HL → CKN
MINPW_HIGH
CKN
MINPW_LOW

1
 LDH

Pentru simulările efectuate la fiecare din punctele 2, 3 şi 4 se vor prezenta schema de test,
fişierul SPICE (.cir) şi formele de undă sau caracteristicile reprezentative pe baza cărora s-au
determinat parametrii ceruţi în tabele.
Mai jos sunt prezentate descrierea, schema bloc şi tabelul de funcţionare al circuitului.

Partea II – VHDL–Verilog

A. i) Să se implementeze în VHDL un model comportamental pentru circuitul proiectat

şi analizat dinamic în Partea I. În cadrul modelului se vor defini si utiliza constante generice
pentru parametrii dinamici determinaţi prin simulare (timpi de propagare clock→ieşire,
setup_time şi hold_time).
ii) Să se implementeze o entitate de test şi să se simuleze modelul de la punctul i)

B. Să se rezolve aceleaşi cerinţe de la pct. A în limbajul Verilog.

C. Denumirea circuitului: codificator prioritar

Descriere: Circuitul codează valoarea de la portul de intrare A la o valoare binară

atribuită portului de ieşire INDEX. Valoare codată a portului A este deteminată de poziţia
celui mai semnificativ bit ‘1’. Ceilalţi biţi de pe poziţiile inferioare celui mai semnificativ bit

2
 LDH

de 1 nu sunt luaţi în consideraţie. Dimensiunea portului de ieşire INDEX_width se

recomandă a fi cel puţin log2(A_width)+1 (ex: A_width=8 => INDEX_width=4)

Porturile circuitului

În plus, circuitul va mai conţine următoarele porturi:

– un port de intrare EN (enable), activ pe ‘1’ logic care are rol de activare a
circuitului. Dacă EN=’0’, atunci circuitul nu codifică iar pinii ieşirii sunt în starea
de înaltă impedanţă.
– un port de intrare CLK (clock). Circuitul va efectua codificarea intrării A
existentă la apariţia unui front pozitiv al semnalului de clock.

Tabela de adevăr (pentru A_width=8 şi INDEX_width=4)

Cerinţe:
• modelarea comportamentală în VHDL a circuitului considerând pentru porturile A şi
INDEX dimensiuni generice A_width şi INDEX_width.
• În cadrul modelului se va lua în consideraţie şi un parametru generic de constrângere
clk_pmin referitor la intrarea CLK. Astfel, dacă durata palierului semnalului de clock
din faţa sau după frontul pozitiv este mai mică decât clk_pmin, atunci circuitul rămâne
în starea anterioară.
• realizarea unui program de test pentru A_width=12. şi clk_pmin = 4 ns.