Documente Academic
Documente Profesional
Documente Cultură
Tema nr. 5
tpLH tpHL
Descriere
tpLHintrinsec Kload tpHLintrinsec Kload
CK → Q
CK → QN
Durata interval
Pin intrare Parametru constrângere
[ns]
SETUP_TIME_LH → CK
SETUP_TIME_HL → CK
D
HOLD_TIME_LH → CK
HOLD_TIME_HL → CK
MINPW_HIGH
CK
MINPW_LOW
1
LDH
Pentru simulările efectuate la fiecare din punctele 2, 3 şi 4 se vor prezenta schema de test,
fişierul SPICE (.cir) şi formele de undă sau caracteristicile reprezentative pe baza cărora s-au
determinat parametrii ceruţi în tabele.
Mai jos sunt prezentate descrierea, schema bloc şi tabelul de funcţionare al circuitului.
Partea II – VHDL-Verilog
Descriere: Circuitul este un registru de deplasare la stânga (de la LSB spre MSB) a biţilor de
la ieşire. Intrarea de clock este activă pe frontul pozitiv. În urma deplasării la stânga cu o
2
LDH
poziţie, bitul LSB al ieşirii ia valoarea intrării s_in. Alte detalii despre funcţionarea
circuitului se deduc din lista de porturi şi formele de undă prezentate mai jos.
Lista de porturi
Forme de undă
Cerinţe:
• modelarea comportamentală în VHDL a circuitului;
• realizarea unui program de test pentru length=8.