Documente Academic
Documente Profesional
Documente Cultură
Tema nr. 19
tpLH tpHL
Descriere
tpLHintrinsec Kload tpHLintrinsec Kload
CK → Q
CK → QN
Durata interval
Pin intrare Parametru constrângere
[ns]
SETUP_TIME_LH → CK
SETUP_TIME_HL → CK
J
HOLD_TIME_LH → CK
HOLD_TIME_HL → CK
MINPW_HIGH
CK
MINPW_LOW
Pentru simulările efectuate la fiecare din punctele 2, 3 şi 4 se vor prezenta schema de test,
fişierul SPICE (.cir) şi formele de undă sau caracteristicile reprezentative pe baza cărora s-au
determinat parametrii ceruţi în tabele.
1
LDH
Mai jos sunt prezentate descrierea, schema bloc şi tabelul de funcţionare al circuitului.
2
LDH
Descriere: Circuitul adună sau scade 2 operanzi A şi B (fiecare de câte width biţi) cu intrarea
de transport, CI, rezultatul fiind SUM şi transportul generat CO. Selecţia operaţiilor se face
cu semnalul ADD_SUB.
Porturile circuitului
Cerinţe:
• modelarea comportamentală în VHDL a circuitului.
• implementarea operaţiilor de adunare/scădere cu ajutorul a două proceduri (add şi
subtract), declarate într-un package.
realizarea unui program de test pentru width=8.