1

AUTOMATE FINITE
1. Scopul lucr!rii
Studiul automatelor cu st!ri finite ce con"in bistabile care lucreaz! sincron
#i intr!ri care se modific! sincron sau asincron cu semnalul de ceas. Descrierea
func"ion!rii se face prin organigrame sau prin forme de und!.
2. Aparate necesare
- panouri logice
- surs! de alimentare reglabil!
- voltmetru electronic (sau tip MAVO-35)
- cordoane de leg!tur!
3. Considera"ii teoretice
Un automat cu st!ri finite se define#te formal prin cvintuplul
( ) A X Y Q = , , , ,
unde entit!"ile componente au urm!toarea semnifica"ie:
{ } X x x x
n
=
1 2
, ,..., - mul"imea configura"iilor binare de intrare,
{ } Y y y y
r
=
1 2
, , ... , - mul"imea configura"iilor binare de ie#ire,
{ }
Q q q q
p
=
1 2
, , ... , -
mul"imea configura"iilor binare de stare,
: X Q Q - func"ia de tranzi"ie a st!rilor,
: X Q Y - func"ia de tranzi"ie a ie#irilor.
Datorit! faptului c! mul"imile X , Y #i Q sunt finite, circuitul se nume#te automat
cu st!ri finite. Spa"iul timpului nu apare explicit n descrierea de mai sus. El este discret #i
este format din mul"imea numerelor ntregi care semnific! multiplul de T , unde T este
perioada dup! care se comand! o nou! modificare n circuit. Func"iile #i se pot
defini #i reprezenta prin tabele de tranzi"ii, grafuri, sau organigrame. Schema din figura
3.1 reprezint! un automat finit ale c!rui ie#iri apar cu ntrziere deoarece sunt trecute prin
memorie. Ele pot fi ob"inute #i imediat de la ie#irea CLC-ului.
CLC
MEMORIE
X
Q
Y
CLK
Fig. 3.1 Structura general! a unui automat finit
2
Sistemele logice secven"iale la care tranzi"iile au loc periodic, simultan cu un
impuls de ceas se numesc sincrone. Cnd tranzi"iile au loc la intervale arbitrare de timp,
odat! cu modificarea semnalelor de intrare, sistemele secven"iale sunt de tip asincron.
Aici ne ocup!m numai de sisteme secven"iale sincrone. Variabilele de intrare pot fi
asincrone, dar n acest caz trebuie f!cut! o codificare atent! a st!rilor, conform
principiului dependen"ei reduse fa"! de o variabil!.
Vom studia dou! exemple de proiectare a unor automate cu st!ri finite cu num!r
mic de st!ri #i o singur! variabil! de intrare. Memoria este realizat! n ambele cazuri cu
circuite bistabile de tip D, ceea ce difer! fiind modul de implementare a circuitelor logice
combina"ionale (CLC). n primul caz se folosesc multiplexoare (circuite integrate MSI),
iar n cel de-al doilea caz memorii(circuite integrate LSI).
3.1. S! se proiecteze un automat finit cu o intrare (notat! cu X) #i dou! ie#iri
(notate cu Y1 #i Y2), descris de organigrama de mai jos, folosind bistabili de tip D #i
multiplexoare cu 4 c!i de intrare.
A
B
C
X
X
Y1=1
Y2=0
Y1 = 1
Y2 = 0
Y 1 = 1 Y1=1 / Y2=0 Y1 = 1
Y2 = 0
Y2 = 0
Y1 = 0
Y1 = 0
Y2 = 1
0 1
0 1
Q1Q2
00
11
01
Fig. 3.2 Organigrama care descrie func"ionarea automatului finit
Pornind de la organigram! se construie#te tabelul tranzi"iilor:
X Q
1
Q
2
Q
1
+
Q
2
+
0 0 0
1 0 0
d 0 1
0 1 1
1 1 1
Y
1
Y
2
0 1
1 1
0 0
0 1
1 1
1 0
1 0
0 0
0 1
0 1
Fig. 3.3 Tabelul tranzi"iilor
Simbolul d$ poate fi 0 sau 1 logic(don' t care). S-a folosit aceast! nota"ie pentru a
evita confuzia cu semnalul de intrare notat cu X. Implementarea memoriei se face cu doi
bistabili de tip D care comut! sincron. Circuitul logic combina"ional are intr!rile X, Q
1
#i
Q
2,
#i trebuie s! genereze la ie#ire func"iile binare Q
1
+
=D
1
#i Q
2
+
=D
2
. Nu este necesar!
minimizarea func"iilor binare D
1
#i D
2
pentru c! to"i termenii canonici sunt disponibili la
ie#irile multiplexoarelor.
3
O1
O2
O3
O4
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
PROM
D Q
D Q
CLK
CLK
Q
Q
X
CLK
1
2
Y
1
Y
2
Fig. 3.6 Schema logic! a automatului implementat cu memorie PROM
4. Modul de lucru
4.1. Primul panou logic pe care l studiem este cel care implementeaz!
automatul finit n varianta cu bistabile de tip D "i multiplexoare. El con#ine 4 circuite
integrate CMOS: MMC 40$3, MMC 4052(2 buc.) "i MMC 40$$. MMC 40$3 con#ine
cele 2 bistabile D, MMC 4052 con#ine cte 2 multiplexoare, iar 2 din cele 4 por#i %I-
NU ale circuitului MMC 40$$ sunt folosite pentru generarea manual! a semnalului de
CLK, prin ap!sarea butonului cu revenire de pe panou. Bi#ii de stare "i de ie"ire sunt
vizualiza#i prin intermediul a 4 LED-uri. Starea $ logic este semnalizat! prin
aprinderea LED-ului corespunz!tor, iar cea de 0 logic prin stingerea lui.
Montajul se alimenteaz! cu orice tensiune continu! cuprins! ntre 5 "i
15Vcc, dup! conectarea corect! a cordoanelor de alimentare la surs! "i a intr!rii X la
una din cele 2 borne ale sursei (0 logic sau $ logic).
Se verific! func#ionarea corect! a montajului prin urm!rirea tuturor tranzi#iilor
posibile din organigram! sau tabel.
4.2. Al doilea panou logic implementeaz! automatul finit n varianta cu
bistabile de tip D "i memorie. Din motive de versatilitate s-a nlocuit memoria PROM
cu o memorie RAM static! de aceea"i capacitate, de tipul MMN 2$$4. Placa mai
con#ine circuitele MMC 40$3, MMC 40$$ "i MMC 4066, ultimul avnd n structur! 4
comutatoare CMOS necesare pentru nscrierea, respectiv citirea datelor din memorie.
Vizualizarea st!rii "i a ie"irii se face tot cu ajutorul a 4 LED-uri.
Montajul se alimenteaz! cu tensiunea de 5 Vcc, datorit! prezen#ei lui MMN
2$$4. De fapt, tensiunea sursei este de circa 5,6 - 5,7 V datorit! diodei serie de
protec#ie la alimentare invers!. Din acest motiv se m!soar! cu voltmetrul tensiunea
de 5 Vcc ntre catodul diodei de protec#ie "i mas!.
Dup! alimentarea corect! se introduc n memorie datele necesare. n acest
scop, pentru a asigura adresa 0 de start a memoriei la cuplarea aliment!rii (A2
= A$ = A0 = 0), comutatorul S2 are prghia nspre comutatoarele S$ "i S3(n jos), iar
comutatorul S3 n dreapta (vezi fig. 4.$). Intrarea X este conectat! la mas!.
Cele 4 comutatoare notate cu S$ sunt destinate introducerii celor 4 bi#i pe
cuvnt n memorie. Dac! prghia este n jos, bitul corespunz!tor este pe 0 logic, iar
dac! este n sus, pe $ logic. Dup! fixarea cuvntului dorit prin pozi#ionarea celor 4
4
LEDURI
S2
S1
( IN DATE)
(WE)
S3
(CLK)
Fig. 4.$ Amplasarea comutatoarelor "i a LED-urilor pe panou

comutatoare, acesta este introdus n memorie prin ridicarea "i coborrea napoi a
prghiei comutatorului S2 (activarea "i dezactivarea semnalului WE - WRITE
ENABLE ). Pe urm! se modific! adresa pentru introducerea unui nou cuvnt prin
ac#ionarea n cele dou! sensuri a comutatorului S3 (pentru a genera cele 2 fronturi ale
semnalului de ceas CLK - CLOCK ). Pentru introducerea datelor n memorie urm!rim
harta memoriei din figura 3.5. Ie"irile O$O4 devin acum I/O$I/O4, iar datele se
introduc de la comutatoarele S$, de la stnga la dreapta, n ordinea dat! n tabel.
Pentru nscrierea celor 6 cuvinte utile n memorie se parcurg urm!torii pa"i:
a) se fixeaz! comutatoarele S$ pe pozi#iile 1001
se ac#ioneaz! n sus "i n jos comutatorul S2 (WE)
se ac#ioneaz! stnga - dreapta comutatorul S3 (CLK)
b) se fixeaz! comutatoarele S$ pe pozi#iile 0000
se ac#ioneaz! n sus "i n jos comutatorul S2 (WE)
se ac#ioneaz! stnga - dreapta comutatorul S3 (CLK)
se mut! X pe $ logic (borna de +5Vcc)
c) se fixeaz! comutatoarele S$ pe pozi#iile 1011
se ac#ioneaz! n sus "i n jos comutatorul S2 (WE)
se ac#ioneaz! stnga - dreapta comutatorul S3 (CLK)
d) se fixeaz! comutatoarele S$ pe pozi#iile 0111
se ac#ioneaz! n sus "i n jos comutatorul S2 (WE)
se ac#ioneaz! stnga - dreapta comutatorul S3 (CLK)
se mut! X pe 0 logic (borna de mas!)
e) se fixeaz! comutatoarele S$ pe pozi#iile 0101
se ac#ioneaz! n sus "i n jos comutatorul S2 (WE)
se ac#ioneaz! stnga - dreapta comutatorul S3 (CLK)
se mut! X pe $ logic (borna de +5Vcc)
f ) se fixeaz! comutatoarele S$ pe pozi#iile 0000
se ac#ioneaz! n sus "i n jos comutatorul S2 (WE)
se ac#ioneaz! stnga - dreapta comutatorul S3 (CLK)
se mut! X pe 0 logic (borna de mas!)
Din acest moment datele sunt stocate n memorie "i se poate verifica
func#ionarea corect! a automatului urm!rind tranzi#iile din organigram!. ntreruperea
aliment!rii duce la pierderea informa#iei din memorie "i se impune repetarea
opera#iilor de scriere a celor 6 cuvinte n RAM.
5
4.3. Compara#i cele dou! implement!ri prezentate. Ce avantaje "i dezavantaje
prezint! fiecare din cele dou! solu#ii? Propune#i "i alte modalit!#i de realizare a
automatului.
4.4. Ce nseamn! codificare care urm!re"te principiul dependen#ei reduse fa#!
de o variabil!? n cazul nostru variabila X poate fi asincron!(se poate modifica n
orice moment de timp, nu numai pe frontul activ al semnalului CLK)? Alege#i o alt!
codificare a st!rilor "i ar!ta#i sub form! tabelar! harta memoriei precum "i opera#iunile
necesare pentru nscrierea datelor n memorie.
5. Probleme rezolvate
5.1. Se consider! automatul finit descris de organigrama din figur!. S! se
implementeze circuitul folosind bistabili de tip D "i:
a) num!r minim de por#i
b) multiplexoare cu 4 c!i de intrare
c) memorie ROM de 32 cuvinte a cte 4 bi#i
d) un circuit combina#ional format din memorie ROM de 4 cuvinte a cte 4 bi#i
"i multiplexoare. Reprezenta#i harta memoriei.
A
B
Q1Q2
00
11
C
X
0 1
$
X
0 1
2
01
X
0 1
3 D
X
0 1
4
10
Fig. 5.$ Organigrama care descrie func#ionarea automatului finit din problema 5.$
Rezolvare:
Construim tabelul tranzi#iilor:
Q
$
Q
2
Q
$
+
Q
2
+
0 0
0 0
$ $
$ 0
X
4
X
3
X
2
X
$
0 0 0 0 0 x x x
0 0 0 $ $ x x x
x 0 $ x x 0
x 0 $ x x $
x $ $ x x 0
x $ $ x x $
0 $ 0 x x x
$ $ 0 x x x
0 0
$ $
Fig. 5.2 Tabelul tranzi#iilor pentru organigrama din figura 5.$
a) Pentru implementarea cu por#i este necesar! minimizarea func#iilor binare
Q D
$
+
$
= "i Q D
2
+
2
= . Folosim diagramele Veitch-Karnaugh condensate.
6
Q
$
Q
$
Q
2
Q
2
Q
$
Q
$
Q
2
Q
2
0
x
$
D
$
D
2
x
2
x
2
x
3
0
x
4
x
4
a
Q
$
Q
2
2
$
2
0
0 $ 2 3
W
MUX
D
$
Q
$
Q
2
2
$
2
0
0 $ 2 3
W
MUX
D
2
0 x
2
x
4
x
3
x
$
x
2
x
4
0
b
Fig.
5.3 Solu#iile problemei pentru punctele a "i b
c
Q
2
D
$
x
$
d
x
$
x
2
Q
$
Q
2
2
$
2
0
0 $ 2 3
W
MUX
x
4
x
3
D
$
D
2
A$
A0
O0
O$
O2
O3
OE
ROM
0
$
MUX
0
$
MUX
Q
$
Q
2
A4
A3
A2
A$
A0
O0
O$
O2
O3
OE
ROM
A4
A3
A2
A$
A0
O0
O$
O2
O3
OE
ROM
x
2
x
3
x
4
Q
$
D
2
A$ A0 O0 O$ O2 O3
0 0
0 $
$ 0
$ $
0 0 0 $
$ 0 $ 0
0 $ 0 $
0 $ 0 0
Fi
g. 5.4 Solu#iile problemei pentru punctele c "i d
Evident c!, fiind o problem! de sintez!, exist! "i alte solu#ii. De exemplu, la
punctul c se putea utiliza un singur cip de memorie ROM de tipul 32 4 "i dou!
multiplexoare cu cte 2 intr!ri. Ar fi fost mai avantajoas! aceast! implementare? De
ce?
5.2. S! se proiecteze un sistem numeric care s! asigure func#ionarea automat! a
barierelor la trecerea peste calea ferat!. Sistemul are 2 intr!ri, x
$
"i x
2
, date de st!rile
unor contacte amplasate de o parte "i de alta a "oselei. Ie"irea y comand! nchiderea
barierelor.
Rezolvare:
Presupunem c! atunci cnd contactele sunt nchise avem $ logic pe intr!ri, iar
comanda de nchidere a barierelor se d! pentru $ logic la ie"ire.
Fig. 5.5 Sistemul are 9 st!ri distincte, numerotate de la 0 la 8
7
Q
x
$
x
2
0 0,0
00 0$ $$ $0
4,$
- $,$
$ 2,$ $,$ 7,$ -
2 2,$ 3,$ - -
3 0,0 3,$ - -
4 5,$ 4,$ 8,$ -
5 5,$ - - 6,$
6 0,0
- -
6,$
7 - 3,$ 7,$ -
8 - - 8,$ 6,$
Q
+
, y
Q
x
$
x
2
0 0,0
00 0$ $$ $0
4,$
- $,$
0,0 3,$
4 5,$ 4,$ 8,$
-
5
6,$
6,$ 8
Q
+
, y
Codificarea binar! a st!rilor: 0 00 $ = 2 = 7 0$ 3 = 6 $$ 4 = 5 = 8 $0 , , ,
$ 2,$ $,$ 7,$ 2 3,$ 7 = =
3 6 =
= =
Fig. 5.6 Tabelul tranzi#iilor. Reducerea "i codificarea st!rilor
Dup! minimizare se ob#in: D x x x Q Q Q
$ $ 2 $ $ $ 2
= + + , D x x x Q Q Q
2 $ 2 2 2 $ 2
= + + "i
y Q Q = +
$ 2
. Sistemul este secven#ial sincron, cu comportament asincron.
5.3. Un sistem secven#ial are 2 intr!ri "i o ie"ire care detecteaz! orice secven#!
de 4 st!ri succesive pentru care cele dou! intr!ri sunt identice. La detectarea acestei
secven#e ie"irea cap!t! valoarea logic! $ att timp ct intr!rile sunt identice. S! se
proiecteze sistemul.
Rezolvare:
Fig. 5.7 Sistemul are 5 st!ri distincte, numerotate de la $ la 5
Q
x
$
x
2
00 0$ $$ $0
$ 2,0
2
2,0
Q
+
, y
$,0
3,0
$,0
$,0 3,0 $,0
3 4,0 4,0 $,0 $,0
4 5,$ $,0 $,0 5,$
5 5,$ $,0 $,0 5,$
Sistemul are 4 st!ri distincte.
Alegem urm!toarele coduri binare
$ 00
2 0$
3 $$
4 = 5 $0
Fig. 5.8 Tabelul tranzi#iilor. Reducerea "i codificarea st!rilor
Dup! minimizarea func#iilor binare Q D
$ $
+
= "i Q D
2 2
+
= ob#inem urm!toarele
expresii: ( ) D x x Q Q
$ $ 2 $ 2
= + , D x x Q
2 $ 2 $
= "i y x x Q Q =
$ 2 $ 2
.
Problema se putea rezolva mai simplu, dac! observam de la nceput c! x x
$ 2
=
nseamn! x x
$ 2
$ = "i ob#ineam un sistem cu o singur! intrare x x x =
$ 2
. Sistemul
este secven#ial sincron, cu comportament asincron.