MODULUL 7:

CIRCUITE LOGICE SECVENTIALE

CIRCUITE LOGICE SECVENTIALE. SCHEMA BLOC.
DEFINITIE.

x1 y1
x2 y2 xi yi
CIRCUIT CIRCUIT
xi COMBINATIONAL yi COMBINATIONAL
yn yk Yk
xm
(starea (starea
urmatoare) actuala)

τ
Circuite de
intarziere

τ
Memorie

Circuitele logice secventiale sunt circuite a caror comportare depinde atat de

semnalele aplicate la un moment dat la intrare, cat si evolutia lor ulterioara.
In raport cu circuitele combinationale, circuitele secventiale poseda proprietati de
memorie. Dataorita elementelor de memorie circuitele secventiale au un numar de stari
interne.
De exemplu, daca avem m elemente de memorie si, cunoscand ca fiecare element de
memorie se poate gasi in doua stari distinct stabile, atunci se pot realize 2m stari interne ale
circuitelor secventiale.
• daca intarzierile in totalitate sunt egale iar subsistemul combinational este ideal (deci
fara intarziere) se spune ca circuitele sunt circuite secventiale sincrone: la astfel de
circuite se aplica semnale de sincronizare la interval egale de timp pentru ca
procesele de comutatie sa aiba loc la momentele date de tactul de sincronizare.
• In circuitele secventiale asincrone intarzierile sunt inegal distribuite iar
subsistemul combinational introduce si el intarzieri reziduale.
Formal se poate preciza ca un CLS poate fi descries printr-un cvintuplu:
CLS = ( x, z, Q, F, G)
unde: x – este vectorul marimilor (binare) de intrare;
z – vectorul marimilor de iesire;
Q - vectorul starilor circuitului;
F - functia de transfer (intrare-iesire) a CLS-ului definita prin:

1
 fi = x × q → P z ( z )
z1 = f1 ( ( x , q ) ( x
0 0 n −1 , qp ) )
si exprima procesul de modificare a iesirilor in dependenta de cuvantul de intrare si de
cuvantul starii prezente, definite prin:
gi = x × q → P {Q}
P ( Q ) : x × Q → P {Q}
cu
P ( Q ) - multimea patilor unei functii

si
qi = gi ( ( x , q ) ( x
0 0 n −1 , qp ) )
Pz ( z ) - parti ale multimii de iesire z;

G - functia de tranzitie a starilor si exprima determinarea starii urmatoare.

Daca CLS are Q ≡ φ , deci nu are istorie CLS Q ≡φ = CLC ( x, z , F )

Ipoteza CLS sincron face parte din categoria masinilor cu numar finit de stari.
• Fie un CLS sincron.
Starile unui astfel de circuit se pot reprezenta prin semnale binare numite variabile
de stare.
O stare se poate define printr-o unica combinative de valori ale variabilelor de stare.
Aceste variabile sunt stocate in bistabili ce sunt actionati prin CLK.
Semnalele deceas pentru sincronizare, pentru amorsarea timpului se poate face in
mai multe moduri:
i) pe palier activ;
ii) pe frontul activ crescator/anterior/pozitiv;
iii) pe frontul activ descrescator/posterior/negativ.

kT (k+1)T kT (k+1)T kT (k+1)T

i) ii) iii)
Exista doua metode:
- modelul Mealy
- modelul Moore

La modul general, proiectarea unui CLS sincron consta in determinarea dupa

modelul Moore sau Mealy a variabilelor de stare viitoare (urmatoare) Yk −1 Y0 si a

2
iesirilor zm −1  z0 , dupa o prealabila determinare a numarului de bistabili (k bistabili)

in care se stocheaza numarul starilor urmatoare, inclusiv a diagramei de stari.

De exemplu,
- pentru doua stari, e necesar o varibila care ar fi 0 pentru o stare si 1 pentru
alta stare;
- pentru 3 ÷ 4 stari, necesar 2 variabile ( care permit 4 coduri pentru 4 stari
00,01,10,11);
- pentru 5 ÷ 8 stari, necesar 3 variabile;
- pentru 2k-1 ÷ 2k stari, necesar k variabile.

Schimbarea de stare se face urmare a unei configuratii date a intrarilor si se va activa

la o tranzitie a semnalului de ceas / clock CLK (la CLS sincrone).
Starile unui CLS si conditiile de schimbare a starilor se pot ilustra printr-o
diagrama de stare.

De exemplu, pentru un bistabil D avem urmatoarea diagrama de stari model Moore.

nivelul logic
x al iesirii
y
valoarea intrarii
care nu conduce numarul curent al
la modificarea starii considerate ( x ∈ 1,n)
de stare

Fie circuitul latch (cu actionare pe palier) de mai jos

Analiza functionarii acestui circuit care este numit bistabil de tip D pune in evidenta
ca iesirea Q preia pur si simplu valoarea de la intrarea D dupa activarea tranzitiei CLK.

D Q+
0 0 ⇒ Ecuatia caracteristica Q+ = D
1 1

3
• CBB R-S cu T (tact)

S
v 01 Q

v 02 Q
R
T

• CBR R-S

v 01
1 1

0
t
v 02
1
S
v 01 Q
t
0 0
S
v 02 Q 1
R
0
t
R
1

0
t

4
 MEMORIE REALIZATA CU AJUTORUL PORTILOR LOGICE

a) b)

c)

Fie circuitul de memorie Set-Reset (R-S) numit si lach, care apar in circuitele de
memorie mai complexe numite circuite bistabile (flip-flop – sugereaza modul de operare,
iesirea face flip de la 0 la 1 si flop de la 1 la 0).
Circuitul poate fi descris prin:
i) Ecuatia caracteristica ce reprezinta relatia dintre iesirea Q si intrari:

Q S ( RQ
= = ) QR + R
ii) Tabela de adevar

S R Q+ - Q+ -
0 0 Q- indica
0 1 0 valoare
1 0 1 a lui Q
1 1 X dupa
tranziti
a
semnal
ului
ceas.
- Q- -
indica
valoare
a lui Q
inainte
de
tranziti
a
semnal
ului
ceas.
d)

5
CIRCUITE BISTABILE (flip-flop)

AUTOMAT MEALY

AUTOMAT MOORE

6
7