MEMORII

SEMICONDUCTOARE
 Memorii semiconductoare
Circuitele de memorie se bazeaz pe celula de
memorare definit ca un dispozitiv care
nmagazineaz (memoreaz) un bit de informaie.
O aranjare logic a celulelor de memorare, de obicei
sub forma unei matrici bidimensionale, duce la
conceptul de circuit de memorie.
Circuitele de memorie sunt realizate sub forma
circuitelor integrate cuprinzand:
matricea de celule de memorare
decodificatoare pentru adresarea fiecrei celule
circuite amplificatoare pentru liniile de informaie citit sau
nscris n fiecare celul
circuite pentru controlul operaiilor efectuate asupra celulelor
de memorare
 Se mpart n dou mari categorii:
Volatile, care mentin informatia doar atat timp cat sunt
alimentate
memorii cu citire-scriere (RAM Random-Access Memory), permit
operaiile de citire/scriere asupra oricrei celule de memorie,
accesate similar, indiferent de poziia sa n matrice; pot fi clasificate
in:
statice (SRAM Static Random Access Memory)
dinamice (DRAM Dynamic Random Access Memory )
adresabile prin continut (CAM Content-Addressable Memory)
Nevolatile, care mentin informatia si dupa oprirea alimentarii
memorii doar cu citire (ROM Read-Only Memory), al cror coninut
nu poate fi modificat printr-un proces uzual de citire/scriere;
clasificate astfel:
permanente (ROM Read-Only Memory)
programabile (PROM Programmable Read-Only Memory)
reprogramabile (REPROM REProgrammable Read-Only Memory)
tergere pe baz de raze X (UVEPROM Ultraviolet Erasable
Programmable Read-Only Memory)
tergere electric (EEPROM Electrically Erasable Programmable
Read-Only Memory)
 Memorii cu acces aleator (RAM)
Pentru fiecare circuit integrat de memorie
RAM sunt date n catalog diagramele de
timp ce specific anumite intervale
temporale strict necesare desfurrii
corecte a operaiilor asupra celulelor de
memorie (read and write cycle timings)
ciclul de citire
ciclul de scriere
Ciclul de citire
Informaia de
adresare trebuie s fie
prima stabilit, deci
liniile de adrese sunt
primele activate
Informaia de
adresare trebuie s fie
valid un timp tRC
(timp al ciclului de
citire)
Dup un timp relativ scurt de la stabilizarea liniilor de adrese, trebuie
activat semnalul de permisiune (de selecie a circuitului) CE-
La un timp notat tCEA de la activarea circuitului, datele citite sunt
disponibile la pinii de date ai circuitului
Un parametru mai sugestiv este tRA, timpul de acces la citire, care d
intervalul de timp necesar de la stabilirea adresei pn la obinerea
datelor pe liniile de date
Ciclul de scriere

Liniile de adrese
sunt primele valide
i trebuiesc
meninute corect un
interval tWC asociat
ciclului de scriere

Dup generarea semnalului de activare circuit CE-, la un timp tCES,

se genereaz semnalul R/W- de comand a scrierii; acesta este
ntrziat fa de activarea adreselor, cu timpul de set-up tAS, timp
necesar setrii corecte a liniilor de adrese
Tot o valoare de set-up, tDS, caracterizeaz diferena dintre
nceputul setrii datelor pe liniile de date i dezactivarea
Depinznd de
viteza circuitului i
fiind tipice pentru
diverse tehnologii
(n catalog
specificate prin
valori de minim),
sunt:
Valoarea necesar meninerii datelor de nscris n memorie,
pentru a fi siguri de nscrierea corect, dat de timpul de reinere
a datelor (hold-up) notat tDH
Timpul de reinere al semnalului de permisiune CE- dup
dezactivarea semnalului de scriere, notat tCEH
Timpul de reinere al adreselor tAH, calculat tot de la dezactivarea
semnalului de scriere
 Pentru circuitele DRAM semnalul de selecie circuit CE (Chip Enable)
este nlocuit de dou semnale de permisiune pentru accesul la liniile
matricii de celule (semnalul RAS - Row Access Strobe) i respectiv la
coloanele matricii (semnalul CAS - Coloumn Access Strobe),
semnale ce sunt folosite si pentru logica de remprosptare a
informaiei
Circuitele DRAM necesit un ciclu suplimentar de remprosptare
Avantajul circuitelor DRAM este capacitatea mare de integrare in
detrimentul timpului de acces marit. Circuitele SRAM prezinta un timp
de acces mic insa capacitatea de integrare este redusa.
Un modul tipic de memorie, ntlnit n orice sistem numeric, este
organizat ca un tablou de circuite LSI, pentru a se obine capacitatea
dorit de memorare (exprimat n numar de bii, numr calculat ca
numrul de cuvinte de memorie nmulit cu numrul de bii ai unui
cuvnt de memorie; se folosete tradiional exprimarea capacitii de
memorare i n numr de octei). Celulele de memorie conectate la
aceeai linie de selecie de adres constituie un cuvnt de memorie.
Lungimea cuvntului de memorie variaz, dar de obicei este multiplu
de octet (byte). Pe lnga adresare, este nevoie de scrierea/citirea
informaiei n/din memorie. Aceste trei elemente: celula de memorie,
adresarea i citirea/scrierea, determin configuraia celulei de
memorie.
Celula de memorie SRAM bipolar
Bistabil format cu tranzistoare cu dublu
emitor. Unul dintre emitoarele fiecrui
tranzistor este legat la una dintre liniile
complementare de date Data sau
Data, iar cellalt emitor al fiecrui
tranzistor este conectat la linia comun
de selecie (SELECT) a cuvntului de
memorie.
Celula este citit prin emiterea de semnal ridicat pe intrarea SELECT, care
permite transmiterea curentului prin emitor la linia respectiv DATA sau DATA,
dup care tranzistor conduce, curent care este sesizat de un amplificator.
Scrierea este realizat prin emiterea unui semnal ridicat pe linia SELECT i
forarea unei linii de date (DATA sau DATA) la nivel cobort, pentru a fora
intrarea n conducie a tranzistorului conectat la linia respectiva.
Cnd o celul nu este selectat, linia SELECT este la nivel cobort i absoarbe
curentul celulei de memorie. n aceste condiii liniile DATA i DATA nu prezint
scurgere de curent i astfel amplificatoarele nu sesizeaz nici un semnal.
Similar, cnd starea binar a liniilor DATA i DATA este schimbat i linia
SELECT nu este schimbat la nivel ridicat, informaia n celula de memorie
ramne neschimbat.
Timpul de acces depinde de curentul disponibil i de rezistena de ncrcare
R C.
Celula de memorie SRAM NMOS

Bistabil realizat cu tranzistoarele M1 i M3 avnd ca

rezistene de sarcin tranzistoarele M2 i M4. Se folosesc
linii SELECT pentru selecie pe orizontal i vertical n
cadrul matricii de celule de memorie, selecia fiind fcut
prin coinciden. Liniile DATA i DATA sunt folosite
pentru realizarea citirii i scrierii n celula de memorie.
Puterea disipat poate fi redus prin temporizarea
alimentrii VGG pentru tranzistoarele de sarcin. Cnd
aceast tensiune lipsete, tranzistoarele T2 i T4,
prezentnd o impedan mare, fac ca informaia din
celul s fie meninut pe capacitile parazite ale
tranzistoarelor M1 i M3.

Caracteristica acestor circuite dinamice este necesitatea remprosptrii

informaiei, datorit descrcrii n timp a condensatoarelor. Pentru aceasta, din
timp n timp se reconecteaz VGG, activnd tranzistoarele M2 i M4.
Celula este citit prin emiterea de semnal ridicat pe intrarile SELECT care
deschid tranzistoarele M5, M6, M7 si M8 fapt care permite citirea celulei de
memorie.
Scrierea este realizat prin emiterea de semnal ridicat pe intrarile SELECT care
deschid tranzistoarele M5, M6, M7 si M8 fapt care permite inscrierea celulei de
 Celula de memorie
SRAM CMOS
Bistabil realizat cu tranzistoarele
M1, M2, M3 i M4. Se foloseste
linia SELECT pentru selecie.
Liniile DATA i DATA sunt
folosite pentru realizarea citirii i
scrierii n celula de memorie.
Celula este citit prin emiterea de
semnal ridicat pe intrarea SELECT
care deschide tranzistoarele M5 si M6
fapt care permite citirea celulei de
memorie.
Scrierea este realizat prin emiterea
de semnal ridicat pe intrarea
SELECT care deschide
tranzistoarele M5 si M6 fapt care
permite inscrierea celulei de
memorie.
 Celula de memorie DRAM MOS cu
trei tranzistori
Ciclul de citire: iniial capacitatea CD de pe
linia de date citite RD, este prencrcat la
un potenial aproximativ VDD (prin
tranzistorul M4 i intrarea I); linia de selecie
citire RS, este activat; dac potenialul pe
capacitatea C a fost iniial deasupra pragului
de conducie, tranzistoarele M2 i M3, ce
formeaz o poart I-NU, vor conduce,
descrcnd capacitatea CD ctre potentialul
VSS; dac capacitatea C era iniial sub
pragul de conducie, atunci potenialul lui CD
rmne neschimbat; in acest fel, linia RD va
obine informaia complementar celei
memorate de condensatorul C, ea fiind
sesizat de un amplificator

Ciclul de scriere: se activeaza linia de selecie scriere WS, care

transfer nivelul logic de pe linia date nscrise WD, pe condensatorul C
Ciclul de remprosptare: citirea periodic a coninutului celulei,
amplificarea informaiei de pe linia RD, complementarea ei i
renscrierea n celul
Celula de memorie DRAM MOS
cu un tranzistor

Ciclul de citire: dup activarea liniei WS

(selecie cuvnt), sarcina de pe
condensatorul C modific potenialul pe
linia DATA, acesta fiind sesizat de un
amplificator
Ciclul de scriere: n condiiile activrii liniei
WS, condensatorul C se va ncrca de la
potenialul liniei DATA, prin tranzistorul M1
Operaia de citire este distructiv, celula
trebuind s fie rencrcat dup fiecare
ciclu de citire. Aceasta implic timpi
adiionali i circuite de amplificare
suplimentare.
Organizarea circuitului integrat de memorie

Blocuri funcionale:
circuite de decodificare a adreselor pentru
selectarea celulei; uzual se folosete adresarea
celulei pe baza coincidenei seleciei pe
orizontal i vertical n cadrul matricei de celule;
o schem posibil de implementare a seleciei n
cadrul celulei este prezentata de figura alaturata
un semnal de selecie a circuitului integrat (chip select), ce activeaz
circuitele interne de adresare i de citire/scriere
amplificatoare pentru scriere
amplificatoare pentru citire
circuite tampon pentru ieiri, de tip open-collector sau cu trei stri, pentru
posibilitatea interconectrii circuitelor
pentru celulele MOS dinamice se prevede suplimentar circuitul de
remprospatare
Mai multe celule de memorie sunt aranjate ntr-o matrice,
realiznd astfel un cip de memorie. Limitrile numrului de pini
ai circuitului integrat fac ca un circuit integrat s poat conine
multe cuvinte de memorie, dar cuvntul s aib relativ puini bii.
 CAM Introducere
dispozitive de cautare hardware; pe liniile de date se
introduce cuvantul pentru care se face cautarea,
memoria furnizand adresa locatiei care contine
cuvantul respectiv
constructie:
memorie RAM
circuite de comparare
aplicabilitate:
echipamente pentru retele de calculatoare
cache procesoare
acceleratoare pentru baze de date
clasificare:
binare (memoreaza si cauta starile 0 si 1)
ternare (memoreaza si cauta starile 0, 1 si X)
Arhitectura
CAM

2n*m celule CAM

Celula CAM contine circuite pentru memorarea si compararea
informatiei
Liniile search transmit celulelor CAM cuvantul care trebuie
comparat
Liniile match indica daca s-a gasit sau nu o corespondenta intre
cuvantul transmis de liniile search si adresa de memorie
corespunzatoare
Starea logica 1 a
liniei match
defineste gasirea
unei corespondente
intre cuvantul care
trebuie comparat si
locatia respectiva
de memorie; lipsa
acestei
corespondente este
reprezentata de
starea logica 0
Codificatorul genereaza adresa locatiei de memorie pentru care s-
a gasit o corespondenta
Pentru liniile search si match se folosesc drivere si respectiv
amplificatoare
Semnalul precharge seteaza toate liniile match in 1
Semnalul activate permite transmiterea starii liniei la codificator
 Operarea
CAM

1. Toate liniile match sunt preincarcate la valoarea logica 1prin

activarea semnalului precharge care deschide tranzistoarele
fapt ce permite incarcarea liniilor match la VDD
2. Driverele liniilor search transmit informatia care trebuie
regasita pe liniile search
3. Celulele CAM pentru care exista corespondenta cu informatia
aflata pe liniile search sau memoreaza starea X nu vor afecta
starea logica a liniilor match; celulele CAM pentru care nu
exista corespondenta cu informatia aflata pe liniile search vor
comuta liniile match in 0. Astfel, daca un singur bit al unui
cuvant memorat este diferit de linia search, linia match va fi in
0; liniile match sunt in 1 doar daca toti bitii cuvantului
corespund liniilor search

4. Codificatorul
genereaza
adresa
locatiei de
memorie
pentru care
informatia
memorata
corespunde
informatiei
cautate
 Celula de memorie CAM binar

Compusa dintr-o celula de memorie si circuitele pentru

compararea informatiei stocate in celula cu informatia
transmisa pe liniile de cautare
Daca DATA=0 si SL=0, M1 si M4 blocate, ML=1
Daca DATA=1 si SL=1, M2 si M3 blocate, ML=1
Daca DATA=0 si SL=1, M3 si M4 conduc, ML=0
Daca DATA=1 si SL=0, M1 si M2 conduc, ML=0
ML = DATA XNOR SL
 Celula de memorie CAM ternar

Celula de memorie contine starea suplimentara

X care presupune ca informatia transmisa pe
liniile DATA si DATA\ este 0 motiv pentru care
M1 si M3 sunt blocate, linia ML fiind 1 indiferent
de starea liniilor search
 Memoria ROM realizat cu tranzistoare MOS
const dintr-o matrice format
din linii i coloane, ieiri ale unor
decodificatoare de adrese
liniile matricii de elemente
semiconductoare sunt
constituite din semiconductoare
p sau n, conectate fie la VSS,
sau la un potenial derivat de la
o linie (de la o selecie pe
orizontal)
coloanele metalizate sunt
conectate la o selecie pe
vertical
la fiecare intersecie a unei linii
cu o coloan, poate fi generat
sau nu prin cretere epitaxial o
poart oxid dup cum trebuie
memorate valori logice 1 sau 0
ieirile circuitului sunt un SAU
cablat ntre celulele ce pot fi
selectate pentru acel bit de
ieire
 Memorii PROM

Exist dou metode de baz pentru programarea

celulelor:
Fiecare celul ncorporeaz o legtur metalic (un
fuzibil) la unul dintre electrozii si. n timpul procesului
de programare, aceast legtur poate sau nu s fie
strpuns, prin aplicarea unui impuls ridicat i de o
durat specificat. Linia strpuns definete o stare,
cea nestrapuns o alt stare a celulei de memorare.
Fiecare celul din matrice posed un electrod,
nerealizat naintea programrii. n timpul programrii,
prin intermediul curentului de programare, se
genereaz o migrare indus n avalan, care
realizeaz o cale conductiv ctre acel electrod,
definindu-se astfel o stare pentru realizarea cii
conductive, i alta pentru nerealizarea ei.
 Memorie PROM cu tranzistor bipolar

Schema i structura
transversal a unei
celule de memorie
PROM realizat cu
un tranzistor bipolar.
Baza tranzistorului este conectat la linia selectat prin adresare
(linia matricii), colectorul la tensiunea de alimentare VCC, iar
emitorul este conectat prin intermediul fuzibilului la linia de date
(coloan a matricii). Rezistivitatea fuzibilului este controlat prin
procesul de dopare, astfel ca la apariia unui curent de emitor de
25mA, fuzibilul s fie strpuns, formndu-se o insul izolatoare
care face imposibil reconectarea.
Tranzistorul n conducie implementeaz informaia 1, iar
 Memorie PROM realizat cu tranzistor MOS

poarta este legat la linia de selecie, drena la

tensiunea liniei de date, iar sursa este legat
ctre mas prin intermediul fuzibilului
tranzistorul n conducie implementeaz
informaia 1, iar tranzistorul n stare blocat
reprezint bitul 0
 Memorii REPROM

Un exemplu de realizare a celulei de memorie REPROM l

constituie dispozitivul MOS cu stocare de sarcin i poart flotant
(floating-gate avalanche-junction MOS charge-storage device).
Figura reprezint simbolul dispozitivului cu canal de tip p, cu
poart flotant, i o seciune transversal a acestui dispozitiv, ce
constituie o celul de memorie REPROM
Iniial nu exist conexiune ctre
poarta polisiliconic, care este izolat
de substrat printr-un strat de oxid.
Dac din exterior se aplic (o
perioad limitat) un cmp de
potenial ridicat negativ ntre
electrozii drenei i sursei jonciunea
dren-substrat va fi puternic
polarizat i se va produce
fenomenul de avalan, electronii din
substratul de baz fiind puternic
accelerai nspre drena de tip p.
O parte din aceti electroni vor strpunge stratul subire de oxid
ce desparte poarta de substrat, n poart acumulndu-se o
sarcin negativ. La oprirea cmpului de polarizare, aceast
sarcin stocat n poart va rmne acolo, din cauza stratului
izolator. Se creaz astfel un strat invers ntre surs i dren,
schimbnda-se astfel regimul de conductan ntre surs i dren.
Acumularea de sarcin n poart semnific din punct de vedere
logic informaia 0, iar absena sarcinii semnific 1. Scurgerea
electronilor din poart ctre substrat este foarte lent, deci
memoriile nscrise sunt garantate pentru perioad lung de ani.
tergerea informaiei se poate face
n doua moduri.
Memoria REPROM cu tergerea pe baz de raze X, numit
UVEPROM. Prin expunerea circuitului integrat la o surs de
ultraviolete (lucru posibil datorit existenei unei ferestre de cuar),
se genereaz un fotocurent ce va descrca poarta flotant de
sarcina negativ acumulat. Numrul de tergeri este limitat,
datorit influenei radiaiei asupra structurii cristaline.
Memoria REPROM cu proces de tergere electric, numit
EEPROM, caracterizat prin adugarea unui strat metalic (formarea
unui electrod, sau formarea celei de-a doua pori), la suprafaa
stratului de oxid, deasupra porii flotante. n acest caz, procesul de
nscriere se datoreaz i aplicrii unui potenial pozitiv la acest
electrod, care va face ca rata electronilor ce se acumuleaz n
poarta flotant s creasc. Pentru tergere, se aplic la acest
electrod un potenial negativ, ce va avea ca efect acumularea n
poarta flotant de goluri care se vor combina cu electronii existeni,
descrcnd-o de sarcina negativ.
 Probleme propuse
Sa se proiecteze un bloc de memorie
RAM static avand urmatorii parametri:
capacitate: 16384*8
structura: 8 biti
adresa de inceput: C000H
circuite de memorie: 2048*4
magistrala sistemului: 16 linii de adresa, 8
linii de date, RD\, WR\
blocul de memorie incarca magistrala
sistemului cu o sarcina HCT
A0 8 9 D0
A1 7 A0 D0 10 D1
A2 6 A1 D1 11 D2
A3 5 A2 D2 13 D3
A4 4 A3 D3 D4
A5 3 A4 D5
A6 2 A5 D6
A7 1 A6 D7
A8 23 A7
A9 22 A8
A10 19 A9
A10
Si\ 18
RD\ 20 CE
WR\ 21 OE
WE

8 9
7 A0 D0 10
6 A1 D1 11
5 A2 D2 13
4 A3 D3
3 A4
2 A5
1 A6
A7
Folosindu-se 2 circuite
23
22 A8
A9
de memorie de
19
A10 2048*4 se obtine un
18
20 CE
OE
bloc de memorie de
21
WE 2048*8
A0 8 9 D0
A1 7 A0 D0 10 D1
A2 6 A1 D1 11 D2
A3 5 A2 D2 13 D3
A4 4 A3 D3 14 D4
A5 3 A4 D4 15 D5
A6 2 A5 D5 16 D6
A7 1 A6 D6 17 D7
A8 23 A7 D7
A9 22 A8
A10 19 A9
A10
S0\ 18
RD\ 20 CE
WR\ 21 OE
WE

8 9
7 A0 D0 10
6 A1 D1 11
5 A2 D2 13
4 A3 D3 14
3 A4 D4 15
2 A5 D5 16
1 A6 D6 17
23 A7 D7
22 A8
A9
Folosindu-se 8 blocuri de
19
A10 memorie de 2048*8 se
S7\ 18
20 CE obtine un bloc de memorie
OE
21
WE de 16384*8
 1
A0 2 1G 18 8 9
A1 4 1A1 1Y1 16 7 A0 D0 10
A2 6 1A2 1Y2 14 6 A1 D1 11
A3 8 1A3 1Y3 12 5 A2 D2 13
1A4 1Y4 4 A3 D3 14
Magistrala comenzi

19 3 A4 D4 15
Magistrala adrese

2G A5 D5
Magistrala date

A4 11 9 2 16
A5 13 2A1 2Y1 7 1 A6 D6 17
A6 15 2A2 2Y2 5 23 A7 D7
A7 17 2A3 2Y3 3 22 A8
2A4 2Y4 19 A9
74HCT244 A10

1 5 15 24
A8 2 1G 18 G2B Y0 14 25 S0
A9 4 1A1 1Y1 16 0 1 Y1 13 26 S1
A10 6 1A2 1Y2 14 2 A Y2 12 27 S2
RD\ 8 1A3 1Y3 12 1 3 B Y3 11 28 S3
1A4 1Y4 3 C Y4 10 29 S4
19 2 1 6 Y5 9 30 S5
WT\ 11 2G 9 3 4 G1 Y6 7 31 S6
13 2A1 2Y1 7 74HCT00 2 G2A Y7 S7
15 2A2 2Y2 5 74HCT138
17 2A3 2Y3 3 74HCT00 20
2A4 2Y4 21 OE
74HCT244 WE

1
A11 0
A12 74HCT04
A13
A14

1
A15

2
74HCT32 74HCT32

19
G
3

3
1
DIR
2 18
3 A1 B1 17
4 A2 B2 16
5 A3 B3 15
6 A4 B4 14
7 A5 B5 13
8 A6 B6 12
9 A7 B7 11
A8 B8
74HCT245
 Probleme propuse
Sa se proiecteze un bloc de memorie
RAM static avand urmatorii parametri:
capacitate: 32768*16
structura: 16 biti
adresa de inceput: 8000H
circuite de memorie: 4096*4
magistrala sistemului: 16 linii de adresa, 16
linii de date, RD\, WR\
blocul de memorie incarca magistrala
sistemului cu o sarcina HCT