Subiectul 1.

Modul de lucru ntre microprocesor i interfeele de intrare / ieire prin ntreruperi

hardware. Avantaje / Dezavantaje. Stiva: definiie principiu de funcionare.
Raspuns Se !azeaz" pe #enerarea unui semnal de ntrerupere $%& de la interfa" 'port(
spre microprocesor ori de c)te ori acesta dorete un serviciu de la microprocesor. *a
urmare a recepion"rii semnalului $%& microprocesorul va a!andona pro#ramul principal
'++( urm)nd s" intre intr,o aa numit" rutin" de tratare a ntreruperii n care va satisface
cererea interfeei. -a finele rutinei de tratare a ntreruperii printr,o instruciune de tip
./&0.% microprocesorul va reveni in ++ in #eneral dar nu ntotdeauna pe instruciunea
imediat urm"toare ultimei instruciuni din ++ e1ecutate.
&otalitatea aciunilor e1ecutate de c"tre microprocesor din momentul apariiei semnalului
de ntrerupere $%& p)n" n momentul proces"rii primei instruciuni din .&$ formeaz" aa
numitul protocol hardware de acceptare a ntreruperii. 2n principiu acest protocol se
desf"oar" n urm"toarele etape succesive:
1.) 3dat" sesizat" ntreruperea $%& de c"tre microprocesor acesta i va termina
instruciunea in curs de e1ecuie dup" care dac" anumite condiii sunt ndeplinite va
trece la pasul 4.
2.) .ecunoaterea ntreruperii: microprocesorul va iniializa aa numitul ciclu de
achitare a ntreruperii.
3.) Microprocesorul va salva ntr,o zon" special" de pro#ram numit" memorie stiv
+*,ul aferent instruciunii imediat urm"toare instruciunii e1ecutate de c"tre
microprocesor din ++ pentru a putea ti la finele .&$ unde s" revin" e1act n ++.
4.) $ntrarea n .&$ se face simplu prin introducerea adresei de nceput a .&$ calculat"
in pasul 4 in re#istrul +*. %ormal n continuare microprocesorul va aduce i
e1ecuta prima instruciune din .&$ protocolul de tratare fiind n acest moment
ncheiat i controlul fiind preluat de .&$ a perifericului care a fost ntrerupt.
Memoria stiv" este o zon" de memorie .AM caracterizat" la un moment dat de aa
numitul v)rf al stivei adic de ultima locaie ocupat din stiv.
Acest v)rf al stivei este pointat 'adresat( permanent de coninutul unui re#istru
special dedicat e1istent n orice microprocesor modern numit S+ 'stack pointer(.
2n memoria stiv" sunt posi!ile 4 tipuri de operaii:
56operaia +0S7 .e# care se desf"oar" astfel: 56operaia +3+ .e#:
'.e#( Mem adr S+
S+ S+ ,8'cuvant 9 octet(

S+ 'S+( :8
'.e#( Mem adr S+
Stiva este o memorie de tip -$;3 'last in first out( si care spre deose!ire de +* n
procesarea secvenial" <crete< '+0S7( de o!icei nspre adrese descresc"toare evit)ndu,se
astfel suprapunerea zonelor de pro#ram 'cod( cu cele de stiva.
Subiectul 2.
&ipuri arhitecturale de memorii de cache. Definiie structur" re#ul" de mapare. Avantaje /
Dezavantaje.
8
Raspuns = cacheurile cu mapare direct un !loc din M+ poate fi #"sit n cache
'hit( ntr,un !loc unic determinat. Re!ula de mapare a unui bloc din "# n cache este:
$nde1>!loc>in cache 9 ?'$dresa bloc "#( div dimensiunea%bloc%in%b&tes@ modulo ''r.
blocuri din cache(
&a#>/mis ( )$dresa bloc "# * dimensiunea%bloc%in%b&tes) * 'r. blocuri din cache
sau
&a#>/mis ( )$dresa bloc "# * +imensiunea cacheului (,
Stricteea re!ulii de mapare conduce la o simplitate constructiv 'accesul se face
folosind ultimii !iti de adresa( a acestor memorii dar -i la .enomenul de inter.eren al
!locurilor din M+ n cache. /0emplu !locurile 84 4A 4B CD determin" inter.erene n
cache. Accesarea alternativ" n mod repetat a dou" !locuri din M+ conflictuale n cache
determin" o rat" de hit e#al" cu 1.
E cacheurile semiasociative e1ist" mai multe seturi fiecare set av)nd mai multe
!locuri componente. 2locul dorit se poate mapa oriunde n setul respectiv. Re!ula de
mapare preci3ea3 strict doar setul n care se poate afla !locul dorit:
Index_bloc_in cache 9 '$dresa bloc "# * dimensiunea%bloc%in%b&tes( modulo ''r.
seturi din cache(
Tag_Emis ( )$dresa bloc "# * dimensiunea%bloc%in%b&tes) * 'r. seturi din cache
Mai precis la un miss n cache4 nainte de ncrcarea noului bloc din "#4 trebuie
evacuat un anumit bloc din setul respectiv. /1ist" implementate dou",trei tipuri de
al#oritmi de evacuare: pseudorandom 'cvasialeator( 5657 -i 8R9 'FLeast Recently
UsedG(. $l!oritmul 8R9 evacuea3 blocul din cache cel mai demult neaccesat4 n
ba3a principiului de localitate temporal.
Dac" un set din cache,ul semiasociativ conine % !locuri atunci cache,ul se mai
numete Ftip 'wa& set associativeG. 2ntr,un astfel de cache rata de inter.eren se
reduce odat cu cre-terea !radului de asociativitate '% (. /1emplu !locurile 84 4A
4B i CD pot coe1ista n setul A.
'% ( interferenele !locurilor performana #lo!al" '$.( .
asociativitatea impune cutarea dup coninut 'se caut" deci ntr,un set dac"
e1ist" memorat !locul respectiv( '% ( comple1itatea structural"
&impul de acces la cache performana #lo!al" '$.( .
7ptimi3area !radului de asociativitate4 a capacitii cache4 a lun!imii blocului din
cache se face prin laborioase simulri so.tware variind toi aceti parametrii n
vederea ma0imi3rii ratei !lobale de procesare a instruciunilor ?instr./cicli@.
E cache complet asociative implementeaz" practic un sin!ur set permi:nd
maparea blocului practic oriunde n cache. /le nu se implementea3 deocamdat" n
siliciu datorit comple0itii deosebite -i a timpului prohibit de cutare. .educ ns"
total interferenele !locurilor la aceeai locaie cache.
Subiectul 3.
Se consider" un procesor scalar pipeline n C faze diferite de procesare '$; /H IJ(
fiecare faz" necesit)nd un tact astfel:
65 9 fetch instruciune i decodificareK
/; 9 selecie operanzi din setul de re#itri i e1ecuieK
<2 9 nscriere rezultat n re#istrul destinaie.
a( S" se construiasc" #raful dependenelor de date aferent secvenei
4
.8
8
4
C
.8
.4
L M
D
.8
.8
de pro#ram de mai jos i precizai n c)te impulsuri de tact se e1ecut" aceasta N
!( .eor#anizai aceast" secven" n vederea minimiz"rii timpului de e1ecuie.
i8: ADD .
8
.
88
.
84
K i4: S0J .
8
.
8
.
8C
K iC: ADD .
4
.
C
OM K iM: M0- .
4
.
8
.
4
K iL:
ADD .
8
.
8M
.
8L
K
iD: ADD .
8
.
8
.
8D
Raspuns
a( 8,nop,4,C,nop,M,L,nop,D 9 P tacte
!( 8,C,4,L,M,D 9 D tacte
Subiectul 4.
0n procesor pe DM !ii la LAA M7Q lucreaz" cu C dispozitive periferice prin intero#are.
3peraia de intero#are a st"rii unui dispozitiv periferic necesit" 4AA de tacte. Se mai tie
c":
a(interfaa cu mouse,ul tre!uie intero#at" de MA de ori / s pentru a fi si#uri c" nu se
pierde nici o RmicareS a utilizatorului.
!( floppT , discul transfer" date spre procesor n unit"i de C4 !ii i are o rat" de
transfer de 8LA Uo / s.
c(hard , discul transfer" date spre procesor n unit"i de DM !ii i are o rat" de transfer
de 4A Mo / s.
Determinai n ?V@ fraciunea din timpul total al procesorului necesar" intero#"rii st"rii
fiec"rui periferic. *omentai.
Raspuns
a. %r.tacte /s consumate pentru intero#are mouse: MA4AA 9 BAAA tacte/ s
AAA8DV
D
8A LAA
BAAA
f =

=
!.
s
intero#are acces
P
4 L W
intero#are acces
o
M
s
Uo
8LA

s
ari %r.intero#
= =
%r. tacte necesar pentru %r.intero#"ri/ s 9 WL4
P
4AA tacte
V LCD . 8
D
8A LAA
8A
4
4
8A WL
f =

=
c.
s
intero#are acces
8P
4 L
intero#are acces
o
B
s
Mo
4A

s
ari %r.intero#
= =
C
i1 IF EX WB
i2 IF EX WB
i3 IF EX WB
i4 IF EX WB
i5 IF EX WB
i6 IF EX WB
%r. tacte necesar pentru %r.intero#"ri/ s 9 L4
8P
4AA tacte
8AAV
D
8A LAA
8AA
4A
4 L
f >

=
2n cazul hard,disc,ului este imposi!il" comunicaia dintre procesor i periferic prin
intero#are. '2ntr,o secund" procesorul realizeaz" LAA8A
D
tacte iar pentru un transfer cu o
rat" de 4A Mo/ s sunt necesare ntr,o secund" LAA4
4A
tacte imposi!il(.
Subiectul =.
*onsider"m C memorii cache care conin M !locuri a c)te un cuv)nt / !loc. 0na este
complet asociativ" alta semiasociativ" cu 2 seturi a c:te 2 cuvinte .iecare i ultima cu
mapare direct. Xtiind c" se folosete un al#oritm de evacuare de tip -.0 determinai
num"rul de accese cu 7$& pentru fiecare dintre cele C memorii consider)nd c" procesorul
citete succesiv de la adresele A B L D 88 84 L D B 8C B 8A D L A B i tiind c"
primul acces la o anumit" adres" este cu M$SS 'insucces(. Sta!ilii care din cele trei
memorii cache este mai eficient" 'din punct de vedere al ratei de hit i respectiv din punct
de vedere al comple1it"ii de implementare(.
Raspuns
-ocat
ia
acces
ata
A B L D 88 84 L D B 8C B 8A D L A B
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
&a
#
A A'
m(
4'
m(
4 4 4 C'
m(
C C 4'
m(
4 4'
h(
4 4 4 A'
m(
4'
m(
8 8'
m(
8 8 8 8'
h(
8 8 C'
m(
C C C 8'
m(
8 8
4 8'
m(
8 4 4 8'
m(
8 8 8 4'
m(
8'
m(
8 8 8
C 4'
m(
4 4 4 4 4 4 4 4 4 4 4
9 4/8DY8AA 984LV
-ocatie
accesata
Setul A Setul 8
A A H H H M$SS
B A B H H M$SS
L A B L H M$SS
D D B L H M$SS.
/ZA*0/AQA
A
88 D B L 88 M$SS
84 D 84 L 88 M$SS.
/ZA*0/AQA
B
L D 84 L 88 7$&
D D 84 L 88 7$&
M
B D B L 88 M$SS.
/ZA*0/AQA
84
8C D B L 8C M$SS.
/ZA*0/AQA
88
B D B L 8C 7$&
8A 8A B L 8C M$SS.
/ZA*0/AQA
D
D 8A D L 8C M$SS.
/ZA*0/AQA
B
L 8A D L 8C 7$&
A A D L 8C M$SS.
/ZA*0/AQA
8A
B A B L 8C M$SS.
/ZA*0/AQA
D
9 M/8DY8AA 9 4LV
-oca
tia
acces
ata
A B L D 88 84 L D B 8C B 8A D L A B
&a
#
&a
#
&a
#
&a
#
&a# &a# &a
#
&a
#
&a
#
&a# &a
#
&a# &a
#
&a
#
&a
#
&
a#
A A'
m(
A A A 88'
M(
88 88 88 B'
M(
B B'
7(
B B B A'
M(
A
8 H B'
M(
B B B 84'
M(
84 84 84 8C'
M(
8C 8C 8C L'
M(
L L
4 H H L'
M(
L L L L'
7(
L L L L 8A'
M(
8A 8A 8A B
C H H H D'
M(
D D D D'
7(
D D D D D'
7(
D D D
9 M/8DY8AA 9 4LV
$n acest caz atat memoriile complet asociative cat si cele semiasociative sunt mai eficiente.
L