125

7. CIRCUITE LOGICE CMOS

Circuitele logice cu tranzistoare MOS complementare (Complementary MOS = CMOS)

sunt, n prezent, cele mai fabricate circuite integrate logice ocupnd cca.80 % din piaa
acestora. Ele prezint o serie de particulariti care confer o personalitate aparte ntregii
familii, asigurnd continua dezvoltare a acestor circuite:
Gam mare pentru tensiunile de alimentare (o singur surs) : 3,5 15V;
Imunitate la zgomote excelent 45%;
Puterea consumat n regim static este infim. n regim dinamic ns puterea
consumat crete ajungnd s fie comparabil cu a circuitelor bipolare.
Vitez de lucru destul de bun (totui mai mic dect a circuitelor bipolare).
Densitate de integrare mare.

Circuitele logice CMOS sunt fabricate n mai multe serii dup cum urmeaz:
circuite integrate pe scar mic i medie fabricate att n seria 4000 (specific
CMOS ) ct i n seria 54C/74C (cu variantele mbuntite 54HC/74HC H =
high = vitez i 54AHC/74AHC A = advanced ) care conine circuite pin cu
pin i funcie cu funcie echivalent cu seria 54/74 TTL;
Circuite VLSI .

7.1. Inversorul CMOS

Poarta reprezentativ pentru ntreaga familie de circuite CMOS este poarta care
realizeaz funcia logic NU i aceasta va fi analizat n cele ce urmeaz.

7.1.1. Inversorul CMOS; construcie i funcionarea

126 Capitolul 7 : CIRCUITE LOGICE CMOS

Schema electric i structura unui inversor CMOS sunt prezentate n fig. 7.1.

Fig. 7.1. Inversor CMOS

Construcie
Inversorul CMOS este format din dou tranzistoare MOS, legate n serie, unul cu canal
indus tip n (T1) i cellalt cu canal indus tip p (T 2). Cele dou grile ale tranzistoarelor sunt
legate mpreun i constituie intrarea inversorului. Cele dou drene legate mpreun constituie
ieirea porii. Substratul de tip p este legat la cel mai negativ potenial (masa), iar cel de tip n
la cel mai pozitiv potenial (sursa de alimentare notat V DD ). n acest fel se realizeaz
blocarea jonciunii pn, substrat-substrat. Identificnd tensiunile de electrod ale
tranzistoarelor cu tensiunile specifice inversorului se observ c:

U GS 1 U IN , U GS 2 U IN VDD , U GS 1 U IN i U DS 2 U O V DD

Circuitul se alimenteaz la tensiune pozitiv notat VDD (valori de 3,515V). Borna de

mas este notat VSS. Cele dou tranzistoare fiind nseriate rezult ID1 = ID2 = IDD.
Tranzistoarele au o construcie simetric, urmrindu-se s aib tensiunile de prag egale
n valoare absolut ( evident UP1 > 0 i UP2 < 0 ) i de asemenea s aib acelai coeficient .
Egalitatea coeficienilor, 1 = 2 , avnd n vedere diferena dintre mobilitatea electronilor i a
golurilor (de 2 - 2,5 ori mai mic dect cea a electronilor), se realizeaz din dimensionarea
celor dou tranzistoare.
Pentru circuitele din seria 4000 tranzistoarele au o tensiune de prag de cca. 1,52V.
Tranzistoarele din seriile VLSI au tensiuni de prag ceva mai mici ( 0,5 V 1 V ).

Funcionare
 127

Dac se aplic UIN VDD, atunci tranzistorul T1 are U GS1 U IN U p i este deschis, iar
T2 are U GS 0 V U p2 i este blocat. La ieire se obine semnal 0 logic (fig. 7.2.).
2

Dac UIN 0V = VSS , atunci tranzistorul T1 are U GS1 U IN 0 U p1 i este blocat, iar

T2 are U GS VDD i este deschis

2
U GS 2 U p2 . La ieire se obine 1 logic.
Circuitul realizeaz funcia logic NU, avnd o funcionare care se poate simula cu dou
comutatoare funcionnd n contratimp.

Fig. 7.2. Funcionarea inversorului CMOS

7.1.2. Caracteristicile i parametrii porii CMOS fundamentale

1.Caracteristica de transfer UO = f(UIN) i caracteristica de curent IDD =f(UIN)

S presupunem c ambele tranzistoare au parametrii identici (dar de semne diferite,

tranzistoarele fiind complementare) i aceeai (evident n valoare absolut) tensiune de prag
Up, de aproximativ 2V. De asemenea, s considerm c la intrare se aplic o tensiune UIN care
variaz n intervalul 0 UIN UDD. Se va considera c tensiunea de alimentare este mai mare
de 4 V.
Pentru deducerea caracteristicii de transfer folosim compunerea grafic proiectnd pe
planul de abscis UO i ordonat IDD caracteristicile celor dou tranzistoare, fig. 7.3.
Se observ c pentru T1 caracteristicile coincid cu caracteristicile I D = f(DS) figurat cu
linie continu, n timp ce pentru T2 caracteristicile ID = f(UDS) sunt translate cu VDD i de sens
opus fa al abscisei (T2 este cu canal p) figurate cu linie ntrerupt.
Caracteristicile au fost reprezentate pentru diverse valori ale aceluiai parametru UIN. Se
observ c pentru acelai UIN 1 caracteristica pentru T1 este cea mai apropiat sde abscis n
timp ce pentru T2 corespunde la caracteristica cea mai deprtat de abscis (vezi legtura
128 Capitolul 7 : CIRCUITE LOGICE CMOS

dintre UIN i UGS pentru cele dou tranzistoare). Punctele de funcionare notate A, B, C, D, E
i F se afl la intersecia caracteristicilor ce corespund la UIN de acelai indice.

Fig. 7.3. Compunerea grafic pentru caracteristicile de curent ale tranzistoarelor T1 i T2

Fig. 7.4. Caracteristica de transfer i de curent pentru inversorul CMOS

Vom deosebi urmtoarele puncte de funcionare:

Punctul A corespunde la tensiunea de intrare U IN 1 = 0. Rezult U GS1 0 i U GS2 VDD .
Caracteristica pentru T1 se confund practic cu abscisa i, n consecin, punctul A se
caracterizeaz prin tensiunea de ieire UOH = UDD i curentul absorbit de la surs IDDH = 0. n
fig.4 punctul A coincide practic cu ntregul palier caracterizat de intervalul U IN < UP1 pentru
ambele grafice.
n concluzie, din punctul de funcionare A se determin urmtorii parametrii ai
inversorului CMOS:
- UOH = UDD
- IDDH = 0
- UIL = 0 UP
 129

Punctul B se caracterizeaz prin UIN 2 > Up1 . Tranzistorul T1 se deschide i lucreaz n

regiunea saturat (poriunea orizontal a caracteristicii sale de curent) iar T 2 lucreaz n
regiunea liniar (poriunea rotunjit a caracteristicii sale). Curenii prin cele dou tranzistoare
sunt calculai cu relaiile specifice celor dou regiuni :
U GS 1 U P1 2 U IN U P 2

I D1 1 1
2 2

U2 U O V DD 2
I D 2 2 U GS 2 U p 2 U DS 2 DS 2 2 U IN V DD U p 2 U O V DD
2 2

Egalnd ID1 = ID2 se determin UO =f (UIN ). Se obine o ecuaie de ordin 2 att n U O

ct i n UIN , caracteristica de transfer avnd alura de parabol cu vrful n sus , fig. 7.4.,
poriunea A-B-C. Se observ c n aceast regiune curentul absorbit de la surs crete pe
msur ce ne deplasm din punctul A spre punctul C. Punctul C este punctul terminal al
acestei regiuni, n care T2 trece din regiunea liniar n cea de saturaie.
Punctele de la C la D: Crescnd n continuare UIN , punctul de funcionare se deplaseaz
din C spre D n care ambele tranzistoare, i T1 i T2 , sunt n regiunea saturat. Practic n
aceast poriune cele dou caracteristici se suprapun (ambele sunt orizontale ) i punctul de
funcionare migreaz din C n D fr a modifica tensiunea de intrare. Dac cele dou
tranzistoare sunt perfect simetrice (acelai UP i acelai ) aceast situaie se ntmpl pentru
UIN 3 = VDD/2. n aceast regiune se calculeaz curentul maxim absorbit de la surs innd cont
c T2 este n regiunea de saturaie :

U GS 1 U P1 2 V DD / 2 U P1 2 V DD 2U P 2
I DD max I D 1 1 1 (7.1)
2 2 8

Punctul E : Crescnd UIN peste valoarea VDD /2 tranzistorul T1 trece n regiunea liniar
iar T2 n regiunea de saturaie. Curenii prin cele dou tranzistoare pot fi calculai cu relaiile
specifice celor dou regiuni i din egalitatea ID1 = ID2 se poate determina determina din nou UO
=f (UIN) . Se obine o ecuaie de ordin 2 att n U O ct i n UIN , caracteristica de transfer
avnd alura de parabol cu vrful n jos de data aceasta, fig. 7.4., poriunea D-E-F. Se observ
c n aceast regiune curentul absorbit de la surs scade pe msur ce ne deplasm din punctul
D spre punctul F.
Punctul F corespunde la tensiunea de intrare UIN 5 = VDD. Pentru acest punct rezult
U GS1 VDD i U GS2 0 . Caracteristica pentru T2 se confund practic cu abscisa i, n
consecin, punctul F de intersecie se afl pe abscis (se confund cu originea n fig. 7.3.) i
130 Capitolul 7 : CIRCUITE LOGICE CMOS

se caracterizeaz prin tensiunea de ieire U OL = 0 = VSS i curentul absorbit de la surs de

valoare IDDL = 0. n fig. 7.3 i fig. 7.4 punctul F coincide de fapt cu ntregul palier
caracterizat de intervalul VDD - UP < UIN < VDD pentru c n ntreg acest interval T2 este blocat
i caracteristica sa se confund cu abscisa ( se observ c V DD UP este de fapt egal cu VDD +
UP2 deoarece T2 fiind cu canal tip p are UP2 < 0 i s-a folosit notaia UP = UP1 = |UP2| ).
n concluzie, analiznd punctul de funcionare F, se determin urmtorii parametrii ai
inversorului CMOS:
- UOL = VSS =0
- IDDL = 0
- UIH = (VDD UP) .... VDD
Inversorul CMOS prezint urmtoarele avantaje comparativ cu oricare alt familie de
circuite logice:
Caracteristic de transfer aproape ideal caracterizat de :
a. poriunea C D vertical situat la UIN = VDD/2;
b. nivele logice la ieire ideale, adic UOH = UDD i UOL = 0;
c. poriunile A i F de pe caracteristica de transfer sunt orizontale;
Consum nul de la surs pentru situaiile UOH i UOL ;
Observaie:
Dac tensiunea de alimentare este exact VDD = 2 UP , atunci regiunile A-B-C i
respectiv D-E-F de conducie simultan pentru cele dou tranzistoare dispar. Caracteristica de
transfer devine perfect dreptunghiular i practic consumul de la surs este nul pentru ntreg
intervalul tensiunilor de intrare 0< UIN <VDD.

2. Puterea consumat

Pentru un circuit logic deosebim :

putere consumat n regim static;
putere consumat n regim dinamic;
Puterea consumat n regim static de poarta CMOS este practic nul deoarece att
pentru nivel UOH la ieire ct i pentru nivel UOL, curentul absorbit de la sursa de alimentare,
fig. 7.4. , este extrem de mic avnd o valoare tipic de IDD0,01A (practic nul).
Puterea consumat dinamic are n vedere dou componente :

A. Putere consumat datorit sarcinii capacitive.

 131

La bascularea ieirii din UOL n UOH sarcina capacitiv C se ncarc i acumuleaz

2
CVDD
cantitatea de energie ; presupunnd c n unitatea de timp au loc f (f = frecvena )
2
2
CVDD
comutri, nseamn c puterea disipat pe aceast cale este Pdin 1 f .
2

B. Putere consumat datorit conduciei simultane a celor dou tranzistoare.

Att timp ct tensiunea de intrare UIN este cuprins n intervalul Up UIN UDD-Up
cele dou tranzistoare conduc simultan i pentru determinarea acestei componente a puterii
dinamice disipate se folosete diagrama din fig. 7.5.

Energia consumat ntr-o perioad este:

E UDDIDD med unde s-a notat

IDD med IDDmax/2 iar IDDmax

i IDdmax este dat de relaia (7.1)
V DD 2U p
timpul t r t f este
V DD
timpul de conducie simultan al celor
dou tranzistoare.
Fig. 7.5. Intervalul de conducie simultan Considernd f perioade de
comutare ntr-o secund, puterea
consumat va fi:
2
V DD
U p
Pdin 2 V DD 2U p t r t f f
2
4
Se determin deci

Pdin 2 V DD
3
2U p t r t f f
16
unde tr i tf sunt duratele fronturile de cretere i respectiv descretere ale impulsurilor de la
intrare.
Observaie: Cea de a doua component a puterii disipate dinamic nu depinde de
capacitatea C care ncarc circuitul. n realitate, aceasta capacitate parazit mrete durata
fronturilor de la ieirea circuitului, ceea ce duce la creterea puterii disipate la circuitele care
urmeaz dup circuitul luat n calcul de noi.
Pentru frecvene mai mari de 1 MHz, puterea dinamic consumat de o poart CMOS
(pentru UDD15V) ajunge s depeasc 10mW fiind comparabil cu o poart TTL standard..
132 Capitolul 7 : CIRCUITE LOGICE CMOS

3. Nivele logice, imunitate de zgomot, margine de zgomot; ieiri buferate

Nivelele logice la ieirea porii CMOS au fost definite la trasarea caracteristicii de

transfer i sunt VOL0 V (indiferent de alimentarea VDD) iar VOHVDD.
Dac la intrare se aplic UIN0 sau UINUDD , atunci nivelele logice de la ieire sunt
sigur cele amintite anterior. n plus fa de aceste consideraii strict punctuale, pentru nivelele
acceptate la intrare se recomand urmtoarele intervale :
VIL Tensiunea la intrare garantat pentru nivel L, care nu duce la modificarea
nivelului de la ieire. Se garanteaz valoarea maxim a nivelului L la intrare ca fiind
VIL max0,3VDD;
VIH Tensiunea la intrare garantat pentru nivel H, care nu duce la modificarea
nivelului de la ieire. Se garanteaz valoarea minim pentru nivelul H la intrare ca
fiind VIH min0,7VDD

Se garanteaz n acest fel o margine de zgomot de:

V NIL VOL V IL max 0,3 V DD (NIL-noise immunity low level)
V NIH V OH V IH min 0,3 V DD (NIH noise immunity high level)

Exemplu numeric :

Pentru VDD = 5V se obine: VNIL1,5VVNIH

Pentru VDD = 10V se obine VNIL3VVNIH

Pentru VDD = 15V se obine VNIL4,5VVNIH

Fig. 7.6. Marginea de zgomot

CMOS Grafic, marginea de zgomot garantat arat ca n fig. 7.6.

Unele firme (National Semiconductor) garanteaz o margine de zgomot de 1V n sensul

urmtor: pentru ca ieirea s fie n limitele a 0,1V DDfa de nivelele VOL i VOH definite, se
permite ca intrarea s fie n limitele a (0,1VDD+1)V fa de 0V sau +VD.
Imunitatea la zgomot a circuitelor logice CMOS este foarte bun, de cca 0,45V DD.
Aceasta nseamn c semnalele parazite care difer cu pn la 0,45VDD fa de nivelele VOL
sau VOH, nu se vor propaga prin sistem ca un nivel logic eronat. Bineneles c dup prima
 133

poart prin care trece, semnalul parazit va aprea, dar cu o amplitudine mai mic. Pe msur
ce se propag prin sistem, semnalul va fi atenuat de fiecare circuit prin care trece, pn ce, n
final, va disprea. De exemplu, pentru un circuit basculant bistabil tipic, un semnal de zgomot
de maxim 0,45VDD pe linia de tact nu va cauza bascularea circuitului.

Ieiri buferate

n vederea mbuntirii caracteristicii de transfer, o serie de circuite realizate n

tehnic CMOS pori, bistabile, monostabile, registre, numrtoare prezint la ieire dou
circuite NU nseriate, fig. 7.7.

Astfel de ieiri poart numele de ieiri buferate (buffered

outputs). Din punct de vedere logic cele dou inversoare
reprezint o identitate,dar legarea n cascad a celor
dou inversoare realizeaz mbuntirea caracteristicii
de transfer, creterea imunitii la zgomot i scderea
impedanei de ieire a circuitului (al doilea inversor, de
regul are geometrie mrit ceea ce asigur un
coeficient mai mare i implicit asigur un curent de
Fig. 7.7. Ieiri buferate
ieire mrit).

4. Curent de intrare i ieire pentru inversorul CMOS

Schema echivalent a unui circuit de intrare al unei pori CMOS este constituit dintr-
o rezisten foarte mare, 1012, n paralel cu o capacitate de 5pF. Practic impedana de intrare
n inversorul CMOS se consider a fi pur capacitiv. n consecin, curentul static de intrare
n poart este foarte mic:
IIH-10-5A
IIL+10-5A
(convenia de semne este + curentul care intr i - curentul care iese din poart)
n ceea ce privete caracteristicile de ieire ale inversorului, acestea coincid cu
caracteristicile ID = f(UDS) ale tranzistorului care este deschis, fie T1 , fie T2, innd cont de
legtura dintre U0 i I0 (ale inversorului), pe de o parte, i VDS i ID (ale tranzistoarelor) pe de
alt parte.
Astfel, pentru nivel L la ieire, este deschis tranzistorul T1 . n acest caz se determin U0
= UDS1; UGS1 = UIN i I0 = ID.
134 Capitolul 7 : CIRCUITE LOGICE CMOS

Considernd poarta comandat de una similar, rezult c UIN = UDD i deci caracteristicile
difer n funcie de tensiunile de alimentare VDD , vezi fig. 7.8..

Fig. 7.8. Curent de ieire pentru nivel L la ieire i pentru nivel H

Valorile garantate pentru aceast situaie (pentru circuite din seria 4000) sunt:
I0L 1mA pentru VDD5V i U00,4V
I0L 2,6mA pentru VDD10V i U00,5V
I0L 6,8mA pentru VDD15V i U01,5V

Pentru nivel H la ieire, T2 este deschis, i caracteristicile arat ca n fig. 7.8.b. iar
valorile garantate (seria 4000) ale curenilor sunt:
I0H -1mA pentru VDD5V i U04,6V
I0H -2,6mA pentru VDD10V i U09,5V
I0H -6,8mA pentru VDD15V i U013,5V

Observaie. Pentru cureni s-au indicat valorile tipice pentru circuitele din seria 4000 produse
ntr-o tehnologie = 5 m (tehnologie specific pentru circuite integrate pe scar mic).
Circuitele produse n alte tehnologii (submicronice) evident au alte valori pentru cureni (mult
mai mici).

5. Caracteristici dinamice

Pentru un inversor se definesc, fig 7.9.

 135

-tpLH timp de propagare la variaia ieirii din L n H;

-tpHL timp de propagare la variaia ieirii din H n L;
-tTLH timpul de tranziie din L n H; Se msoar ntre valorile de 10% i 90% din VDD;
-tTHL- timpul de tranziie din H n L.

Fig. 7.9. Parametrii dinamici ai inversorului

Valorile tipice ale acestor timpi pentru un circuit din seria 4000 (aceeai tehnologie de
= 5 m) n condiiile n care la intrare se aplic un semnal U IN cu trise = tfall = 20ns i sarcina
este CL50pF, RL200K, sunt:
tpLHtpHL 125ns pentru VDD 5V;
60ns pentru VDD10V;
45ns pentru VDD15V;
tTLHtTHL 100ns pentru VDD 5V;
50ns pentru VDD10V;
40ns pentru VDD15V.

Se face observaia c n cazul unei sarcini capacitive care ncarc un circuit CMOS,
imediat dup comutare tensiunea de ieire variaz n ramp (liniar) datorit comportrii
tranzistorului MOS ca o surs de curent constant. Abia cnd tensiunea de ieire se apropie
de valoarea final (VDD sau mas) curba tensiunii de ieire se rotunjete deoarece tranzistorul
MOS intr n regiunea liniar, curentul su de dren scznd.
Datorit acestei comportri a tranzistorului MOS ca o surs de curent, circuitele CMOS
(n special cele de tehnologii submicronice) sunt foarte sensibile la creterea sarcinii
capacitive n sensul c aceasta determin creterea accentuat (proporional cu C L) a
136 Capitolul 7 : CIRCUITE LOGICE CMOS

timpilor de tranziie i deci scderea vitezei. Din aceast cauz fan-out-ul circuitelor CMOS
aparent infinit (curent de intrare nul) este drastic limitat (cca 25) datorit capacitilor de
intrare care intervin n paralel i determin timpi de tranziie inacceptabili de mari.

Pe de alt parte, odat cu creterea tensiunii de alimentare VDD, crete i tensiunea de intrare
UIN , ceea ce duce la creterea U IN U GS V DD curentului de dren al tranzistoarelor
2
MOS (variaz proporional cu V DD ). Aceasta va duce la scderea timpilor de propagare i
tranziie prin ncrcarea mai rapid a capacitilor de sarcin.
n concluzie, pentru un montaj dat, avnd capacitile de sarcin fixate, prin creterea
tensiunii de alimentare va crete viteza sistemului (n schimb crete i puterea disipat).

7.1.3. Interfaarea circuitelor CMOS cu alte circuite logice

Atunci cnd se face interfaarea ntre diferite tipuri de circuite logice, problema care se
pune este de a asigura compatibilitatea tensiunilor i compatibilitatea curenilor asigurai
la ieire de poarta care comand cu cei cerui la intrare de poarta comandat.

n cele ce urmeaz vom analiza interfaarea dintre circuitele CMOS i cele TTL.

A. Circuit TTL comand un circuit CMOS

n primul rnd se consider c circuitul CMOS este alimentat la tensiune de +V DD5V

de aceeai valoare cu alimentarea VCC a circuitelor TTL..
Curenii de intrare la circuitul CMOS fiind foarte mici, nu exist probleme n acest sens.

Fig. 7.10. Interfaa TTL CMOS

n ceea ce privete nivelele de tensiune, fig. 7.10., se observ c n cazul nivelului L nu

exist probleme. n schimb, n cazul nivelului H, dac se ia n considerare valoarea asigurat
 137

de catalog pentru ieirea TTL de VOH 2,4V, aceasta nu satisface intrarea unui circuit CMOS
alimentat la 5 V.
n realitate, ns, avnd n vedere curentul foarte mic debitat de ieirea TTL ctre
intrarea CMOS, nivelul VOH va fi de 3,4 3,6V (ieire TTL n gol), suficient pentru comanda
la limit pentru o intrare CMOS. Pentru orice eventualitate se recomand utilizarea unui
rezistor R (pull-up-rezistor) ctre sursa VDD.
n dimensionarea acestuia se are n vedere c atunci cnd circuitul TTL este cu nivel 0
logic la ieire s nu se depeasc curentul de 16mA acceptat de acesta,

V DD VOL
R 0,3K . Se recomand ca circuitul TTL utilizat pentru o astfel de legtur
I 01TTL
s fie utilizat numai pentru comanda porilor CMOS.

n cazul circuitelor CMOS alimentate la tensiune mai mare (de exemplu V DD = 15 V )

soluia de interfaare propune utilizarea unui circtuit TTL open collector , fig. 7.10.

B. Circuit CMOS comand intrareTTL

Pentru situaia n care ieirea circuitului CMOS este 1 logic att nivelul de tensiune ct
i valoarea i sensul curentului corespund cu cele necesare la intrarea TTL, i anume :
Ieire CMOS : 1mA pentru VOH4,6V
Intrare TTL : 40A i VIH2V

Pentru situaia 0 logic, ns, se constat c o ieire CMOS ( 1mA pentru VOL 0,4V ) nu
poate conduce dect dou intrri TTL de joas putere sau o intrare TTL Schottky de joas
putere. O poart CMOS nu poate conduce o intrare TTL standard care necesit IIL1,6mA.
n legtur cu aceast din urm observaie se fac unele precizri:
- ieirea CMOS asigur 1mA pentru VOL0,4V acolo unde tranzistorul MOS
lucreaz n regiunea liniar. n regiunea de saturaie tranzistorul poate asigura cca
1,21,3mA, deci n nici un caz 1,6mA;
- valoarea IIL1,6mA pentru intrarea TTL este cea asigurat de catalog ; n realitatea
practic, la intrarea TTL este necesar un curent mai mic de cca 1mA.

Rezult deci c poarta CMOS ar fi exact la limita de a comanda o intrare TTL standard.
Soluiile care se recomand pentru interfaa CMOS - TTJ sunt:
- folosirea unei pori CMOS special buffer din seria 4000, fie n varianta
invertoare 4049 , fie neinvertoare 4050. Acestea pot comanda dou intrri TTL
138 Capitolul 7 : CIRCUITE LOGICE CMOS

standard. n plus, pot admite tensiuni de intrare mai mare de +V DD, putnd face
trecerea de la circuite CMOS alimentate la o tensiune mai mare la circuite TTL
alimentate la 5V.
- folosirea a dou pori legate n paralel (i intrare i ieire).
- legarea n paralel a intrrilor unei pori SAU-NU CMOS.
7.1.4. Circuite pentru protejarea intrrilor

Aa cum s-a mai amintit, impedana de intrare a unui circuit CMOS se prezint ca o
rezisten extrem de mare 1012 n paralel cu o capacitate mic de 5pF . Practic se consider
c impedana de intrare CMOS este pur capacitiv..
Aceast capacitate fiind foarte mic, este suficient o sarcin electric mic pentru a se
obine tensiuni electrice mari (Q = CU) la bornele capacitii. O astfel de cantitate de sarcin
electric poate fi furnizat de o surs de energie estrem de slab, cum ar fi, de exemplu,
simpla frecare cu aerul. Tensiunea mare la care se ncarc aceast capacitate poate strpunge
stratul de oxid determinnd distrugerea circuitului. Se face observaia c stratul de oxid
rezist la o tensiune de 80-100V i o singur strpungere a stratului izolator este suficient
pentru distrugerea sa. n aceste condiii se constat c pstrarea, manipularea i utilizarea
circuitelor CMOS ar fi extrem de delicat putnd duce foarte uor la distrugerea lor.
n scopul protejrii circuitelor CMOS, toate intrrile acestor circuite care sunt scoase la
un picior al integratului sunt protejate (pentru porile interne ale circuitului se iau msuri de
precauie speciale n timpul fabricrii acestora i apoi, odat ce intrrile au fost conectate la
ieiri conform schemei logice, pericolul distrugerii prin strpungere dispare).
Fig. 7.11. prezint circuitul de protecie specific unei intrri CMOS din seria 4000.

Fig. 11. Circuit de protecie pentru intrri CMOS

 139

n legtur cu aceast schem se fac urmtoarele observaii: grila lui T1 acoper sursa lui
T1, substratul p- i parial drena lui T1; ca urmare apar capaciti parazite ntre gril i fiecare
din aceste regiuni. Similar, grila lui T2 acoper sursa lui T2, substratul n- i drena lui T2. n
consecin capacitatea de intrare apare ca fiind distribuit sub forma capacitilor C1 , C2 i
C3 care sunt figurate punctat n fig. 7.11. Strpungerea oricreia dintre aceste capaciti este
distructiv !
Circuitul de protecie propriu-zis const n diodele D 1, D2, D3 i rezistena R (n
valoare de 200-300 ). Diodele din circuitul de protecie au tensiunea de deschidere direct
de cca 0,7V, iar, la polarizare invers, tensiunea n zona Zenner de cca 25V.
Rezistena R acioneaz ca o rezisten de limitare a curenilor prin diodele de intrare
protejndu-le pe acestea.

Diodele D4, D5, i D6 sunt intrinseci circuitului CMOS i anume:

- D4 este jonciunea p-n dintre substratul de tip p i drena lui T1 care este de tip
semiconductor n;
- D5 este jonciunea p-n dintre drena lui T2 care este siliciu de tip p i substratul n-;
- D6 este jonciunea p-n dintre substratul tip p- i substratul de tip n-.
Tensiunea Zenner pe diodele intriseci este : pentru D4 i D5 60V iar pentru D6 100V.
Circuitul de protecie asigur protejarea contra ncrcrii la tensiuni periculoase pentru
oricare dintre capacitile C1, C2 sau C3 figurate, indiferent de polaritatea cu care ar tinde s se
ncarce.
Astfel C1 este n paralel cu dioda D2 i nu se poate ncrca dect la maxim 0,7V (cu o
polaritate) sau 25V cu cealalt polaritate. La tensiuni mai mari se deschide dioda. Aceste
tensiuni nu produc distrugerea circuitului.
Similar, C3 fiind n paralel cu D3 , nu se ncarc nici el la tensiuni periculoase.
Dac lum n considerare C2, observm c aceasta este n paralel cu D 5 (polarizat
direct) nseriat cu D2 (polarizat invers) sau cu D4 (polarizat direct) nseriat cu D 3
(polarizat invers). n consecin C2 se poate ncrca la maxim UZ + 0,7V adic la maxim
25,7V (indiferent de polaritate), tensiune care este nedistructiv.
Observaie : innd cont de modul de realizare a rezistenei de intrare R, se observ c
cele dou diode D1 i D2 sunt de fapt jonciunea p-n dintre corpul rezistenei i substratul n,
vezi fig. 7.12.
140 Capitolul 7 : CIRCUITE LOGICE CMOS

Fig. 7.12. Realizarea diodelor D1 i D2 precum i a rezistenei R

Chiar dac intrrile circuitului CMOS sunt protejate la utilizarea acestora se vor avea
n vedere o serie de precauii;
a).Tensiunea de intrare trebuie s varieze n domeniul 0 UIN VDD (evident cnd sursa
de semnal este alt circuit dect o poart CMOS); n caz de nerespectare a acestui interval
pentru UIN pot fi distruse chiar diodele de la intrare.
b). Sursa de alimentare VDD nu trebuie oprit n timp ce se aplic semnal de la un
generator extern cu impedan de ieire mic. Dac VDD este oprit, atunci semnalul de la
generator poate distruge diodele de la intrare.
c). n manipulare, circuitele CMOS trebuie s fie ambalate n supori metalici, eventual
reglete speciale Antistat.
d). Sculele metalice cu care se lucreaz, aparatele electrice, ciocanele de lipit etc.,
trebuie s fie legate la pmnt.
e). Intrrile neutilizate nu se vor lsa n aer, att datorit semnalelor parazite, fie ele
chiar de energie mic, ct i datorit posibilitii distrugerii. Acestea vor fi legate fie la mas,
fie la +VDD, dup cum permite funcia logic. Nu se recomand legarea intrrilor neutilizate
mpreun cu alte intrri (chiar dac funcia logic ar permite) deoarece aceasta ar duce la
creterea capacitii de intrare.

7.2. Pori CMOS

7.2.1. Poarta de transmisie CMOS

Poarta de transmisie realizat n tehnologie CMOS este prezentat n fig. 7.13.

 141

Fig. 7.13. Poarta de transmisie CMOS

Construcie
Cele dou tranzistoare MOS, puse n paralel, sunt T1 cu canal indus de tip n i T2 cu
canal indus tip p. Fiecare tranzistor are construcie simetric, putnd conduce n ambele
sensuri. Cele dou tranzistoare sunt comandate n gril de semnale complementare notate CL
respectiv CL .
Tranzistorul T1, cu canal n, are acelai substrat de tip p cu restul porilor logice cu care
este pe chip. Substratul p este legat la cel mai negativ potenial n figur este masa.
Tranzistorul este comandat de semnalul CL i poate fi deschis dac pe grila sa se aplic
potenial pozitiv, adic pentru semnal CL1.
Tranzistorul T2, cu canal p, are acelai substrat de tip n cu restul porilor logice.
Substratul n este legat la cel mai pozitiv potenial n figur este +V DD . Tranzistorul este
comandat de semnalul CL i poate fi deschis dac pe grila sa se aplic potenial sczut,
adic pentru semnal CL 0

Funcionare
Dac se aplic semnal CL0 ( implicit CL 1 ), ambele tranzistoare (i T1 i T2) sunt
blocate i ntre intrare i ieire se realizeaz o rezisten foarte mare de ordinul 10 9 , situaie
care se noteaz cu ROFF.
Dac la intrarea de comand se aplic semnal CL1, ambele tranzistoare sunt deschise
i ntre intrare i ieire se realizeaz o rezisten mic notat R ON. Valoarea acestei rezistene
depinde de dimensiunea tranzistoarelor, de tensiunea de alimentare V DD i de valoarea
142 Capitolul 7 : CIRCUITE LOGICE CMOS

tensiunii aplicate pe intrare. Uzual, pentru porile de transmisie din seria 4000, rezistena R ON
are valori de 50-150 .
O analiz atent a conduciei n funcie de valoarea tensiunii aplicate la intrare pune n
eviden faptul c pentru tensiunea de intrare avnd valori din intervalul U P < UIN < VDD - UP
conduc ambele tranzistoare n timp ce pentru intervalul 0 < UIN < UP conduce numai T1
(tranzistorul cu canal n), iar pentru VDD - UP < UIN < VDD conduce numai T2 ( vezi diferena
fa de poarta de transmisie MOS).
Folosind dou tranzistoare complementare, fiecare cu construcie simetric, poarta de
transmisie CMOS este bidirecional, putnd conduce curent electric n ambele sensuri,
intrarea i ieirea fiind interschimbabile. Poarta de transmisie CMOS are funcionarea unui
comutator K putnd realiza un excelent raport ROFF/RON, de ordinul de mrime 107 .
Poarta de transmisie CMOS poate transmite att semnale logice ct i analogice, cu
condiia ca acestea din urm s se ncadreze n intervalul 0 V DD. Exist pori de transmisie
CMOS speciale pentru utilizarea cu semnale analogice bipolare. Aceste pori au substratul p
legat la potenial negativ (mai negativ dect alternana negativ a semnalului bipolar).

7.2.2. Pori logice CMOS

Pornindu-se de la poarta fundamental CMOS se poate genera cu uurin o ntreag

familie de circuite logice. n cele ce urmeaz se vor prezenta principalele tipuri de pori.

7.2.2.1. Poarta SAU-NU

Construcie
Perechea complementar T1A i T2A au grilele
legate mpreun; la fel perechea T1B i T2B; se
remarc plasarea n paralel a celor dou tranzistoare
nMOS i nserierea tranzistoarelor pMOS.
Funcionare
Dac AB0, ambele tranzistoare nMOS sunt
blocate i ambele tranzistoare pMOS sunt deschise.
La ieire se obine 1 logic.
Dac cel puin una din intrri are 1 logic (de
exemplu, A), atunci tranzistorul nMOS
corespunztor este deschis (T1A n exemplul considerat), iar tranzistorul pMOS respectiv este
Fig. 7.14. Circuit SAU-NU blocat (T2A). La ieire se obine 0 logic.
Funcionarea descris corespunde funciei SAU-
NU.Circuitul poate fi imediat extins la mai multe intrri adugnd pentru fiecare nou intrare
 143

a porii cte o pereche de tranzistoare MOS, unul nMOS n paralel cu celelalte i unul pMOS
nseriat .

7.2.2.2. Poarta I-NU

Se remarc construcia dual fa de poarta SAU-NU
plasarea n paralel a tranzistoarelor pMOS i n serie a
tranzistoarelor nMOS.
Funcionare
Dac cel puin una din intrri este pe 0 logic,
tranzistorul nMOS corespunztor este blocat, n schimb
tranzistorul pMOS respectiv este deschis i la ieire se
obine 1 logic.
Dac ambele intrri sunt n 1 logic, atunci ambele
tranzistoare nMOS sunt deschise i cele pMOS blocate.
Fig. 7.15. Circuit SI-NU La ieire se obine 0 logic.
i n acest caz extinderea funciei se face prin
adugarea de noi perechi de tranzistoare complementare.
Observaie: Circuitele I-NU i SAU-NU realizate n seria 4000 pot avea att intrrile
ct i ieirile buferate .

Fig. 7.16 . Circuite SAU-NU , SI-NU buferate

7.2.2.3. Poarta SAU-EXCLUSIV

144 Capitolul 7 : CIRCUITE LOGICE CMOS

Fig. 7.17. Poarta SAU-EXCLUSIV

Impementarea porii SAU-EXCLUSIV din fig. 7.17. urmrete ndeaproape expresia
logic. Funcionarea poate fi urmrit pe aceast cale destul de uor.
n fig. 7.18. s-au prezentat alte variante de implementare a porii XOR n care se face
apel i la utilizarea porii de transmisie. i funcionarea acestora poate fi urmrit fr
probleme. Astfel, n cazul primului circuit, se observ c variabila A comand n opoziie cele
dou pori de transmisie. La intrarea acestora se aplic variabila B i respectiv negata acesteia.
Dac A = 0 atunci este validat prima poart de transmisie prin care la ieire ajunge B. Dac A
= 1 este validat cealat poart de transmisie i la ieire ajunge B .

Pentru cea de-a doua variant se observ c variabila B pur i simplu acioneaz ca
alimentare pentru inversorul format cu cele dou tranzistoare complementare de la ieire.
Astfel, dac B = 1 atunci inversorul este alimentat i tot B = 1 blocheaz poarta de transmisie.
Variabila A aplicat la inversor este negat i la ieire ajunge A . Dac B = 0, atunci ambele
tranzistoare ale inversorului sunt blocat (nu sunt alimentate) n schimb poarta de transmisie
este deschis. Variabila A prin poarta de transmisie ajunge la ieire.
 145

Fig. 18. Variante de realizare pentru SAU-EXCLUSIV

7.2.2.4. Circuit CMOS cu trei stri

n cazul circuitelor logice avnd etaje de ieire n contratimp (circuite TTL i CMOS)
nu este permis legarea mpreun a ieirilor. n schimb, foarte uor poate fi realizat un circuit
logic cu trei stri, fig. 7.19.

Fig. 7.19. Dou variante de circuit neinvesor cu trei stri

n fig. 7.19 sunt prezentate dou variante de pori neinversoare cu trei stri. Funcionarea
acestora poate fi urmrit destul de uor.
Varianta din fig.7.19.a.. este circuitul
4053 i funcioneaz astfel:
- se aplic 0 logic la intrarea de validare
(DIS = disable), adic DIS 0; atunci
poarta P1 are la ieire simbolul 1 care
este element neutru pentru intrarea porii SI-NU, iar
Fig. 7.20 Poarta cu trei stri; simbolizare
i tabel de adevr
146 Capitolul 7 : CIRCUITE LOGICE CMOS

poarta P2 aplic 0, care este tot element neutru, pentru poarta SAU-NU. Pe cealalt intrare a
porilor P3 i P4 se aplic variabila A la ambele pori la ieire va rezulta A . Celor dou
tranzistoare complementare T1 i T2 li se aplic n gril acelai simbol A ca i cum ar fi
legate mpreun i ar constitui un inversor. Acestea vor aciona n consecin i la ieire
rezult A.
Dac DIS1, atunci ieirea porii I-NU este 1 i deci tranzistorul T 2 va fi blocat
indiferent de variabila A; la ieirea porii SAU-NU va fi 0 i deci i T1 se blocheaz indiferent
de variabila A.. Blocarea celor dou tranzistoare, duce la obinerea unei impedane de ieire
foarte mare, stare numit High Z sau stare de impedan mare.
n varianta din fig. 7.19.b. se observ c DIS = 0 deschide tranzistoarele T2 i T3 ceea ce
duce la o funcionare normal a circuitului, n timp ce DIS = 1 blocheaz cele dou
tranzistoare T2 i T3 ducnd la starea de impedan mare indiferent de restul circuitului.
n seria CMOS 4000 sunt realizate i alte circuite cu trei stri (inversoare, bistabile etc.) .

Observaie : n cazul circuitelor CMOS starea

de mare impedan la ieire poate fi binut i
cu ajutorul unei pori de transmisie conectat
ntre ieirea unui circuit logic propriu-zis i
ieirea ansamblului. Blocnd aceast poart de
transmisie se poate realiza condiia de
impedan mare.
Fig. 7.21. Variant de poart cu trei stri

7.3. Circuite BiCMOS

Performanele circuitelor digitale CMOS sunt limitate n special datorit ntrzierilor

n propagarea semnalului, care sunt provocate de capacitile parazite specifice bus-urilor de
date. n ultim instan, viteza este limitat de slaba capabilitate a porilor CMOS de a asigura
cureni mari ( high current-driving capability) necesari pentru rapida ncrcare/descrcare a
sarcinilor capacitive. O soluie pentru rezolvarea acestei probleme o ofer circuitele BiCMOS.
Denumirea provine de la faptul c circuitele conin att tranzistoare bipolare (BJT
bipolar junction transistor) ct i tranzistoare MOS complementare. Tranzistorul bipolar,
folosit la ieirea acestor circuite, asigur o mare capabilitate de a conduce cureni n timp ce
dispozitivul CMOS asigur un consum redus, densitate mare de integrare i o tehnologie mai
simpl. Se poate spune c o configuraie BiCMOS reunete pe acelai chip ce este mai bun n
dou lumi.
 147

Un dezavantaj major al tehnologiei BiCmos este datorat creterii complexitii

procesului de fabricaie, fig. 7.22. Realizarea unui tranzistor bipolar necesit mai multe etape
dect paii utilizai ntr-un proces CMOS. Evident, o serie de etape sunt realizate simultan
astfel nct, n final, procesul de fabricaie BiCMOS necesit numai 3-4 etape suplimentare
fa de un proces CMOS standard.

Fig. 7.21. Tranzistor bipolar i MOS

O schem tipic de inversor BiCMOS este prezentat n fig. 7.22.

Fig. 7.22. Inversor BiCMOS

Construcie
Circuitul conine trei tranzistoare nMOS notate T1, T3 i T4 , un tranzistor pMOS, T2 ,
i cele dou tranzistoare bipolare Q1, Q2 de la ieire. Tranzistoarele nMOS T3 i T4 joac rolul
unor rezistene din varianta de principiu, asigurnd o cale de curent de rezisten mic pentru
eliminarea sarcinii stocate n baza tranzistorului bipolar i contribuind n acest fel la creterea
vitezei de comutaie a circuitului (de fapt T3 i T4 acioneaz ca rezistene dinamice :
rezisten de valoare mare cnd tranzistorul bipolar corespunztor este deschis i respectiv
rezisten mic atunci cnd trebuie blocat tranzistorul bipolar).
148 Capitolul 7 : CIRCUITE LOGICE CMOS

De asemenea se observ cele dou tranzistoare MOS complementare, notate T1 i T2,

comandate de acelai semnal de intrare i care la rndul lor comand cele dou tranzistoare
bipolare Q1 i Q2.

Funcionare
Pentru UIN = 0 tranzistorul nMOS T1 este blocat iar tranzistorul pMOS T2 este deschis.
Deschiderea lui T2 asigur curent n baza lui Q 1 i deschiderea acestuia i, n plus, deschiderea
i pentru tranzistorul nMOS T4 ceea ce duce la blocare lui Q2. La ieire se obine nivel H
avnd tensiunea UOH = VCC 0,7V (diferena se datoreaz tensiunii VBE a tranzistorului Q1
conductor).

Crescnd UIN , situaia se menine pn cnd UIN atinge valoarea UP1 + VBE, moment n
care se deschide att T1 ct i Q2. Urmeaz o regiune
n care conduc att Q1 ct i Q2 n regiunea activ
direct. Cnd UIN crete peste valoarea VCC + UP2 ( T2
este tranzistor cu canal indus tip p i are tensiunea
UP2 negativ) tranzistorul T2 se blocheaz ceea ce
duce i la blocarea lui Q1. La ieire Q2 continu a fi
deschis att timp ct mai descarc sarcina capacitiv
(ct timp mai exist circulaie de curent). Tensiunea
de la ieire este n aceast situaie UOL = 0,7V (egal
cu VBE deoarece baza i colectorul lui Q2 sunt
Fig. 7.23. Caracteristica de tranfer practic scurtcircuitate prin T1).
pentru un circuit BiCMOS Aspectul caracteristicii de transfer precum i
tensiunea de prag a inversorului se modeleaz din
dimensionarea tranzistoarelor T1 i T2.
Se subliniaz valoarea celor dou nivele logice U OH i UOL diferite fa de ideal ceea ce
micoreaz imunitatea la zgomot a circuitului.

n fig. 7.24. sunt prezentate i alte circuite BiCMOS, specific fiind aceeai structur
intern CMOS i etajul de ieire bipolar.
 149

Fig. 7. 24. Circuite BiCMOS

Tranformarea inversorului n circuit SAU-NU i respectiv SI-NU se face dup aceleai
reguli ca la circuitele CMOS standard.

Pentru circuitul SAU-NU, tranzistoarele T1, T2 i T3 de la inversor se transform n

cte dou dou tranzistoare de acelai tip comandate de cele dou intrri dup regula specific
circuitului SAU-NU : tranzistoarele pMOS sunt nseriate ( vezi T 3 , T4 provenite din T2 de la
inversor) iar tranzistoarele nMOS sunt puse n paralel ( T3 de la inversor se transform n T1 i
T2 la SAU-NU, respectiv T1 de la inversor n T5 i T6). Tranzistorul T7 din baza lui Q2 rmne
nemodificat i cu acelai rol cu T4 de la inversor (blocheaz pe Q2 n situaia nivel H la ieire).

Pentru circuitul SI-NU, tranzistoarele T1, T2 i T3 de la inversor se transform de

asemenea n cte dou dou tranzistoare de acelai tip respectnd de data aceasta regula
specific circuitului SAU-NU : tranzistoarele pMOS sunt puse n paralel ( T 3 , T4 provenite
din T2 de la inversor ) iar tranzistoarele nMOS sunt nseriate ( T 3 de la inversor se transform
n T1 i T2 la SI-MI, respectiv T1 de la inversor n T5 i T6). i de data aceasta tranzistorul T7
din baza lui Q2 rmne nemodificat i asigur blocarea acestuia n situaia nivel H la ieire.

n ncheierea acestui capitol prezentm dou grafice care ilustreaz comparativ unele
performane ale circuitelor BiCMOS.
150 Capitolul 7 : CIRCUITE LOGICE CMOS

Fig. 7.25. a. ntrzierea specific unor circuite logice; b. Produsul puterentrziere pentru
unele familii de circuite logice utiliznd tehnologia de 2 m
151