Curs 3

Conectarea memoriei i a dispozitivelor de I/E

ntr-un sistem cu microprocesor 8085

3.1. Demultiplexarea magistralei de adrese/date: AD7AD0

AD7AD0, ALE A7A0, D7D0 - 74HC373 sau I8212

U1
U2
3 2 LE - Latch Enable
4 D1 Q1 5
3
D1 O1
4 STB - Strobe
7 D2 Q2 6 - se conecteaz la ALE 5 6
8 D3 Q3 9 de la 8085 7 D2
D3
O2
O3
8 DS1 - Device Select 1
13 D4 Q4 12 LE=1: transparent
9
D4 O4
10 DS2 - Device Select 2
D5 Q5 16 15
14
D6 Q6
15
LE=0: zvorre 18 D5 O5 17 MD - Mode
17 16 D6 O6
18 D7 Q7 19 20
D7 O7
19 CLR - Clear
D8 Q8 22 21
11 OE - Output Enable D8 O8
1 LE - conectat la HLDA 11
STB INT
23 Pentru detalii vezi
OE
de la 8085, valideaz 1
bibliografia recomandat
74HC373 ieirile cnd HLDA=0 13 DS1
DS2
(cnd 8085 e master).
14
2 CLR
Driver / latch unidirecional, MD
cu 8 linii cu trei stri,
8212
cu ieiri neinversate
Circuit multifuncional, unidirecional,
cu 8 linii cu trei stri,
cu ieiri neinversate
3.2. Amplificarea magistralelor

Magistrala de adrese sau semnale de comand (semnale unidirecionale)

U4

2 18 Driver unidirecional, cu 8 linii cu trei stri, cu ieiri neinversate

3 A1 Y1 17
4 A2 Y2 16
5 A3 Y3 15 G1 , G 2 - semnale de validare a ieirilor Y
6 A4 Y4 14
7 A5 Y5 13
8 A6 Y6 12
A7 Y7
9
A8 Y8
11
Liniile Ai se conecteaz la liniile de adresa / comand ale microprocesorului
1
G1
19
G2 Liniile Yi magistrala de adrese sau linii de comand amplificate

74HC541

Magistrala de date (semnale bidirecionale)

U6
Driver bidirecional, cu 8 linii cu trei stri
2 18
3 A0 B0 17
A1 B1
4
A2 B2
16 G - semnal de validare a ieirilor Bi
5 15
6 A3 B3 14 DIR semnal care indic sensul de transfer al datelor:
A4 B4
7
A5 B5
13 DIR=1: AB
8 12
9 A6 B6 11 DIR=0: BA
A7 B7
1
19 DIR Liniile Ai se conecteaz la liniile de date ale microprocesorului
G

74LS245 Liniile Bi magistrala de date amplificat

3.3. Generarea semnalelor de pe magistrala de comand

IO/ M , RD , WR MEMR , MEMW , I/OR , I/OW - DCD sau DMUX 3/8

C B A 74HC138
A2 A1 A0 I8205
Semnale de
IO / M RD WR
comand
0 0 1 MEMR O1 Y1
0 1 0 MEMW O2 Y2
1 0 1 I / OR O5 Y5
1 1 0 I / OW O6 Y6
U7 U3
1 15 1 15
2 A Y0 14 A0 O0
B Y1 2 14
3 13 3 A1 O1 13
C Y2 12 A2 O2 12
6 Y3 11 O3
4 11
4 G1 Y4 10 5 E1 O4 10
5 G2A Y5 9 6 E2 O5 9
G2B Y6 7 E3 O6 7
Y7 O7

74HC138 8205

Liniile de validare, de tip G (Gate) sau E (Enable) se conecteaz la microprocesor astfel nct
ieirile s fie active numai dac HLDA=0 (adic numai atunci cnd magistrala este controlat de
microprocesor).
3.4. Interfaarea cu memoria i dispozitivele de I/E
Logica de decodificare i selecie - varianta cu demultiplexoare

74HC541 16
X1 X2 Y8Y
81
VCC A15A8 A8A1 MA
G1
G2 E DMUX MEM E DMUX I/E
8085
RESET IN HLDA OE
CS CS
Q8Q1
AD7AD0 D8D1 Dispozitive
HOLD 74HC373 Memorie de I/E
CLK
TRAP ALE LE X2 WR D70
RD RD WR D70 RESET
RST 7.5 INTA
CLK
RST 6.5
RESET
RST 5.5 OUT 74LS245 AD7AD0 MD
INTR A7A0
SOD B7B0
SID G
DIR

G1 G2
IO/M A3 Y3
IO/M
RD A2 Y2
INTA WR RD MC
A1 Y1
74HC541 WR
Logica de decodificare i selecie - varianta cu decodificatoare

74HC541
X1 X2 Y8Y
81
VCC A15A8 A8A1 16 MA
G1
G2 DCD MEM DCD I/E
8085
RESET IN HLDA OE
CS CS
Q8Q1
AD7AD0 D8D1 Dispozitive
HOLD 74HC373 Memorie de I/E
CLK
TRAP ALE LE X2 WR D70
RD RD WR D70 RESET
RST 7.5 INTA
CLK
RST 6.5
RESET
RST 5.5 OUT 74LS245 AD7AD0 MD
INTR A7A0
SOD B7B0
SID G
DIR

E1 2
IO/M A2 MEMW
8205 1 MEMR
RD A1 5 MC
A0 E I/OW
INTA WR 3 E2 6 I/OR
VCC
3.5. Tipuri de memorie utilizate n sistemele cu microprocesoare

Nevolatil ROM read only memory:

- PROM Programmable ROM (OTP One Time Programmable)

- EPROM Eraseable PROM n afara sistemului tergere cu UV, programator de memorii

- EEPROM Electrically Eraseable PROM tergere i reprogramare n sistem sau n afara

acestuia

- FLASH capaciti mari - tergere i programare n sistem sau nafara acestuia

Volatil RAM random access memory

- SRAM RAM static capacitate mic, nu necesit remprosptare

- DRAM RAM dinamic capacitate mare - necesit remprosptarea periodic a informaiilor

memorate (automat de remprosptare)

EEPROM utilizat pentru date de configurare a sistemului, cu acces:

- paralel

- serial
3.6. Transferul de informaie ntre memorie i microprocesor
Scrierea datelor n memorie

n
- n linii de Linii adres An-1 A0 A0
adrese DISP.
- m linii de Linii date Dm-1 D0 An-1
date D0 MEM.
tDS tDH
- o linie de Linie comand Dm-1
comand a MEMW m
scrierii - WR tWACC TWP t
(Write) MEMW
Succesiunea semnalelor la scrierea ntr-un dispozitiv de memorie

a) pregtirea memoriei
MA - se aplic adresa pe liniile An-1A0;
MD (R) - se aplic datele pe liniile Dm-1D0;

b) nscrierea informaiei
MC MEMW - dup tDS (Data Set), se activeaz MEMW , pe durata TWP (Write Pulse);
MEM() (MD) - dup dezactivarea MEMW , datele se menin un timp tDH (Data Hold)

Timp de acces la scriere - tWACC (Write ACCess time) - intervalul dintre aplicarea adresei i
activarea semnalului de scriere.

tWACC 200 ns - memorii CMOS;

tWACC 30 ns pentru memorii bipolare (TTL).
Citirea datelor din memorie

n
Linii adres An-1 A0 A0
DISP.
Linii date Dm-1 D0 An-1
D0 MEM.
Linie comand Dm-1
RD m
tRACC t
RD
Succesiunea semnalelor la citirea dintr-un dispozitiv de memorie
a) pregtirea memoriei
MA - se depune adresa pe liniile An-1A0;
MC MEMR - se comand citirea datei (pe linia RD ), dup un timp tRACC
b) citirea propriu-zis
MD MEM () - memoria depune data pe liniile Dm-1D0
R (MD) microprocesorul reine data de pe MD n registrul intern R.

Linia de comand de tip R / W - se conecteaz la MEMW .

De regul tRACC>tWACC, din acest motiv tRACC se ia n consideraie la proiectarea sistemului.

Transfer corect cu memoria: tACC tCY.

n caz contrar este necesar o logic de ateptare.

3.7. Organizarea memoriei

Etapele proiectrii subsistemului de memorie:

1. Dimensiunea MEMP (MEMD) numrul cel mai mic de circuite ROM (RAM) cu tACC tCY.

2. Harta memoriei spaiul de adresare - spaiul ocupat de fiecare circuit sau grup.

- Adresa primei instruciuni executate dup resetarea P amplasare MEMP.

3. Tabelul de adresare i selecie - utilizarea liniilor MA pentru a evita un conflict logic.

- Blocurile de memorie contiguitate;

- Liniile inferioare ale MA conectate la liniile de adres ale circuitelor de memorie;

- Liniile superioare imediat urmtoare ale MA selectarea circuitelor de memorie.

4. Sinteza i implementarea funciilor de selecie individual a circuitelor de memorie.

5. Realizarea schemei de conectare a dispozitivelor de memorie la MS.

Exemplu: Sistem cu 8085, cu fXTAL=4MHz, 48 Ko MEMP i 8Ko MEMD, cu EPROM1 - 27256 (32Ko), EPROM
16Ko (27128) i SRAM 8 Ko (6164), cu tACC < 330 ns.
1. Un numr de 2 circuite EPROM: EPROM1 - 27256 (32Ko) i ADRESA 8 bii
EPROM2 - 27128 (16Ko), respectiv 1 circuit SRAM - 6164
(8Ko). 0000h

2. Harta memoriei
EPROM 1
(32Ko)
Adresa de start dup resetarea P = 0
MEMP
(valoarea iniial a numrtorului de program)
7FFFh
EPROM1: 32 Ko = 32 210 octei = 8000h EPROM 2
= 215 combinaii de adres 15 linii de adres (16Ko)
Adresa primei locaii = 000 0000 0000 0000 b = 0000h BFFFh MEMD
C000h SRAM (8Ko)
(combinaia cu 15 bii de 0) DFFFh
Adresa ultimei locaii = 111 1111 1111 1111 b = 7FFFh E000h SPAIU LIBER
(combinaia cu 15 bii de 1) FFFFh

EPROM2: 16 Ko = 16 210 octei = = 214 combinaii de adres 14 linii de adres ultima combinaie
binar = 11 1111 1111 1111 b = 3FFFh.
Adresa primei locaii = 7FFFh + 1 = 8000h.
Adresa ultimei locaii = 8000h + 3FFFh = BFFFh.
SRAM: 8 Ko = 8 210 octei = 213 combinaii de adres 13 linii de adres ultima combinaie binar =
1 1111 1111 1111 b = 1FFFh.
Adresa primei locaii = BFFFh + 1 = C000h.
Adresa ultimei locaii = C000h + 1FFFh = DFFFh.
3. Tabelul de adresare i selecie - modul de utilizare a liniilor de adres

Numrul de linii de adres folosite pentru selecie: numrul maxim de linii rmase neutilizate la
adresarea memoriei (16-13=3 linii).

Linii pentru selecie Linii folosite pentru

Tipul Zona de cu decodificare adresarea intern
memoriei memorie ocupat
A15 A14 A13 A12 A11 . . . . . . A1 A0

EPROM1 0000 7FFFh 0 ......

EPROM2 8000 BFFFh 1 0 ......

SRAM C000 DFFFh 1 1 0 ......

4. Sinteza semnalelor de selecie prin decodificare

Doar A15, A14 i A13 se modific n spaiul de adresare, n funcie de zon.

Decodificare - complet - se decodific A15, A14 i A13 cu un DCD 3/8
- incomplet se decodific doar A15 i A14 cu un DCD 2/4 sau cu pori logice

Separarea spaiilor de adresare:

- la nivelul semnalelor de control ( MEMR , MEMW / IOR , IOW ) cu decodificatoare.
- la nivelul logicii de decodificare i selecie ( M / IO ) cu demultiplexoare.
5. Schema de conectare a dispozitivelor de memorie la MS

A15 A0 A14 MA A14 A15

A0
IO/M E A0 A1 A15 A14 8 bii
DCD 2/4
0 1 2 3
0 0 EPROM1
(32Ko)
0 1
D7 D0 MD

15 1 0 EPROM 2
CS 14 CS 13 CS (16Ko)
EPROM1 EPROM2 SRAM
A14A0 A13A0 A12A0
SRAM (8Ko)
OE OE R/W 1 1
SRAM (8Ko)
RD
WR

Selecia cu decodificare incomplet cu DMUX 2/4

A15 A0 A14 MA A14 A15
A0
A0 A1 A15 A14 A13 8 bii
15
DCD 3/8
0 1 2 3 4 5 6 7 0 0 0
0 0 1
EPROM1
0 1 0 (32Ko)
D7 D0 MD
0 1 1
1 0 0 EPROM2
CS 14 CS 13 CS (16Ko)
EPROM 1 EPROM 2 SRAM 1 0 1
A14A0 A13A0 A12A0
1 1 0 SRAM (8Ko)
OE OE R/W
1 1 1 Spaiu liber
MEMR
MEMW

Selecia cu decodificare complet cu DCD 3/8

A15 A0 A14 MA A15 A14
A0
15 A15 A14 8 bii

0 0 EPROM1
(32Ko)
MD 0 1
D7 D0

1 0 EPROM 2
CS 14 CS 13 CS (16Ko)
EPROM 1 EPROM 2 SRAM
A14A0 A13A0 A12A0
SRAM (8Ko)
OE OE R/W 1 1
SRAM (8Ko)
MEMR
MEMW

Selecia cu decodificare incomplet cu circuite SSI (pori logice)

2.3. Dispozitive de I/E n sistemele cu microprocesoare

Locaii prin care se poate realiza un schimb de informaie ntre P i dispozitivele de I/E.

Transferul de informaie dintre UCP i porturile I/E

Scrierea datelor ntr-un PE

p
- p linii de Linii adres Ap A1 A1
adrese Spaiu de
- m linii de Linii date Dm D1 Ap adresare
date D1 porturi
tDS tDH
Linie comand de I/E
- o linie de Dm
comand a I/OW m
scrierii - I/OW tWACC TWP t
(Write) WR
Fig.2.18. Succesiunea semnalelor la scrierea ntr-un port de ieire

a) pregtirea portului
MA - se aplic adresa pe liniile ApA1;
MD (R) - se aplic datele pe liniile DmD1;

b) nscrierea informaiei
MC I/OW - dup tDS (Data Set), se activeaz I/OW , pe durata TWP (Write Pulse);
PE() (MD) - dup dezactivarea I/OW , datele se menin un timp tDH (Data Hold).

Linia de comand WR - se conecteaz la I/OW .

Citirea datelor dintr-un port de intrare

p
Linii adres Ap A1 A1
Spaiu de
Linii date Dm D1 Ap adresare
D1 porturi
Linie comand de I/E
Dm
I/OR m
tRACC t
RD
Fig.2.19. Succesiunea semnalelor la citirea dintr-un port de intrare

a) pregtirea portului
MA - se depune adresa pe liniile ApA1;
MC I/OR - se comand citirea datei, dup un timp tRACC

b) citirea propriu-zis
MD PI () portul de intrare depune data pe liniile DmD1
R (MD) microprocesorul reine data de pe MD.

Linia de comand RD - se conecteaz la I/OR .

2.3.2. Tehnici de intrare-ieire
Modaliti de realizare a transferului de date de la /spre dispozitivele de I/E.
Datele pot fi transferate la momente care depind de dispozitivele de I/E.
Datele devin disponibile pentru transfer cu o rat care depinde de dispozitivele de I/E.
Datele trebuie s poat fi transferate cu o rat cel puin egal cu cea cu care ele devin
disponibile.

Transferul programat I/E

Detectarea momentului n care acestea solicit sau sunt pregtite pentru un transfer I/E.
Rularea periodic, de ctre P, a unei secvene de program de interogare a strii disp. I/E.

MICRO-
PROCESOR INTEROGARE

I/E 1 DA Transfer solicitat

? de I/E 1
? NU
I/E 1
ROM
I/E 2 DA Transfer solicitat
I/E 2
? ? de I/E 2
NU
RAM

? I/E n DA Transfer solicitat

I/E n
? de I/E n
NU
RETURN

Fig.2.25. Schema simplificat a transferului programat (cu interogare)

Avantaje:
- simplitate;
- nu necesit dispozitive suplimentare;
Dezavantaj:
- timp pierdut cu interogarea dispozitivelor care nu au nimic de transferat.

Transferul I/E cu utilizarea ntreruperilor

- P este atenionat atunci cnd un dispozitiv MICRO- INT
dorete sau permite transferul de date.
PROCESOR
- ntrerupe activitatea curent pentru a INTA
efectua transferul;
IRQ1
Controler
- reia activitatea ntrerupt din punctul n care
a rmas. ntreruperi
ROM
IRQn
Cereri multiple de transfer - controler de
ntreruperi tratarea solicitrilor multiple. I/E 1

Recunoaterea sursei prin interogare sau

printr-o informaie furnizat de controlerul de RAM
ntreruperi - vector de ntrerupere.

Vectorul de ntrerupere: I/E n

- adresa rutinei de tratare;
- adresa de memorie la care se afl stocat
adresa rutinei de tratare.
Fig.2.26. Schema simplificat a transferului
I/E cu utilizarea ntreruperilor
Transferul I/E prin acces direct la memorie

RAM

P
MD
BRQ BACK

Controler I/E 1 I/E n

DMA
BRQn BRQ1

Fig.2.8. Schema transferului I/E prin acces direct la memorie

Trecerea P n regimul de cedare de magistrale.

Controlerul DMA - gestioneaz solicitrile dispozitivelor de I/E
- arbitreaz solicitrile simultane pe baza prioritilor de servire
- lanseaz o cerere, BRQ, ctre P.
Microprocesorul: - i suspend activitatea;
- rspunde prin activarea semnalului BACK
- genereaz adresele i semnalele de control pentru memorie i dispozitivul I/E
solicitant.

Transferul are loc pe magistrala de date, direct ntre memorie i dispozitivul I/E.
Tehnica DMA asigur cea mai ridicat rat de transfer I/E.