Ministerul Educației al Republicii Moldova

Universitatea Tehnică a Moldovei

Catedra Calculatoare

RAPORT

Lucrarea de laborator Nr.1

Tema: Sinteza circuitelor logice combinaţionale

V-22

A elaborat: st.gr.TI-173
Rosca Florin

A verificat: Țurcanu ANA

Chișinău-2018
Scopul lucrării: studierea practică şi cercetarea procesului de sinteză a circuitelor logice
combinaţionale.

Sarcina lucrării: Fie date funcțiile logice:

y1=˅(0,2,3,4,6,7,9,11,12,13)
y2=˅(3,4,5,8,9,11,12,14)

1) Să se minimizeze funcțiile y1 și y2.

2) Cu ajutorul proprietăților De Morgan să se prezinte forma disjunctivă normală și
forma conjunctivă normală în baza porților logice ȘI-NU, respectiv SAU-NU.
3) Să se realizeze schemele circuitelor utilizînd programul LogicWorks 4.0.
4) Să se determine costul și timpul de reținere pentru fiecare circuit.

Considerații teoretice: Orice circuit logic se caracterizează prin natura semnalelor de

intrare, a celor de ieşire, prin clasele de funcţii intrare-ieşire şi prin natura prelucrărilor de
date ce au loc în structura sa internă.
Din punct de vedere funcţional circuitele logice se împart în două clase: combinaţionale
şi secvenţiale. Un circuit logic combinaţional (CLC) se caracterizează prin aceea că starea
ieşirilor sale la un moment dat depinde numai de starea intrărilor sale în momentul
considerat. Se mai spune că circuitele logice combinaţionale (CLC) sunt lipsite de
memorie şi variabilele de ieşire nu sunt aplicate la intrare. Legătura între starea intrărilor
şi starea ieşirilor circuitului este dată de funcţiile de transfer ale acestuia, denumite în
ceast caz funcţii de comutare, care sunt funcţii booleene.
Orice circuit logic combinaţional (CLC), care are n intrări (x1,x2,x3, ... ,xn) şi m ieşiri
(y1,y2,y3, ... ,ym), la care ieşirile pot fi exprimate numai în dependenţă de variabilele de
intrare:
y1=f1(x1,x2,x3, ... ,xn);
y2=f2(x1,x2,x3, ... ,xn)
................................
ym=fm(x1,x2,x3, ... ,xn);
Sinteza unui circuit logic combinaţional (CLC) se realizează în următoarele etape:
 - descrierea necesităţilor ce trebuie să le rezolve circuitul logic combinaţional (prin text,
desen, diagrame, etc);
- reprezentarea acestei descrieri sub forma unui tabel de adevăr;
- deducerea funcţiilor logice şi minimizarea acestora;
- implimentarea acestor funcţii minimizate sub forma unor reţele de comutare prin
intermediul circutelor integrate;
Implimentarea funcţiilor logice minimizate sub forma reţelelor de comutare poate fi
realizată sau în forma disjunctivă (ŞI/SAU), sau în orice altă formă normală, adică ŞI-
NU/ŞI-NU, SAU/ŞI-NU, SAU-NU/SAU, ŞI/SAU-NU, ŞI-NU/ŞI, SAU/ŞI, SAU-
NU/SAU-NU.
Trecerea de la o formă normală la alta se efectuează prin utilizarea succesivă a
formulelor lui De Morgan, avînd iniţial forma canonică disjunctivă normală (ŞI/SAU) şi
forma canonică conjunctivă normală (SAU/ŞI) a funcţiei.
Minimizarea funcţiilor este necesară în procesul de sinteză a circuitelor numerice
deoarece forma cea mai simplă (minimală) a unei funcţii va necesita cheltuieli minimale
de aparataj la materializarea acestor funcţii.
Există mai multe metode de minimizare a funcţiilor logice. În cazul cînd numărul de
variabile a funcţiei nu este mai mare decît 6 se utilizează metodele diagramelor Veitch-
Karnaugh.
Diagramele Veitch-Karnaugh reprezintă nişte tabele numărul pătrăţelelor cărora este
egal cu numărul de combinaţii posibile ale variabilelor pe care le poate avea funcţia ce
trebuie minimizată. Pătrăţelele sunt aşezate ca cele care corespund combinaţiilor ce se pot
alipi între ele şi se află în poziţii vecine. Orice alipire între două combinaţii vecine va
rezulta următoarele: partea comună rămîne intactă (neschimbată), iar variabilele prin care
se deosebesc dispar.
Într-o diagramă se pot alipi două combinaţii cu eliminarea unei variabile, patru
combinaţii cu eliminarea a două variabile, opt combinaţii cu eliminarea a trei variabile,
şasesprezece combinaţii cu eliminarea a patru variabile, treizeci şi două de combinaţii cu
eliminarea a cinci variabile.
La minimizarea diagramelor Veitch-Karnaugh se completează astfel: în pătrăţelele care
corespund combinaţiilor pentru care funcţia este egală cu 1 se înscriu unităţi, iar celelalte
nu se completează. Alipirile se realizează în aşa fel ca numărul minimal de alipiri să
cuprindă un număr maximal de unităţi.
Îndeplinirea sarcinii:
Nr x1 x2 x3 x4 y1 y2
.
0 0 0 0 0 1 0
1 0 0 0 1 0 0
2 0 0 1 0 1 0
3 0 0 1 1 1 1
4 0 1 0 0 1 1
5 0 1 0 1 0 1
6 0 1 1 0 1 0
7 0 1 1 1 1 0
8 1 0 0 0 0 1
9 1 0 0 1 1 1
10 1 0 1 0 0 0
11 1 0 1 1 1 1
12 1 1 0 0 1 1
13 1 1 0 1 1 0
14 1 1 1 0 0 1
15 1 1 1 1 0 0

Tabelul de adevăr al funcțiilor y1 si y2

X1 X2 00 01 11 10 X1 X2 00 01 11 10
X3 X4 X3 X4
00 1 1 1 00 1 1 1

01 1 1 01 1 1

11 1 1 1 11 1 1

10 1 1 10 1

Minimizarea funcției y1 (FDM)

Minimizarea funcției y2 (FDM)
Funcțiile minimizate(FDM):

X1 X2 00 01 11 10 X1 X2 00 01 11 10

X3 X4 X3 X4
00 0 00 0

01 0 01 0 0

11 0 11 0

10 0 0 10 0 0 0

Minimizarea funcției y1 (FCM) Minimizarea funcției y2 (FCM)

Funcțiile minimizate(FCM):

Funcțiile minimizate în forma ȘI-NU:

Funcțiile minimizate în forma SAU-NU:
Circuitul logic pentru funcția y1 în setul de elemente ȘI-NU:

Timpul de retinere = 20 u.s.

Costul =14 Q
Circuitul logic pentru funcția y2 în setul de elemente ȘI-NU:

Timpul de retinere = 20 u.s.

Costul =19 Q
Circuitul logic pentru funcția y1 în setul de elemente SAU-NU:

Timpul de retinere = 20 u.s.

Costul =20 Q
 Circuitul logic pentru funcția y2 în setul de elemente SAU-NU:

Timpul de retinere = 20 u.t.

Costul =21 Q

Concluzie: Efectuînd lucrarea propusă am cercetat procesul de sinteză a circuitelor logice

combinaționale. Am efectuat minimizarea fucțiilor propuse propuse prin intermediul diagramelor
Karnaugh. Astfel am descoperit un exemplu practic unde poate fi utilizată minimizarea funcțiilor
booleene. În urma obținerii FCM și FDM am creat circuitelor schemelor date în baza porților ȘI-
NU și SAU-NU, În baza acestor porți poate fi implementată orice funcție booleană fără
utilizarea oricărui alt tip de porți. Totuși,chiar dacă ambele porți sunt universale, în practică ȘI-
NU este utilizată mai des. Timpul de reținere, la fel ca și costul, pentru ȘI-NU este mai mic decît
pentru SAU-NU, ceea ce poate fi observat în lucrarea executată.