Documente Academic
Documente Profesional
Documente Cultură
T 1 / bnM ; R 1 / 2 bnM
2 0 0 1 0 A 1 0 1 0
3 0 0 1 1 B 1 0 1 1
4 0 1 0 0 C 1 1 0 0
2) Reprezentarea in virgula mobila (Flouting Point)
5 0 1 0 1 D 1 1 0 1
a) Reprezentarea in sistem binar virgula mobila in simpla
6 0 1 1 0 E 1 1 1 0 precizie – utilizeaza 32 biti
7 0 1 1 1 F 1 1 1 1
n 1
-binar-zecimal: N i bi .
i 0
(i-simbolii sistemului; bi-baza la puterea i) Exp este in C2 si Exp[-128,127]; mantisa este normalizata.
Exp OFFSET = Exp + 128 [0,255]
3) Reprezentarea numerelor intregi in binar 1-128 subunitar ; 129-255 supraunitar
- intreg: 16 biti (short) si 32 biti (long) b) Reprez. in virgula mobila cu un bit ascuns (Hidden bit)
Semnul ocupa pozitia MSB. (0-pozitiv; 1-negativ) (bit 15 – - reprez in dubla precizie (se prelungeste mantisa la 55 biti).
short si bit 31 - long). Permite reprezentarea cu 16 zecimale evacte.
Short [-215, 215-1]=[-32.768,32.767]
Long [-231,231-1]
Conventii standard:
1) VA&S (M&S) (VA=valoare absoluta; S=semn; M=medel)
Numarul 0 in hexa este: +0=0000H ; -0=8000H.
2) C1 (complement fata de 1) Conversia partii fractionare din zecimal in binar
Complementul fata de 1 al unui numar este imaginea binara Conversia se face exact atunci cand procedeul iterativ se
obtinuta prin inversarea fiecarei pozitii binare. Un incon- opreste la partea fractionara 0. O conversie periodica din
venient este faptul ca C1 pastreaza dubla imagine a lui 0. program depisteaza perioada. Conversia completa este atunci
Ex: n1=111=01101111; n2=-123=10000100; cand se parcurg 23/55 de biti.
n1+n2=11110011 => C1(n1+n2)=10001100 Operatii aritmetice efectuate cu numere reale in virgula
3) C2 (complement fata de 2); C2=C1+1 mobila
Complementul fata de 2 al unui numar se obtine incepand de a) Adunarea: Se aranjeaza operanzii conform marimilor
la MSB pana se intalneste valoarea 1 se pastreaza, apoi restul (operandul mai mic se deplaseaza catre dreapta). Operanzii
se complementeaza. C2 are o singura reprezentare pentru 0. negativi se transforma in C2. Mantisa se normalizeaza, si se
Ex: 84=01011000 modifica doar in cazul in care rezultatul este negativ. Daca
C1(84)=10100111; C2(84)=C1(84)+1=10101000. numerele au acelasi semn se poate depasi (carry) =>
rezultatul se deplaseaza la dreapta cu un pas si exponentul se
majoreaza cu o unitate. Exponentul se minoreaza daca avem
depasire inferioara.
b) Inmultirea: se pierde precizia.
T ( S ) Pk P k (Negata sumei este
k k
egala cu produsul negatiilor).
5) Algebra logica
T ( P) S k S k (Suma negatiilor este
k k
1) a) Negatia (Inversare, Complementare):
not xk x k
egala cu produsul negat).
3) Operatorul NAND reprezinta negarea unui produs.
nand not ( and ) and
Operatorul NOR reprezinta negarea unei sume.
nor not (or ) or
k ( xk ) x k
Nr x3 x2 x1 x0 Nr x3 x2 x1 x0
daca e negat si xk daca nu. 0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 1 0 0 0 1
2) Proprietati: 2 0 0 1 0 3 0 0 1 1
a) a 0 = 0 ; a + 1 = 1 ; b) a 1 = a ; a + 0 = a 3 0 0 1 1 2 0 0 1 0
c) a a … a = a ; a + a +…+ a = a 4 0 1 0 0 6 0 1 1 0
d) Asociativitate si comutativitate: a (b+c) = a b + a c 5 0 1 0 1 7 0 1 1 1
Forma disjunctiva canonica 6 0 1 1 0 5 0 1 0 1
2e .
Diagrama va avea 2k linii si
2n-k coloane. Minimizarea Pentru , avem 2 nivele de prelucrare =>
functiei reprezinta de fapt
Pentru avem 3 nivele de prelucrare => 3
gruparea unui numar par
(putere a lui 2) de casute e .
aflate de o parte si de alta a axei de simetrie a spatiului.
Pentru n=2 avem comparator pe 2 biti:
2) Subspatii ale spatiului n dimensional =1 pentru: x=1 si y=0; x=2 si y=0; x=2 si y=1; x=3 si y=0;
x=3 si y=1; x=3 si y=2. Pentru =1 vor fi alte 6 cazuri, iar
Un subspatiu Sk Sn, k 0, n , reprezinta o multime 2k
pentru =1 restul de 4 cazuri.
coduri, unde n-k biti sunt constanti, iar k biti parcurg intreg
ciclul de variatie. Exista 2n subspatii de tip S0.
n
2n j C nj 3 j . Prin utilizarea diagramei
j 0
Karnaugh se descopera foarte usor acoperirea unui subspatiu
cu ajutorul aceleiasi functii logice pe baza axelor de simetrie.
Astfel rezulta forma de simplificare (minimizare) a
expresiilor logice ale functiilor. Important este descoperirea
subspatiilor acoperite integral de 1 daca functia este
disjunctiva sau 0 daca functia este conjunctiva. Prima data se x1 y1 x0 y1 y 0 x1 x0 y 0
observa subspatiile acoperite cu aceeasi valoare, apoi se
In forma canonica: 4 inversoare; 6 modulo “SI” de cate 4
inlocuiesc toate punctele subspatiului cu expresia care
intrari; 1 “OR” de cate 6 intrari => 34 intrari. In forma
caracterizeaza subspatiul, iar termenii rezultati se insumeaza.
minimala: 2 inversoare; 1 AND x 2 in; 2 AND x 3 in; 1 OR x
3 in => 13 intrari.
(1-) (0-) (-1) (00) (11) (-0)
3 sau 2 1 sau 0 3 sau 1 > 0 3 > 2 sau 0
Comparatoare binare de marime
min2 > max1
(Magnitudine comparator)
Fie doua numere intregi X, Y de n biti.
t 3 x2 x1 y1 (11)(0) 6 5 ;
t 4 x2 x0 y1 y 0 (1 1)(00) 5 4 Suma este un rezultat de adunare in clasa modulo 2n. In
cazul in care suma depaseste modulul, apare bitul de
; t 5 x 0 y 2 y1 y 0 transport COUT (carry out).
Sumatorul elementar pe 1 bit
( 1)(000) 1 0 ;
t 6 x1 x 0 y 2 y 0 (11)(0 0)
32 ;
t 7 x2 x1 x0 y 0 (111)( 0) 7 6
.
Costul in forma minimala: 1 CI (3 inv; 1 AND x 2 in); 1 CI
(2 AND x 3 in); 2CI (4 AND x 4 in); 1 CI (1 OR x 7 in) = 34.
Extensia algoritmului:
1) Se considera ca f {k}=0.
2) Se considera ca f (pj)=1 pentru fiecare pj{k}. Se compara
fiecare rezultat,din cele Ck1 cazuri, cu pasul anterior.
s0 cin ( x0 yo)
3) Se considera f (pi,pj)=1.
Circuite logice de insumare (Sumatoare binare)
Un element sumator:
fizic, deoarece taie situatia de hazard. Termenul abd
conecteaza termenii care produc hazardul.
f bc d acd a b cd
f c ( a b d ) c ad cad 1 abd
Cout se obtine atunci cand numarul de biti care se aduna este In abd valoarea functiei este indiferenta.
mai mare sau egal cu 2.
cout x1 y1 y1 x0 y0 y1 cin y0
x1 x0 y0 x1 cin x0 x1 cin y0 ;
tp(cout)=2.
Realizarea sumatorului de n biti (n=par) utilizand sumatorul Circuite decodificatoare – reprezinta module capabile sa
pe 2 biti (m=n/2) genereze termeni canonici ai spatiilor intrarii.
x x 1 ; x x 0 Decodificatoarele sunt circuite logice combinationale care
activeaza una sau mai multe iesiri in functie de cuvantul de
cod aplicat la intrare. Fiecare iesire reprezinta prin valoarea
sa logica, termenul canonic al spatiului de intrare.
1.
f bc d acd a b cd
x y c 0 1 f 1 c 1 1 c 1 0 0 c 0 c c
Exista hazard in situatia reala.
f bc d acd abd a b cd . Termenul abd nu
modifica definitia functiei, si este redundand, fiind util dpdv
a0=1 => D1=verde
S=1 => trafic oprit (trecere pietoni)
Y j S (a 0 D j 0 a0 D j1)
MUX 4/1 74xx153 - 16 pini
2n 1
an-1,…,a0. Avem: Y A D pentru S=0 si
i i
i 0
Y=0 pentru S=1. Semnalul S(E) este pentru functionarea nivel 1: 8 CI; nivel 2: 4 Ci; nivel 3: 1 CI = 13
circuitului cand S=0. Cand S=1 inhiba functia. CI
a0=0 => D0=verde Alta varianta de implementare cu 8/1:
minimal. O solutie optima este aceea care nu necesita
negarea. Functiile reziduu se obtin prin minimizarea locala in
interiorul subspatiului dat de bitii de adresare. Cazul n=k+m:
Din cei n biti care definesc functia, se alege un numar de k
biti care se amplaseaza pe liniile n ale MUX. Cei m biti de
reziduu genereaza functiile logice aplicate de cele 2k intrari
ale functiei.
Ex: comparatorul pe 3 biti. Sa se implementeze functia =1
daca {x2x1x0}>{y2y1y0}.
Din cei 6 biti, 4 devin biti de adresare su 2 biti de reziduu.
Sn=S6 ; Ak=A4 ; Exista 15 solutii posibile. Alegem x2,x1
reziduuri. x0=a3; y2=a2; y1=a1; y0=a0.
Implementarea functiilor cu ajutorul multiplexoarelor
f : Sn S1; Sn={xn-1,…,x0}; An={an-1,…,a0}; MUX 2/1; D0=x2+x1
D8=1
2n 1
Y Ai Di , unde Ai sunt termenii canonici D1=D0
i 0 D9=D0
CIRCUITE SECVENTIALE
Analiza si sinteza circuitelor logice secventiale
C.S. genereaza un vector binar de n
biti Q={ql,…,q0} care caracterizeaza
starea sistemului.
Fiecare stare este individualizata
prin codul binar al acesteia.
Utilizarea multiplexoarelor in cazul in care spatiul de definire Sistemul trece dintr-o stare in alta in
al functiei are dimensiune superioara de adresare fata de functie de evolutia semnalelor de
spatiul de redresare al multiplexorului intrare si de starea din acel moment.
f : Sn S1; MUX 2k/1 => k<n S este generatorul de secvente
k (stari).
2 1
Cazul n=k+1: Y A j D j ; Functia f nu
j 0
poate fi sintetizata cu ajutorul MUX prin conectarea directa
la “0” sau “1” a canalelor de date, deoarece MUX nu
genereaza la iesire termeni canonici ai spatiului functiei, ci ai qti qi ( X t , Qt ) ,
spatiului de adresare. => trebuie lasat deoparte un bit (bit
reziduu). i=0,…,l-1; unde “tau” este intarzierea. Sistemul de l ecuatii
Restul de biti n-1=k sunt biti principali (de adresare). Din caracterizeaza generatorul de secvente. Daca
cele Cn1=n posibilitati, bitul reziduu este ales astfel incat
functiile logice ale fiecarui canal de date conduc la un set
qti qti , i, atunci starea siatemului este stabila, si
t
b) at R b R b R S R a ;
2) Varianta NAND
a) schema electrica
CBB tip JK Master Slave
b) ecuatia de tranzitie
t t
at S b S b ( S R a )
; b Ra ;
t t
( R S b)
Pentru T=0 => a=b=1 ; Standby Master
b m / m complementare => m sau m este 0; C sau C
c) diagrama Karnaugh este 1
c, d complementare => s , s complementare.
Pentru T=1 => T 0 => c=d=1 Standby Slave
s sau s =0; b sau a =1; m si m complementare
t t
d) orgamigrama circuitului
m a b m ; s c d s =>
Qt c d Q ;
a J T s ; b KTs K T s ; c T m
;
Restrictia R=S=0 nu apare. Semnalele R si S sunt inactive in
“1” si active in “0”. d T m T m ;
e) tabela de adevar f) diagrama de impulsuri t
mt ( J T s K m T m s m)
;
t t
s (T m T s m s )
; Schema circuitului: 2 structuri Master si Slave de tip R-S
varianta NAND; iesirile sunt
Q memoreaza ultima comanda care a fost activa.
m si m respectiv s si
s ; intrarile de comanda sunt
a,b,c,d.
a=Set pt m; b=Reset pt m; c=Set
pt Slave; d=Reset pt Slave.
Diagrama de tranzitie:
1 n
Qnsemnal Q
Qn1 Dn
In sinteza circuitelor logice, J2 si K2 nu depind de Q2, J1, K1,
care nu depind de Q1, iar J0 si K0 nu depind de Q0. In
diagrama Ji se copiaza valoarea proprie gasita in diagrama lui
Qi. In diagrama Ki se transfera valoarea negata din diagrama
de tranzitie a lui Qi. Bistabilul JK este mai economic ca
bistabilul D.Pentru sinteza se pot folosi MUX 4/1 adresate
astfel: MUX lui J2 si K2 sunt adresate lui Q1, Q0; MUX pentru
J1 si K2 sunt adresate lui Q2, Q0, iar MUX J0 si K0 sunt
adresate lui Q2, Q1.
qt2 q2 q0 q2 q1 p0 q1 q0 z q2
q1t q1 q0 po q2 q0 rdyug q2 q0 pi q2 q1
qt0 q1 q0 cod q 2 q1 tdup q 2 q0 p0 q 2 q0
Implementarea de tip asincron cu MUX 8/1:
Intrarile de adresare a2,a1,a0 se conecteaza direct la iesirile
q2,q1,q0 ale MUX. Adresele sunt preluate de la iesirile celor
3 CBB de tip D, Q2,Q1,Q0.
CY Q 3 Q2 Q1 Q 0 CU
(decadic)
CY Q 3 Q 2 Q 1 Q 0 CU (hexa)
BW Q3 Q2 Q1 Q0 CD
(ambele)
Exemlpu de numarator format dintr-o prima celula de tip
decadic si a doua hexa:
n l (CI ) log2 n
l ( AD ) t(MUXIN).
2
AD0 si AD1 au aceeasi lungime l(AD) ; m=numarul de stari T ''min t REG t ACC t (MUXIN) t MUXAD t SU
utile ; 2l ( AD ) m l ( AD) log2 m f max 1 / T ''min
Metode de accelerare a frecventei limita superioara pentru
structuri microprogramate
a) Metoda codului de test al tranzitiei
Registrul RINSTR este LD cu codul instructiunii ce urmeaza POP extrage din stiva valoarea de la STKPO, apoi
a fi executata, care se incarca se catre ceas putand fi validat incrementeaza cu 1 si incarca in RAD. Celula stiva e
de semnalele de control generate de catre microprogram conectata pe ADV.
(T/B). Semnalul T/B are rolul de a activa LD RINSTR si PUSH=Count Up (STKPO)
blocul TRI pe magistrala ADV. TRI=translator de POP=Count Down (STKPO)
instructiuni. Din DECI se trece in I0 daca TRI emite codul I0.
Dupa procesul de decodificare, circuitul trece in regimul de
In STK se va memora, pentru o adresa de n biti, RAD(1) in
loc de RAD(0), si se injecteaza in stiva “1”.
CS 0 t T / B R
CSSTK T / B R
CS1 t T / B R
CSTRI T / B R