Master RD PVHDLCD

Tema proiect nr. 7

Cerinţe
1. Să se realizeze în VHDL modelul sintetizabil al circuitului ale cărui specificaţii sunt
date în pag. 2.
2. Să se implementeze în VHDL o entitate de test pentru simularea modelului circuitului.
3. Să se realizeze cu programul Xilinx ISE sinteza în FPGA a circuitului considerând
placa de dezvoltare FPGA Spartan 3 având circuitul FPGA cu codul XC3S200. La
realizarea sintezei, în funcţie de particularităţile circuitului supus sintezei, se vor
asocia intrările şi ieşirile acestuia cu pinii dispozitivului FPGA XC3S200 conectaţi la
generatorul de clock de 50MHz sau la switch-urile, butoanele, diodele luminoase,
afişajul cu 7 segmente sau portul VGA existente pe placă.
4. După efectuarea sintezei să se noteze informaţiile (sumarul) furnizate de programul
de sinteză cu privire la resursele din FPGA utilizate pentru implementarea circuitului.
De asemenea, se vor capta schemele la nivel RTL respectiv la nivel tehnologic a
circuitului sintetizat.
5. Folosind o entitate de test similară ca la pct. 2 să se efectueze o simulare post-sinteză
a circuitului. Modelul de simulare post-sinteză se preia din fişierul .vhd generat în
subdirectorul /netgen/par/. Pentru simularea post-sinteză se va folosi fie programul
Modelsim Xilinx Edition sau simulatorul din Xilinx ISE (ISim). Observaţie: în
programul ModelsimXE, pentru ca la simularea post-sinteză să se considere
întârzierile componentelor circuitului sintetizat, din fereastra de selectare a entităţii
pentru simulare, se apasă tabul SDF şi apoi, apăsând Add, se selectează din acelaşi
subdirector /netgen/par/ fişierul cu extensia .sdf.

Documentaţie despre placa de dezvoltare Spartan-3, despre familia FPGA Spartan 3 precum
şi despre programul Xilinx ISE şi simulatorul ISim le puteţi afla accesând link-urile din
pagina web:
http://www.etti.tuiasi.ro/pac/lab_pvhdlcd.htm

1
Master RD PVHDLCD

Denumire proiect: Stivă de tip Last In First Out (LIFO) organizată pe 5 cuvinte a câte 8
biţi.
Porturile circuitului
 intrări - CLK, semnal de clock activ pe front pozitiv;
- DATA_IN, date de intrare, bus pe 8 biţi;
- RESET, reset asincron activ pe „0” logic;
- PUSH_nPOP, stiva realizează operaţia de punere în stivă (PUSH), când
semnalul este „1” logic, şi operaţia de scoatere din stivă când semnalul
ia valoare „0” logic.

 ieşiri - DATA_OUT, date de ieşite, bus pe 8 biţi;

- EMPTY, semnalul ia valoarea „0” logic dacă stiva nu conţine nici un
cuvânt, în rest este în „1” logic;
- FULL, semnalul ia valoarea „0” logic dacă stivă conţine 5 cuvinte, în
rest este în „1” logic;