Documente Academic
Documente Profesional
Documente Cultură
. En este o intrare
de validare care poate inhiba simultan toate ieirile DCD. n tehnologie CMOS, n seria 4000 ieirile DCD disponibile sunt fie active SUS, fie active JOS, iar n tehnologie TTL (implicit i n seriile CMOS rapide 74HC, 74LV, etc) ieirile DCD sunt active JOS.
a.
b.
Figura 3.1. Schema bloc pentru un decodificator n:m cu validare, a ieirile active SUS, b ieirile active JOS.
Cel mai simplu DCD are o intrare i o ieire, fiind realizat cu un inversor (figura 3.2). Un DCD 2:4 necesit 4 pori I-NU i dou inversoare, ieirile fiind active JOS.
a.
b.
Figura 3.2. DCD simple schema electric, a DCD 1:2, ieiri active SUS, b DCD 2:4, ieiri active JOS.
Schema electric pentru un DCD 3:8 necesit 8 pori I-NU cu cte 3 intrri (figura 3.3). Intrrile se aplic prin perechi de inversoare pentru a asigura ca fiecare intrare s reprezinte o singur sarcin (TTL). Schema se poate completa cu un circuit de validare (figura 3.4). Dac circuitul nu este validat, toate ieirile
22
Fiecrei ieiri i corespunde un circuit I-NU, ceea ce face ca ieirile circuitului s fie active pe 0. Acest lucru nseamn c ieirea activat este pe 0 iar toate celelalte ieiri sunt pe 1. De exemplu: pentru x0 = 1, x1 = 0, x2 = este pe 0 i toate celelalte sunt 1. 1, ieirea Decodificatorul din figura 3.4 realizat n tehnologie TTL (74LS138) este foarte rspndit n aplicaii datorit versatilitii oferite de validarea multipl.
23
Principalele DCD realizate n tehnologie CMOS sunt (figura 3.3): 4555 conine dou DCD 2:4 independente cu ieirile active SUS, fiecare avnd n = 2 i m = 4, o intrare de validare proprie activ JOS. 4553 conine dou DCD 2:4 independente cu ieirile active JOS, fiecare avnd n = 2 i m = 4, o intrare de validare proprie activ JOS. 4028 DCD 4:10 avnd n = 4 i m = 10, cu ieiri active SUS fr nici o intrare de validare. 4514 DCD 4:13 cu ieiri active SUS, intrare de validare activ JOS, avnd n = 4 i m = 13. 4515 DCD 4:13 cu ieiri i intrare de validare active JOS, avnd n = 4 i m = 13.
O categorie aparte de decodificatoare sunt utilizate pentru comanda afiajelor cu 7 segmente (figura 3.7). n tehnologie CMOS se fabric circuitele 4511 i 4513, cu 4 intrri i 7 ieiri, iar n tehnologie TTL se produc circuite pereche (74LS47 i 74LS247 pentru afiaje cu anod comun, respectiv 74LS48 i 74LS248 pentru circuite cu catod comun). 4511 este un latch, decodificator i etaj de ieire capabil s furnizeze la ieire un curent de 25 mA, potrivit pentru comanda afiajelor cu catod comun (LED). Poate afia doar cifrele 0...9, pe care le poate i memora de altfel. 4543 este un latch, decodificator i etaj de ieire capabil s furnizeze la ieire un curent de 25 mA, potrivit pentru comanda afiajelor cu catod comun (LED), dac PH = 1 logic, a afiajelor cu anod comun (LED), dac PH = 0 logic, respectiv a afiajelor cu cristale lichide (LCD). Poate afia doar cifrele 0...9, pe care le poate i memora de altfel. 74LS47 i 74LS247 sunt decodificatoare realizate pentru comanda afiajelor cu anod comun, care pot afia 13 combinaii (cifrele 0...9 i alte 5 semne, plus afiaj stins). 74LS48 i 74LS248 sunt decodificatoare realizate pentru comanda afiajelor cu catod comun,
24
care pot afia 13 combinaii (cifrele 0...9 i alte 5 semne, plus afiaj stins).
Combinaiile variabilelor x - x sunt prezentate n tabelul 3.1. nEN este o intrare global de validare; pentru nEN = 1, toate ieirile sunt inactive (1 logic). De obicei x4 - x0 sunt bii de adres, rangurile mai semnificative fiind utilizate pentru selecia decodificatorului activ (x x selecteaz U U ), iar rangurile mai puin semnificative o anumit ieire dintr-un DCD (x x selecteaz una din cele 8 ieiri ale unui DCD).
2 0 4 3 0 3 4 0
25
Versatilitatea intrrilor de validare de la 74LS138 permite o implementare mai simpl a extinderii (figura 3.9), prin utilizarea unui circuit inversor i renunarea la posibilitatea validrii globale. Tabelul 3.1 nE x 1 0 0 . 0 0 . 0 0 . 0 0 . 0
4
x 0 0 . 0 0 . 0 1 . 1 1 . 1
X 0 0 . 0 1 . 1 0 . 0 1 . 1
x 0 0 . 1 0 . 1 0 . 1 0 . 1
x 0 0 . 1 0 . 1 0 . 1 0 . 1
x 0 1 . 1 0 . 1 0 . 1 0 . 1
U0 U0 . U0 U1 . U1 U2 . U2 U3 . U3
nY nY . nY
0 1
nY8 . nY15 nY . nY nY
13
23 24
. nY31
ntr-un microsistem DCD se utilizeaz la selecia diferitelor circuite integrate sau porturi. Un circuit complex (port) poate rspunde la mai multe adrese adiacente (de exemplu circuitul Intel 8255 are o intrare de selecie circuit nCS i dou linii de adres A0 i A1, coninnd astfel 4 porturi 3 de date i unul de comand).
26
Decodificarea adreselor se poate face complet, caz n care toate liniile de adres ajung la DCD sau incomplet doar o parte din liniile de adres i sau adrese sunt decodificate. Exemplele din figurile 3.8 i 3.9 sunt decodificri complete, pe cnd cea din figura 3.10 este incomplet.
27
reprezint termenii din exprimarea canonic disjunctiv a funciilor logice. Numrul funciilor (de acelai numr de variabile binare) ce pot fi implementate nu este limitat dect de factorul de branament la ieire, ce corespunde ieirilor DCD. Exist dou variante de implementare: DCD i o poart I-NU, respectiv un DCD i o poart I. n primul caz la intrrile circuitului I-NU se conecteaz ieirile DCD ce corespund termenilor cuprini n funcie. Pentru a doua variant, la intrrile circuitului I se conecteaz ieirile DCD ce corespund termenilor necuprini n funcia F. Fie funcia F = P + P + P . n acest caz n = 3 i se poate utiliza un DCD 3:8.
0 3 5
Pentru reducerea numrului de circuite, n cazul funciilor de 3 variabile se utilizeaz varianta cu pori I-NU pentru funcii cu maxim 4 termeni P, iar varianta cu I atunci cnd numrul termenilor care nu apar n funcie este mai mic de 4. n tehnologie TTL circuitele I-NU se fabric cu 2, 3, 4, 8, 13 intrri, pe cnd circuitele I se fabric cu 2, 3, 4 intrri. 3. Comanda afiajelor cu 7 segmente. Schemele electrice din figurile 3.9 i 3.10 sunt evident incomplete, lipsind rezistoarele de limitare a curentului prin segmente. Acestea se conecteaz n serie cu ieirile DCD i au o valoare tipic de 330. n ambele figuri este redat situaia afirii semnului corespunztor la 1100 = 0x0C.
2
Intrarea nLT (Lamp Test) activ JOS determin atunci cnd este trecut n 0 logic aprinderea tuturor segmentelor, permind astfel verificarea afiajului. nRBI (Ripple Blank Input) este intrarea de mascare a zerourilor nesemnificative, iar nRBO este ieirea corespunztoare. Pinul nRBO ofer i funcia suplimentar de tergere (BI Blanking Input) prin care se poate comanda stingerea tuturor segmentelor afiajului.
28
Figura 3.12. Afiaje cu anod comun comandate de circuitele TTL 74LS47, respectiv 74LS247.
Figura 3.13. Afiaje cu catod comun comandate de circuitele TTL 74LS47, respectiv 74LS247.
29
Intrarea RBI permite stingerea zerourilor nesemnificative atunci cnd este conectat la ieirea RBO a decodificatorului de rang imediat adiacent.
Figura 3.17. Afiaj cu trei cifre cu zero n poziia cea mai puin semnificativ.
30
Figura 3.18. Afiaj cu trei cifre mascarea zeroului mai puin semnificativ.
Pentru un numr mai mare de cifre comandate se folosesc tehnici de multiplexare a afirii, care vor fi prezentate la x.x.
4. Utilizarea unui DCD 4:10 fr intrare de validare ca DCD 3/8 cu intrare de validare. Se realizeaz utiliznd intrarea de rang semnificativ, notat x3, D sau A3 ca intrare de validare activ jos (nEN). Se pot folosi doar ieirile nY0 nY7 ale DCD. 5. Tem. S se proiecteze un circuit cu 4 intrri care s semnalizeze momentele n care exact una dintre intrri este 1 logic. Rezolvare: sunt necesare un DCD 4/13 cu ieiri active sus i o poart SAU cu 4 intrri.
Funcia definit anterior sugereaz posibilitatea de a folosi orice DCD care are cel puin o intrare de validare pentru realizarea unui DMUX. Modul n care un DCD 74LS138 devine DMUX i noua semnificaie a intrrilor este ilustrat n figura 3.21. Considernd codul de selecie A = 1, B = 1, C = 0, datele prezente la intrarea de date Di se vor regsi la ieirea L3 dac i numai dac circuitul este validat corect, deoarece . Datele transmise serial sufer dou inversri, deci ajung la receptorul selectat neinversate. n cazul n care D se conecteaz la G , datele ajung la receptoare complementate (dac G = Di i
i 1 2
1A
= G = 0, atunci L =
1B 3
).
31
3.2.2. Aplicaii
Comanda n impulsuri a unui motor de curent continuu cu punte H i DMUX. n acionrile electrice un motor de curent continuu se comand cel mai adesea modulnd n durat un semnal dreptunghiular de frecven fix. Tensiunea medie la bornele motorului este direct proporional cu factorul de umplere al semnalului PWM (pulse-width modulation) de comand. Aceast metod simpl permite variaia n limite largi a turaiei unui motor de curent continuu, dar nu i modificarea sensului de rotaie caz n care este necesar utilizarea unei puni H. O punte H se poate realiza i cu tranzistoare (bipolare sau MOS), dar n cazul cel mai simplu o punte integrat satisface cerinele pentru puteri mici-medii. TA 8050P este o punte H integrat cu tranzistoare bipolare produse de firma Toshiba, care are urmtoarele caracteristici: Comanda bidirecional a motorului de curent continuu; Patru moduri de operare: Direct, Invers, Stop i Frnare; Comanda se face cu nivelurid e tensiune TTL; curent comandat: 1,5 A; Tensiuni de alimentare recomandate cuprinse ntre 3 V i 13 V; Diode de protecie mpotriva tensiunii de autoinduse; Protecie integrat la: - Scurtcircuit; - Supranclzire; - Supratensiune; Capsul HSIP cu 7 pini.
32
Schema tipic de utilizare este cea din figura 3.22, iar tabelul de funcionare 3.x.
Tabelul 3.x Intrare Comanda punii TA 8050P Ieire Mod de lucru M(+) M(-) Stop Invers Direct Frnare
Figura 3.24. Schema funcional a unui multiplexor i simbolul unui MUX 8:1.
33
Cel mai simplu MUX are 2 intrri i o ieire (figura 3.25.a). Un MUX 4:1 necesit 4 pori I-NU, o poart SAU i minim 3 inversoare (figura 3.25.b).
a.
b.
Figura 3.25. MUX simple schema electric, a MUX 2:1, b MUX 4:1.
34
74LS251: Are o structur asemntoare cu 74LS151 (m = 8, n = 3, b = 1), fa de care prezint ns urmtoarele deosebiri: - ieirile Y i sunt de tip trei stri, validate de semnalul activ pe 0 (Output Enable), aa cum se poate observa n figura 3.27. Nu mai exist (i nici nu mai este necesar) intrarea (nlocuit cu ). Dac , ambele ieiri sunt n stare de impedan ridicat HiZ. - sunt circuite utilizate pentru conectare la magistrale
74LS157 (figura 3.28). Este un multiplexor cvadruplu 2:1 cu intrare de validare, avnd m = 4 canale, b = 2 bii, n = 1 bit. Funcionare: Dac Dac
0a
, liniile L1, L2 vor fi 0 logic, iar ieirile Y0,,Y3 vor fi de asemenea 0 logic. , porile P , P funcioneaz pentru semnalul de selecie ca inversoare; pentru S = 0 sunt selectate
1 2 0b 0c 0d 1a 1b 1c 1d
35
36
CNT este un numrtor binar modulo m. Cnd este activat, intrarea nCLR determin tergerea numrtorului. Aplicarea unui impuls de tact Clk determin incrementarea codului de la ieirea CNT. Se selecteaz astfel succesiv cele m = 2 canale de date, iar informaia prezent la intrare este transferat succesiv la receptorul Rx. 2. Conversia paralel-serie a unui cuvnt binar cu m bii Se folosete un MUX cu m canale de cte 1 bit. De exemplu pentru conversia paralel-serie a unui cuvnt binar se poate folosi MUX 74LS151. Cei 8 bii aplicai paralel la intrrile de date, apar succesiv la ieire, bit dup bit. Dup 8 impulsuri de tact (CK) la ieire se obine ntregul cuvnt, n form serial.
n
3. Implementarea funciilor logice Spre deosebire de decodificator care permite teoretic implementarea unui numr ori ct de mare de funcii n acelai timp, multiplexorul are o singur ieire. Acest lucru permite implementarea doar a unei singure funcii logice (respectiv a valorii negate a acesteia). Se utilizeaz n acest scop multiplexoare care au b = 1. Pot fi implementate funcii cu un numr de variabile egale cu numrul de bii ai codului de selecie n. Implementarea se bazeaz pe relaia care exprima variabila de ieire Y n funcie de codul de selecie i datele de intrare. Exemplul 1. Fie F =P + P + P + P . Se noteaz cu A, B, C intrrile aferente variabilelor binare.
1 3 5 3
37
pe 1 intrrile I ce corespund termenilor P care lipsesc din funcie. n exemplul de mai sus, pentru ca dau urmtoarele valori intrrilor: I1 = I3 = I5 = I3 = 0, I0 = I2 = I4 = I7 = 1.
= F se
Exemplul 2. n afar de situaia descris anterior, este de menionat c este posibil implementarea unei funcii de n + k variabile binare cu ajutorul unui multiplexor cu n bii ai codului de selecie, dac numrul termenilor P din funcia F nu depete numrul canalelor de intrri m. Pentru 74LS151: codul de selecie fiind pe 3 bii, k = 1 - ceea ce corespunde la 4 variabile de intrare, iar numrul termenilor P trebuie s fie cel mult egal cu 8.
Fie F= P2 + P3 + P11 + P12 + P15. Este o funcie de 4 variabile, dar implementarea se poate face cu un multiplexor avnd n = 3 deoarece numrul termenilor P este mai mic dect m = 2 = 8. Se rescrie funcia:
3
Dac se folosete 74LS151 i ieirea Y, la intrrile de date se aplic: I0 = I1 = I5 = I3 =0, I2 = , I3 = 1, I4 = D, 0, D7 = D, iar (figura 3.34).
38
4 bii sunt suficieni pentru codificarea a 13 intrri. 3 dintre codurile valorilor logice posibile nu se vor utiliza. Presupunem ca din cele 13 se aleg primele 10 coduri n ordine natural cresctoare. Rezult tabelul de funcionare 3.3. Tabelul 3.3 Funcionarea codificatorului BCD Linia activ Y3 Y2 Y1 Y0 I0 I I I I I I
1 2
I3 I5 I7
8 9 3 4
0 0 0 0 0 0 0 0 1 1
0 0 0 0 1 1 1 1 0 0
0 0 1 1 0 0 1 1 0 0
0 1 0 1 0 1 0 1 0 1
39
n aceste funcii nu intervine I0 - dac intrrile I1,....I9 sunt inactive (0), codul de ieire trebuie s fie 0.
Dezavantajul principal al codificatoarelor (denumite neprioritare) este c nu funcioneaz corect n situaii n care se activeaz simultan dou sau mai multe intrri. Dac se activeaz de exemplu simultan intrrile I i I , atunci codul de ieire este 1 1 1 1. CD se pot utiliza n aplicaii n care nu sunt activate simultan dou sau mai multe intrri. Codificatoarele nu se fabric ca i circuite integrate distincte, ele fac parte din circuite mai complexe.
3 9
40
EI Enable Input - valideaz circuitul. EO Enable Output (ieire de validare), care este activ cnd CDP este validat (EI = 1) i cnd nici una dintre intrrile I , I , ...,I nu este activat EO este utilizat pentru validarea unui alt circuit similar cu acesta, cu grad de prioritate mai mic, n cazul n care nu este activat nici o intrare I , I , ...,I . Circuitul validat corespunde unor intrri cu prioritate inferioara
0 1 7 0 1 7
lui I . Structura unui CDP: considerm un CDP cu 8 intrri i 3 ieiri. Prima etap o constituie reprezentarea tabelului de funcionare pentru un codificator neprioritar cu 8 intrri i un cod de ieire pe 3 bii. Tabelul 3.x Funcionarea codificatorului neprioritar Intrare Ieiri activ Y2 Y1 Y0 I7 I I I I
3 5 0
I4 I2 I0
1 3
1 1 1 1 0 0 0 0
1 1 0 0 1 1 0 0
1 0 1 0 1 0 1 0
Pentru a obine un CDP fiecrei intrri i se atribuie o anumit prioritate prin intermediul unei variabile intermediare Z. Folosind aceast substituire, funciile de ieire pentru CDP sunt:
(3.1) 41
Z7 = I7 corespunde celei mai prioritare intrri; Z3 = dac I7 nu este activat, I3 rmne cea mai prioritar intrare;
Z5 = dac I7 i I3 nu sunt activate, I5 rmne cea mai prioritar intrare; nlocuind n (3.1) pe Z se obin funciile Y = f (Z), care apoi se minimizeaz.
Exemplu de CDP frecvent utilizat: 74LS148 toate intrrile i ieirile sunt active pe 0 exist o intrare de validare nEI, activ pe 0 codul de ieire este pe 3 bii nEO va fi activ (pe 0) dac circuitul este validat i nici una dintre intrrile I0,,I7 nu este activat
GS (group select) selecie de grup. Aceasta este activ dac circuitul este validat i cel puin una dintre intrrile circuitului este activ
b.) Dac circuitul 1 nu are nici o intrare activ , atunci circuitul 2 este validat. Dac una din intrrile circuitului 2 este activ, atunci GS=1 (dac de ex. nici una din intrrile I ,...,I nu este activ 0101 c.) Nici o intrare nu este activ. n aceast situaie ambele circuite sunt validate, dar neavnd nici o intrare activ, codul de ieire este Y3Y2Y1Y0 0 0 0 0, iar GS=0. Principala aplicaie a unui astfel de circuit l constituie arbitrarea ntreruperilor ntr-un microsistem. n funcionarea unui microsistem are loc prelucrarea informaiei ntr-o succesiune stabilit ntr-un program principal. Microsistemul este interconectat cu periferice. Programul principal poate fi ntrerupt printr-o solicitare din partea unui periferic. Solicitarea de ntrerupere pentru satisfacerea unei solicitri a perifericului Y3=0, Y2, Y1, Y0 corespund intrrii celei mai prioritare a circuitului 2, de exemplu I5 : Y3Y2Y1Y0
15 8
42
are loc astfel: perifericul pune pe 0 linia de intrare care-i corespunde; se activeaz GS trecnd pe 1, atenionnd microsistemul c a fost cerut o ntrerupere. Microsistemul termin seciunea n lucru din programul principal i trece la deservirea ntreruperii. El citete codul de ieire al CDP, cod care determin pentru fiecare periferic adresa subrutinei de deservire a perifericului. Dup terminarea acestei subrutine, microsistemul revine la programul principal. Dac mai sunt i alte cereri, microsistemul le deservete n ordinea prioritii, pn cnd GS = 0.
43
Pentru a analiza structura unui comparator se are n vedere comparatorul elementar pentru doi bii a , b ,
k k
(rangul k al numerelor A i B). Un comparator pentru un numr de b bii se compune din b comparatoare elementare pentru numere de cte un bit (acelai bit pentru A i B) i din alte circuite combinaionale auxiliare.
44
Pentru a obine f si f se folosete cte un circuit I cu dou intrri, una din ele fiind complementat.
sk ik
ek
sk
ik
0 0 1 1
0 1 0 1
1 0 0 1
0 0 1 0
0 1 0 0
b) Condiia de superioritate ntre 2 numere binare A i B (A > B), notat F se scrie astfel:
s
A > B dac a > b SAU (a = b I a > b ) SAU (a = b I a = b I a > b ) SAU (a = b I a = b I a1 = b1 I a0 > b0), adic:
3 3 3 3 2 2 3 3 2 2 1 1 3 3 2
c) Similar Dintre valorile F , F , F numai una este adevrat la un moment dat, iar
e s i
, . Evident F
i
necesit un circuit combinaional suplimentar, ceea ce implic o diferen temporal ntre apariia Fe, Fs pe de neinversor (de exemplu o poart I) a ieirilor F i F .
e s i
o parte i F pe de alt parte. Dac acest defazaj este deranjant, o soluie simpl este ntrzierea cu un circuit
45
Implementarea lui Fs: Dac se compar biii 4...7, se face conectarea: la F compar biii 0...3, se leag la 0 (similar se leag la mas).
46
47
active pe 0.
48
3.5.7. Tem
Pentru un comparator de tip 74LS85 la care Fe = 1, s se completeze n diagrama de semnal de mai jos variaia F , F , F .
e i s
Structura detectorului poate fi n lan sau arborescent. a. Structura n lan. La aceasta structura trebuie s inem seama de: pentru n intrri sunt necesare n-1 circuite XOR timpul de propagare pe traseul critic: tp = (n - 1) tpXOR
49
b. Structura arborescent. La aceast structur trebuie s inem seama de: pentru n intrri sunt necesare n - 1 circuite XOR; timpul de propagare t = (log n) t este mai mic dect la structura n lan; numrul de intrri n trebuie sa fie un numr par.
p 2 pXOR
Orice detector de imparitate se poate transforma intr-unul de paritate prin folosirea unui inversor suplimentar. Astfel de circuite permit utilizatorului, n funcie de aplicaie, s aleag funcia ndeplinit, stabilind printr-un bit dac circuitul funcioneaz ca un detector de paritate sau imparitate.
n prezent se folosesc: 74HC180 are 8 intrri; 2 ieiri PAR i IMPAR; 2 intrri de interconectare; structura arborescent; se folosete pentru detectarea erorilor de transmisie.
50
74LS280 are 9 intrri; 2 ieiri PAR i IMPAR structura in lan este folosit pentru detectarea erorilor de memorare ale unui cuvnt binar cu 8 bii. Verific dac informaia citit din memorie are aceeai paritate ca i cea nscris. n afar de cei 8 bii memoria trebuie s asigure i memoria de paritate. 0 1 2 3 4 5 3 7 P
n cazul unei linii de transmisie exista cmpuri electromagnetice care pot s modifice informaia trimis de la surs.
3.7. SUMATORUL
Funcia: Efectuarea de operaii aritmetice (adunare sau scdere) cu dou numere binare avnd un numr egal de bii. Orice sumator pe mai muli bii este construit din sumatoare elementare pe un bit. Sumatoarele elementare pe un bit pot fi: semisumatoare (sumator pentru bitul zero), acest sumator elementar se caracterizeaz prin faptul c nu ine seama de transportul de la bitul cu semnificaie imediat inferioar. sumatoare complete pe un bit care in seama de transportul de la bitul cu semnificaie imediat inferioar.
51
- ieirile sunt: - (suma celor dou numere) i - (Carry - transportul ctre bitul 1). iar .
0 0 1 1
0 1 0 1
0 0 0 1
0 1 1 0
52
Prin implementarea relaiilor obinute anterior, se obine urmtoarea schem pentru un sumator complet de 1 bit. Dac se determin timpul de propagare de la intrri la ieiri se constat c:
deoarece Dac, pentru obinerea ieirii de transport, se folosete schema din dreapta, timpul de propagare se reduce la:
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 0 1 1 1
0 1 1 0 1 0 0 1
53
Se poate reduce n continuare, prin minimizarea relaiei lui C definirea a lui Cn+1 este: Dac se consider , atunci diagrama VK este:
n+1
54
- Se pune la mas dac circuitul este folosit pentru nsumarea a dou numere cu 4 bii, deoarece nu exist transport de la un bit cu semnificaie mai mic. Cnd se extinde numrul de bii folosind dou sau mai multe circuite conectate se face concordanta cu urmtoarea schem:
Un astfel de sumator furnizeaz rezultatul final dup un timp ce corespunde generrii transportului C . Dac se
n
| valorile care vor apare pentru sume i Carry nu sunt cele finale, este necesar ca s se consider la compun timpii de ntrziere cu care sunt generate transporturile numai dup aceast ntrziere suma i transportul sunt corecte (transportul C Un astfel de sumator se numete sumator succesiv (dac suntem n cazul cel mai defavorabil fiecare sumator de un bit genereaz un transport 1 x 1 1 1 1 y 0 0 0 1 1 0 0 0 0 cu ct folosim mai multe sumatoare cu att e mai mare). Pentru a obine viteze mari e necesar ca ntrzierile s fie ct mai mici.
4
apare cu o ntrziere de ).
55
56
57