1

ELECTRONIC ANALOGIC I DIGITAL II

1.1. Sisteme numerice. Generaliti

Sistemele numerice servesc la prelucrarea informaiei numerice efectund asupra ei o
succesiune de operaii logice i aritmetice indicat printru-un algoritm. Pot avea o funcionare
sincron sau asincron.
Sistemele sincrone se caracterizeaz prin faptul c fiecare operaie logic elementar
efectuat asupra informaiei se efectueaz ntr-un interval de timp bine determinat. Sistemul poate
efectua o operaie elementar asupra informaiei. Sistemele numerice sincrone au o complexitate
mai mare i o vitez de lucru mai mic dect cele asincrone.
n cazul sistemelor numerice asincron lipsesc impulsurile de tact, funcionarea decurge tot
n conformitate cu un algoritm care emite un semnal care declaneaz operaia urmtoare deci ele
sunt mai rapide dar au dezavantajul unei complexiti mai mari a proiectrii. Din acest motiv
sistemele numerice funcioneaz sincron sau cvasisincron.
Ansamblul de elemente de circuit care servete pentru efectuarea unor operaii logice
elementare este denumit circuit logic sau poart. Efectuarea unor operaii mai complexe se
realizeaz cu blocuri funcionale care conin un numr mare de circuite logice. Blocurile funcionale
conin circuite combinaionale (cnd variabilele de ieire depind numai de valoarea momentan a
variabilelor binare de intrare) i blocurile secveniale (cnd variabilele binare depind att de
variabilele de intrare ct i de starea anterioar a circuitului). Starea anterioar se memoreaz cu
ajutorul unor celule de memorare.
Exist elemente de memorare statice sau dinamice.

1.2. Circuite logice elementare

Circuitele logice funcioneaz n manier binar i servesc pentru implementarea ecuaiilor
algebrice logice ( booleene ) .Prin implementare se nelege realizarea fizic a unui circuit care poate
realiza o anumit funcie logic.
Algebra boolean presupune existena a dou cifre, 0 i 1 deci pentru implementare se
utilizeaz elemente cu dou stri distincte.
2
n general se vorbete despre o logic de nivel sau impuls .n cazul logicii de nivel exist
dou nivele, unul mai ridicat i altul mai sczut, fiecrui nivel atandu-i-se o cifr binar. n logica
pozitiv nivelului mai ridicat i se ataaz cifra 1 iar celui mai sczut cifra 0. La logica negativ
situaia este invers. De cele mai multe ori, n practic se utilizeaz logica pozitiv.
Se mai utilizeaz n practic logica de impuls. Prezena unui impuls semnific cifra 1 iar
absena impulsului cifra 0.
Se pot utiliza n practic impulsuri pozitive ( logica de impuls pozitiv ) sau impulsuri
negative ( logic de impuls negativ ).
Cele dou nivele logice se indic prin intervale de tensiune datorit dispersiei de fabricaie
.Pentru 1 avem V V
M m
' '
iar pentru 0 logic avem V V
M m
0 0

'
.

1.2.1. Funcii logice elementare

Orice circuit logic se realizeaz prin interconectarea a trei tipuri de circuite logice simple
elementare : SAU , I , NU .
a) Circuitul SAU - este un circuit cu dou sau mai multe intrri i cu o singur ieire .El realizeaz
funcia de disjuncie sau de sum logic.
Funcionarea : ieirea circuitului SAU este pe 1 logic atunci cnd cel puin una din intrri
este pe 1 logic.
Schema simbolic Tabelul de adevr



Y=A+B+C

A B C Y
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1









A
B
C
Y
3
Cea mai simpl schem de circuit SAU este cu diod i rezistoare.

La intrare s-a specificat logica folosit. (logic pozitiv).

V
V V
0
1
0
5
~
~



b) Circuitul I - este un circuit cu dou sau mai multe intrri i o singur ieire .El realizeaz
funcia de conjuncie sau de produs logic.
Funcionarea : Ieirea circuitului I este pe 1 logic numai dac toate intrrile sunt pe 1 logic.

Schema simbolic Tabelul de adevr



Y=A*B*C


A B C Y
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
0
1










A
B
C
Y
d
a

v
0

A
B
C
d
b

d
c

R
Y
v
0

v
1


4
Exemplu de realizare :




c) Circuitul NU - este un circuit cu o singur intrare i o singur ieire i realizeaz funcia de
reglare sau complementare.
Ieirea este pe 1 logic atunci i numai atunci cnd intrarea nu este pe 1.
Schema simbolic



Y = A

Exemplul de realizare



Rezistena R
b
2
are rolul de a asigura blocarea ferm a tranzistorului T n condiiile unei
rezistene mari de ieire a sursei de semnal i permite evitarea trecerii curentului I
CBO
prin acesta.
Rezistena R
b
1
are rolul de a proteja jonciunea BE a tranzistorului T.
v
0

T
1

R
c

v
+

Y
R
B2

V
b
-

R
B1

v
i

v
0

v
1

C
a
I
CB0

A Y
v
0

A
B
C
d
a

d
b

d
c

R
Y
v
0

v
1

V
+

5

Condensatorul Ca folosete la accelerarea comutrii la apariia unui semnal treapt la intrare.
V
b
se utilizeaz pentru cazul cnd la intrare tensiunea ar fi V
i
=0 s se permit blocarea
tranzistorului cu o tensiune suficient de mare pentru a asigura marginea de zgomot.

1.2.2. Funcii logice de dou variabile
Principalele funcii logice de dou variabile (care includ i funciile logice elementare) sunt:
a) Negaia NU (NOT)
Y A =


b) Conjuncia I ( AND)
( ) C B A Y
C B A Y
. =
=
.



c) Disjuncia SAU (OR)
Y A B = + +C
C B A Y v = v


d) Negarea conjunciei I - NU (NAND)
B A Y =
B A Y . =



e) Negarea disjunciei SAU - NU (NOR)
B A Y + =
B A Y v =





A
B
Y
Y
A
B
A
B
C
Y
A
B
C
Y
A Y
v
i

i
b

t
t
v
0

v
1

6
f) Negarea echivalenei SAU -EXCLUSIV ( XOR )
B A Y ~ =
Y = A B


A B Y
0
0
1
1
0
1
0
1
0
1
1
0


1.2.3. Relaii elementare
Fie A, B, C, deci variabile binare :
A A + = 0 A = 0 0 A A =
A+ = 1 1 A A = 1
A A A + = A A A =
A A + = 1 A A = 0

( ) ( )
( ) ( )
( )
A B C A B C
A B C A B C
A B B A
A B B A
A B C A B A C
+ + = + +
=
+ = +
=
+ = +

Legile lui DeMorgan :

C B A C B A
C B A C B A
+ + =
= + +

Negnd nc o dat :
A B C A B C + + =



A
B
C
Y
A
B
C
Y
A
B
Y
7
A B C A B C = + +





2. Famili de circuite integrate pe scar redus
2.1 Parametrii circuitelor logice - se pot mpri n dou categorii :
- caracteristici electrice statice;
- caracteristici electrice dinamice.
Caracteristicile electrice statice descriu comportarea circuitelor logice n curent continuu sau
la variaii lente n timp a tensiunilor i curenilor prin circuit.
Caracteristicile electrice dinamice descriu comportarea circuitelor logice la tranziii rapide a
semnalelor.

2.1.1. Caracteristici electrice statice

a) Nivelele logice de ( tensiune ) intrare - reprezint intervalele de tensiune pentru care se
atribuie nivel logic 0 i nivel logic 1 la intrarea unui circuit.
b) Nivelele logice de ieire - reprezint intervalele de tensiune pentru care se atribuie nivel
logic 0 i nivel logic 1 la ieirea unui circuit.
c) Curenii de intrare - reprezint curenii care se pot nchide prin intrarea circuitului logic
pentru nivelele de intrare V
I L
i V
I H
. Curenii corespunztori nivelelor V
I L
i V
I H
( I
I L
i I
I H
) sunt n
general diferii putnd avea i sensuri diferite.
d) Curenii de ieire - reprezint curenii care se pot nchide prin ieirea circuitului logic
pentru nivelele logice de ieire V
OL
i V
OH
.
e) Capacitatea de intrare - este un parametru care caracterizeaz intrrile n circuite logice
cu tranzistoare MOS i reprezint capacitatea msurat ntre intrarea circuitului i borna comun.

2.1.2. Caracteristicile electrice dinamice

a) Timpul de propagare - reprezint intervalul de timp scurs ntre aplicarea semnalului la
intrare i obinerea rspunsului la ieirea circuitului logic.
A
B
C
Y
A
B
C
Y
8
b) Timpul de tranziie - al semnalului de la ieire pentru tranziii de la nivel logic L (Low)
i H (High) respectiv invers. n figura urmtoare sunt prezentai timpii de programare i de tranziie
pentru un inversor logic.



2.2. Familia DTL


Poarta fundamental a familiei DTL ndeplinete funcia I - NU. n practic, la realizarea
circuitelor integrate exist o serie de restricii :
- rezistenele integrate au valori relativ mici.
- nu se integreaz condensatoare ( de exemplu condensatoare de accelerare).
- extensia marginii de zgomot nu se face cu surse suplimentare rezultnd condiia
alimentrii integratului cu o singur surs.
n analiza funcionrii porii se fac urmtoarele ipoteze:
- tensiunea de deschidere a diodelor V
d
=0.6 V.
- tensiunea pe o diod deschis V
d
=0.7 V.
- tensiunea pe jonciunea B-E a tranzistorului la deschidere V
be
=0.5 V.
- tensiunea pe jonciunea B-E a tranzistorului la saturaie V
besat
=0.8 V.
- tensiunea ntre colector i emitor la saturaie V
ces
=0.2 V.
- tensiunea pentru nivel 1 logic V
H
=5 V.
- tensiunea pentru nivel logic 0 logic V
L
=0.2 V.
Schema porii fundamentale DTL este:

90%
50%
10%
90%
50%
10%
tTHL
tpHL
tTLH
tpLH
9


a) Funcionarea porii fundamentale
Diodele d
1
i d
2
au rolul de a crete insensibilitatea la zgomot a etajului. Analiza funcionrii
porii se face analiznd situaia de la ieire.
Cazul I :
Presupunem c cel puin o intrare este pe 0 logic.
A =0 ; B =C =1 la intrarea A s-a aplicat
IL
V .
V
P
=V
L
+V
d
=0.2 +0.7 =0.9 V
Tensiunea necesar n punctul P pentru a se deschide tranzistorul T este:
V
P
=V
be
+2 V
d
=0.5 +1.2 =1.7 V > V
p
.
Rezult c tranzistorul T este blocat i tensiunea la ieire este V
0
=V
+
=V
H
.
Concluzie : dac cel puin o intrare este pe 0 logic ieirea porii este pe 1 logic.
Cazul II :
Presupunem c toate intrrile sunt pe 1 logic A =B =C =1
Diodele d
a
, d
b
, d
c
, sunt blocate , curentul nchizndu-se prin R , d
1
, d
2
, R
B
i jonciunea BE
a tranzistorului .
Considernd tranzistorul saturat :
V
P
=V
besat
+2V
d
=0.8 +1.4 =2.2 V
Se observ c diodele de la intrare sunt blocate deoarece potenialul ntre anodul i catodul
diodelor este :
V
ac
=V
P
- V
H
=2.2 - 5 =- 2.8 V
Concluzii : dac toate intrrile sunt pe 1 logic ieirea porii e pe 0 logic .


v
0

T
R
c

v
+

Y
R
b

v
0

v
1

2,2kO

5kO

I
B

I
RB

d
2
d
1
d
a

A
B
C
d
b

d
c

R
5kO

I
R

v
+

SI NU
P
10
b) Determinarea valorii minim a factorului de amplificare static h
21e


mA I I I I I I
mA
K
V
R
V
I
mA
R
V V
I
B B
B
R R B B R R
b
bes
R
P
R
4 . 0
16 . 0
5
8 . 0
56 . 0
5
8 . 2
5
2 . 2 5
= = + =
=
O
= =
= =

=
+

Valoarea minim a lui h
21E
astfel nct T s fie saturat :

5 5
2 2 4 0
8 4
21
21
.
. .
.
I R
V V
h
V I h R V
B C
ces
min E
ces B min E C
~

=
+ =
+
+


c) Determinarea factorului de branament
La ieirea unui circuit de acest tip se conecteaz intrrile unor circuite similare. Dac ieirea
este n stare V
L
, pe lng curentul de saturaie I
CS
se vor trece i curenii de intrare a intrrilor
conectate la ieirea lui. Acest fapt limiteaz numrul maxim de intrri conectabile la ieire.
Cazul cel mai defavorabil este cnd o intrare este conectat pe 0 logic i celelalte intrri a
circuitului care conine intrarea respectiv sunt pe 1 logic .n acest caz curentul de intrare al intrrii
respective va avea valoarea maxim.

( ) mA 82 . 0
5
2 . 0 7 . 0 5
R
1
V V V I
L da i
=

= =
+

n funcie de valoarea minim a factorului de amplificare (prin tehnologia folosit) se poate
determina factorul de branament. De exemplu presupunnd c se poate garanta h
21E
=30 se obine :
11

mA .
.
.
R
V V
I
unde I N I I h
C
L
Csat
i Csat B E
2 2
2 2
2 0 5
21
~

=
+ >
+

~ N 12 deci n cazul cel mai defavorabil se pot conecta la ieire 12 intrri.
d) Determinarea marginii de zgomot

n practic o poart poate funciona n condiiile n care la intrare se pot introduce tensiuni
parazite. Marginea de zgomot se determin n dou cazuri :
1. Ieirea porii este pe 1 logic i numai o intrare e pe 0 logic.
Am artat c :
V
P
=V
d
+V
L
=0.9 V
din aceste relaii rezult c o tensiune indus:
V
''
P
=1.7V
V
+
z
=V

P
- V
P
=0.8 V
poate bloca dioda tranzistorului T , ieirea trecnd n starea 1 logic.
n practic, cu ct marginea de zgomot este mai mare, circuitul funcioneaz n condiii
industriale mai eficiente.
Se fabric circuite logice I-NU cu factorul de branament ridicat prin intercalarea nc a
unui tranzistor care mrete curentul de baz.
Se fabric i circuite din familia HDTL cu nivele mai mari a tensiunilor de alimentare (
+15V ) i margine de zgomot tipic 7V.
Structura porii este asemntoare dar cele dou diode sunt completate cu o diod Zener.
e) Posibiliti de obinere a unor funcii logice suplimentare prin cablarea mai multor
circuite logice DTL.

Un exemplu de cuplare a ieirilor a dou pori este :





Y
1
Y
2
Y
0
0
1
1
0
1
0
1
0
0
0
1


2 1
Y Y Y =
Considernd c avem interconectate M circuite similare i situaia cnd numai o ieire este
pe 0 logic i M - 1 ieiri sunt pe 1 logic.
T
1

R
c

V
+

T
2

R
c

V
+

Y
1
Y
2

Y
12
n acest caz , rezistena echivalent din colectorul tranzistorului care conduce nu mai este
R
C
=2.2 kO ci
M
R
R
C '
C
= .
Curentul de colector crete foarte mult i poate duce la distrugerea tranzistorului.
n practic se verific dac :
- puterea disipat pe tranzistor nu depete P
dmax
.
- curentul de colector poate fi acoperit de curentul bazei.
Dac condiiile nu sunt ndeplinite nu se poate utiliza schema prezentat. Pentru realizarea
cablrii se fabric circuite cu ieirea cu colectorul n gol la care rezistena de colector se pune de
utilizator i se poate determina prin calcul funcie de numr de ieiri ce trebuie cablate.

Schema porii Reprezentarea simbolic :








Unul din parametrii cei mai importani este timpul de propagare.
Exist - t
pHL
i t
pLH
al ieirii .
De obicei t
pLH
> t
pHL
.
Se consider
2
pHL pLH
p
t t
t
+
= .
Uzual t
p
pentru familia DTL este 30 ns.
Principalul dezavantaj al circuitelor din familia DTL este timpul de propagare mare datorit
ncrcrii lente a capacitii parazite de la ieire prin R
C
i comutri lente inverse a tranzistorului
datorit lui R
B
mare.



X
R
c

T
R
B
V
+

13

2.3. Familia TTL (Tranzistor-Tranzistor logic)

Principalele avantaje ale circuitelor integrate din familia TTL sunt :
- viteza de comutaie mai mare.
- tehnologia de realizare a circuitelor este mai simpl.
- pre de cost redus.

2.3.1. Poarta TTL elementar
Schema unei pori TTL elementare I - NU este :
Rolul tranzistorului T
2

este de a mri factorul de
branament al porii .
a) Analiza funcionrii
porii - se face analiznd situaia
de la ieire.
Cazul I
Presupunem c toate
intrrile sunt pe 1 logic. A =B =
C = 1. Curentul se va nchide
prin rezistena R , jonciunea BC
a lui T
1
, jonciunile BE a lui T
2

i T
3
rezultnd faptul c T
2
i T
3

sunt saturate .
Potenialul punctului P se poate determina astfel :
V
P
=2V
bes
+V
d
=2 0.8 +0.7 =2.3 V
Tensiunea la ieire este V
0
=V
ces
3
=0.2V =V
L
( dac exist rezisten conectat n colectorul
lui T
3
).
Se observ c dac toate intrrile sunt pe 1 logic , ieirea Y este pe 0 logic .
Cazul II
Presupunem c cel puin o intrare este pe 0 logic A =0 ; B =C =1.
Potenialul punctului P va fi :
V . . . V V V
be L
'
P
9 0 7 0 2 0 = + = + =
Pentru a se deschide cele trei jonciuni nseriate ar trebui ca potenialul n punctul P s fie :

P be d P
V V V V V ' 6 . 1 1 6 . 0 2
"
> = + = + =

Rezult c tranzistoarele T
2


i T
3
sunt blocate.
Dac rezistena R
C3
este conectat se obine la ieirea tensiunea
1 5
0
= = = =
+
Y V V V V
H





b) Funcionarea n regimul de comutaie

n perioada de comutaie a ieirii de la starea V
L
la V
H
ntr-un timp foarte scurt, T
1

funcioneaz ca tranzistor facilitnd comutarea invers rapid a tranzistoarelor T
2
i T
3
.
14
Presupunnd c cele 3 intrri sunt iniiale n starea 1 rezult Y =0 .Dac intrarea A trece
rapid n 0 logic, tranzistoarele T
2
i T
3
nu comut imediat n starea de blocare dorit sarcinilor
stocate n bazele lor.














n timpul procesului tranzitoriu jonciunea BE a tranzistorului T
1
este polarizat direct ( 0.7
V ) n timp ce jonciunea BC este polarizat invers , rezultnd c T
1
pe durata procesului tranzitoriu
funcioneaz n regiunea activ. n acest caz prin circuitul de colector a lui T
1
circul cu curent mare
care descarc rapid sarcina acumulat n bazele lui T
2
i T
3
comutndu-le invers foarte repede i
avnd ca rezultat mbuntirea timpului de comutaie. Acest circuit se fabric n varianta OC ( open
colector / colector n gol ) .
Schema anterioar prezint n continuare timp de propagare relativ mare i puterea
consumat de la surs de asemenea relativ mare.
O surs important de disipare de energie este R
C3
. S-a pus problema nlocuirii ei cu un
tranzistor sau a creterii valorii ei.
n afar de ntrzierea datorit saturaiei , timpul de propagare este afectat i de existena
capacitii parazite date de intrrile circuitelor care se conecteaz la ieire. Cu ct numrul de intrri
este mai mare , capacitatea parazit este mai mare.
















Cazul I
La comutarea V
H
V
L
; condensatorul era ncrcat inial la 5V. n momentul comutrii
capacitatea C
P
se descarc peste tranzistorul T
3
saturat
T
1
A
T
2
T
3
5V
0,2V
1,6V
2,3 V
0,9 V
T
3
R
C
Y
V
+
C
p
I
II
15
( foarte rapid ) .


Cazul II
La comutarea V
L
V
H
, condensatorul era ncrcat iniial la 0.2V. ncrcarea la valoarea 5 V
se face prin rezistena R
C
cu constanta de timp dat de t =R
C
.C
P
care duce la creterea timpului
de propagare. Scderea foarte mult a lui R
C
duce la creterea consumului porii , R
C
rmnnd la
valoarea minim n100 1k

2.3.2. Seria TTL standard ( normal )


















Rolul diodelor D
1
, D
2
, D
3
este de a proteja jonciunea BE la semnale de intrare negative.

a) Analiza funcionrii porii :

Cazul I
Presupunem c A =B =C =1 jonciunea BE a lui T
1
este blocat , tranzistoarele T
2
i T
3

sunt saturate deci V
0
~ 0.2 V =V
0L
Y=0.
Tensiunea n baza lui T
4
este :
V . . V V V
ces bes b
1 2 0 8 0
2 3
4
= + = + =
Tensiunea necesare pentru deschiderea lui T
4
:
V . . . . V V V V
ces d be
'
b
3 1 2 0 6 0 5 0
3 4 4
= + + = + + =


rezult c tranzistorul T
4
este blocat.

Cazul II
Presupunem c cel puin una dintre intrri este pe 0 logic :
A =0 ; B =C =X.
n acest caz T
2
i T
3
sunt blocate V
0
=V
H
=5V
.
n regim staionar cu ieirea n gol ,
tranzistorul T
4
i dioda D vor fi la limita conduciei .Se obine :
R
C2
Y
V
+
=5V
C
p
T
4
T
3
D
T
2
v
0
R
E
R
C4
T
1
1,6 K

0,1 K

4 K

R

1K

D
3
D
2
D
1
16
V . . . V V V V
d be
9 3 6 0 5 0 5
4 0
= = =

+



b) Funcionarea n regim de comutaie

Presupunnd cazul cnd tensiunea de la ieirea porii trece din 0 logic n 1 logic valoarea
iniial a curentului de colector debitat de T
4
pentru ncrcarea capacitii parazite C
P
va fi :
mA
.
. . .
R
V V V V
i
C
L d ces
C
39
1 0
2 0 7 0 2 0 5
4
4
4
=

=

=
+

n continuare tensiunea de ieire crete, curentul prin T4 scade i T4 iese din saturaie, la
sfritul perioadei de ncrcare T4 i dioda D ajungnd la limita de conducie.
Reducerea la 0 a lui R
C4
( pentru creterea curentului de ncrcare a capacitii parazite C
P
)
nu este posibil deoarece n momentul comutaiei exist un interval foarte scurt de timp n care att
T
4
ct i T
3
conduc simultan ( T
4
intr mai repede n conducie dect iese din conducie T
3
), R
C4

limitnd curentul de scurtcircuit. Aceast ieire se numete totem - pole ( sau legat ). Sursa de
alimentare este solicitat la impulsuri de curent n timpul comutrii ieirii din stare Low n High. Se
folosesc condensatoare de decuplare pe grupuri de circuite integrate.
Performanele obinute sunt : - t
p
=10 ns.
- P
C
=10mW/circuit
Circuitele cu ieire totem - pole nu pot fi cablate la ieire deoarece dac unul are ieire pe 0
logic i altul pe 1 logic ar fi cvasicircuit.

2.3.3. Seria TTL rapid

























R
3
Y
V
+
=5V
T
5
T
4
T
2
v
0
R
e
T
1
0,8 K

2,4 K

R

D
1
R
4

3,5 K

T
3
R
C4
0,05 K

R
1
R
2
T
6
0,5 K

0,25 K

V
L
V
H
17



Pentru reducerea n continuare a timpilor de propagare se poate :
- crete amplificarea circuitului prin nchiderea unui tranzistor suplimentar ;
- folosi un rezistor de valoare mai mic n scopul supracomandrii prin curent a
tranzistorului , procedeu care duce la creterea vitezei de comutaie.
- utilizarea rezistenei neliniare n scopul evitrii saturaiei profunde a lui T
3
.
Schema porii fundamentale pentru seria TTL rapid este :
Tranzistorul T
6
, R
1
i R
2
joac rolul unei rezistene R
e
( neliniare ). Tranzistorul T
5
este un
amplificator suplimentar de curent i duce la micorarea rezistenei de ieire a circuitului. Prin
introducerea jonciunii baz - emitor a lui T
5
, dioda D nu mai este necesar, rolul ei fiind preluat de
jonciune.
Utilizarea rezistenei neliniare R
e
prezint dou avantaje bazate pe faptul c valoarea ei
depinde de tensiunea V
be3
.

- Considernd c tranzistorul T
3
trece din starea blocat n
saturat la valori mici a lui V
be3
, curentul din emitorul lui T
2
se
distribuie preponderent spre T
3
accelernd ieirea din starea de
blocare, R
e
fiind mare. Cnd procesul de comutaie este terminat
T
3
intr n saturaie, R
e
are valoarea mic i o parte mai mic din
curentul de emitor a lui T
2
revine tranzistorului T
3
mpiedicnd
intrarea profund n saturaie a lui T
3
.
- Al doilea avantaj al folosirii R
e
este mbuntirea caracteristicii de transfer.
Aceast variant constructiv permite obinerea timpilor de propagare de ordinul t
p
~ 6ns dar au
dezavantajul puterii consumate de 30 - 60 mw / circ.

2.3.4. Seria TTL Schottky

Circuitele din familia TTL funcionau cu tranzistoare n regim de saturaie. Creterea n
continuare a frecvenei la care pot fi utilizate se poate face prin evitarea intrrii n saturaie a
tranzistoarelor. Se poate ajunge la valori ale timpilor de propagare de ~ 3 ns, cu puteri disipate de
30 60 mW/circuit.
Schema unui circuit logic I - NU din seria Schottky este practic identic cu schema din
seria rapid cu deosebirea c toate tranzistoarelor care se pot satura n timpul funcionrii se
nlocuiesc cu tranzistoare Schottky iar diodele se nlocuiesc cu diode Schottky.
Dioda Schottky este contact ntre un metal i un semiconductor de tip n avnd ca proprieti
timpul de stocare foarte mic ( t
s
~ 1ns )i faptul c la conducie tensiunea anod - catod are valoarea
mai redus dect cele cu Si ( ~0.4V).
Tranzistorul Schottky este compus dintr-un
tranzistor npn i o diod Schottky. La creterea tensiunii
U
cd
, tensiunea baz - colector este limitat la maxim 0.4V
deci tensiunea U
CE
a tranzistorului nu poate depi valoarea
V
be
- V
ds
deci tranzistorul T nu are cum s se satureze.




R
e
V
be3
t
s
i
t
18




Din punct de vedere tehnologic, realizarea diodei Schottky se face
prin punerea in legatura a contactului de aluminiu al bazei cu
colectorul. Simbolul tranzistorului Schottky este :










2.3.5. Circuitul logic cu 3 stri

Din cele prezentate anterior rezult c circuitele cu un tranzistor la ieire au viteza de
funcionare mic ns pot fi cablate la ieire spre deosebire de circuitul cu dou tranzistoare la ieire
( totem-pole ) a crui vitez de funcionare este mai mare ns nu poate fi cablat la ieire .
Circuitul logic 3 stri combin viteza mare de funcionare cu posibilitatea utilizrii ieirii
cablate. Exist circuite cu 3 stri n serii normale, rapidesau Schottky.
Circuitul are o intrare n plus numit intrare de validare E ( Enable ) cu ajutorul creia se
pot comanda strile circuitului.
Pentru valoarea E =1 circuitul funcioneaz ca un circuit I - NU cu ieiri legate ( totem -
pole ) , ieirea circuitului putnd avea valorile 1 sau 0 .
Pentru valoarea E = 0 circuitul prezint la ieire impedan ridicat, el fiind practic
deconectat de la magistrala de ieire.
Schema unei pori elementare este :



B












O este un amplificator cu particularitatea c la ieire are un tranzistor astfel nct nivelele de
ieire se pot modifica ntre 5V i 0.1 V.
O
E
B
A
C
5V
0,1V
T
2

T
4

D
T
3

U
0

V
+
=5V
R
c4
d
Y
V
L
V
H
R
c2
R

R
ET2
T
R
V
+
U
cd
d

i
cd
19
Intrarea C este intrarea de comand.


a) Analiza funcionrii porii :

Cazul I : E =1
La ieirea lui O avem 5 V deci jonciunea corespunztoare intrrii C nu conduce i nu are
influen asupra lui T
1
.
Dioda d va fi blocat rezultnd c circuitul funcioneaz normal ca la schemele descrise
anterior, realiznd funcia I - NU.
Cazul II : E =0
Ieirea operatorului O este pe 0.1 V deci intrarea C se pune practic la mas, T
2
fiind blocat,
T
3
este blocat ( nu trece curent prin rezistena R
ET2
)
Potenialul bazei lui T
4
va fi :
V . V . . V V
B d B
1 1 8 0 1 0
4 4
< = + =
adic tensiunea necesar deschiderii a dou jonciuni.
Rezult c T
4
este blocat deci impedana msurat la ieirea circuitului ntre ieiri i mas
este foarte mare, circuitul fiind practic deconectat de la alte circuite n ce privete ieirea.
Reprezentarea simbolic





Poarta cu intrare Poart cu intrare
de validare activ pe 1 de validare activ pe 0

Tipuri de operatori fabricai :







Variante neinversoare Variante inversoare

2.4. Familia ECL ( logic cuplat prin emitor )

Performanele obinute de circuitele din aceast familie constau n timpii de propagare 1
4 ns la puteri disipate pe poart de pn la 40mw.
Circuitul conine numai rezistoare i tranzistoare, poarta fundamental fiind poarta SAU sau
SAU - NU .
Viteza de funcionare mai ridicat se datoreaz :
- comutaiei de curent;
- valorii reduse a variaiilor de nivel la ieire;
- funcionarea tranzistoarelor care conduc numai n zona activ.
A
B
E
A
B
E
A
A
E
E
Y
Y
A
A
E
E
Y
Y
20
Pentru asigurarea compatibilitii de nivele de ieire, anumite valori de tensiuni i
rezistenelor trebuie respectate cu precizie.

Funcia logic realizat Y =A +B +C

Alimentarea cu tensiuni negative se face pentru :
- micorarea influenei asupra circuitului a variaiei sursei de alimentare ;
- evitarea distrugerii circuitului n cazul scurtcircuitului unei ieiri la mas;







T2



E






a) Analiza funcionrii porii logice
Cazul I :
Presupunem c A =B =C =0 =V
OL
. Presupunem c T
1
, T
'
1
, T
''
1
sunt blocate. n acest caz
conduce T
2
care este alimentat n baz cu o tensiune obinut de la un divizor compensat cu
temperatura i n ipoteza c T
2
funcioneaz n zona activ se obine :
V
E
=V
b
- 0.7 V =- 1.85 V
Curentul de emitor va avea valoarea :
IE RE= VE V mA .
.
.
.
. .
R
V V
I
E
E
E
84 2
18 1
35 3
18 1
85 1 2 5
= =

=
Dac se presupune c T
2
are ctig de curent suficient de mare i I
b2
este neglijabil rezult c
I
E2
~ I
C2
.
V . . . R I V
C E C
85 0 84 2 3 0
2 2
= = =
Se observ c T
3
conduce i V
be3
~ 0.7 V

V V
V V V V
OL
be C
55 . 1
55 . 1 7 . 0 85 . 0
3 2 01
=
= = =

Dac T
1
, T
'
1
, T
''
1
sunt blocate, prin R
C1
trece numai curentul rezidual a lui T
1
, T
'
1
, T
''
1

obinnd :
A T
1

B
T
1

C
T
1

V
b
=- 1,15V
T
3

R
C2

R
C1

0,27 kO
0,3 kO
V
C2

V
C1

T
4

V
02
V
01

V =- 5,2V
V
0L

V
0H

R
E

1,18 kO 1,5 kO
R
E4

Y Y
21

( )
V . V
V . . . V R I V
OH
be C r
75 0
75 0 7 0 05 0
4 1 02
=
= + = + =


Excursia de tensiune la ieire ntre cele dou stri este V
OH
- V
OL
=0.8 V rezultnd un timp mai
redus la comutarea circuitului.
Verificarea ipotezelor fcute se face n urmtoarele cazuri :
1. T
1
, T
'
1
, T
''
1
blocate




Marginea de zgomot pentru semnale pozitive este :
V V V V
be be
z
2 . 0 3 . 0 5 . 0 = = =
+

Se observ c jonciunea colector - baz nu e deschis deci tranzistorul T
2
nu este saturat.

Cazul II :

Presupunem c cel puin una din intrrile T
1
, T
'
1
, T
''
1
este n conducie deci se aplic V
OH
.
A =1 , V
OH
=-0.75V , rezult c T
1
conduce n zona activ , B =C =X.
Facem ipoteza c T
2
este blocat

mA .
.
. .
R
V V
I
V . . . V V V
E
E
E
be OH E
17 3
18 1
45 1 2 5
45 1 7 0 75 0
1
=

=
+
=
= = =

Considernd curentul de baz neglijabil i
b1
~ 0.

OH C r be
OL be C O
C E C
V V R I V V
V V V V V
V R I V
= ~ =
= = = =
~ = =
75 . 0
55 . 1 7 . 0 85 . 0
85 . 0 27 . 0 17 . 3
2 3 01
4 1 2
1 1

Verificarea ipotezelor fcute se face n urmtoarele cazuri :
1. T
2
este blocat Marginea de zgomot pentru
semnale negative este :


T
2
este blocat V , V V V
be be Z
2 0 = =





2. Verificm c T
1
nu este saturat :
Jonciunea BC este polarizat direct dar nu este
deschis deci T
1
nu este saturat.

T1
V
0L
-1,55V

0,3V

-1,85V

T
1
V
C2
-1,15V

0,3V

-0,85V

T
2
V
b
= -1,15 V
-1,45V

0,3V

T
2
-0,75V

0,1V

-0,85V

22

Tranzistoarele T
3
i T
4
au rolul de a mri factorul de branament la ieire i prin cderea de
tensiune pe jonciune BE asigur compatibilitatea nivelelor de ieire cu cele de intrare.
Curentul absorbit de la surs variaz foarte puin la comutarea dintr-o stare n alta deci nu
apar vrfuri de curent la comutare.
Reprezentarea simbolic :




b) Realizarea logicii cablate





Y


Y
1
Y
2
Y
0
0
1
1
0
1
0
1
0
1
1
1

Y =Y
1
+Y
2

Apar problemele de la familia TTL cu un singur tranzistor la ieire deoarece dac Y
1
=0 i
Y
2
=1 curentul trece prin 2 rezistene n paralel deci ieirea circuitului se ncarc foarte mult.
Se fabric circuite cu emitorul n gol, utilizatorul conectnd o singur rezisten de emitor
corespunztoare mai multor ieiri interconectate.

c) Avantaje

o timp de propagare mic t
p
=1 4 ns.
o existena ieirilor complementare.
o inexistena vrfurilor de curent la comutare.
o rezisten de intrare mare.
o rezisten de ieire mic.
o factor de branament mare.

d) Dezavantaje

o margine de zgomot mic.
o variaie mic ntre cele dou nivele logice.
o incompatibilitatea nivelelor de ieire cu alte familii de circuite
integrate.
Y
Y
A
B
C
Y
1
Y
2
V
E

23



2.5. Familia I
2
L ( I ntegrated I njection Logic ) - 1972

Principalul avantaj al acestei familii este faptul c conine numai tranzistoare, structur ce
asigur o tehnologie simpl, fr insule de izolare, o densitate de integrare de aproximativ 10 ori mai
mare ca la familia TTL la viteze comparabile.
Circuitul fundamental este
inversor cu ieiri multicolector.
a) Analiza funcionrii circuitului :
I . Presupunem c T
'
2
este
saturat, rezult V
ces2
~ 0,1 V.
n acest caz tranzistorul T
2

este blocat deoarece
2
be
V = V
ces
.
Tranzistorul T
1
funcioneaz ca
tranzistor n zona activ pentru c
este nesaturat i d curentul de
colector al tranzistorului T
2
' .
Intrarea A e pe 0 logic V
OL
=0,1 V.
I I . Presupunem c T
'
2
este blocat. n acest caz T
2
conduce, V
be2
=0,7V.
Tranzistorul T
1
este saturat i injecteaz curent n baza lui

T
2
. Rezult c nivelul logic ridicat
este V
OH
=0,7 V.
Prezena tranzistorului T
1
de tip PNP are dezavantajul micorrii vitezei de funcionare.
Comparaii ntre familia I
2
L TTL
- timp de propagare t
p
[ ns ] 25 -250 10
- densitate de integrare ( tranz./mm
2
) 200 20
- putere consumat 6nW - 70W 10mW
- tensiune de alimentare 1 - 15V 5 V
La familia I
2
L diferena dintre V
OH
i V
OL
este relativ mic deci cele dou familii nu sunt
compatibile.
Marginea de zgomot este mai puin bun ca la familia TTL .
Ca exemplu de realizare a altor funcii logice cu ajutorul acestor tipuri de circuite este
prezentat schema de mai jos :













I
1
A B = A + B

<<
I
0

A

I
3
A B

(B)

V
+
A

B

T
1
T
2
A

A

A

A

C
1

C
2
C
3

T
2
T
1
V
be
2
<
<
<
<
I
0

V+
24




2.6. Circuite integrate logice cu tranzistoare MOS.

Avantajele tehnologiei MOS fa de tranzistoarele bipolare sunt :
- densitatea de integrare mult mai mare ( se utilizeaz numai tranzistoare ).
- puterea consumat de la surs este relativ mic.
- tensiunea de alimentare poate lua valori ntr-un interval larg, existnd posibilitatea ca
prin alegerea tensiunii de alimentare s se realizeze compatibilitatea ntre familia MOS i
celelalte familii.
- curent de intrare foarte mic.
- dimensiuni reduse.
Principalul dezavantaj este viteza de funcionare cu un ordin de mrime mai mic dect n
tehnologia cu tranzistoare bipolare datorit capacitilor parazite de substrat i capacitilor parazite
de ieire. Se obin timpi de propagare de ordinul
t
p
=( nx10 nx100 ) ns

2.6.1. Familia MOS.
De obicei n cadrul acestei familii
se folosesc tranzistoare MOS cu canal n
care permit alimentarea cu tensiuni
pozitive fa de mas, i fiind vorba de
tranzistoare care funcioneaz prin
mbogire de purttori au caracteristica
prezentnd avantajul blocrii prin aplicarea
unei tensiuni nule pe gril.
Circuitul fundamental este
inversorul care cuprinde dou tranzistoare,
unul de comand i unul de sarcin, ambele
cu canal n.

Tranzistorul T
2
este n permanen n conducie i prezint o rezisten ntre surs i dren
dependent de dimensiunile canalului.


Analiza funcionrii n regim de
comutaie se face innd seama de capacitatea
parazit C
p
.
1. Presupunem c ieirea trece din
stare V
OH
V
OL
. Aceasta se face prin
intrarea n conducie a lui T
1
i prin
descrcarea relativ rapid a capacitii C
P

peste R
ds1
( r
ON1
). Timpul de descrcare t
d
=
C
p
r
ON
este de obicei mic pentru c r
ON
este
mic.


V
GS
I
d
V
p
V
V
i

V
0

C
p

T
2

T
1

V
+
D
25


2. Presupunem c ieirea trece din starea V
OL
n V
OH
. Tranzistorul T
1
se blocheaz iar
capacitatea parazit se ncarc prin intermediul rezistenei r
ON2
de valoare mare. Timpul de ncrcare
t
d
=C
p
r
ON2
este mai mare deci comutarea jossus se face mult mai ncet.










a) Realizarea altor funcii logice cu ajutorul porii fundamentale.

1. Circuitul I -NU.

A B Y
0
0
1
1
0
1
0
1
1
1
1
0

Tensiunea V
G
se ia mai mare ca V
D
pentru a
determina o excursie mare de tensiune la ieire cnd
T
1
, T
1
' sunt blocate.
V
OL
corespunde tensiunii pe ambele
tranzistoare n conducie deci constructiv se alege
raportul
L
Z
mai mare pentru ca V
OL
s fie ct mai mic.
2. Circuitul SAU - NU.



n mod uzual timpul de propagare la un
inversor din familia MOS este
t
p
=300 ns datorit frontului cresctor al tensiunii de
ieire.
Puterea consumat este tipic 1mW.

Dezavantajele:
- putere relativ mare consumat ( fa de familia CMOS, I
2
L)
A B Y
0
0
1
1
0
1
0
1
1
0
0
0
V
i

V
0

t
t
V
G V
D
T
2
Y = AB

T
1
T
1
V
G
V
D
A
B

T
1

T
1

Y = A+B
26
- viteza de funcionare relativ mai sczut.
Toate circuitele din familia MOS - CMOS sunt prevzute la intrare cu diode care protejeaz
stratul gril - substrat de strpungere n cazul ncrcrii electrostatice a grilei i de asemenea se
protejeaz intrarea n cazul aplicrii accidentale a unor tensiuni negative.

2.6.2. Familia CMOS.

- puterea consumat mult mai mic ( nx1W ) n regim static.
- timpi de propagare mai redus ( 50ns ).
Poarta fundamental este intervalul care utilizeaz tranzistoare complementare ( primul cu
canal n i al doilea cu canal p ).















Diodele D
1
i D
2
protejeaz intrrile. D
2
protejeaz tranzistorul T
2
n cazul aplicrii unei
tensiuni de intrare V
i
> V
+
D
. Ca i la tranzistoarele bipolare la, aceeai geometrie a canalului,
tranzistoarele de tip n se comport mai bine dect cele de tip p n ce privete :
- comportarea cu frecvena.
- conductana de transfer.
- rezistena n stare de conducie mare.
n practic
1 2
3
T T
L
Z
L
Z
|
.
|

\
|
= |
.
|

\
|


a) Funcionarea porii fundamentale

1. Presupunem c A =1 V
i
~ V
+
D
, tranzistorul T
1
este n conducie, T
2
blocat i
tensiunea de la ieire V
0
=V
OL
~ 0; Y =0.
2. Presupunem c A =0 V
i
~ 0 ; T
2
conduce, V
0
=V
OH
~ V
D
; Y =1.
Se observ c A Y =
Se observ c n regim static nu exist situaie n care s conduc ambele tranzistoare, deci s
se consume putere de la surs. Practic n acest caz puterea consumat este doar cea necesar
ncrcrii capacitilor parazite de la ieire ( cnd T
2
conduce ).
n regim dinamic exist un interval de timp ( de ordin ns ) cnd conduc ambele tranzistoare
.Aceasta explic creterea puterii consumate de la surs odat cu creterea frecvenei impulsurilor de
la intrare.
Y
V
i

V
0

C
p

T
2

n
V
+
D
T
1

p
D
2

D
1

A
V
GS
I
d
V
pp
V
pm
27
Alt avantaj al acestei familii este faptul c ncrcarea i descrcarea capacitii parazite se
face prin rezistene dren - surs aproximativ egale i de valori mici ceea ce micoreaz constanta de
timp fa de familia MOS la trecerea jos - sus a ieirii
b) Realizarea altor funcii logice cu ajutorul porii fundamentale .

1. Circuitul I - NU.




B A Y =








2. Circuitul SAU - NU


B A Y + =

Notnd cu n numrul de intrri ai unei
pori, pentru circuitele din familia MOS se
folosesc n +1 tranzistoare iar pentru circuitele
din familia CMOS se folosesc 2n tranzistoare.









A B Y
0
0
1
1
0
1
0
1
1
1
1
0
A B Y
0
0
1
1
0
1
0
1
1
0
0
0


V
+
D
T

2
T
2
T
1
T

1
B

A

Y = AB

T
2

T
2

T
1

T
1

A B
Y = AB

V
+
D
28





3. Circuite de impuls

Circuitele basculate se caracterizeaz prin dou stri distincte, trecerea dintr-o stare n alta
realizndu-se prin procese de basculare.
Prin basculare se nelege variaia rapid a mrimilor electrice caracteristice circuitului sub
influena reaciei pozitive. De cele mai multe ori se utilizeaz dou elemente amplificatoare
inversoare cuprinse ntr-o bucl de reacie pozitiv. Reacia pozitiv acioneaz doar pe durata
procesorului tranzitoriu n care are loc bascularea, n rest elementele amplificatorului funcionnd n
afara regiunii active a caracteristicilor de transfer.
n funcie de modul n care se face cuplajul necesar nchiderii buclei de reacie se deosebesc
circuite basculante bistabile ( cuplaj direct ), monostabile ( cuplaj direct i cuplaj capacitiv ) i
astabile ( cuplaj capacitiv ).
Circuitele basculante bistabile se caracterizeaz prin existena a dou stri distincte, cele
monostabile se caracterizeaz printr-o stare stabil i una cvasistabil iar cele astabile prin dou stri
distincte cvasistabile.
Prin stare stabil se nelege starea n care circuitul poate rmne un timp nedefinit dac
asupra lui nu se intervine cu un semnal de comand.
Starea cvasistabil este starea n care circuitul rmne un interval de timp bine stabilit prin
constanta de timp a unor circuite de temporizare, dup care trece n cealalt stare.

3.1. Circuite basculante bistabile

Circuitul se poate afla n dou stri distincte, sesizabile la ieire. Fiecrei stri i se poate ataa
cifra binar 0 sau 1.
Sesiznd starea circuitului la una dintre ieiri putem spune c funcioneaz ca o celul de
memorie a unei cifre a unei cifre binare.

3.1.1.Circuite bistabile realizate cu inversoare

n timpul regimului tranzitoriu cnd
inversorul funcioneaz n zona liniar se
observ c datorit conectrii, inversarea duce
la reacie pozitiv. O variaie de tensiune la
intrarea lui I
1
este amplificat i inversat i se
aplic la tensiune de reacie la ieire n faz cu
tensiunea iniial.
Prin convenie se consider c starea
bistabilului este 0 logic dac Q =0 i 1 logic
dac Q =1.

Funcionare :
A Q Q A
A Q Q A
= = = =
= = = =
0 1 0
1 0 1


I
1

I
2

A Q
Q
29
Pentru modificarea strii cu ajutorul intrrii A, presupunem c 0 0 = = Q A deci la ieire
inversorului I
2
corespunde un tranzistor saturat. Pentru a trece intrarea n 1 logic trebuie trecut
intrarea A pe 1 logic. Intrarea A avnd ca rezisten de sarcin ieirea lui I
2
( foarte mic) , puterea
necesar ar fi fost mare, fapt care arat c utilitatea practic a acestui tip de circuit este foarte redus.

3.1.2. Bistabilul - S - R asincron.



Fu
nci
ona
rea :

- S =R =0 . Intrrile de comand I
1

i I
2
trec pe 1 logic nemodificnd starea
ieirilor.
- S =0, R =1 I
1
=1; I
2
=0
rezult c Q = 1 Q =0.
- S =1; I
1
=0 Q = 1.
- S =1; R =1 Se foreaz ambele
ieiri pe 1 logic deci Q = Q = 1i circuitul
nu funcioneaz ca bistabil.
Reprezentarea simbolic :
Acelai circuit se poate obine i cu funcia SAU - NU.
( ) ( ) ( ) ( ) Q R S Q R S Q R S Q R S Q S Q + + = + = + = = =










Se observ c circuitele bistabile prezentate funcioneaz n mod asincron deci variabilele de
stare se pot aplica la orice moment.


3.1.3. Bistabilul R - S sincron

Prin sincronizare se nelege aplicarea la o intrare de sincronizare ( de tact ) a bistabilului a
unor impulsuri periodice de tact.
S R Q
0
0
1
1
0
1
0
1
0,1
0
1
Interzis

S
R
I
1

I
2

P
1

P
2

Q
Q
S
R
Q
Q
S
R

Q
Q
30
Starea circuitului se poate
modifica numai pe durata T
i
, timp n
care nu se mai modific intrrile S i
R.
ntre dou impulsuri de tact
starea circuitului rmne
nemodificat rezultnd c n acest
interval de timp se pot modifica
intrrile S i R fr consecine asupra
strii circuitului.
Studiul funcionrii unui
sincron se face cunoscnd valorile
logice S
n
i R
n
existente nainte de
aplicarea celui de al n+1 - lea impuls
de tact urmnd s se determine
valoarea lui Q
n+1
la tensiunea
impulsului de tact.
Schema bistabilului R - S - sincron este :











Se observ c dac T
K
ar fi n permanen pe 1 circuitul funcioneaz ca un bistabil R - S -
asincron.
Dac T
K
este pe 0 logic , ieirile porilor P
1
i P
2
sunt pe 1 logic, starea care nu poate fi
modificat oricare ar fi valorile lui R i S.
Funcionarea bistabilului
Pentru ridicarea nedeterminrii n cazul S =1, R =1, se pot utiliza bistabile de tip J - K.
S
n
R
n
Q
n+1

0 0 Q
n

0 1 0
1 0 1
1 1 Nederminat


3.1.4. Bistabilul J - K

Se caracterizeaz prin faptul c ieirile porilor P
1
i P
2
depind nu numai de S, R i T
K
ci i
de valorile anterioare Q i Q dinaintea aplicrii impulsurilor de tact considerat.


T
k

V
0H
V
0L
T
i

t
T
S
R
I
1

Q
Q
T
k

P
1

P
2

P
4

P
3

J
I
1

Q
P
1

P
3

S
31












Starea bistabilului este determinat de J
n
, K
n
, Q
n
, Q
n
.
J
n
K
n
Q
n
Q
n

Q
n+1

0 0 0 1 0
Q
n

0 0 1 0 1
0 1 0 1 Q
n

0
0 1 1 0 0
1 0 0 1 1
1
1 0 1 0 Q
n

1 1 0 1 1
Q
n

1 1 1 0 0

Analiza funcionrii circuitului n cazul J =K =1 este valabil dac timpul de propagare de
la intrare la ieire al bistabilului este mai mare ca durata T
i
.
Dac nu este mplinit aceast condiie bistabilul schimb tot timpul starea pe toate durata
impulsului de tact starea final nemaifiind determinat.
Din acest motiv, pentru buna funcionare se pot introduce linii de ntrziere pe bucla de
reacie. Intrrile S i R sunt intrri asincrone i permit punerea pe 0 sau pe 1 a bistabilului n mod
asincron ( nesincronizat cu impulsuri de tact ), aceste intrri avnd prioritate.
Se noteaz cu S i R fiind active pe nivel 0 logic ( ndeplinesc funcia pentru care au fost
prevzute pe nivel 0 logic ).

S R
Q
0 0 Interzis
0 1 1
1 0 0
1 1 Funcionare normal

Starea S =R =1 corespunde funcionarii sincrone a bistabilului sub influena intrrilor J K.

3.1.5. Bistabilul JK - MS - se compune din dou seciuni
1 - master
2 - sclav
32
Legtura se face numai n intervalul de timp dintre dou impulsuri de tact astfel nct pe
durata impulsului de tact ieirile bistabilului n ansamblu nu se modific ndeplinindu-se condiia de
J K obinuit.
n acest caz rezult c tabelul reprezentat pentru bistabilul JK este valabil pentru orice durat
a impulsului de tact a acestui bistabil.

























Porile P
5
i P
6
fac legtura ntre M i S prin
K
T .
Se observ c dac
K
T este pe 0 logic informaia nu ajunge n S ci doar dup ce
K
T =1 (
T
K
=0 ).
n acest fel problema funcionrii corecte este rezolvat nemaifiind necesare introducerea
linilor de ntrziere.
3.1.6. Bistabilul de tip D ( delay ) - ntrzie un front cu o durat aproximativ egal cu
perioada dintre dou impulsuri de tact.
Q
nH
=D
n
Valoarea logic la ieirea Q dup impulsul de tact este egal cu valoarea logic a intrrii
naintea impulsului de tact. T
i
- perioada ntrzierii.








J
k
I
1

Q
Q
T
k

P
1

P
2

P
4

P
3

R
S


P
5

P
6

P
8

P
7

M
S
T
k

D
T
k

Q

T
0H
t
D
T
k

S
T
k
R

Q

Q

33
J
T
k

k Q
Q T
T
k














3.1.7. Bistabilul T ( Toggle ) se caracterizeaz prin faptul c la fiecare impuls de tact ieirea comut
dintr-o stare n alta.
Bistabilul T se poate obine dintr-un bistabil J K - MS cu urmtoarea schem.
Considernd T
n
nivelul logic dup n impulsuri a lui T
K
i Q
n
ieirea dup n impulsuri, se
poate determina nivelul logic al ieirii dup al n +1 - lea tact al intrrii de tact :

T
n
Q
n
Q
n+1


0

0

1

1


0

1

0

1

0

1

1

0

Se observ din tabel c la orice comutare a tactului T
n
, la ieirea Q
n+1
se schimb fa de Q
n
.
Funcionarea bistabilului de tip T este descris i de ecuaia :

n n n
n
1 n
Q T Q T Q + =
+


3.1.8. Circuitul basculant bistabil asimetric Schmitt - este un circuit basculant comandat
prin nivele de tensiune.
Caracteristica circuitului este
o caracteristic cu histerez
care permite formarea
impulsurilor i detecia dup
nivel a impulsurilor.
Schema prezentat
reprezint un amplificator cu
dou etaje cu reacie pozitiv
de curent serie prin rezistena
R
e
.
Dac I
E
, crete,
tensiunea pe rezistena R
e

v
i

v
0

r
g

T
1

T
2

R
e

R
2

I
R
c2
R
c1

R
1

V
+
+
-
t

T
k


34
Ab>1 Ab=1 Ab<1
v
i
v
2
v
1
v
0
crete,
1 T
C
U scade deci tranzistorul T
2
tinde spre blocare, I
E2
scade i tensiunea la intrarea circuitului
crete.
Notnd cu Ab amplificarea de curent n bucl deschis se disting urmtoarele cazuri de
funcionare a circuitului:

- Ab < 1 - circuitul funcioneaz ca amplificator cu amplificare determinat.
- Ab =1 - circuitul funcioneaz ca un circuit bistabil comandat prin nivelele de intrare,
basculnd fr histerez.
- Ab > 1 - circuitul funcioneaz ca un bistabilul cu histerez .
Caracteristica circuitului n cele 3 cazuri este :
















a) Determinarea pragului V
1
.
Considernd c iniial tensiunea V
i
=0, tranzistorul T
1
este blocat i T
2
este n conducie.
Tensiunea necesar deschiderii tranzistorului T
1
este tensiunea de prag V
1
:

Re be
V V V + =

1
1

Scriind legea a doua a lui Kirchoff pentru bucla R
C1
, R
1
, R
2
se obtine :

+
V = I (R
C1+
R
1+
R
2
) I=
2 1
1
R R R
V
C
+ +
+

Tensiunea n baza lui T
2
este :

2
B
V = I R
2

2 1
2
1
2
R R R
R
V V
C
B
+ +
=
+

Tensiunea pe rezisten R
e
va fi :

2
1
2 2
2 1
2
Re be
C
be b
V
R R R
R
V V V V
+ +
= =
+
,
relaie din care se poate determina valoarea tensiunii pe prag V
1
.
V
R R R
R
V V V
R R R
R
V V
C
be be
C
1 , 0
2 1
2
2
2 1
2
1
1
1
1

+ +
~ +
+ +
=
+ +

b) Determinarea pragului V
2
.
35
n acest caz tranzistorul T
1
conduce i tranzistorul T
2
este blocat. n momentul blocrii este
ndeplinit relaia :

Re be B
V V V + =

2 2
, unde
( ) ( ) 1 1
1 1
Re e B e E
R I R I V + = = |









Scriind legea a doua a lui Kirchoff pentru bucla R
C1
, R
1
, R
2
se obine :

( )
( )
( ) 2
2 1
2
2
2 1
1
1 1
2
2
1 1
R R R
R I R V
V
I R V
R I R I I I R V
C
C C
B
B
C C
+ +

=

=
+ + + =
+
+

nlocuind n prima relaie se obine :

( )
( ) ( ) 3 1
1 2
1
1
2 1
2 1
e B be
C
B C
R I V
R R R
R I R V
| + + =
+ +
|

+

Valoarea tensiunii de prag V
2
va fi :
( )
e B be e E be
R I V R I V V + + = + =
1 1 1 1
1
2
|
Considernd | >> 1, pragul V
2
la care comut circuitul va fi :

e B be
R I V V | + =
1 1
2

Din relaia (3) se obine :

(
(

+ +

+
(
(

+ +

= |

+
2 1
2
2 1
2
1
1
2
1
1
R R R
R R
R V
R R R
R V
I
C
C
e be
C
B

i nlocuind n relaia lui V
2
se obine :

( )
2 1
2
2 1
2
2
1
1
2
1
1
1
R R R R
R R
V
R R R
R V
V V
C e
C
be
C
be
+ +

+ +

+ =

+

Dei V
be1
, i
2
be
V intervin cu semne diferite, datorit faptului c au coeficieni diferii,
stabilitatea termic a pragului V
L
nu este aa bun ca a lui V
H
.
Posibilitile de utilizare a circuitului basculant Schmitt.
- detectarea impulsurilor de intrare dup nivelul lor. De exemplu avnd un tren de impulsuri
cu dou nivele de tensiune ( una sub V
L
i alta peste V
1
) la ieire se pot separa.
36
- separarea impulsurilor utile, necate n zgomot ( se utilizeaz ca detector de impulsuri i
formator ).
n afar de schema prezentat anterior, aceast funcie se poate realiza cu circuite integrate
din familia TTL i CMOS.









Realizarea circuitului trigger Schmitt utiliznd circuite integrate din familia TTL.

Se utilizeaz un circuit neinversor sau dou circuite inversoare :
Schema triggerului este :
Fie V
T
pragul de
tensiune la care circuitul
basculeaz dintr-o stare n alta.
Presupunnd ca
tensiunea la intrare crete, cnd
potenialul n punctul a atinge
valoarea V
T
, ieirea circuitului
are valoarea V
OH
.
Rezistena R
2
prezint
o reacie pozitiv fapt care face
ca trecerea dintr-o stare n alta
s se fac rapid.

Scriind legea a doua a lui Kirchoff pentru bucla R
1
, R
2
se obtine :
Vi + I(R1 + R2) = V0 I=
2 1
0
R R
V V
i
+

Tensiunea n punctul a este :
Vi + IR1 = Va
1
2 1
0
R
R R
V V
V V
i
i a

+

+ =

a) Determinarea pragului V
1
.
Dac V
i
era iniial pe V
L
V
O
=V
OL
.La comutare V
a
=V
T
.

( )
2
1 0 2 1
1
1
2 1
1 0
1
R
R V R R V
V
R
R R
V V
V V
L T
L
T
+
=

+ =


b) Determinarea pragului V
2
.
v
i

v
0

R
2

R
1

a
37
Similar, dac la intrare tensiunea era V
i
=V
0H
, la iesire tensiunea era V
0H
. Analog se obine
relaia :

( )
2
1 0 2 1
2
R
R V R R V
V
H T
+
=
Tensiunea de histerez este :
( )
2
1
0 0 2 1
R
R
V V V V V
L H h
= =




Valoarea rezistenei R
1
se alege din condiia ca tensiunea la intrarea porii logice s nu
depeasc o valoare care s duc la comutarea porii dac intrarea este comutat de V
0L
. Schema
echivalent este :

d L i
I R V V + =
0

n catalog se indic valoarea maxim V
iLM
=
0,8V ( uzual ) care nu duce la depirea pragului de
comutaie V
T
.
Se obine :
O =

=

380
10 6 1
2 0 8 0
3
0
,
, ,
I
V V
R
d
L iLM

n practic se alege de obicei R =220O 330O.
2. Realizarea circuitului trigger Schmitt utiliznd circuite CMOS.
n acest caz nu exist curent de intrare deci valoarea rezistenei de intrare nu este limitat
superior. Creterea rezistenei datorit capacitii de intrare parazite face ca tipul de propagare al
unui astfel de circuit s fie cu ct rezistena de intrare folosit este mai mare.
- V
0H
=V
D
.
- V
0L
=0 ( 40 - 50 mV ).
- V
T
=
2
D
V
.
Pragurile V
1
i V
2
vor fi :

( )
|
|
.
|

\
|
+ =
+
=
2
1
1
2
1
2
2 1
1
1
2
0
2
R
R V
V
R
R
R
R R
V
V
D
D


( )
|
|
.
|

\
|
=
+
=
2
1
2
2
1
2
2 1
2
2
1
2
2
R
R V
V
R
R
V
R
R R
V
V
D
D


2
1
R
R
V V
D h
=
n practic se utilizeaz circuitul CDB 413E care conine dou pori I - NU cu patru intrri
i cu trigger Schmitt.



v
i

v
0L

R1 I
d

38




3.2. Circuite basculante monostabile se caracterizeaz printr-o stare stabil din care poate
iese doar la comand i o stare cvasistabil n care poate rmne doar un interval de timp bine
determinat.
Astfel de circuite se pot realiza cu elemente inversoare dar nchiderea buclei de reacie se
face cu cuplaj direct. Defazajul total indus trebuie s fie 0 ( 360
0
) . n practic exist variante de
monostabile cu componente discrete.


3.2.1. Circuite monostabile cu 2 pori I - NU.









Intrarea E este intrare de validare (enable). Dac E=1 circuitul funcioneaz ca monostabil,
dac E =0 ieirea Q este forat pe 1 logic.
Se observ c circuitul prezint o reacie pozitiv datorit prezenei celor dou pori
inversoare, cuplajul ntre poriile P
1
i P
2
realizndu-se capacitiv.
Starea iniial corespunde tensiunii V
i
=1 logic.
Dac rezistena R < 380O, intrarea porii P
2
este pe 0 logic v
0
=1, la intrare avem dou
intrri pe 1, obinndu-se v
a
=0, v
b
=0.
Starea stabil a circuitului este deci Q =0; 1 = Q .Diagramele de timp n cazul apariiei unui
impuls negativ la intrare sunt :

















v
i

v
0

R
C
(Q)
(Q)
E = 1
a b
P
1

P
2

v
i

V
0H

V
0L

V
0H
T
i

v
a

v
b

V
b

V
0H

V
0L

V
T

V
0H

V
0

(Q)
(Q)
t
t
t
t
T
i

39

V
T
- reprezint nivelul de prag al circuitului I este aproximativ 1,4V pentru familia TTL.
V
b
=I
iL
R < V
T
. La frontul negativ a lui v
a
, tensiunea V
b
nu scade mult sub 0V deoarece
exist diodele de protecie care limiteaz vrful la 0,6V.
Considernd originea axei timpului n momentul declanrii frontului negativ a lui V
i
se
poate scrie :
( )
b
RC
t
b H b
V e V V v + =

0

Din condiia ca la t =T
i
, v
b
=V
T
se obine :

b T
b H
i
V V
V V
ln C R T

=
0

Poarta P
2
poate fi un simplu inversor dac nu este nevoie de o stare de inhibare. De
asemenea, dac poarta P
1
este un circuit I - NU cu trei intrri, una dintre ele poate fi utilizat ca
intrare de inhibare.


3.2.2. Circuitul monostabil cu 4 pori I - NU.

Schema circuitului este :













Starea stabil a circuitului este :

1
0
1 0 1
0 0 0
=
= + = = =
= = =
R
V R I V V ; V V
, Q ; Q ; V
'
L iL L b L a
cd

Durata variaiei n sens negativ a lui R corespunde ntrzierilor de propagare ale circuitului
i este de cteva zeci de ns. Durata strii cvasistabile este T
i
. Dac rezistena R < 380O, ecuaia care
descrie exponeniala V
b
este :
( )
'
L
RC
t
'
L H b
V e V V v
0 0 0
1 +
|
|
.
|

\
|
=


la momentul t =T
i
, v
b
=V
T


V
cd

S
Q
R
Q
+5 V
C
E
P
4

P
3

P
2

P
1

a b
R
40












Diagramele de timp corespunztoare funcionrii circuitului sunt :


























( )
T H
'
L H
i
'
L
RC
T
'
L H T
V V
V V
ln C R T
V e V V V
i

=
+
|
|
.
|

\
|
=

0
0 0
0 0 0
1


3.3. Circuite basculante astabile.

V
cd

V
0H

V
0L

V
0H

V
T

V
0H

(Q)
Q
t
t
t
t
V
0L

V
0H

V
Q

Q
t
t
R
V
0H

V
0L

V
0L

V
0L

41
Datorit existenei cuplajelor capacitive, circuitul nu este niciodat stabil, rezultnd c n
permanen circuitul oscileaz, fiind un generator de impulsuri pozitive.
Circuite basculante astabil se poate obine :
- cu componente discrete.
- cu pori TTL sau alte familii.
-






3.3.1 Circuite basculante astabile cu componente discrete.


Circuitul prezint 2 etaje de amplificare cu cuplaj RC incluse n bucla de reacie pozitiv
care poate fi activ numai n procesul tranzitoriu de basculare, cnd ambele tranzistoare conduc.
Dac un tranzistor e blocat, bucla de reacie este ntrerupt.














De obicei tranzistorul care conduce la saturaie . Condiia intrrii n saturaie este :

C E B
R h R (
21
( h
21E
=|)
Presupunem c iniial T
1
era saturat i T
2
blocat. Condensatorul C
1
se ncarc de la tensiune
V
+
, R
C2
i jonciunea BE a tranzistorul T
1
cu polaritatea indicat pe figur.
Tensiunea de ncrcare a condensatorului este V
C1
=V
+
- V
bes1
.
Considernd c la un moment dat tranzistorul T
2
intr n conducie ( fiind saturat ), deoarece
tensiunea U
CE2s
este foarte mic, practic se poate considera borna ( +) a condensatorului C
1
legat
la mas . n acest caz de la borna ( - ) a lui C
1
se aplic bazei tranzistorului T
1
blocndu-l.
Din acest moment condensatorul C
1
se descarc prin rezistena R
B1
i tranzistorul T
2
,
potenialul bazei tranzistorului T
1
crescnd. La un momet dat V
beT1
, T
1
ncepe s conduc.
Deoarece n acest moment ambele tranzistoare conduc, bucla de reacie este nchis astfel
nct scderea potenialului n colectorul lui T
1
transmite bazei tranzistorului T
2
ducnd la
micorarea curentului prin baza lui T
2
, crete tensiunea V
CE2
, cretere transmis i bazei lui T
1
,
reacia pozitiv nchizndu-se astfel i ducnd la blocarea lui T
2
i saturarea lui T
1
.
Pentru simplificarea diagramelor de timp considerm c tranzistoarele se deschid la
tensiunea V
be
> 0.
R
C1
R
B2
R
B1 R
C2
V
C1
V
C2
V
be1 V
be2
C
2
C
1
+
-

+

-

V
+
42






























Determinarea constantei t
1
. Schema echivalent la descrcarea condensatorului C
1
este :









Scriind legea II a lui Kirchoff se obine :
( )
}
+ = + dt t i
C
R i V V V
B ces C
1
1 2
1

Notm :
2 1
ces C
V V V E + =
( )
}
+ = + = dt t i
C
R i V V V E
B ces C
1
1
1
1 2

V
be1
V
CE1
V
be2
V
CE2
V
CEsat
V
C1
V
C2
V
CEsat
t
2
t
1
t

t

t

t

Creterea lent produs
de ncrcarea
condensatorului prin R
C

V
V
be1
V
ces2
C
1 R
B1
V
C1
-
+

+

-

+

-

i(t)

43
Deoarece n momentul blocrii lui T
1
practic n circuit a aprut un semnal treapt, ecuaia se
poate rezolva utiliznd transformata Laplace.
( ) ( ) ( )
( )
1
1
1
1
1
1
C s
R
s E
s I
C s
R s I s E
B
B

+
=
|
|
.
|

\
|

+ =
Deoarece ( )
s
E
s E = ( semnal treapt )
( )
1
1 1
1
1
1
1
1
C R
s
R
E
C s
R s
E
s I
B
B
B

+
=
|
|
.
|

\
|

+
= ( )
1
1
1
C R
t
B
B
e
R
E
t i

=
Tensiunea BE a lui T
1
poate fi scris :
V e E V R i V
C R
t
B be
B
+ = + =

1
1
1

La momentul t =t
1
, V
be1
=V
be1
V e E V
C R
be
B
+ =

t

1
1
1
1

Efectund calculele se obine:

1
2 1
1 1
2
1
1
1 1



=

= t
be
ces bes
B
be
B
V V
V V V
ln C R
V V
E
ln C R
Deoarece n practic tensiunea de alimentare V este suficient de mare n comparaie cu
tensiunile baz emitor a tranzistoarelor, relaiile aproximative pentru constantele t
1
i t
2
sunt :

2
2
2 2
1 1
2
1
ln C R
ln C R
B
B
~ t
~ t


3.3.2. Circuit basculant astabil cu pori :


1. Varianta cu pori TTL












Schema prezint o mare simplitate precum i o precizie ridicat a constantelor de timp
obinute.
Rezistena R trebuie s fie mai mic dect 380 O.
R
C
+5V
v
0
44
La conectarea circuitului condensatorului C este descrcat deci la ieirea porii apare 1 logic.
n acest moment ncepe ncrcarea experimental a condensatorului C prin rezistena R, cu
polaritatea din figur. La acest moment condensatorul ncepe s se descarce prin rezistena R.
Cnd tensiunea pe condensator ajunge la valoarea V
2
, ieirea porii comut din nou pe '' 1 ''
logic, procesul repetndu-se periodic din acest moment.
Considernd originea axei timpului la nceputul perioadei T
1
se poate scrie :
( )
L
RC
t
L C
V e V V V
0 0 1
+ =


Pentru t =T
1
V
C
=V
2






Diagramele de timp specifice schemei sunt :













( )
L
L
L
RC
T
L
V V
V V
ln C R T V e V V V
0 2
0 1
1 0 0 1 2
1

= + =


Pentru determinarea perioadei T
2
se alege originea axei timpului la nceputul perioadei T
2
.
( )
2 2 0
1 V e V V V
RC
t
H C
+
|
|
.
|

\
|
=


Pentru t =T
2
V
C
=V
1


( )
1 0
2 0
2 2 2 0 1
2
1
V V
V V
ln C R T V e V V V
H
H RC
T
H

= +
|
|
.
|

\
|
=


Pentru modificarea factorului de umplere se poate nlocui rezistena R cu o schem de forma:








V
C
V
0H
V
1
V
2
V
0L
v
0
V
0H
V
0L
T
1 T
2
t

t

R
1

R
2

D
1

D
2

45
n acest caz n circuit la ncrcarea condensatorului intervine rezistena R
2
i la descrcare
intervine R
1
.












2. Varianta cu pori CMOS. Schema prezint dou pori inversoare .














Presupunnd c iniial ieirea porii I
2
este pe 0 logic i condensatorul C este descrcat
rezult c la intrarea porii I
1
avem 0 logic i la ieirea porii I
1
avem 1 logic. Condensatorul C se
ncarc exponenial prin rezistena R i la o valoare
2
D
T
V
V = , intrarea porii I
1
sesizeaz 1 logic
comutnd n starea 0 logic la ieire.
n acest caz ieirea porii I
2
trece pe 1 logic. La intrarea porii I
2
avnd n vedere tensiunea pe
condensator ar trebui s devin 1,5V
D
.
n realitate datorit diodelor de protecie existente la intrarea inversorului CMOS tensiunea
maxim este limitat la valoarea V
D
+V
dp
unde V
dp
este tensiunea pe dioda conectat ntre intrare i
V
D
.
La fel, valoarea minim a impulsului negativ de tensiune la intrare va fi limitat la V
dp

datorit diodei de protecie conectat ntre intrare i mas.
Determinarea duratelor T
1
i T
2
se face scriind ecuaiile tensiunii n punctul I ( v
i
).
( ) ( )
dp
RC
t
dp H i
V e V V t v
|
|
.
|

\
|
+ =

1
0

Diagramele de timp care caracterizeaz funcionarea circuitului sunt :



I
1

I
2

v
0

C
R
v
i2

0 1 0
v
0
V
0L
T
1 T
2
46













La momentul t =T
1
se obine v
i
( t ) =V
p

( ) ( )
dp
RC
T
dp H p
V e V V t v
|
|
.
|

\
|
+ =

1
1
0

2
0
0
1
D
dp D
p H
dp H
V
V V
ln C R
V V
V V
ln C R T
+
~

+
=
|
|
.
|

\
|
+ =
+
=
D
dp
D
dp D
V
V
ln C R
V
V V
ln C R T 1 2 2
1

Considernd originea timpului la sfritul perioadei T
1
se obine.
( ) ( )
L
RC
t
L dp H i
V e V V V t V
0 0 0
+ + =


Dac la momentul t =T
2
tensiunea V
I
( t ) =V
P
se obine :
( )
L
RC
T
d dp H p
V e V V V V
0 0
2
+ + =


|
|
.
|

\
|
+ ~

+
=
D
dp
L p
L dp H
V
V
ln C R
V V
V V V
ln C R T 1 2
0
0 0
2

Se observ c n acest caz valorile T
1
i T
2
sunt aproximativ egale ca valoare.
Dezavantajele schemei l constituie faptul c modificarea tensiunii de alimentare duce la
modificarea lui T
1
respectiv T
2
.
3.4. Aplicaii ale circuitelor de impuls.
3.4.1. Circuitul CDB 413 este un circuit integrat care conine dou pori I - NU cu patru
intrri fiecare cu trigger Schmitt.
Schema circuitului :




Posibiliti de folosire
a) ntrzierea impulsurilor



CDB 413
R
v
i

v
i
V
0H

V
0L

47











R I V V
L
i L
'
L
+ =
0 0

Conectnd una din cele trei intrri ale circuitului la tensiunea V
i
se obine numai ntrzierea
primului front, cel de al doilea rmnnd neschimbat.
Prin inversarea ieirii se obine un impuls n acelai sens ( pozitiv ) ca i cel de la intrare.

b) Generator impulsuri scurte pe front.


























R I v
iL a
=
Determinarea duratei impulsurilor T
i
rezult din ecuaia :
( ) ( )
a
RC
t
a H a
V e V V t V + =

0

pentru t =T
i
v
a
( t ) =V
2

R
C
413
+5 V
v
i

v
0

v
i

V
0L

V
a

v
a

v
0

T
i

V
0H

V
0H

V
1

V
2

V
0L

V
0L

t
t
t
48
a
a H
i
V V
V V
ln C R T

=
2
0


3.4.2. Circuitul CDB 412
Funcioneaz dedicat ca monostabil. Practica monostabilul CDB 412 poate fi folosit pentru
durata strii cvastabile este ntre 40ns i 40ms
Durata strii cvasistabile este dat de relaia :
T
i
=0,693-RC
Funcia logic pentru ieirea T este :
( ) Q B A A T + =
2 1

Monostabilul poate fi declanat pe frontul pozitiv al intrrii B ( numai dac cel puin una
dintre intrri este pe 0 logic ) sau pe frontul negativ al unei intrri A ( numai dac cealalt intrare
este pe 1 logic i intrarea B tot pe 1 logic ).


Schema bloc a monostabilului :











Acest monostabil nu este redeclanabil adic odat declanat, pe durata T
i
a strii
cvasistabile , 0 = Q , orice intervenie de la intrri rmnnd fr rezultat.










Monostabilul redeclanabil este acela care dac pentru un impuls de comand aplicat pe
durata strii cvasistabile rmne nc un interval T
i
n aceast stare.
De exemplu circuitul CDB 4123 este un monostabil redeclanabil a crui funcie logic la
intrare este :

( )
2 1 2 1
B B A A T + =


A
1
A
2
B

T

Q

Q

R

C

+5 V

Q
T
i

t
t
B
A
1
= 0
A
2
= ind
t
B
1

A
1
= 0
A
2
= 0
B
2
= 1
49











Monostabilul poate fi declanat n urmtoarele cazuri :
a) pe frontul pozitiv al uneia dintre intrrile B dac cealalt intrare este pe 1 logic i una
dintre intrrile A este pe 0 logic.
b) pe frontul negativ al uneia dintre intrrile A dac toate celelalte 3 intrri sunt pe 1 logic.

4. Circuite logice combinaionale

Circuitele logice combinaionale (CLC) sunt circuite integrate pe scar medie care
efectueaz funcii logice independente de variabila timp.
Schema logic a unui CLC este :










Fig.1.

Cele n intrri reprezint vectorul variabilelor binare de intrare iar cele mieiri reprezint
vectorul variabilelor binare de ieire.
n general se pot scrie urmtoarele relaii :

( )
( )
( )

=
=
=

1 1 0 1 1
1 1 0 1 1
1 1 0 0 0
m m m
n
n
x ,..., x , x F y
.
.
.
x ,..., x , x F y
x ,..., x , x F y

n principiu, orice variabil de ieire poate depinde de toate variabilele de intrare ns nu
depinde de timp.
Aceast exprimare a relaiilor ntre vectorul de ieire i cel de intrare neglijeaz ntrzierile
introduse de circuitele logice elementare care compun circuitul logic combinaional.
Datorit ntrzierilor, n practic poate aprea fenomenul de hazard combinaional care
const n faptul c dac la intrare se aplic la momentul t
0
vectorul variabilelor de intrare, dup un
X
0

X
1

.
.
.
.
.
.
X
m-1

Y
0

Y
1

Y
m-1

CLC
50
anumit timp i ntr-o succesiune neprevzut pentru fiecare dintre ieiri se stabilete starea final a
fiecrei ieiri. Aceasta se datoreaz ntrzierilor intrare - ieire specifice fiecrei ieiri i care pot
diferi de la o ieire la alta.
Procesul de minimizare const n uniformizarea ntrzierilor intrare - ieire pentru fiecare
dintre ieiri.
Evitarea fenomenului de hazard combinaional se poate face fie prin minimizare, fie prin
utilizarea unei memorii tampon care permite citirea variabilelor logice ale ieirilor.
n general setul de ecuaii se poate scrie :
- sub forma canonic disjunctiv.
- sub forma canonic conjunctiv.
Forma canonic disjunctiv este suma logic a tensiunilor de produs logic n care intervin
toate variabilele de intrare iar forma canonic conjunctiv este produsul logic al unor termeni
constituii prin suma logic a tuturor variabilelor de intrare.
n afar de forma canonic se utilizeaz i forma elementar la care se poate ajunge prin
procedee de minimizare. Acesta are avantajul practic c asigur implementarea CLC cu un numr
minim de componente.

4.1. Codificatoare.

Codificatoarele sunt circuite logice combinaionale care furnizeaz la ieire un cod binar pe k
bii atunci cnd este activat una dintre cele m intrri ale sale.
Notnd cu W variabila de intrare i cu Y variabila de ieire, schema bloc a unui codificator
poate fi reprezentat astfel :











Fiecreia dintre liniile de intrare denumite i linii de cuvnt i corespunde un cuvnt binar de
k bii la ieire. n general cele mcuvinte de ieire nu trebuie s fie neaprat distincte rezultnd astfel
faptul c ntre mi k nu exist o relaie bine precizat.
Funciile de ieire depind n general de toate variabilele de intrare conform relaiei

=
=
1
0
m
n
n n r
W a y r =0 . . . k 1

iar coeficienii a
n
pot avea valorile 0 sau 1.
Aceast relaie sugereaz faptul c un codificator poate fi realizat prin nsumarea logic cu
ajutorul funciei SAU a produselor a
n
W
n
.
Exemplu : codificarea binar a numerelor zecimale de la 0 la 9 .
n acest caz m = 10, k =4 ( numrul de bii la ieire necesar pentru a nu avea aceeai combinaie la
ieire pentru intrri diferite ).
W
0

W
1

.
.
.
.
.
.
W
m-1

Y
0

Y
1

Y
K-1

CD
51
Expresiile celor patru ieiri se obine din tabelul de adevr care conine intrarea activat i
valorile dorite pentru variabilele de ieire :



Intrare activ Y
3
Y
2
Y
1
Y
0

W
0
W
1
W
2
W
3
W
4
W
5
W
6
W
7
W
8
W
9

0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0

0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1



9 8 3
7 6 5 4 2
7 6 3 2 1
9 7 5 3 1 0
W W y
W W W W y
W W W W y
W W W W W y
+ =
+ + + =
+ + + =
+ + + + =

Schema codificatorului rezult din implementarea cu pori SAU a relaiilor obinute.





















Schema codificatorului prezentat funcioneaz corect numai dac intrrile sunt activate pe
rnd. Astfel, dac sunt acionate dou sau mai multe intrri simultan la ieire se obine altceva dect
cuvntul codat propus.
W
0
W
1
W
2
W
3
W
4
W
5
W
6
W
7
W
8
W
9
Y
0
Y
1
Y
2
Y
3
52
Codificatoarele sunt n general blocuri n circuite integrate pe scar larg. La realizarea lor se
urmrete minimalizarea numrului de componente utilizate i se ncerc realizarea lor cu un numr
minim de tranzistoare.
n practic, pentru realizarea circuitelor SAU se pot folosi matrice cu diode. De exemplu
ieirea Y
3
poate fi implementat astfel ( figura a):

















Fig.a. Fig.b.
Conectarea unui numr mare de diode prezint dezavantajul scderii sarcinii echivalente vzute de
fiecare cuvnt de intrare rezultnd o cretere a curentului.
Pentru a micora ncrcarea intrrilor se prefer n general utilizarea unor circuite SAU cu
repetoare pe emitor. Aceast metod are dou variante constructive :
1. Prima variant este orientat pe linii de cuvnt n care se utilizeaz cte un tranzistor
multiemitor pentru fiecare linie de cuvnt (figura b).
2. A doua variant orientat pe linii de ieire n care se folosesc mai multe tranzistoare.













Se observ
c pentru fiecare linie exist un astfel de subansamblu.




W
8
W
9
Y
3
W
7
V
+

Y
0
Y
1
Y
2
W
2

W
3
W
6
W
7

V
+
V
1
R

V
+
53
4.2. Decodificatoare

Decodificatorul este un circuit logic combinaional care servete la identificarea unui cod de
intrare prin activarea unei linii de ieire corespunztoare acestui cod.
Schema bloc a unui decodificator este :

cod de intrare ''n''

bii de ieire''m''

Fig.7.
Relaia ntre numrul de bii de intrare i numrul de bii de ieire este :
m =2
n
.
Tabelul de adevr pentru un decodificator cu trei linii de intrare i opt linii de ieire este : (
considernd c variabilei A i corespunde 2
0
, variabilei B - 2
1
iar variabilei C - 2
2
).


C
B
A Linia activ
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
L
0
L
1
L
2
L
3
L
4
L
5
L
6

L
7



Din tabelul de adevr rezult ecuaiile logice ale ieirilor, care permit implementarea
decodificatorului.

C B A L
.
.
.
C B A L
C B A L
=
=
=
7
1
0


Schema decodificatorului construit pe baza acestor ecuaii logice este prezentat n figura
8:
Pentru ca schema s funcioneze ca un decodificator trebuie ca intrarea de validare E s fie n
starea 1 logic. ( Dac E
0
=0 i E
1
=0 ).
Dac se noteaz cu n numrul de intrri, n general este nevoie de circuite I - NU cu
n intrri la care se adaug la cerere intrarea de validare E.
DCD
X
0
X
m-1
.

.

.

.

.

.

Y
0
Y
m-1
54
Inversoarele de la intrare se pun pentru ca circuitele de intrare care alimenteaz
decodificatorul s nu fie ncrcate cu mai multe de o sarcin TTL.



































4.3. Multiplexoare.

Multiplexorul este un circuit logic combinaional care permite transmiterea succesiv a
datelor provenite de pe m ci de intrare pe o cale de ieire unic.
Selectarea cii de intrare se face cu ajutorul unui cod unic de selecie de n bii.
Relaia ntre numrul de bii de selecie i numrul cilor de intrare este :
2
n
=m
Considernd un cod de selecie cu patru bii, A, B, C, D, rezult 16 linii de intrare D
0
D
15
.
Dac E reprezint semnalul de validare al multiplexorului, variabila de ieire w este dat de ecuaia
:
( ) ( ) ( ) | | D C B A D ... D C B A D D C B A D E w + + + =
15 1 0

C B A
C B A
C B A
L
0

C B A
L
1

C B A
.
.
.
L
7

C B A
E E
0

E
1

55
Exemplu : pentru implementarea unui multiplexor cu patru intrri de date D
0
, D
1
, D
2
, D
3
i
intrrile de selecie A i B, ntrarea de validare E , ecuaia ieirii este dat de ecuaia.
( ) ( ) ( ) ( ) | | B A D B A D B A D B A D E w + + + =
3 2 1 0






Schema unui astfel de circuit este :






















n practic se fabric multiplexoare cu maximum 16 linii de date avnd deci un cod de
selecie de 4 bii. n aceste condiii pot aprea probleme privitoare la extinderea capacitii de
multiplexare n cazul n care trebuie multiplexate mai mult de 16 canale de intrare.
n funcie de numrul de linii de intrare necesare se pot utiliza mai multe multiplexoare
validate succesiv de ctre un decodificator. Pentru validarea multiplexoarelor se utilizeaz intrrile
de validare E a multiplexoarelor.
Exemplu : S se realizeze un miltiplexor pentru 64 linii cu un multiplexor cu 16 linii.










A
B
A
B
B
A
D
0
D
1
D
2
D
3

E
W
W
A B C D
L
0
L
1
L
2
L
3
Decodificat
D
48
D
63
D
32
D
47
D
16
D
31 D
0
D
15
MUX 3
16
16
16
16
A
4


A
5


A
0
A3
56









Ieirile celor k multiplexoare se nsumeaz logic folosind un circuit SAU dac se dispune de
ieirile w sau de un circuit I - NU dac se dispune de w.
Multiplexoarele se utilizeaz rar pentru implementarea unor funcii logice, pentru c au o
singur ieire. Dintre aplicaiile mai importante menionm :
- nregistrarea centralizat a datelor numerice ( codul corespunztor adresei liniei de intrare
se modific secvenial cu ajutorul unui numrtor astfel nct fiecare linie de intrare este conectat la
ieire un interval de timp T egal cu perioada impulsurilor de tact de la numrtor, rezultnd faptul c
aceste date se pot nregistra. n intervalul de timp T sunt selectate toate liniile de intrare.
- conversia paralel - serie a informaiei binare n bii sunt aplicai simultan la cele m intrri a
multiplexorului dup care prin modificarea secvenial a adresei liniilor de intrare se obin la ieirea
w succesiv : D
0
, D
1
, . . . , D
m
.
- transmiterea datelor cu mai muli bii pe o singur linie de transmisie. n acest caz se
utilizeaz att multiplexoare ct i demultiplexoare, datele fiind transmise pe linie bit cu bit i
recepionate n mod similar. La locul de transmisie se utilizeaz un multiplexor, ieirea cruia este
conectat la linia de transmisie iar la recepie se utilizeaz un demultiplexor, ambele adresate cu un
numrtor comandat cu aceleai impulsuri de tact.

4.4. Demultiplexoare

Demultiplexorul este un circuit logic combinaional care permite transmiterea datelor de la
o singur linie de intrare pe m linii de ieire. Alegerea ieirilor se face printr-un cod de selecie.
Numrul biilor codului de selecie este legat de numrul liniilor de ieire m prin relaia :
m =2
n

Ca i demultiplexoare se pot utiliza decodificatoare care au intrarea de validare. Modul de
utilizare ca i demultiplexor a decodificatorului cu 3 bii de adres i 8 linii de ieire prezentat
anterior, este artat n schema urmtoare.











Se observ c datele n urma a dou inversri succesive pe linia de transmisie de ieire
selectat.
L
0
L
7
D

E
1

E
0

DMUX
A

B

C

cod de selecie

.

.

.

MUX 0 MUX 1 MUX 2
w
0


w
2

w
1


w
3


w

57
La un moment dat, datele de la intrarea D se transmit pe o singur linie de ieire, cea
selectat n momentul respectiv de codul de selecie .
Tipuri de circuite integrate care pot fi folosite att ca decodificatoare ct i ca
demultiplexoare sunt :
- CDB 442E - care este un decodificator care servete la decodificarea numerelor zecimale
codificate binar. Are 10 linii de ieire i 4 de intrare. Poate fi folosit ca demultiplexor cu 3 bii de
selectare / 8 linii de ieire / 1 linie de intrare.
- 74154 - este un decodificator cu 4 linii de intrare i 16 linii de ieire. i acest circuit
integrat poate fi folosit ca demultiplexor cu 4 bii de selecie / 16 linii de ieire / 1 linie de intrare.
Deoarece de obicei nu se fabric demultiplexoare cu mai mult de 16 linii de ieire i n
practic se utilizeaz mai mult de 16 linii de ieire, exist posibilitatea extinderii domeniului de
ieire.
Exemplu : folosind demultiplexoare cu 4 bii de selecie i 16 linii de ieire, se cere s se
realizeze un demultiplexor cu 64 de linii de ieire.
n acest caz se observ c sunt necesare 4 demultiplexoare care vor fi validate succesiv prin
intermediul uneia dintre intrrile de validare comandat de un decodificator.
De exemplu dac codul de selecie este :
A
5
A
4
A
3
A
2
A
1
A
0
rezult c linia selectat este L
43
.
1 0 1 0 1 1
Aceast schem se poate utiliza i ca decodificator cu 64 linii de ieire dac se pune intrarea
D la mas.
Dintre utilizrile mai importante ale demultiplexoarelor i decodificatoarelor menionm :
- transmisia datelor numerice de la o singur surs la m receptoare succesive.
- cu ajutorul decodificatoarelor se pot implementa circuite logice combinaionale cu un
numr mare de ieiri fr a efectua operaii de minimizare.
Schema bloc rezultat este :



















La ieirile decodificatorului se obin termeni negai ai formei canonice disjunctive normale.

D C B A L . . . D C B A L
D C B A L
= =
=
15 1
0

A B
D C B
L
48
L
63
L
32
L
47
L
16
L
31
DMUX 0 DMUX 1 DMUX 2 DMUX
3
A
4


A
5


E
0

E
1


L
0
L
15
Date

4 bii

A
0
A
3
E
0
E
1
E
0
E
1
E
0
E
1 E
0
E
1
58
Orice funcie logic de 4 variabile binare se poate realiza prin nsumarea logic a termenilor
de produs cuprini n funcia respectiv.
De exemplu pentru realizarea funciei logice :
f =L
0
+L
3
+L
5
+L
9
+L
15
sunt necesari 5 termeni
Regula practic de realizare :
- orice funcie se realizeaz aplicnd termenii negai la intrarea unui circuit I- NU cu un
numr de intrri egal cu numrul termenilor de produs cuprini n funcie sau prin aplicarea la
intrarea unui circuit I termenii negai de produs necuprini n funcia dat. n practic se prefer
implementarea cu pori I - NU.
= 15 9 5 3 0 L L L L L f un circuit I - NU cu 8 intrri.
Dac numrul variabilelor de intrare este mai mare ca 3 sau 4, pentru a putea obine funciile
logice se poate extinde capacitatea demultiplexorului pentru a ajunge la mai multe variabile de
intrare.
- alt utilizare a demultiplexoarelor ( mpreun cu multiplexoare ) este aa cum s-a
prezentat anterior, transmiterea datelor cu mai muli bii pe o singur linie de transmisie.
O schem posibil care realizeaz aceast funcie este urmtoarea:





















La intrarea multiplexorului codul de selecie este asigurat de numrtorul 1. Prin numrare
sunt selectate succesiv s
0
. . . s
m-1
.
Fiecare bit care pe ieirea w se transmite pe linie i ajunge la intrarea demultiplexorului de la
recepie care funcioneaz sincron cu multiplexorul de la emisie. Prin funcionarea sincron se
nelege faptul c la un moment dat, pe durata T, codul de selecie la emisie i recepie este acelai.
Acest lucru se asigur prin comanda sincron a celor dou numrtoare prin faptul c sunt
comandate cu acelai semnal de tact i la punerea n funciune numrtoarele N
1
i N
2
se aduc iniial
la 0.
Avantajul schemei este c permite reducerea numrului de conductoare.


.
.
.
.
.
.
E
1

w
E
1

s
0
s
0

s
m-
1

s
m-
1

T
k
T
k

A . . . N
A . . . N
E
0
Canal
date
Semnal
sincronizare
Emisie
Recepie
NUM 1 NUM 2
MUX
DMUX
59









4.5. Comparatorul numeric

Comparatorul numeric este un circuit logic combinaional care permite compararea a dou
numere binare reprezentate cu acelai numr de bii n vederea determinrii care este mai mare sau
dac cele dou numere sunt egale. De exemplu n sistemele cu reglare numeric se compar
mrimea precis cu cea din timpul procesului.
Comparatoarele au rol de a determina valoarea relativ a dou numere binare cu acelai
numr de bii A i B rezultnd c dac cele dou numere sunt reprezentate pe n bii, numrul de
intrri este 2n. Numrul de ieiri este 3, corespunztor cazurilor A > B, A = B, A < B.
Presupunnd c numerele binare A i B sunt numere scrise pe 1 bit rezult c pentru
semnalizarea prin 1 a egalitii celor dou numere se poate utiliza funcia SAU - EXCLUSI V.
Ieirea n cazul egalitii celor dou numere va fi :
B A B A B A f
ek
+ = =
unde k reprezint bitul pentru care se scrie funcia.
Pentru ieirea A > B se poate utiliza funcia B A ( deoarece sunt numere pe 1 bit ) care
duce la rezultat adevrat pentru A =1 i B =0.
B A f
Dk
=
n mod asemntor pentru ieirea A < B se poate utiliza funcia B A adevrat pentru A =0
i B =1.
B A f
ik
=
n ansamblu implementarea comparatorului numeric pentru 1 bit se poate face cu schema :








Dac numerele binare A i B sunt pe n bii atunci fiecare bit este necesar un astfel de circuit
i folosind cele trei ieiri ale circuitului i o logic suplimentar pentru determinarea inegalitii n
ansamblu se poate realiza un comparator pentru numere binare pe mai muli bii.
Ca exemplu se va analiza cazul unui comparator care compar dou numere reprezentate pe
4 bii fiecare.
Fie A i B cele dou numere pe 4 bii cu biii
A =A
3
A
2
A
1
A
0

B =B
3
B
2
B
1
B
0

f
sk
f
ek
f
ik
A
B
60
a) Pentru ca numerele A i B s fie egale trebuie ca :

3
2
3 3 1 1
2 2 0 0
e
e
f B A B A
f B A B A
= =
= =





Semnalul de egalitate F
e
rezult cu ajutorul funciei logice I a celor patru ieiri de egalitate
a comparatoarelor pe 1 bit.

3 2 1 0
e e e e
f f f f Fe =
b) Pentru ca numrul A > B trebuie ca :

3 2 1
3 2
3
1 1 2 2 3 3
2 2 3 3
3 3
e e s
e s
s
f f f sau B A ; B A ; B A
f f sau B A ; B A
f sau B A
> = =
> =
>


3 2 1 0
0 0 1 1 2 2 3 3 e e e s
f f f f B A ; B A ; B A ; B A > = = =
n acest caz semnalul F
s
rezult cu ajutorul funciilor logice I i SAU potrivit relaiei :

3 2 1 0 3 2 1 3 2 3
e e e s e e s e s s
f f f f f f f f f f Fs + + + =
c) Pentru ca numrul A < B trebuie ca :

3 2 1 0
3 2 1
3 2
3
0 0 1 1 2 2 3 3
1 1 2 2 3 3
2 2 3 3
3 3
e e e i
e e i
e i
i
f f f f B A ; B A ; B A ; B A
f f f sau B A ; B A ; B A
f f sau B A ; B A
f sau B A
< = = =
< = =
< =
<

n acest caz semnalul F
i
rezult cu ajutorul funciilor logice I i SAU potrivit relaiei :

3 2 1 0 3 2 1 3 2 3
e e e i e e i e i i
f f f f f f f f f f Fi + + + =
Observnd c din cele trei funcii nu poate fi la un moment dat adevrat dect una se poate
scrie :

=
=
=
Fs Fe Fi
Fi Fe Fs
Fi Fs Fe

Din aceste relaii rezult c n principiu este necesar implementarea a dou din aceste
funcii, cea de a treia rezultnd cu ajutorul unui circuit I i dou inversoare.
n general, n practic se implementeaz toate funciile pentru a asigura ntrzierea global
pentru cele trei ieiri i micorarea hazardului combinaional.
Pentru conectarea mai multor comparatoare cu mai muli bii se mai adaug funciile de
intrare suplimentare Fe' , Fs' , Fi' provenite de la biii de rang superior. n acest caz relaiile devin :
'
e e e e i e e e i e e i e i
'
e e e e s e e e s e e s e s
'
e e e e
Fi f f f f f f f f f f f f f f Fi
Fs f f f f f f f f f f f f f f Fs
Fe f f f f Fe
+ + + + =
+ + + + =
=
0 1 2 3 0 1 2 3 1 2 3 2 3 3
0 1 2 3 0 1 2 3 1 2 3 2 3 3
3 2 1 0


4.6. Sumatoare
61

Sumatorul este un circuitul logic combinaional care asigur direct sau indirect efectuarea
operaiilor aritmetice ntr - un sistem de calcul.

4.6.1. Semisumatorul - este un circuit logic combinaional care efectueaz suma a dou
numere binare de cte 1 bit fr a ine seama de transferul de la bitul cu semnificaie imediat
inferioar.
Fie numerele A
0
i B
0
dou numere binare de 1 bit rezultnd c A
0
i B
0
sunt intrri pentru
semisumator iar S
0
i C
0
sunt dou ieiri reprezentnd suma
( S
0
) i transferul ( C
0
).



Tabelul de adevr rezultat este :

Intrri Rezultat Ieiri
A
0
B
0

c
S
0
C
0

0
0
1
1
0
1
0
1
0 0
0 1
0 1
1 0
0
1
1
0
0
0
0
1

Funciile logice pentru ieirile S
0
i C
0
sunt :

0 0 0 0 0
B A B A S + = ( SAU EXCLUSI V )

0 0 0
B A C = ( I )
n acest caz implementarea acestor funcii se poate face astfel :






Reprezentarea simbolic a semisumatorului este :

2
1

A
i
B
i
C
i S
i
S
0

C
0

A
0

B
0

62







4.6.2. Sumatorul complet

Sumatorul complet efectueaz suma
a dou numere binare de 1 bit innd seama
i de transferul care poate aprea de la bitul
cu semnificaie imediat inferioar.
n principiu, schema sumatorului
complet se poate realiza cu dou
semisumatoare i un circuit SAU conectate
n urmtorul mod :












Funciile logice care descriu
funcionarea sumatorului complet sunt :
( )
1 i
C
i
B
i
A
i
B
i
A
1 i
C
i
B
i
A
1 i
C
i
B
i
A
1 i
C
i
S
1 i
C
'
i
S
i
S
1 i
C
'
i
S
i
B
i
A
' '
i
C
'
i
C
i
C

+ +

=

+ = + =

Se observ c n practic ieirile C
'
i
i C
''
i
nu pot avea simultan valoarea 1.
Reprezentarea simbolic :







n practic pentru implementarea unui sumator nu se merge pe principiul utilizrii a dou
semisumatoare i un circuit SAU ci pe baza tabelului de adevr care are coloanele corespunztoare
variabilelor de intrare pe A
i
, B
i
, C
i - 1
i ieirile C
i
i S
i
. Din tabelul de adevr se deduc relaiile
logice pentru C
i
i S
i
.
Dac aceste ecuaii se minimizeaz rezult o variant de circuit logic combinaional cu un
numr minim de circuite ( mai puine dect dou semisumatoare i un circuit SAU ).

2
1

A
i
B
i
C
i S
i

2
1

C
i-1
C
i S
i
C
i
.
.
.

A
i
B
i
C
i S
i
C
i-1
63







Variabila de intrare Variabila de ieire
A
i
B
i
C
i - 1
S
i
C
I

0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1

Funciile logice rezultate din tabelul de adevr sunt :

i i i i i
i
i i i i i i i
i i i i i
i
i i
i
i i i i
B A C B A C B A C B A C C
B A C B A C A B C B A C S
+ + + =
+ + + =

1
1
1 1
1
1 1
1

n practic se utilizeaz sumatoare pe 1 bit, 2 bii sau 4 bii (cele mai utilizate). Schema de
principiu pentru un sumator cu 4 bii este :










Un astfel de circuit este CDB 483.
Sumatorul prezentat este de tip paralel ( ieirile S
0
, S
1
, S
2
, S
3
, se fac n format paralel ) n
timp ce propagarea transportorului se face serie. C
-1
este utilizat la interconectarea mai multor
sumatoare n scopul utilizrii sumatoarelor cu mai mult de 4 bii.
Dac schema din figur corespunde biilor cei mai puini semnificativi, atunci C
-1
se
conecteaz la mas. Urmtorul circuit va avea conectat la C
-1
ieirea de transfer C
3
a sumatorului
precedent.

4.7. Convertoare de cod

Convertoarele de cod sunt circuite logice combinaionale care permit trecerea dintr-un cod
binar n altul. Schema circuitului se poate deduce din tabelul de funcionare sau pa baza analizei
matricei Karnaugh corespunztoare ieirilor.

3

A
3
B
3
S
3

2

A
2
B
2
S
2

1

A
1
B
1
S
1

0

A
0
B
0
S
0
C
3

C
2

C
1

C
0

C
-1

64
Pentru explicare se va prezenta conversia din codul binar natural n codul binar reflectat (
codul Gray ) i reciproc.
Codul Gray se caracterizeaz prin faptul c trecerea de la un numr la numrul urmtor se
face prin modificarea unei singure cifre binare a codului. Rezult deci c n cazul codului Gray
numrarea se face cu un numr minim de tranziii a cifrelor binare care compun numrul.



4.7.1. Convertorul de cod din codul binar natural n codul binar reflectat

Se consider cazul unor cuvinte de cod reprezentate pe 4 bii B
3
B
2
B
1
B
0
n codul binar
natural i se dorete construcia unui convertor de cod care s permit trecerea n codul Gray cu biii
G
3
G
2
G
1
G
0
.
Tabelul de funcionare al circuitului este prezentat n figura urmtoare.
Din tabel rezult funciile logice care descriu fiecare bit G
3
,G
2
, G
1
,G
0
.

B
3
B
2
B
1
B
0
G
3
G
2
G
1
G
0

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

1 0 1 0 1 0 0
2 1 2 1 2 1 1
3 2 3 2 3 2 2
3 3
B B B B B B G
B B B B B B G
B B B B B B G
B G
= + =
= + =
= + =
=


Schema circuitului de conversie se poate desena pe baza relaiilor deduse astfel :







B
3
B
2
B
1
G
3
G
2
G
1
65







O alt posibilitate de scriere a ecuaiilor care caracterizeaz ieirile este ca pe baza tabelului
de funcionare s se reprezinte matricea Karnaugh corespunztoare ieirilor.



B
1
B
0
B
3
B
2


00

01

11

10
00 0 0 0 0
01 0 0 0 0
11 1 1 1 1
10 1 1 1 1

G
3
=B
3


B
1
B
0
B
3
B
2


00

01

11

10
00 0 0 0 0
01 1 1 1 1
11 0 0 0 0
10 1 1 1 1

3 2 3 2 3 2 2
B B B B B B G = + =

B
1
B
0
B
3
B
2


00

01

11

10
00 0 0 1 1
01 1 1 0 0
11 1 1 0 0
10 0 0 1 1


2 1 2 1 2 1 1
B B B B B B G = + =

B
1
B
0
B
3
B
2


00

01

11

10
00 0 1 0 1
01 0 1 0 1
11 0 1 0 1
10 0 1 0 1
66

1 0 1 0 1 0 0
B B B B B B G = + =





4.7.2. Convertor de cod din cod binar reflectat n cod binar natural

Schema convertorului se poate deduce n principiu urmnd algoritmul de la punctul
precedent dar este mai simplu s se determine relaiile de transformare pe cale analitic.
Din relaiile deduse anterior, prin nsumarea a dou, trei sau patru funcii G
i
se obine :

1 0 0
2 1 1
3 2 2
3 3
B B G
B B G
B B G
B G
=
=
=
=

0 1 2 3 0
1 2 3 1
2 3 2
3 3
G G G G B
G G G B
G G B
G B
=
=
=
=

Pe baza acestor relaii se poate desena schema convertorului de cod.












4.8. Detectorul i generatorul de paritate.

n procesul transmiterii informaiilor numerice pot aprea erori. O metod simpl de
detectare a acestora const n utilizarea codurilor detectoare de erori (n care verific paritatea sau
imparitatea ). Aceste coduri se bazeaz pe faptul c la emisie se formeaz un nou cuvnt de cod prin
adugarea unui bit suplimentar la cei existeni astfel nct numrul de '' 1 '' din cuvntul nou format
s fie par sau impar. La recepie se verific paritatea sau imparitatea numrului de '' 1 '' din cuvntul
recepionat i n funcie de rezultatul verificrii se decide asupra corectitudinii cuvntului
recepionat.
Operaiile descrise anterior se realizeaz cu circuite logice combinaionale denumite
generatoare i detectoare de paritate. Detectorul elementelor de paritate ( pentru cuvinte de 1 bit )
este circuitul de autocoinciden ( sumatorul modulo doi).
Schema unui generator sau detector de paritate ( imparitate ) pentru cuvinte de 4 bii este
prezentat n figura urmtoare.




G
3
G
2
G
1
G
0
B
3
B
2
B
1
B
0
A
0
A
1
A
2
A
3
Y
1
Y
0
Y
3
Y
4
S
4
S
1
S
2
67





Se observ c sumatorul S
1
verific paritatea biilor A
0
, A
1
i S
2
paritatea biilor A
2
i A
3
.
Rezultatul acestor dou verificri este verificat de poarta S
3
obinndu-se Y
3
. Astfel Y
3
ia
valoarea 1 dac cuvntul A
0
A
1
A
2
A
3
are un numr impar de uniti i nivel logic 0 n caz contrar.
Circuitul S
4
i comanda P asigur pe ieirea Y nivel logic 1 sau 0 n funcie de numrul
unitilor din cuvntul de cod i de comanda P aplicat astfel :
- pentru P =0 Y
4
=Y
3
i circuitul este un generator de paritate (ieirea Y
4
este pe nivelul
logic 1 dac numrul de 1 din cuvntul de la intrare este impar).
- pentru P =1 Y
4
=Y
3
i circuitul este un generator de imparitate ( pe ieirea Y
4
apare
nivel logic 1 cnd numrul de uniti din cuvntul de intrare este par.


















Schema unui lan de transmisie cu verificare la paritate pentru cuvinte de 4 bii este
prezentat n figura 4.
Pentru cazul unor cuvinte de mai muli bii se poate utiliza n practic circuitul integrat
specializat SN 74180 care este un generator - detector de paritate (imparitate) pe 8 bii cu posibiliti
de expandare.
Circuitul este prevzut cu 2 intrri I i P care permit funcionarea n regim de generator sau
detector de paritate ( imparitate ). Corespunztor fiecreia din cele dou funcii, circuitul este
prevzut cu 2 ieiri Y
i
i Y
P
. Schema bloc a unui astfel de circuit este :








S
3
P

A
3
A
2
A
1
A
0
A
0
A
1
A
2
A
3
Y

P

P

Y

A
3
A
2
A
1
A
0
A
5
Mesaj

Cuvinte de cod
transmis

Cuvinte de cod
recepionat

Decizie privind
corectitudinea

Generator de paritate
Detector de paritate
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7

I
P
Y
I
Y
P
SN

74180

68
Prin interconectarea mai multor astfel de circuite se pot realiza detectoare sau generatoare de
paritate cu un numr mai mare de bii. De exemplu schema pentru un generator ( detector ) de
paritate pe 16 bii este :






5. Numrtoare


5.1. Generaliti. Definiii

Un numrtor este un circuit electronic care numr impulsurilor aplicate la intrarea sa.
Aceste circuite pot fi clasificate dup mai multe criterii :
a) dup modul n care i modific coninutul exist :
- numrtoare directe caracterizate prin faptul c i cresc coninutul cu cte o unitate
la fiecare impuls aplicat la intrare.
- numrtoare inverse la care coninutul scade cu cte o unitate la fiecare impuls
aplicat la intrare.
- numrtoare reversibil care numr n sens direct sau invers n funcie de o
comand aplicat din exterior.
b) dup modul de funcionare exist :
- numrtoare asincrone caracterizate prin faptul c celulele binare din
care sunt constituite nu comut simultan sub aciunea unui impuls de tact aplicat tuturor celulelor.
- numrtoare sincrone caracterizate prin faptul c toate celulele binare din care este
constituit numrtorul comut simultan sub aciunea unui impuls de tact aplicat tuturor celulelor.
n general, numrtoarele se realizeaz cu celule binare de tip T care are proprietatea
esenial c realizeaz o divizare cu 2. Prin interconectarea adecvat a n astfel de celule se obine
schema unui numrtor care poate fi privit i ca un circuit secvenial cu un numr de stri distincte.
Fiecrei stri i se poate asocia un cod binar de lungime n, reprezentnd coninutul celor n celule
binare pentru starea dat a numrtorului.
Numrul strilor distincte posibile ale unui numrtor format din n celule binare este 2
n
. De
multe ori ns din cele 2
n
stri posibile se sar un numr de k stri rezultnd un numrtor cu p
=2
n
- k stri distincte.
Capacitatea unui numrtor reprezint numrul de stri distincte pe care le are.
Revenirea numrtorului n starea iniial 0 este nsoit de apariia unui impuls pe ieirea
acestuia. Se definete factorul de divizare al numrtorului prin raportul dintre numrul impulsurilor
de la intrare i numrul impulsurilor de la ieire.


5.2. Registre de deplasare

Aa cum bistabilul este o celul elementar de memorie pentru un bit, pentru memorarea mai
multor cuvinte binare se pot utiliza mai multe bistabile interconectate. Necesitatea interconectrii
apare pentru a facilita nscrierea i citirea informaiei dintr-un astfel de registru.
Citirea n serie necesit citirea bit cu bit a informaiei nregistrate, deci o deplasare bit cu bit.
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7

P
I Y
I

Y
P

A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7

P
I Y
I

Y
P

69
Citirea paralel este mai simpl deoarece la un moment se pot citi toi biii o dat, existnd
accesul simultan la fiecare bit.
Se prezint de exemplu un registru de deplasare de la stnga la dreapta n care se consider
c este vorba de un registru de un cuvnt binar de 8 bii. Schema registrului este :


















Notnd Q
0
, Q
1
, Q
2
, Q
3
, Q
4
ieirile de date, se observ c, deoarece Q
4
este un bistabil de
tip D i Q
3
, Q
2
, Q
1
, Q
0
sunt bistabili J K - MS sensul de transfer al datelor la fiecare impuls de tact
este de la stnga la dreapta.
nscrierea datelor se poate face fie prin format paralel ( se nscrie informaia de la unitile
Pr
4
, Pr
3
, Pr
2
, Pr
1
, Pr
0
) n condiiile n care intrarea l C este pe 1 logic i apare frontul
descresctor al semnalului de tact Tk, fie n format serie.
Cuvntul de ieire paralel poate fi citit oricnd.
Pentru nscrierea n format serie a datelor se procedeaz n modul urmtor:
- se aplic un impuls de tergere l C =0.
- se aplic la intrarea serie a registrului bit cu bit, n tacte succesive ncepnd cu cel mai puin
semnificativ bit, cuvntul binar ce urmeaz a fi memorat.
- sincron cu aplicarea celor n bii, la intrarea de tact se aplic cte un impuls de tact pentru
fiecare din cei n bii.
nscrierea datelor se face astfel :
- pe frontul ridictor al impulsului de tact informaia trece n seciunea Master.
- pe frontul cobortor, informaia trece din seciunea Master n seciunea Slave, fiind
prezent la ieire.
Considernd c se dorete s se nscrie n registru n modul serial numrul 10011 LSB.
Tabelul care prezint starea ieirilor i datele de la intrarea serial n funcie de numrul
tactului prezent la intrarea de tact este prezentat n continuare.

Numrul
de tact
Bit
intrare
Q
4
Q
3
Q
2
Q
1
Q
0

0 0 0 0 0 0 0
1 1 1 0 0 0 0
Intrare

serie

T
K
S
J
K
T
K
Q
4
Q
4
R
P
r4
Q
4
S
J
K
T
K
Q
3
Q
3
R
P
r3
Q
3
S
J
K
T
K
Q
2
Q
2
R
P
r2
Q
2
S
J
K
T
K
Q
1
Q
1
R
P
r1
Q
1
S
J
K
T
K
Q
0
Q
0
R
P
r0
Q
0
Ieire
serie

Cl
Validare

70
2 1 1 1 0 0 0
3 0 0 1 1 0 0
4
5
0
1
0
1
0
0
1
0
1
1
0
1


Utilizri:
- memorarea unui numr binar cu un numr de bii corespunztor lungimii registrului,
- conversia informaiei paralel-serie i serie-paralel,
- ntrzierea cu At =(n-1)T n transmiterea unui cuvnt, unde n reprezint numrul de bii
al registrului,
- se pot realiza numrtoare sau divizoare de frecven,
- exist posibilitatea comandrii sensului de deplasare a datelor cu ajutorul unui semnal
exterior,
- dac se leag ieirea Q
0
la intrarea serie al registrului i se aplic n permanen
impulsuri de tact se obine o memorie pentru un circuit cu reciclarea informaiei.
De exemplu se prezint numrtorul n inel :










Iniial se nscrie n registru informaia 00001. Din momentul aplicrii impulsurilor de tact
informaia ncepe s se recircule , starea numrtorului fiind descris de tabelul de funcionare:

Tk Q
4
Q
3
Q
2
Q
1
Q
0

1 0 0 0 0 1
2 1 0 0 0 0
3 0 1 0 0 0
4 0 0 1 0 0
5 0 0 0 1 0
6 0 0 0 0 1

Se observ c dup 5 impulsuri de tact , numrtorul revine n starea iniial . La fiecare
ieire se obine 1 logic un interval de timp egal cu perioada impulsurilor de tact i care se repet cu o
perioad egal cu de 5 ori perioada impulsurilor de tact .
Dac f
Tk
este frecvena impulsurilor de tact, la orice ieire a circuitului se obin impulsuri cu
o frecven de f =
n
f
Tk
(n=5).
Q
4
S
J
K
T
K
Q

Q

R
Q
3
S
J
K
T
K
Q

Q

R
Q
2
S
J
K
T
K
Q

Q

R
Q
1
S
J
K
T
K
Q

Q

R
Q
0
Q
3 Q
2
Q
1
Q
0
S
J
K
T
K
Q

Q

R
Q
4
71
n practic se mai utilizeaz numrtorul n inel Johnson, care are n principiu aceeai
structur cu cea a numrtorului n inel cu deosebirea c la intrarea serie se leag ieirea
0
Q iar
starea iniial este 00000.

Tabelul de funcionare corespunztor este:

Tk Q
4
Q
3
Q
2
Q
1
Q
0

0
1
2
3
4
5
6
7
8
9
10
0
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
1
0

Se observ c numrtorul prezentat realizeaz o divizare a semnalelor de tact cu 10.
Dezavantajele numrtoarelor n inel const n utilizarea ineficient a bistabilelor n sensul
c un astfel de numrtor poate fi folosit pentru numrarea pn la 5 sau 10 n timp ce cu ajutorul a
5 bistabile se pot obine 2
5
stri distincte ale ansamblului .
5.3. Numrtoare binare asincrone
Numrtoarele binare asincrone se realizeaz cu celule binare de tip T i se bazeaz pe
proprietatea acestora de a divide cu 2 tranziiile active ( 1 0 ) aplicate la intrare. Impulsurile de
tact nu se aplic simultan tuturor bistabilelor ci doar primului bistabil, tactul bistabilelor urmtoare
fiind determinat de ieirile bistabilelor anterioare.

5.3.1. Numrtor binar asincron direct

Numrtorul binar asincron direct se obine prin interconectarea mai multor celule de tip T n
care ieirea Q
i
a uneia este legat la intrarea de tact a celulei urmtoare.
Pentru exemplificare se prezint schema unui numrtor binar asincron realizat cu 4
bistabile. Intrarea Clear , activ pe o logic este utilizat pentru aducerea la 0 a numrtorului.
Exist numrtoare cu posibilitatea ncrcrii n paralel ( iniializare ) astfel ca n momentul
nceperii numrrii, numrarea s se fac ncepnd de la o anumit valoare prestabilit.










72















Modificarea strii la ieire a unui bistabil are loc doar pe tranziia SUS J OS a semnalului
aplicat la intrarea de date. La tranziia J OS SUS are loc nscrierea bitului corespunztor de la
intrarea bistabilului n seciunea Master.
Considernd c iniial, nainte de aplicarea primului impuls de tact a fost activat semnalul
Clear , tabelul de funcionare care caracterizeaz funcionarea numrtorului este :

Numrul
impulsului de tact

Q
3


Q
2


Q
1


Q
0

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

Se observ c tranziia 0 1 a unei ieiri nu afecteaz starea bistabilului urmtor n timp ce
tranziia din 1 0 a unei ieiri comand schimbarea strii bistabilului urmtor.
n figura 4 sunt prezentate diagramele de timp corespunztoare funcionrii numrtorului.
Din examinarea diagramelor temporale se observ c numrul de impulsuri prezente la
intrarea de tact pn la un moment dat este dat de relaia :

0
0
1
1
2
2
3
3
2 2 2 2 + + + = Q Q Q Q N
x

Q
3
J
K
C
K
Q
0
R
Q
0
J
K
C
K
Q
0
R
Q
1
J
K
C
K
Q
0
R
Q
2
J
K
C
K
Q
0
R
T
k
Clear

T = 1
73
Numrtorul reprezentat are 4 bistabili deci va avea 2
4
=16 stri distincte.



































Citirea strii numrtorului se poate face fie direct n binar, fie utiliznd un decodificator
binar - zecimal.
Structura numrtorului poate fi privit i ca un circuit de divizare dac se urmrete
semnalul de pe o singur ieire. Astfel se observ c semnalul de la ieirea Q
0
este semnalul de tact
divizat cu 2, semnalul de la ieirea Q
1
este semnalul de tact divizat cu 4, de la ieirea Q
2
este
semnalul de tact divizat cu 8 i cel de la ieirea Q
3
este semnalul de tact divizat cu 16.

5.3.2. Numrtor binar asincron invers

Numrtorul binar asincron invers se obine prin interconectarea mai multor bistabili de tip T
n care ieirile
i
Q se conecteaz la intrrile de tact a celulelor urmtoare.
t
t
t
t
t
T
k
Q
0

Q
1

Q
2

Q
3

74
Pentru exemplificare se prezint schema unui numrtor binar asincron invers cu trei
bistabili, care are deci numrul de stri distincte 2
3
=8 stri.


































Deosebirea fa de numrtorul direct este doar faptul c legtura de la o celul la alta se face
la ieirea
i
Q la intrarea de tact n timp ce citirea datelor se face la fel ca nainte, de la ieirile
bistabilului.
Diagramele de timp corespunztoare funcionrii numrtorului sunt prezentate n figura
urmtoare.

2
Q
1
Q
0
Q 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
Q
2
Q
1
Q
0
0 0 0 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 1 1 1
0 7 6 5 4 3 2 1 0

5.3.3. Numrtorul binar asincron reversibil

t
t
t
t
Q
0

Q
1

Q
2

Q
3

J
K
T
K
Q

R
Q
0
J
K
T
K
Q

R
Q
1
J
K
T
K
Q

R
Q
2
Q
Q
Q

T
K
1

Clear

75
Schema de numrtoare direct i invers prezente anterior pot fi cuplate ntr-o singur schem
prin intercalare unor multiplexoare cu dou intrri i o intrare de selecie ntre celulele binare (
bistabile ).
La intrrile multiplexoarelor se aduc semnalele Q
i
i
i
Q , ieirea lor conectndu-se la intrarea
de tact a celulei urmtoare. Pentru exemplificare se prezint schema unui numrtor asincron
reversibil cu trei celule :



























Rolul multiplexoarelor MUX este de a conecta la intrrile de tact a celulelor urmtoarele fie ieiri Q
fie Q ( n funcie de codul de selecie A ) ale circuitelor bistabile precedente.
Dac intrarea de comand J OS / SUS este pe nivel 0 logic, multiplexoarele selecteaz
canalul 0 la ieire deci ieirile Q vor fi conectate la intrrile de tact urmtoarele i deci numrtorul
va funciona n sens direct.
Dac intrarea de comand este pe 1 logic, este selectat canalul 1 deci ieirile Q vor fi
conectate la intrrile de tact a celulelor urmtoare deci numrtorul va funciona invers.








SUS/JOS
Q
2
Q
0
T
K
1

J
K
T
K
Q
0
Q
0
MUX
1
0
A
J
K
T
K
Q
1
Q
1
Q
1
MUX
1
0
A
J
K
T
K
Q
2
Q
2
clear
R R
R
76
















5.4. Numrtoare binare sincrone

La aceste numrtoare toate celulele binare componente comut simultan la aciunea unui
impuls de tact comun aplicat tuturor celulelor. n cazul numrtoarelor asincrone, frecvena maxim
de lucru depinde de timpul de propagare a transportului de la intrare la ieire. Intervalul de timp de
la aplicarea unui impuls de tact i pn la stabilirea strii finale a numrtorului este denumit timp
de propagare. Deoarece n cazul numrtoarelor asincrone impulsul de tact nu se aplic simultan la
toate bistabilele ci numai la primul bistabil, pentru celelalte, semnalul de tac este furnizat de ieirea
celui anterior, procesul tranzitoriu de stabilirea strii finale a numrtorului depinznd de numrul
de bistabile basculante i de ntrzierile ntre ieirea Q i intrarea T
K
a fiecrui bistabil.
n cazul cel mai defavorabil, durata maxim a procesului tranzitoriu pentru 4 bistabile este
maxim dac nainte de aplicarea impulsurilor de tact toate bistabilele erau pe 1, ele trecnd pe 0
logic. n acest caz timpul total de propagare este maxim :
t
p
=4T
P ( Tk - Q )

Dac frecvena impulsurilor de tact crete, se poate ajunge la situaia n care n momentul n
care se aplic un impuls de tact, procesul de stabilire a trii finale a numrtorului n urma aplicrii
impulsului de tact precedent s nu fie terminat, deci s fie imposibil citirea strii numrtorului
ntre dou impulsuri de tact.
n cazul numrtoarelor sincrone, datorit faptului c impulsurile de tact se aplic simultan la
toate bistabilele, rezult c durata procesului tranzitoriu de stabilire a strii finale a numrtorului
este determinat de timpul de propagare al unui singur bistabil i de timpul de propagare a
circuitelor suplimentare folosite.
n practic se utilizeaz dou tipuri de numrtoare sincrone.
a) numrtoare sincrone cu propagarea transportului n serie.
b) numrtoare sincrone cu propagarea transportului n paralel ( mai
rapide ).

5.4.1. Numrtor binar sincron de tip serie.

Schema acestui numrtor mpreun cu tabelul de adevr pe care l realizeaz sunt
reprezentate n figura urmtoare.

Q
0 Q
1
Q
2
Q
3
P
2
77













Din examinarea celulei de tip T se tie c acestea basculeaz dac are ntrrile pe 1 logic (
J =K =1 ) i i se aplic un impuls de tact.
n aceast schem intrrile de tact ale bistabilelor au fost legate mpreun formnd intrarea
numrtorului. Tabelul de adevr rezultat este :

Numr
impuls

Q
3


Q
2


Q
1


Q
0

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

Din tabelul de adevr rezult c :
- CBB
0
trebuie s basculeze la fiecare impuls aplicat la intrare, deci intrrile sale trebuie s
fie pe 1 logic.
- CBB
1
basculeaz din dou n dou impulsuri aplicate la intrare adic numai cnd coloana
Q
0
=1. n consecin rezult necesitatea legrii intrrilor J
1
i K
1
la intrarea Q
0
.
- CBB
2
basculeaz din patru n patru impulsuri aplicate la intrare adic atunci cnd att Q
0

ct i Q
1
sunt n stare 1. Acesta este asigurat de poarta P
1
la ieirea creia se leag intrrile J
2
i K
2
.
- n mod asemntor rezult c CBB
3
va bascula cnd Q
0
=Q
1
=Q
2
=1, comanda asigurat
de poarta P
2
.
ntrzierea total n rspunsul numrtorului sincron de tip serie se poate determina astfel :
78
- pentru un singur bistabil, timpul de propagare este intervalul de timp dintre apariia
frontului cresctor al tactului i momentul stabilirii ieirii pe valoarea corespunztoare T
P ( Tk Q )
.
- n total existnd n - 2 bistabile a cror intrri sunt ieirile unor pori I, rezultnd c
ntrzierea total n rspuns este dat de relaia :
T
tranz
=T
P ( Tk Q )
+( n - 2 )T
poart
,
valoarea care limiteaz frecvena maxim de lucru.
Se observ c cu ct reprezentarea se face cu un numr mai mare de bii ( crete ), frecvena
maxim de lucru scade. Creterea vitezei de lucru, n continuare se poate face prin creterea
complexitii schemei acestuia.






5.4.2. Numrtor binar sincron de tip paralel

Mrimea suplimentar a vitezei de lucru a numrtorului sincron se poate obine dac
poriile I dintre celule nu se mai leag n cascad ca n schema de tip serie ci fiecare poart I este
cuplat direct la ieirile bistabilelor care condiioneaz structura :




Schema rezultat a numrtorului este prezentat n figura urmtoare.
n acest caz ntrzierea total este dat de relaia :
T
tranz
=T
P ( Tk Q )
+T
poart
















Acest tip de numrtor este cel mai rapid dintre toate cele examinate pn acum.
Dezavantajul schemei const n faptul c porile I consecutive au cte o intrare n plus iar
fiecare poart de comand nou introdus mrete cu cte o unitate gradul de ncrcare a
bistabilelor.
Q
0
Q
1
Q
0
Q
1
Q
2 la J
3
, K
3

P
1
P
2
la J
2
, K
2

Tact

1

J
0
K
0

Q
0
C
K
Q
0
J
1
K
1

Q
1
C
K
Q
1
J
2
K
2

Q
2
C
K
Q
2
J
3
K
3

Q
3
C
K
Q
3
P
1
P
2
79
Fiecare ncrcare suplimentar a bistabilelor mrete timpul lor de basculare deci va reduce
frecvena de lucru a numrtorului.