CID_CURS_seria_F_2013

question answer1 answer2 answer3 answer4 answer5 answer6

Care este reprezentarea in binar a numarului hexazecimal @AE@D3@4F@C7@5B@ ? @1010_1110@1101_0011@0100_1111@1100_0111@0101_1011@ 1111_1111 1011_0010 1010_1111 1000_0111 1101_0111
Care este reprezentarea in binar a numarului hexazecimal @AE@D3@4F@C7@5B@ ? @10101110@11010011@01001111@11000111@01011011@ 11111111 10110010 10101111 10000111 11010111
Care este reprezentarea in hexazecimal a numarului binar @10101110@11010011@01001111@11000111@01011011@ ? @AE@D3@4F@C7@5B@ 6D 8F 9D AF B7
Care este reprezentarea in hexazecimal a numarului binar @1011_1110@1101_0111@0100_1111@1100_0111@0101_1011@ ? @BE@D7@4F@C7@5B@ 6D 8F 9D AE D3
Complementul
Daca fata de 2 al numarului binar N este:
A = @8'b0010_1001@8'b0110_1000@8'b1000_1100@1100_0001@ ~N + 1 ~N N+1 ~N - 1 N-1 2-N
atunci inversul aritmetic al lui A in complement fata de 2 pe 8 biti este @8'b1101_0111@8'b1001_1000@8'b0111_0100@8'b0011_1111@ @8'b1010_1001@8'b1110_1000@8'b @8'b1101_0110@8'b1001_0111@8'b0 8'b1101_1001 8'b0111_1100 8'b0011_0001
Care este diferenta dintre un FPGA si un ASIC? ASIC este un circuit cu functie fixa ce nu mai poate fi modificata, iar FPGA-ul poate fi reconfi FPGA este un circuit cu functie fixa, iar ASIC-ul este un circuit pur hardware, i ASIC-ul este pur hardware, in timp ce F Nu este nici o diferenta intre ele ASIC-ul e un circuit, iar FPGA-ul este un program software
Complexitatea unui circuit digital este proportionala cu dimensiunea celei mai compacte descrieri este exprimata prin numarul portilor log este exprimata prin numarul portilor logieste proportionala cu aria ocupata pe sildepinde de numarul de bucle ce se includepinde de ordinul circuitelor ce-l compun
Complexitatea unui circuit digital se poate exprima prin numarul de intrari ale portilor logice pe care le contine prin lungimea celei mai scurte descrieri prin complexitatea asociata prin numarul de registre pe care-l conti ca o functie de numarul de bucle pe car in functie de ordinul circuitelor din care este format
Compozitia circuitelor digitale presupune conectarea serie si paralel a unor circuite digitale conectarea combinationala a circuitelor conectarea secventiala a circuitelor digipresupune atat conectarea serie cat si cpresupune conectarea pipeline a unor stpermite cresterea vitezei de prelucrare a circuitelor
Daca nu se specifica explicit altfel, semnalele de intrare intr-un circuit (cu exceptia ceasului) sunt active pe: palierul de 1 palierul de 0 frontul crescator frontul descrescator front palier
Iesirea unui sistem digital depinde uneori numai de starea sistemului digital depinde intotdeauna de starea si intraredepinde numai de variatia semnalelor ap este descrisa numai prin numele asociaeste specificata numai prin dimensiune este intotdeauna independenta de intrare
Orice circuit combinational este un circuit history free care calculeaza functii simple care are nevoie de un semnal de ceas cu iesiri care comuta sincron cu ceasul care calculeaza functii aritmetice cu intrarile sincronizate
Orice circuit secvential este un circuit history sensitive care nu are nevoie de semnal de ceas cu intrarile sincronizate care functioneaza independent de frec cu intrarile si iesirile sincrone combinational cu intrare de ceas
Semnalul de ceas (clock-ul) este un semnal dreptunghiular, periodic si activ pe front un semnal periodic sinusoidal un semnal doar cu fronturi pozitive un semnal dreptunghiular neperiodic un semnal aplicat unui sistem digital c un element al multimii iesirilor unui sistem digital
Starea interna a unui circuit secvential comuta sincronizata de semnalul de ceas comuta odata cu modificarea semnaleloreste identica cu iesirea circuitului comuta in functie de intrarile si iesirile se modifica la fiecare impuls de ceas are sens doar in cazul circuitelor combinationale
Toate semnalele dintr-un circuit, cu exceptia ceasului (clock) sunt active pe palier palierul de 0 palierul de 1 frontul crescator frontul descrescator front
Care din portile logice desenate este poarta @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_03_01.png# @poarta 4@poarta 5@poarta 1@poarta 2@poarta 6@poarta 3@ @poarta 3@poarta 4@poarta 5@poart @poarta 6@poarta 3@poarta 4@poart @poarta 2@poarta 6@poarta 3@poart @poarta 1@poarta 2@poarta 6@poart @poarta 5@poarta 1@poarta 2@poarta 6@poarta 3@poarta 4@
Care din portile logice desenate este poarta @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_03_02.png# @poarta 5@poarta 3@poarta 6@poarta 1@poarta 2@poarta 4@ @poarta 3@poarta 6@poarta 1@poart @poarta 6@poarta 1@poarta 2@poart @poarta 1@poarta 2@poarta 4@poart @poarta 2@poarta 4@poarta 5@poart @poarta 4@poarta 5@poarta 3@poarta 6@poarta 1@poarta 2@
Care din portile logice desenate este poarta @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_03_03.png# @poarta 4@poarta 6@poarta 5@poarta 2@poarta 1@poarta 3@ @poarta 3@poarta 4@poarta 6@poart @poarta 1@poarta 3@poarta 4@poart @poarta 2@poarta 1@poarta 3@poart @poarta 5@poarta 2@poarta 1@poart @poarta 6@poarta 5@poarta 2@poarta 1@poarta 3@poarta 4@
Care este tabelul de adevar pentru poarta @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_04_01.png# @tabelul f4@tabelul f6@tabelul f3@tabelul f5@tabelul f2@tabelul f1@ @tabelul f1@tabelul f4@tabelul f6@ta @tabelul f2@tabelul f1@tabelul f4@ta @tabelul f5@tabelul f2@tabelul f1@ta @tabelul f3@tabelul f5@tabelul f2@ta @tabelul f6@tabelul f3@tabelul f5@tabelul f2@tabelul f1@tabelul f4@
Care este tabelul de adevar pentru poarta @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_04_02.png# @tabelul f5@tabelul f3@tabelul f2@tabelul f1@tabelul f6@tabelul f4@ @tabelul f3@tabelul f2@tabelul f1@ta @tabelul f2@tabelul f1@tabelul f6@ta @tabelul f1@tabelul f6@tabelul f4@ta @tabelul f6@tabelul f4@tabelul f5@ta @tabelul f4@tabelul f5@tabelul f3@tabelul f2@tabelul f1@tabelul f6@
Care este tabelul de adevar pentru poarta @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ ? #IMAGE:dbed_04_03.png# @tabelul f3@tabelul f1@tabelul f6@tabelul f4@tabelul f5@tabelul f2@ @tabelul f2@tabelul f3@tabelul f1@ta @tabelul f5@tabelul f2@tabelul f3@ta @tabelul f4@tabelul f5@tabelul f2@ta @tabelul f6@tabelul f4@tabelul f5@ta @tabelul f1@tabelul f6@tabelul f4@tabelul f5@tabelul f2@tabelul f3@
Cate iesiri are o poarta de tip @AND@OR@XOR@? @1@1@1@ @0@0@0@ @2@2@2@ @3@3@3@ @4@4@4@ @5@5@5@
Inmultirea a doua numere de un bit se face eficient cu o poarta AND cu 2 intrari o poarta XOR cu 2 intrari o poarta NXOR cu 2 intrari o poarta OR cu 2 intrari o poarta NAND cu 2 intrari un inmultitor pentru numere de 8 biti
Suma modulo doi pentru numere de 1 bit se face eficient cu o poarta XOR cu 2 intrari o poarta NXOR cu 2 intrari un sumator complet de 1 bit un semisumator o poarta NAND cu 2 intrari o poarta AND cu 2 intrari
Care din urmatoarele secvente provine de la un numarator in cod Gray? 001 - 011 - 111 - 101 - 001 000 - 001 - 010 - 100 - 000 111 - 110 - 101 - 011 - 111 111 - 110 - 101 - 100 - 111 000 - 001 - 010 - 011 - 000 011 - 010 - 001 - 000 - 011
Care din urmatoarele secvente provine de la un numarator in cod Gray? 000 - 001 - 011 - 010 - 000 000 - 001 - 010 - 011 - 000 000 - 001 - 010 - 100 - 000 000 - 001 - 011 - 111 - 000 000 - 001 - 101 - 111 - 000 000 - 011 - 010 - 001 - 000
Inchiderea unei bucle presupune ca o parte dintre intrarile unui sistem digital sa fie conectate la iesiri ale sistemului nici o intrare a sistemului nu e conectataun sistem digital nu poate avea bucle o parte dintre intrarile unui sistem digita o parte dintre intrarile unui sistem digit o parte dintre intrari sa fie conectate direct la iesiri
O bucla combinationala ce se inchide peste un numar impar de nivele logice inversoare formeaza un circuit cu iesiri instabile formeaza un circuit cu iesiri stabile reprezinta un latch cu ceas oscileaza cu o frecventa independenta de formeaza un circuit master-slave sta blocat intr-o stare fixa
O bucla combinationala ce se inchide peste un numar par de nivele logice inversoare formeaza un circuit cu iesiri stabile reprezinta un latch cu ceas reprezinta un latch elementar oscileaza cu o frecventa data de intarzieoscileaza cu o frecventa fixa formeaza un circuit master-slave
Prin inchiderea unei bucle intr-un sistem digital autonomia comportamentului sistemului creste viteza de prelucrare a sistemului creste viteza de prelucrare a sistemului scade se minimizeaza aria ocupata pe siliciu creste numarul necesar de porti cu 2 intrcreste aria ocupata pe siliciu
Un circuit combinational este un sistem de ordinul 0 contine sisteme de ordinul 1 contine ce putin un sistem de ordinul 1 trebuie sa contina elemente de stocare este un sistem de ordinul 1 este un sistem de ordinul 2
Un sistem digital este cel putin de ordinul 3 daca include un subsistem de ordinul 2 conectat in bucla cu un alt subsistem include cel putin 3 subsisteme include cel putin 3 subsisteme conectat include un subsistem de ordinul 1 conecinclude 2 sisteme de ordinul 2 include 2 sisteme de ordinul 2 conectate serie
A' + AB = A' + B AB (AB)' A+B (A+B)' A + B'
AB + A'B = B B' + A (A + B')' (A'B)' A+B A
Conform
Forma legiialuiexpresiei
duala De Morgan A + B = (A'B')' A'B' AB (AB)' (A + B')' A + A'B
Conform
@(A legii +luiD)@(A
+ ~B)(C De Morgan A'B'+ =~D)@A (B + ~C + D)@A + BC(~D)@
+ B)(~C (A+ B)' (A' + B') (AB)' (A'+B')' (A + B')' A + A'B
este @(A(~B)) + CD@AB + (~C)(~D)@A + B(~C)D@A (B + C + ~D)@ @AB + (~C)(~D)@A + B(~C)D@A (B + @A + B(~C)D@A (B + C + ~D)@(A(~B @((~A)B) + (~C)(~D)@(~A)(~B) + CD @(~A)(~B) + CD@~A + (~B)C(~D)@(~A@~A + (~B)C(~D)@(~A)(~B + ~C + D)@((~A)B) + (~C)(~D)@(~A)(~B) + CD@
Prin transformarea lui de Morgan expresia @(A + (~B)C)@AB + (~C)@ este egala cu: @~( (~A)(B + (~C)) )@~( ((~A) + (~B))C )@ @(~A)(B + (~C))@((~A) + (~B))C@ @~( (A)((~B) + C) )@~( (A + B)(~C) )@ @(A)((~B) + C)@(A + B)(~C)@ @~( (~A) + (B(~C)) )@~( (AB) + (~C) ) @~( A + (~B)C)@~( ((~A)(~B)) + C )@
Circuitele combinationale sunt sisteme de ordinul 0 1 2 3 4 5
Compararea (verificarea egalitatii) a 2 numere de 1 bit se face eficient cu o poarta NXOR cu 2 intrari o poarta XOR cu 2 intrari un sumator complet de 1 bit o poarta NOR cu doua intrari o poarta NAND cu 2 intrari o poarta AND cu 2 intrari
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_10.png# B A^ B A A+B ~(A + B) ~A
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_11.png# A&B B A^ B A+B ~(A + B) ~A
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_12.png# A B A^ B A+B ~(A + B) ~A
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_13.png# A+B B A A^ B ~(A + B) ~A
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_14.png# ~(A + B) B A A+B A^ B ~A
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_15.png# ~A B A A+B ~(A + B) A^ B
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_20.png# ~(A + B) B ~(A & B) A+B A^ B A&B
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_21.png# A^ B A+B A&B ~(A + B) A ~A
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_22.png# B ~B A+B ~(A + B) A^ B A
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_23.png# A+B ~( A + B) A&B ~(A & B) A B
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_24.png# ~(A & B) A&B A+B ~(A + B) A^ B B
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_08_25.png# A&B A+B ~(A & B) ~(A + B) A A^ B
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_05_01.png# AB + AC' + B'C AB' + AC' + BC AB' + AC + BC' (A+B)(A+C')(B'+C) (A+B')(A+C')(B+C) (AB)' (AC')' (B'C)'
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_05_02.png# AB' + AC' + BC AB' + AC + BC' A'B + A'C + B'C (A+B')(A+C')(B+C) (A+B')(A+C)(B+C') (AB')' (AC')' (BC)'
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_05_03.png# AB' + AC + BC' A'B + A'C + B'C AB + AC' + B'C (A+B')(A+C)(B+C') (A'+B)(A'+C)(B'+C) (AB')' (AC)' (BC')'
Functia logica a circuitului din figura alaturata este: #IMAGE:dbed_05_04.png# A'B + A'C + B'C AB + AC' + B'C AB' + AC' + BC (A'+B)(A'+C)(B'+C) (A+B)(A+C')(B'+C) (A'B)' (A'C)' (B'C)'
Care este frecventa de oscilatie a oscilatorului din figura stiind ca toate portile au un timp de propagare egal cu @1ns@10ns@ ? #IMAGE:bed_13_01.png# @100MHz@10MHz@ @333MHz@33,3MHz@ nu oscileaza @500MHz@50MHz@ @1GHz@100MHz@ @166MHz@16,6MHz@
Care este frecventa de oscilatie a oscilatorului din figura stiind ca toate portile au un timp de propagare egal cu @1ns@10ns@ ? #IMAGE:bed_13_02.png# nu oscileaza @250MHz@25MHz@ @200MHz@20MHz@ @500MHz@50MHz@ @1GHz@100MHz@ @125MHz@12,5MHz@
Care este frecventa de oscilatie a oscilatorului din figura stiind ca toate portile au un timp de propagare egal cu @1ns@10ns@ ? #IMAGE:bed_13_03.png# @166MHz@16,6MHz@ @200MHz@20MHz@ nu oscileaza @500MHz@50MHz@ @1GHz@100MHz@ @100MHz@10MHz@
Care semnal de pe formele de unda corespunde iesirii portii @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ avand variabilele de intrare A si B ? #IMAGE:dbed_06_01.png# @semnalul F1@semnalul F6@semnalul F4@semnalul F2@semnalul F5@semnalul F3@ @semnalul F6@semnalul F4@semnal @semnalul F4@semnalul F2@semnal @semnalul F2@semnalul F5@semnal @semnalul F5@semnalul F3@semnal @semnalul F3@semnalul F1@semnalul F6@semnalul F4@semnalul F2@semnalul F5@
Care semnal de pe formele de unda corespunde iesirii portii @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ avand variabilele de intrare A si B ? #IMAGE:dbed_06_02.png# @semnalul F6@semnalul F5@semnalul F3@semnalul F1@semnalul F4@semnalul F2@ @semnalul F5@semnalul F3@semnal @semnalul F3@semnalul F1@semnal @semnalul F1@semnalul F4@semnal @semnalul F4@semnalul F2@semnal @semnalul F2@semnalul F6@semnalul F5@semnalul F3@semnalul F1@semnalul F4@
Care semnal de pe formele de unda corespunde iesirii portii @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ avand variabilele de intrare A si B ? #IMAGE:dbed_06_03.png# @semnalul F3@semnalul F1@semnalul F5@semnalul F4@semnalul F2@semnalul F6@ @semnalul F1@semnalul F5@semnal @semnalul F5@semnalul F4@semnal @semnalul F4@semnalul F2@semnal @semnalul F2@semnalul F6@semnal @semnalul F6@semnalul F3@semnalul F1@semnalul F5@semnalul F4@semnalul F2@
Care semnal de pe formele de unda corespunde iesirii portii @SI@SAU@SI-NU@SAU-NU@SAU EXCLUSIV@SAU EXCLUSIV NEGAT@ avand variabilele de intrare A si B ? #IMAGE:dbed_06_04.png# @semnalul F6@semnalul F4@semnalul F2@semnalul F1@semnalul F5@semnalul F3@ @semnalul F4@semnalul F2@semnal @semnalul F2@semnalul F1@semnal @semnalul F1@semnalul F5@semnal @semnalul F5@semnalul F3@semnal @semnalul F3@semnalul F6@semnalul F4@semnalul F2@semnalul F1@semnalul F5@
Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora hazardul de la iesiri) ? #IMAGE:bed_09_01.png# O4 si O6 O6 O1 si O5 O1 O1 si O3 O3
Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora hazardul de la iesiri) ? #IMAGE:bed_09_02.png# O2 si O6 O6 O1 si O3 O2 O1 si O5 O5
Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora hazardul de la iesiri) ? #IMAGE:bed_09_03.png# O1 si O5 O1 O4 si O6 O4 O2 si O6 O2
Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora hazardul de la iesiri) ? #IMAGE:bed_09_04.png# O1 si O3 O1 O2 si O6 O2 O6 O4 si O6
Care iesiri ale decodorului isi modifica valoarea dupa comutarea intrarii IN (se ignora hazardul de la iesiri) ? #IMAGE:dbed_09_01.png# O4 si O5 O4 si O6 O1 si O5 O1 O1 si O3 O3
Ce este un DMUX (demultiplexor)? Este un DCD (decodificator) cu functie conditionata de semnalul Enable, activ pe 0 logic Este un sistem de ordinul 1 Este un codificator cu functie condition Este un circuit ce concateneaza datele Este un circuit ce nu poate fi extins Este cel mai simplu tip de automat
Ce este un MUX (multiplexor)? E un circuit a carui structura implementeaza forma canonica generalizata pentru functii de 2, 3,Este un circuit ce distribuie datele de p Este un sistem de ordinul 1 Este cel mai simplu tip de automat Este un circuit secvential Este cel mai simplu circuit digital
Functia de decodificare se poate obtine prin activarea intrarii de date a unui demultiplexor conectand convenabil intrarile unui multfolosind un arbore binar de circuite AN folosind un arbore binar de circuite OR un arbore binar de multiplexoare eleme un arbore binar constituit numai din decodificatoare elementare
Simbolul @multiplexorului@demultiplexorului@ este: #IMAGE:dbed_08_01.png# @a@f@ b c d e @f@a@
Simbolul @multiplexorului@demultiplexorului@ este: #IMAGE:dbed_08_02.png# @b@d@ @a@b@ c @d@a@ e f
Simbolul @multiplexorului@demultiplexorului@ este: #IMAGE:dbed_08_03.png# @d@e@ b c @a@d@ @e@a@ f
Adancimea unei versiuni optime de decodificator cu n intrari are ordinul de marime O(n) O(log n) O(n^2) O(n log n) O(n 2^n) O(2^n)
Adancimea unei versiuni optime de demultiplexor cu n intrari de selectie are ordinul de marime O(n) O(log n) O(n^2) O(n log n) O(n 2^n) O(2^n)
Adancimea unei versiuni optime de multiplexor cu n intrari selectate are ordinul de marime O(log n) O(n) O(n^2) O(n log n) O(n 2^n) O(2^n)
Complexitatea unei versiuni optime de decodificator cu n intrari are ordinul de marime O(2^n) O(log n) O(n^2) O(n log n) O(n 2^n) O(n)
Complexitatea unei versiuni optime de demultiplexor cu n intrari de selectie are ordinul de marime O(2^n) O(log n) O(n^2) O(n log n) O(n 2^n) O(n)
Complexitatea unei versiuni optime de multiplexor cu n intrari selectate are ordinul de marime O(n) O(log n) O(n^2) O(n log n) O(n 2^n) O(2^n)
Definitia recursiva a unui incrementator pentru numere de n biti este constituita prin conectarea in serie a n semi-sumatoare (half-adders) genereaza un arbore de EMUX-uri genereaza un arbode de EDMUX-uri genereaza conectarea in serie a n-1 se genereaza conectarea in serie a n+1 s genereaza conectarea in serie a n sumatoare de 1 bit
Definitia recursiva a unui sumator pentru numere de n biti este constituita prin conectarea in serie a n sumatoare complete (full adders) genereaza conectarea in serie a n-1 su genereaza conectarea in serie a n+1 sugenereaza conectarea in serie a n+1 s genereaza conectarea in serie a n semi genereaza un arbode binar de EMUX-uri
Un comparator pe n biti este format din n comparatoare elementare si o poarta cu n intrari de tip… and nand xor nxor or nor
Un multiplexor pentru n cai de 1 bit este construit din n-1 multiplexoare elementare din n multiplexoare elementare din n+1 multiplexoare elementare dintr-un arbore binar de demultiplexoa conectarea convenabila a unui demultiple folosind un arbore binar de circuite AND
Unitatea logico-aritmetica (ALU) de n biti este un circuit combinational care calculeaza functii aritmetice si logice pentru intrari de n biti este un circuit care memoreaza valori este un circuit combinatinal care calculea este un circuit de control al unui proces este un circuit secvential pentru calcululeste un sistem "history sensitive" pentru orice functii definite pentru variabile de n biti
Care este capacitatea memoriei ROM extinse din figura? #IMAGE:dbed_12_11.png# 32 locatii x 4 biti 16 locatii x 4 biti 32 locatii x 8 biti 64 locatii x 4 biti 4 locatii x 8 biti 16 locatii x 8 biti
Care este capacitatea memoriei ROM extinse din figura? #IMAGE:dbed_12_12.png# 16 locatii x 8 biti 16 locatii x 4 biti 32 locatii x 4 biti 32 locatii x 8 biti 8 locatii x 4 biti 8 locatii x 8 biti
Care este capacitatea memoriei ROM extinse din figura? #IMAGE:dbed_12_13.png# 64 locatii x 4 biti 32 locatii x 4 biti 16 locatii x 4 biti 64 locatii x 8 biti 32 locatii x 8 biti 16 locatii x 8 biti
Care este capacitatea memoriei ROM extinse din figura? #IMAGE:dbed_12_14.png# 32 locatii x 8 biti 64 locatii x 8 biti 32 locatii x 4 biti 64 locatii x 4 biti 16 locatii x 8 biti 16 locatii x 4 biti
Cate locatii are o memorie cu data_in pe @4@8@ biti? @depinde de numarul de biti de adresa@depinde de numarul de biti de adresa@ @16@256@ @15@255@ @32@32@ depinde de numarul de biti de data_out @4@4@
Cate locatii are o memorie cu data_out pe @4@8@ biti? @depinde de numarul de biti de adresa@depinde de numarul de biti de adresa@ @16@256@ @15@255@ @32@32@ depinde de numarul de biti de data_in @4@4@
Cate locatii are o memorie cu enable_write pe 1 bit si data_out pe @16@8@ biti? depinde de numarul de biti de adresa 16 256 32 512 depinde de numarul de biti de data_in
Cu ce circuit se poate realiza orice functie cu n variabile si m iesiri? ROM RAM RALU DCD MUX XOR
O memorie fixa (Read Only Memory) de 16 cuvinte de 4 biti poate calcula orice functie logica cu 4 intrari si 4 iesiri poate calcula orice functie logica cu 16 in poate calcula orice functie logica cu 4 intpoate calcula orice functie logica cu 16 in poate fi folosita pentru a realiza un inmupoate fi folosita pentru a realiza un sumator pentru numere de 4 biti
O memorie fixa (Read Only Memory) de 16 cuvinte de 4 biti poate fi folosita pentru a realiza un inmultitor pentru numere de 2 biti poate calcula orice functie logica cu 16 in poate calcula orice functie logica cu 4 intpoate calcula orice functie logica cu 16 in poate fi folosita pentru a realiza un inmupoate fi folosita pentru a realiza un sumator pentru numere de 4 biti
O memorie fixa (Read Only Memory) de 512 cuvinte de 5 biti poate fi folosita pentru a realiza orice functie logica cu 9 intrari si 5 iesiri poate calcula orice functie logica cu 5 intpoate calcula orice functie logica cu 5 intpoate calcula orice functie logica cu 9 intpoate fi folosita pentru a realiza un inmupoate fi folosita pentru a realiza un sumator pentru numere de 5 biti
O memorie fixa (Read Only Memory) de 512 cuvinte de 5 biti poate fi folosita pentru a realiza un sumator complet pentru numere de 4 biti poate calcula orice functie logica cu 5 intpoate calcula orice functie logica cu 5 intpoate calcula orice functie logica cu 9 intpoate fi folosita pentru a realiza un inmupoate fi folosita pentru a realiza un sumator pentru numere de 5 biti
Care dintre circuitele alaturate este un bistabil cu intrarile de set si reset active in @0@1@ ? #IMAGE:dbed_19_01.png# @b@e@ @a@b@ c d @e@a@ f
Care dintre circuitele alaturate este un bistabil cu intrarile de set si reset active in @0@1@ ? #IMAGE:dbed_19_02.png# @f@a@ b c d e @a@f@
Care este simbolul bistabilului activ pe frontul @crescator@descrescator@ al ceasului cu iesire normala ? #IMAGE:dbed_14_01.png# @b@c@ @a@b@ @c@a@ d e f
Care este simbolul bistabilului activ pe frontul @crescator@descrescator@ al ceasului cu iesire normala ? #IMAGE:dbed_14_02.png# @d@e@ b c @a@d@ @e@a@ f
Care este simbolul latchului activ pe palierul @de 1@de 0@ al ceasului cu iesire normala ? #IMAGE:dbed_14_01.png# @f@a@ b c d e @a@f@
Care este simbolul latchului activ pe palierul @de 1@de 0@ al ceasului cu iesire normala ? #IMAGE:dbed_14_02.png# @a@c@ b @c@a@ d e f
Ce se intampla daca unui bistabil RS ii fixez ambele intrari pe 0? Ajung in stare de nedeterminare Obtin iesirile Q=0, Q'=1 Obtin iesirile Q=1, Q'=0 Se inchide reactia si are loc memorareaNu se intampla nimic Nu stiu
Data latch-ul transparent pentru 'clock = 1' memoreaza valoarea de pe intrare pe palierul de 1 al ceasului memoreaza valoarea stocata in intervalumemoreaza valoarea stocata la tranzitiacomuta cu frontul negativ al ceasului memoreaza valoarea aplicata intrarii D comuta la fiecare tranzitie negativa a ceasului
Latchul cu ceas realizat cu 4 circuite NAND este transparent atunci cand 'clock = 1' este transparent atunci cand 'clock = 0 este transparent atunci cand clock-ul coeste transparent atunci cand clock-ul coeste transperent atunci cand R=S=1 este transperent atunci cand R=0, S=1
Latchul elementar realizat cu doua circuite NAND are intrarile active pe 0 logic are intrarile active pe 1 logic are intrearea de 'set' activa pe 1 si cea are intrearea de 'set' activa pe 0 si cea comuta pe palierul activ al ceasului comuta cu frontul activ al ceasului
Latchul elementar realizat cu doua circuite NOR are intrarile active pe 1 logic are intrarile active pe 0 logic are intrearea de 'set' activa pe 1 si cea are intrearea de 'set' activa pe 0 si cea comuta pe palierul activ al ceasului comuta cu frontul activ al ceasului
MUX-ul poate fi folosit ca data latch daca daca se conecteaza iesirea la in0, ceasul la selectie si D la in1 daca se conecteaza iesirea la in1, ceasul daca se conecteaza iesirea la selectie, cdaca se conecteaza iesirea la in0, ceasul daca se conecteaza iesirea la in1, ceasul daca se conecteaza iesirea la selectie, ceasul la in1 si D la in0
Care este capacitatea in @biti@bytes@ a memoriei din figura? #IMAGE:bed_12_01.png# @1kb@128B@ @16kb@2kB@ @2kb@256B@ @4kb@1kB@ @64kb@8kB@ @8Mb@1MB@
Care este capacitatea in @biti@bytes@ a memoriei din figura? #IMAGE:bed_12_02.png# @16kb@2kB@ @2kb@256B@ @1kb@128B@ @64kb@8kB@ @8Mb@1MB@ @4kb@4kB@
Care este capacitatea in @biti@bytes@ a memoriei din figura? #IMAGE:bed_12_03.png# @2kb@256B@ @1kb@128B@ @16kb@2kB@ @8Mb@1MB@ @4kb@512B@ @64kb@8kB@
Care este capacitatea in @biti@bytes@ a memoriei din figura? #IMAGE:dbed_12_01.png# @1kb@128B@ @16kb@2kB@ @2kb@256B@ @4kb@1kB@ @64kb@8kB@ @8Mb@1MB@
Care este capacitatea in @biti@bytes@ a memoriei din figura? #IMAGE:dbed_12_02.png# @16kb@2kB@ @2kb@256B@ @1kb@128B@ @64kb@8kB@ @8Mb@1MB@ @4kb@4kB@
Care este capacitatea in @biti@bytes@ a memoriei din figura? #IMAGE:dbed_12_03.png# @2kb@256B@ @1kb@128B@ @16kb@2kB@ @8Mb@1MB@ @4kb@512B@ @64kb@8kB@
Ce valoare trebuie sa aiba semnalul “address” pentru a se citi locatia a @14@13@12@-a dintr-o memorie RAM? @4'hE@4'hD@4'hC@ @4'hD@4'hC@4'hB@ @4'h14@4'h13@4'h12@ @4'd13@4'd12@4'd11@ @4'b1001@4'b1001@4'b1001@ @4'b1111@4'b1111@4'b1111@
De ce n-au nevoie de ciclu de refresh memoriile SRAM? Deoarece contin bistabili SRAM au nevoie de ciclu de refresh Pentru ca sunt statice Pentru ca n-au RAS si CAS Pentru ca nu pot fi scoase din priza Pentru ca uita datele, chiar fiind alimentate
Ce tip de memorie are nevoie de ciclu de refresh? DRAM SRAM ROM EEPROM EPROM PLA
Celula de stocare a unei memorii statice de tip RAM este un latch elementar cu clock un bistabil de tip master-slave un bistabil de tip D (D flip-flop) un latch elementar un circuit de ordinul 1 actionat de frontu cel mai simplu circuit de ordinul 2
Memoria sincrona RAM (SRAM) receptioneaza sincron cu frontul activ al ceasului toate semnalele de intrare receptioneaza sincron cu palierul activ receptioneaza sincron cu frontul activ a receptioneaza sincron cu frontul activ a este un circuit combinational sincroniza este mai simpla decat cea asincrona
Memoria SRAM si registrul sunt sisteme de ordinul 1 2 3 4 0 5
Bistabilul de tip D (D flip-flop) functioneaza ca un circuit de intarziere egala cu o perioada a ceasului nu are nevoie de semnalul de ceas este transparent atunci cand clock-ul coeste cel mai simplu automat finit functioneaza ca o celula de memorie tr este cel mai simplu sistem de ordinul doi
Bistabilul master-slave comuta pe frontul activ al ceasului comuta pe ambele fronturi ale ceasului comuta pe palierul activ al ceasului este transparent pe palierul activ al cea comuta ori de cate ori intrarea de date este format din doua latch-uri elementare fara ceas
Circuitul din figura este un: #IMAGE:bed_17_01.png# registru de deplasare la dreapta (spre LSB) registru de deplasare la stanga (spre registru simplu numarator sincron inainte numarator sincron inapoi sumator
Circuitul din figura este un: #IMAGE:bed_17_02.png# registru simplu registru de deplasare la dreapta (spre registru de deplasare la stanga (spre numarator sincron inainte numarator sincron inapoi sumator
Circuitul din figura este un: #IMAGE:bed_17_03.png# registru de deplasare la stanga (spre MSB) registru simplu registru de deplasare la dreapta (spre numarator sincron inainte numarator sincron inapoi sumator
Intrarea unui registru trebuie sa fie stabila inainte de tranzitia activa a ceasului un interval de timp egal cu timpul de set-up dupa de tranzitia activa a ceasului un i inainte de tranzitia ceasului un interval inainte de tranzitia activa a ceasului un inainte de tranzitia activa a ceasului un inainte de tranzitia activa a ceasului un interval de timp egal cu palierul inactiv al ceasului
La un bistabil D comutarea iesirii are loc Pe frontul activ al ceasului Doar pe frontul pozitiv al ceasului Doar pe frontul negativ al ceasului Pe palierul de '1' al ceasului Pe palierul de '0' al ceasului Cand semnalul de Reset este inactiv
Registrul de n biti este un element de stocare sincronizat cu frontul activ al ceasului este un element de stocare sincronizat peste un element de stocare transparent peste format din n latch-uri de tip data co este format din n latch-uri elementare c este un element de stocare asincron pentru cuvinte de n biti
Registrul de n biti este un circuit care memoreaza un cuvant de n biti are o structura interna dependenta de f este un circuit care prelucreaza cuvinte este un circuit care aduna cuvinte de n beste un circuit care shifteaza la stanga cdeplaseaza la dreapta cuvinte de n biti
Registrul serie de n biti este format din n bistabili de tip D conectati serie este format din n-1 bistabili de tip D coneste format din n latch-uri de tip data c este format din n+1 latch-uri de tip data este format din n+1 bistabili de tip D coneste format din n latch-uri elementare conectate serie
Timpul de set-up este intervalul de timp, anterior frontului activ al ceasului, in care intrarea unui circuit de memoreste intervalul de timp, anterior frontului este intervalul de timp, anterior frontului este intervalul de timp, posterior frontul este intervalul de timp in care intrarea este intervalul de timp, anterior frontului activ al ceasului, in care intrarea unui circuit de memorare se poate modifica
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D ? #IMAGE:bed_18_01.png# @Q3@Q5@Q6@Q1@ @Q5@Q6@Q1@Q3@ @Q6@Q1@Q3@Q5@ @Q1@Q3@Q5@Q6@ Q2 Q4
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D ? #IMAGE:bed_18_02.png# @Q2@Q4@Q5@Q6@ @Q4@Q5@Q6@Q2@ @Q5@Q6@Q2@Q4@ @Q6@Q2@Q4@Q5@ Q1 Q3
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D ? #IMAGE:dbed_18_01.png# @Q3@Q5@Q6@Q1@ @Q5@Q6@Q1@Q3@ @Q6@Q1@Q3@Q5@ @Q1@Q3@Q5@Q6@ Q2 Q4
Care semnal de pe formele de unda corespunde iesirii @unui bistabil tip D care comuta pe frontul crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D ? #IMAGE:dbed_18_02.png# @Q2@Q4@Q5@Q6@ @Q4@Q5@Q6@Q2@ @Q5@Q6@Q2@Q4@ @Q6@Q2@Q4@Q5@ Q1 Q3
Care semnal
Automatul dinde pe formele
figura este unde unda de
divizor corespunde
frecventa iesirii @unui
realizat cu unbistabil tip Dsincron
numarator care comuta pe frontul
cu incarcare crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D ? #IMAGE:dbed_18_03.png#
sincrona. @Q1@Q3@Q4@Q5@ @Q3@Q4@Q5@Q1@ @Q4@Q5@Q1@Q3@ @Q5@Q1@Q3@Q4@ Q6 Q2
Care semnal
Numaratorul
Automatul de
dinnumarape formele
figura unde
inainte
este unda de
(UP).
divizor corespunde
frecventa iesirii @unui
realizat cu unbistabil tip Dsincron
numarator care comuta pe frontul
cu incarcare crescator@unui latch tip D activ pe palierul de 1@unui bistabil tip D care comuta pe frontul descrescator@unui latch tip D activ pe palierul de 0@ avand intrarea D ? #IMAGE:dbed_18_04.png#
sincrona. @Q4@Q6@Q1@Q2@ @Q6@Q1@Q2@Q4@ @Q1@Q2@Q4@Q6@ @Q2@Q4@Q6@Q1@ Q3 Q5
Care este raportul
Numaratorul
Automatul dinnumara intre
figura perioada
inainte
este un (UP).
divizorsemnalului de larealizat
de frecventa iesire, clk0,
cu unsinumarator
perioada ceasului clk?
sincron cu #IMAGE:bed_16_01.png#
incarcare sincrona. 7 4 5 6 3 8
Care este raportul
Numaratorul
Automatul dinnumara intre
figura perioada
inainte
este un (UP).
divizorsemnalului de larealizat
de frecventa iesire, clk0,
cu unsinumarator
perioada ceasului clk?
sincron cu #IMAGE:bed_16_02.png#
incarcare sincrona. 6 4 5 3 7 8
Care este raportul
Numaratorul
Automatul dinnumara intre
figura perioada
inainte
este un (UP).
divizorsemnalului de larealizat
de frecventa iesire, clk0,
cu unsinumarator
perioada ceasului clk?
sincron cu #IMAGE:bed_16_03.png#
incarcare sincrona. 4 3 5 6 7 8
Care este raportul
Numaratorul numara intre perioada
inainte (UP).semnalului de la iesire, clk0, si perioada ceasului clk? #IMAGE:bed_16_04.png# 3 4 5 6 7 8
Care este raportul intre perioada semnalului de la iesire, clk0, si perioada ceasului clk? #IMAGE:bed_16_05.png# 5 4 3 6 7 8
Bistabilul de tip JK este un automat cu 2 stari care comuta in starea complementara atunci cand J = K = 1 este un automat cu 2 stari care comuta este un automat cu 4 stari care comuta este un automat cu 2 stari care comuta este un automat cu 2 stari care comuta aeste un automat cu 2 stari care comuta in starea complementara atunci cand J = 0, K = 1
Bistabilul de tip T este un automat cu 2 stari care comuta numai atunci cand T = 1 este un automat cu 2 stari care comuta este un automat cu 4 stari care comuta este un automat cu 2 stari care comuta aeste un sistem de ordinul 2 folosit pentrueste un circuit de memorare ordinul 3
Bistabilul de tip T este construit dintr-un DF-F (D flip-flop) cu o bucla printr-un XOR dintr-un DF-F (D flip-flop) cu o bucla pr dintr-un DF-F (D flip-flop) cu o bucla pr dintr-un bistabil JK cu o bucla printr-u dintr-un bistabil JK cu o bucla printr-un dintr-un latch cu ceas cu o bucla printr-un XOR
Bistabilul T se poate obtine dintr-ul bistabil JK cu Intrarile K si J conectate impreuna la T Intrarea J conectata la masa si K la T Iesirile Q si Q' conectate la T Intrarile R' si S' conectate impreuna la TIntrarea de ceas conectata la T Intrarile Jsi K legate intre ele si la iesirea unei porti XOR
Care este configuratia de numarator @sincron@asincron@? #IMAGE:dbed_17_11.png# @e@c@ b @c@a@ d @a@e@ f
Care este configuratia de numarator @sincron@asincron@? #IMAGE:dbed_17_12.png# @b@d@ @a@b@ c @d@a@ e f
Ce se intampla cu un numarator ce si-a atins capacitatea maxima, daca nu exista alte conditii care sa-i limiteze functionarea? Reia numararea de la zero Se reseteaza Ramane fixat pe valoarea maxima Ramane in asteptare, pana e deblocat Incepe numararea in sens invers Se blocheaza
Circuitul ALU cu acumulator de n biti poate functiona ca numarator presetabil direct si invers nu poate functiona ca numarator nu poate functiona ca numarator presetapoate functiona numai ca numarator direnu poate functina ca numarator resetabi poate functiona ca numarator de 2n biti
Daca frecventa de ceas pentru un numarator este de 50MHz, frecventa bitului @0@1@2@ este de: @25MHz@12.5MHz@6.25MHz@ @12.5MHz@6.25MHz@25MHz@ @6.25MHz@25MHz@12.5MHz@ @50KHz@50KHz@50KHz@ @50MHz@50MHz@50MHz@ @0Mhz@0Mhz@0Mhz@
Numaratorul de n biti este un automat simplu cu 2^n stari este un automat cu 2^n + 1 stari este un automat complex cu 2n stari este un automat simplu cu n stari este un automat simplu cu 2^n - 1 stari este un automat simplu cu 2n stari
Numaratorul de n biti este format dintr-un registru de n biti legat in bucla cu un circuit combinational de incrementare este format dintr-un registru cu o bucla este format dintr-un registru cu o bucla peste format dintr-un registru de 2^n biti este format dintr-un registru de n biti c este format dintr-un registru de 2n biti cu o bucla printr-un circuit combinational de incrementare
Numaratorul este un circuit secvential pentru ca are o stare interna care se poate modifica sincron cu frontul activ al ceasului are in structura sa interna un circuit de are o intrare care este denumita "count"are o iesire care se modifica atunci candiesirea sa este egala cu starea interna starea sa interna poate fi initializata la orice valoare
Numaratorul reversibil este un numarator care poate numara crescator sau descrescator este un numarator care poate numara d este un numarator care nu are nevoie d este un numarator care nu are nevoie d este un numarator care poate numara nueste un numarator care poate numara numai crescator
Un sumator cu iesirea intarziata printr-un registru resetabil nu poate fi transformat prin inchiderea unei bucle intr-un numarator presetabil intr-un numarator reversibil resetabil intr-un numarator numarator resetabil numarator reversibil numarator din 4 in 4
Aplicarea principiului pipeline intr-o schema logica are ca efect Cresterea vitezei de lucru de aproape doua ori fata de schema initiala Scaderea dimensiunii circuitului rezultaScaderea vitezei de aproape doua ori faEliminarea hazardului combinational Obtinerea unui sistem de ordinul 2 Obtinerea unui circuit combinational
Care este cea mai eficienta metoda de inlaturare a hazardului combinational? Adaugarea unui registru pe iesire Strobarea Folosirea codului Gray Folosirea diagramelor V-K Propagarea semnalelor pe cai de intarzie Variatia asincrona a semnalelor de intrare
Care variabile ale functiei genereaza hazard combinational monovariabila la iesirea circuitului care implementeaza minimizarea de pe diagrama? #IMAGE:dbed_10_01.png# A si C B si C A si D A A, B si D niciuna
Care variabile ale functiei genereaza hazard combinational monovariabila la iesirea circuitului care implementeaza minimizarea de pe diagrama? #IMAGE:dbed_10_02.png# B si C A si D C si D B A, B si C niciuna
Care variabile ale functiei genereaza hazard combinational monovariabila la iesirea circuitului care implementeaza minimizarea de pe diagrama? #IMAGE:dbed_10_03.png# B si D C si D A si D D A, B si D niciuna
Care variabile ale functiei genereaza hazard combinational monovariabila la iesirea circuitului care implementeaza minimizarea de pe diagrama? #IMAGE:dbed_10_04.png# C si D A si D B si C C B, C si D niciuna
Conectarea pipeline intre doua subsisteme permite o proiectare modulara este posibila numai intr-un circuit digit permite descrieri comportamentale mai permite descrieri structurale minimizate nu afecteaza frecventa de lucru a siste scade intotdeuna performantele de viteza ale sistemului
Introducerea unui registru pipeline in proiectul unui modul digital permite cresterea frecventei de ceas permite minimizarea circuitului se poate face numai daca intregul modulse poate face numai daca intregul modulse poate face numai daca procedeul nu este a posibila numai daca adancimea circuitului combinational este de doua ori mai mica decat dimensiunea
Introducerea unui registru pipeline poate creste frecventa ceasului de aproape doua ori doua ori aproape 3 ori peste doua ori 2,5 ori 4 ori
O unitate de tip ALU in bucla cu un file register este un sistem de ordinul 2 este un sistem de ordinul 1 este un sistem de ordinul 3 este un sistem de ordinul dimensiunii fil este necesar pentru recunoasterea sirurreprezinta un sistem de calcul
Un procesor elementar de n biti este un sistem care are cel putin ordinul 3 este un sistem de ordinul 2 este intotdeauna un sistem de ordinul 4 este un automat cu n stari este un automat cu n^2 stari este un automat cu 2^n stari
Care dintre multimile ce definesc un automat trebuie sa fie complete? X si Q X si Y Y si Q Q X Y
Care este diferenta dintre functia de tranzitie a unui automat Moore si cea a unui automat Mealy? gMealy: X x Q -> Y, iar gMoore: Q -> Y gMoore: X x Q -> Y, iar gMealy: Q -> Y La Moore nu exista univocitate a iesirii i La Mealy iesirile depind doar de stari Nu exista nici o diferenta Automatele sunt de doua tipuri: Milli si More
Care modalitate de descriere a unui automat este cea mai complexa? Descrierea in limbaj natural Descrierea prin forme de unda Descrierea prin organigrama Descrierea prin graf Descrierea prin tabel de tranzitii Descrierea prin diagrame V-K
Definirea prin triplet (ansamblu de 3 marimi) a unui automat este Incompleta si folosita in reverse engineering Completa si produce solutie univoca De forma A = (X, Y, Q, f, g) De forma A = (X, Y, Q) Definirea semi-automatului Incompleta si produce o solutie univoca
Descrierea unui automat prin diagrame V-K se foloseste Doar pentru automate cu CLCQ si CLCY de mici dimensiuni, ce permit minimizarea Doar pentru automatele Moore Doar pentru automatele Mealy Doar pentru semiautomatul de mica di Doar pentru implementarile cu numarat Doar pentru implementarile cu bistabili D
La implementarea unui automat cu numarator, CLCQ se ocupa Doar cu generarea starilor de salt Cu generarea tuturor starilor automatuluDoar cu generarea starii in urma resetariCu generarea iesirilor automatului Cu generarea starilor si a iesirilor auto Cu generarea intrarilor automatului
Numarul minim de bistabile pentru implementarea unui automat cu @3@4@5@7@9@10@ stari este: @2@2@3@3@4@4@ @3@3@4@4@2@2@ @4@4@2@2@3@3@ @1@1@5@7@8@10@ 6 9
Starea interna a unui sistem digital secvential este: un element al multimii starilor sistemului digital este un circuit de memorare o conexiune interna a sistemului digital una dintre iesirile sistemului digital strict asociata unei intrari a sitemului digun sistem digital secvential nu are stare interna
Starile echivalente ale unui automat sunt acele stari care Pentru toate secventele de intrare conduc la aceeasi secventa de iesire Pentru intrari diferite conduc la aceeasi Pentru iesiri diferite conduc la aceeasi Pentru toate secventele de intrare cond Produc iesirea circuitului egala cu zero Produc iesirea circuitului egala cu 1
Un automat Mealy cu intarziere este echivalent cu Un automat Moore imediat Un semiautomat Un automat Moore imediat Un automat Mealy cu pipeline Un automat Mealy-Moore Un automat Moore-Mealy
Care este schema bloc a automatului @Moore imediat@Mealy imediat@Moore cu intarziere@Mealy cu intarziere@? #IMAGE:dbed_15_12.png# @d@c@f@a@ b @c@a@c@c@ @a@d@d@d@ e @f@f@a@f@
Care este schema bloc a automatului @Moore imediat@Mealy imediat@Moore cu intarziere@Mealy cu intarziere@? #IMAGE:dbed_15_13.png# @c@b@e@f@ @b@a@b@b@ @a@c@c@c@ d @e@e@a@e@ @f@f@f@a@
Care este schema bloc a automatului @Moore@Mealy@ cu intarziere? #IMAGE:dbed_15_11.png# @b@e@ @a@b@ c d @e@a@ f
Care variabile ale automatului din figura pot fi asincrone fara a perturba tranzitiile in spatiul starilor ? #IMAGE:dbed_15_01.png# A, B si C A si D B si D A si B A, B si D toate
Care variabile ale automatului din figura pot fi asincrone fara a perturba tranzitiile in spatiul starilor ? #IMAGE:dbed_15_02.png# A si D B si D A si C A A, B si C toate
Care variabile ale automatului din figura pot fi asincrone fara a perturba tranzitiile in spatiul starilor ? #IMAGE:dbed_15_03.png# B si D A si C A, B si D B A, B si C toate
Care variabile ale automatului din figura pot fi asincrone fara a perturba tranzitiile in spatiul starilor ? #IMAGE:dbed_15_04.png# A si C A, B si D A si D D A, B si C toate
Ce stare urmeaza dupa starea @010 cand A = 1@010 cand A = 0@011 cand A = 1@011 cand A = 0@110 cand A = 1@110 cand A = 0@ ? #IMAGE:dbed_17_22.png# @101@001@110@010@111@011@ @011@101@001@110@010@111@ @111@011@101@001@110@010@ @010@111@011@101@001@110@ @110@010@111@011@101@001@ @001@110@010@111@011@101@
Ce stare urmeaza dupa starea @010 cand A = 1@010 cand A = 0@011 cand A = 1@011 cand A = 0@110 cand A = 1@110 cand A = 0@ ? #IMAGE:dbed_17_23.png# @111@011@100@000@101@001@ @001@111@011@100@000@101@ @101@001@111@011@100@000@ @000@101@001@111@011@100@ @100@000@101@001@111@011@ @011@100@000@101@001@111@
Ce stare urmeaza dupa starea @101 cand A = 1@101 cand A = 0@110 cand A = 1@110 cand A = 0@001 cand A = 1@001 cand A = 0@ ? #IMAGE:dbed_17_21.png# @110@010@001@101@100@000@ @000@110@010@001@101@100@ @100@000@110@010@001@101@ @101@100@000@110@010@001@ @001@101@100@000@110@010@ @010@001@101@100@000@110@
Cand se foloseste codificarea cu dependenta redusa a starilor? Atunci cand se proiecteaza un automat ce accepta variabile de intrare asincrone Atunci cand se proiecteaza un automat cDoar atunci cand se proiecteaza un au Doar atunci cand se proiecteaza un au Atunci cand se proiecteaza un automat cAtunci cand se proiecteaza un automat cu stari inaccesibile
Cand se utilizeaza un MUX pentru selectia variabilelor de intrare a unui automat? Atunci cand trecerea dintr-o stare in alta se face prin testarea a cel mult o variabila de intrare Doar atunci cand se doreste o implement Doar atunci cand se doreste o implement Doar atunci cand se doreste o impleme Atunci cand se proiecteaza un automat cDoar atunci cand se implementeaza un automat Mealy
Cand se recomanda utilizarea unui numarator pe spatiul starilor? Atunci cand exista o cale mult mai lunga decat celelalte in diagrama de tranzitii Doar atunci cand se doreste o implemenAtunci cand exista o cale cu stari succesAtunci cand exista o cale mult mai scurtaAtunci cand se proiecteaza un automat ce Doar atunci cand se implementeaza un automat Mealy cu intarziere

Page 1