Capitolul 6

Probleme porţi logice

TESTE

1. Funcţia logică Y = (A + B)C poate fi implementată utilizând un

4p
circuit de tipul:
a.)

b.)

c.)

d.)

2. Funcţia logică Y = AB C poate fi implementată utilizând un

4p circuit de tipul:

103
 Probleme porţi logice - teste

a.)

b.)

c.)

d.)

3. Funcţia logică Y = (A + B) C poate fi implementată utilizând un

4p circuit de tipul:
a.)

b.)

104
 Elemente de electronică digitală

c.)

d.)

4. Funcţia logică Y = (A + B) C poate fi implementată utilizând

4p
un circuit de tipul:
a.)

b.)

c.)

d.)

105
 Probleme porţi logice - teste

5. Circuitul prezentat în figura de mai jos realizează funcţia

4p logică

a.) Y = (A + B)C
b.) Y = AB C
c.) Y = (A + B) C
d.) Y = (A + B) C

6. Circuitul prezentat în figura de mai jos realizează funcţia

4p logică

a.) Y = (A + B)C
b.) Y = AB C
c.) Y = (A + B) C
d.) Y = (A + B) C

7. Circuitul prezentat în figura de mai jos realizează funcţia

4p logică

a.) Y = (A + B)C
b.) Y = AB C
c.) Y = (A + B) C

106
 Elemente de electronică digitală

d.) Y = (A + B) C

8. Circuitul prezentat în figura de mai jos realizează funcţia

4p logică

a.) Y = (A + B)C
b.) Y = AB C
c.) Y = (A + B) C
d.) Y = (A + B) C

9. Formele de undă de mai jos sunt generate de circuitul din

4p figura:

A
B
C

a.)

b.)

107
 Probleme porţi logice - teste

c.)

d.)

10. Alăturat este prezentat un program VERILOG.

4p
module P1(A,B,Y); // iniţializarea unui modul cu numele
P1
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
and P1(Y,A,B);// apelarea funcţiei P1
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

11. Alăturat este prezentat un program VERILOG.

4p
module P2(A,B,Y); // iniţializarea unui modul cu numele
P2
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
assign Y=A&B;
endmodule

Acesta descrie o poartă logică de tipul:

108
 Elemente de electronică digitală

a.) AND
b.) NAND
c.) OR
d.) NOR

12. Alăturat este prezentat un program VERILOG.

4p
module P3(A,B,Y); // iniţializarea unui modul cu numele
P3
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
always @(A or B)
begin
Y<=(A & B);
end
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

13. Pentru simularea funcţionării unei porţii a fost construit

4p modulul LAND prezentat în continuare:

module LAND(Y,A,B);
input A,B;
output Y;
reg Y;
always @(A or B)
begin
Y<=(A & B);
end
endmodule

Pentru testarea lui s-a utilizat modul de testare prezentat mai

jos:
module Testbench;
reg A_t,B_t;

109
 Probleme porţi logice - teste

wire Y_t;
LAND LAND_t(Y_t,A_t,B_t);
always
begin
A_t<=0;B_t<=0;
#10$display("Y=5b",Y_t);
A_t<=0;B_t<=1;
#10$display("Y=5b",Y_t);
A_t<=1;B_t<=1;
#10$display("Y=5b",Y_t);
A_t<=1;B_t<=0;
#10$display("Y=5b",Y_t);
end
endmodule

Rezultatul simulării este prezentat în figura alăturată

Poarta în discuţie este de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

14. Alăturat este prezentat un program VERILOG.

4p
module P4(A,B,Y); // iniţializarea unui modul cu
numele P4
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
nand P4(Y,A,B);// apelarea funcţiei P4
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR

110
 Elemente de electronică digitală

d.) NOR

15. Alăturat este prezentat un program VERILOG.

4p
module P5(A,B,Y); // iniţializarea unui modul cu
numele P5
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
assign Y=~(A&B);
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

16. Alăturat este prezentat un program VERILOG.

4p
module P6(A,B,Y); // iniţializarea unui modul cu
numele P6
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
always @(A or B)
begin
Y<=~(A & B);
end
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

111
 Probleme porţi logice - teste

17. Pentru simularea funcţionării unei porţii a fost construit

4p modulul LNAND prezentat în continuare:

module LNAND(Y,A,B);
input A,B;
output Y;
reg Y;
always @(A or B)
begin
Y<=~(A & B);
end
endmodule

Pentru testarea lui s-a utilizat modul de testare prezentat mai

jos

module Testbench;
reg A_t,B_t;
wire Y_t;
LNAND LNAND_t(Y_t,A_t,B_t);
always
begin
A_t<=0;B_t<=0;
#10$display("Y=5b",Y_t);
A_t<=0;B_t<=1;
#10$display("Y=5b",Y_t);
A_t<=1;B_t<=1;
#10$display("Y=5b",Y_t);
A_t<=1;B_t<=0;
#10$display("Y=5b",Y_t);
end
endmodule

Rezultatul simulării este prezentat în figura alăturată

Poarta în discuţie este de tipul:

a.) AND
b.) NAND

112
 Elemente de electronică digitală

c.) OR
d.) NOR

18. Alăturat este prezentat un program VERILOG.

4p
module P4(A,B,Y); // iniţializarea unui modul cu numele
P4
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
or P4(Y,A,B); // apelarea funcţiei P4
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

19. Alăturat este prezentat un program VERILOG.

4p
module P5(A,B,Y); // iniţializarea unui modul cu numele
P5
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
assign Y=(A|B); // lui Y i se atribuie valoarea
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

20. Alăturat este prezentat un program VERILOG.

4p

113
 Probleme porţi logice - teste

module P6(A,B,Y); iniţializarea unui modul cu numele P6

input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
// atribuirea valorii A+B lui Y
always @(A or B)
begin
Y<=(A | B);
end
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

21. Pentru simularea funcţionării unei porţii a fost construit

4p modulul LOR prezentat în continuare:

module LOR(Y,A,B);
input A,B;
output Y;
reg Y;
always @(A or B)
begin
Y<=(A | B);
end
endmodule

Pentru testarea lui s-a utilizat modul de testare prezentat mai

jos
module Testbench;
reg A_t,B_t;
wire Y_t;
LOR LOR_t(Y_t,A_t,B_t);
always
begin
A_t<=0;B_t<=0;
#10$display("Y=5b",Y_t);
A_t<=0;B_t<=1;
#10$display("Y=5b",Y_t);

114
 Elemente de electronică digitală

A_t<=1;B_t<=1;
#10$display("Y=5b",Y_t);
A_t<=1;B_t<=0;
#10$display("Y=5b",Y_t);
end
endmodule

Rezultatul simulării este prezentat în figura alăturată

Poarta în discuţie este de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

22. Alăturat este prezentat un program VERILOG.

4p
module P4(A,B,Y); // iniţializarea unui modul cu numele
P4
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
nor P4(Y,A,B); // apelarea funcţiei P4
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

23. Alăturat este prezentat un program VERILOG.

4p

115
 Probleme porţi logice - teste

module P5(A,B,Y); // iniţializarea unui modul cu numele

P5
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
assign Y=~(A|B); // lui Y i se atribuie valoarea
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

24. Alăturat este prezentat un program VERILOG.

4p
module P6(A,B,Y); // iniţializarea unui modul cu numele
P6
input A; // asignarea intrării A
input B; // asignarea intrării B
output Y; // asignarea ieşirii Y
always @(A or B)
begin
Y<=~(A | B);
end
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

25. Pentru simularea funcţionării unei porţii a fost construit

4p modulul LNOR prezentat în continuare:

module LNOR(Y,A,B);
input A,B;
output Y;
reg Y;

116
 Elemente de electronică digitală

always @(A or B)
begin
Y<=~(A | B);
end
endmodule

Pentru testarea lui s-a utilizat modul de testare prezentat mai

jos
module Testbench;
reg A_t,B_t;
wire Y_t;
LNOR LNOR_t(Y_t,A_t,B_t);
always
begin
A_t<=0;B_t<=0;
#10$display("Y=5b",Y_t);
A_t<=0;B_t<=1;
#10$display("Y=5b",Y_t);
A_t<=1;B_t<=1;
#10$display("Y=5b",Y_t);
A_t<=1;B_t<=0;
#10$display("Y=5b",Y_t);
end
endmodule

Rezultatul simulării este prezentat în figura alăturată

Poarta în discuţie este de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOR

26. Alăturat este prezentat un program VERILOG.

4p
module P10(A,Y); // iniţializarea unui modul cu numele
P10
input A; // asignarea intrării A

117
 Probleme porţi logice - teste

output Y; // asignarea ieşirii Y

not P10(Y,A); // apelarea funcţiei P10
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOT

27. Alăturat este prezentat un program VERILOG.

4p
module P11(A,Y); // iniţializarea unui modul cu numele
P11
input A; // asignarea intrării A
output Y; // asignarea ieşirii Y
assign Y=~A; // lui Y i se atribuie valoarea
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOT

28. Alăturat este prezentat un program VERILOG.

4p
module P12(A,Y); // iniţializarea unui modul cu numele
P12
input A; // asignarea intrării A
output Y; // asignarea ieşirii Y
always @(A)
begin
Y<=~A;
end
endmodule

Acesta descrie o poartă logică de tipul:

a.) AND
b.) NAND

118
 Elemente de electronică digitală

c.) OR
d.) NOT

29. Pentru simularea funcţionării unei porţii a fost construit

4p modulul LNOT prezentat în continuare:

module LNOT(Y,A);
input A;
output Y;
reg Y;
always @(A)
begin
Y<=~A;
end
endmodule

Pentru testarea lui s-a utilizat modul de testare prezentat mai

jos
module Testbench;
reg A_t;
wire Y_t;
LNOT LNOT_t(Y_t,A_t,B_t);
always
begin
A_t<=0;
#10$display("Y=5b",Y_t);
A_t<=1;
#10$display("Y=5b",Y_t);
end
endmodule

Rezultatul simulării este prezentat în figura alăturată

Poarta în discuţie este de tipul:

a.) AND
b.) NAND
c.) OR
d.) NOT

119
 Probleme porţi logice - teste

30. Alăturat este prezentat un program VERILOG.

4p
module EXEMPLU(Y,A,B,C);i
input A,B,C;
output Y;
wire d,e;
and SI(d.A,B);
not NU(e,C);
nand SINU(Y,d,e);
endmodule

Acesta descrie un circuit de tipul:

a.)

b.)

c.)

d.)

120
 Elemente de electronică digitală

Răspunsuri

1. Răspuns corect a.)

2. Răspuns corect b.)
3. Răspuns corect c.)
4. Răspuns corect d.)
5. Răspuns corect a.)
6. Răspuns corect b.)
7. Răspuns corect c.)
8. Răspuns corect d.)
9. Răspuns corect a.)
10. Răspuns corect a.)
11. Răspuns corect a.)
12. Răspuns corect a.)
13. Răspuns corect a.)
14. Răspuns corect b.)
15. Răspuns corect b.)
16. Răspuns corect b.)
17. Răspuns corect b.)
18. Răspuns corect c.)
19. Răspuns corect c.)
20. Răspuns corect c.)
21. Răspuns corect c.)
22. Răspuns corect d.)
23. Răspuns corect d.)
24. Răspuns corect d.)
25. Răspuns corect d.)
26. Răspuns corect d.)
27. Răspuns corect d.)
28. Răspuns corect d.)
29. Răspuns corect d.)
30. Răspuns corect a.)

121
Probleme porţi logice - teste

122