1.

O memorie cache de 256kb cu asociativitate partiala de 8 cai este folosita de un procesor

ce opereaza cu date de 64 biti pentru optimizarea accesului la memoria principala folosind
blocuri de memorie de 8 cuvinte de date. Cate linii de memorie are fiecare cale?

Mem_cache/(biti_data*nr_cai*nr_cuv)=512

2. Memoria cache cu timpul de acces cel mai mic este cea cu

Eu zic direct-mapped

3. Dependentele structurale se pot elimina prin

· Multiplicarea resurselor hardware

4. Conform taxonomiei lui Flynn, procesorul multicore face parte din clasa

· MIMD

5. Procentul instructiunilor de salt din secventa dinamica de instructiuni a unui program este
de circa

· 25%

6. Un procesor pipeline are 6 niveluri

Fetch -> Decode -> Read -> Execute 1 -> Execute 2 -> Write-back
Daca se doreste implementarea avansarii datelor, care sunt nivelurile pipeline de la iesirea
carora poate fi preluat operandul pe care teoretic nivelul Read il citeste din registre?

Execute 2 si write_back

7. Pentru gestiunea eficienta a memoriei cache, memoria principala se imparte in linii de

memorie. Acestea pot fi copiate in memoria cache in blocuri. In cazul asociativitatii partiale,
memoria cache este impartita suplimentar in cai. Pentru gestiunea memoriei principale,
memoria virtuala este impartita in cadre de memorie. Acestea sunt la nevoie copiate in
memoria principala in pagini de memorie.

Nu sunt chiar sigura de asta:

Pentru gestiunea eficienta a memoriei cache, memoria principala se imparte in blocuri de

memorie. Acestea pot fi copiate in memoria cache in linii. In cazul asociativitatii partiale,
memoria cache este impartita suplimentar in cai. Pentru gestiunea memoriei principale,
memoria virtuala este impartita in pagini de memorie. Acestea sunt la nevoie copiate in
memoria principala in cadre de memorie.

8. Instructiunea ADD R7 R3 R4 nu depinde de instructiunea precedenta:

· MULT R1 R2 R3

· MULT R1 R2 R7

· MULT R1 R7 R2 astea 2 nu cred ca sunt bune, pt ca apare dependenta WAR.

Amandoua au ca sursa R7, dar urmeaza sa se scrie in el in instr din enunt

• Mai e si MULT R1 R3 R4 buna zic eu

9. Procesorul RISC este caracterizat de

· Circuit simplu de decodare

· Microarhitectura pipeline

· Registre de uz general

10. O memorie cache de 256kb cu asociativitate partiala de 8 cai este folosita de un procesor
ce opereaza cu date de 32 biti pentru optimizarea accesului la memoria principala folosind
blocuri de memorie de 4 cuvinte de date. Cate linii de memorie are fiecare cale?

· Mem_cache/(biti_data*nr_cai*nr_cuv)

-mie mi-a dat 256

11. Setul de instructiuni CISC este caracterizat de

· Instructiuni aritemtico-logice cu operanzi din memorie

· Instructiuni de lungimi diferite

· Multiple moduri de adresare

12. Care este cea mai rapida memorie cache in combinatie cu bufferul de translatare TLB?

Cred ca cea cu adresa virtuala

13. Instructiunea ADD R1 R5 R7 depinde WAW de instructiunea precedenta

· MULT R1 R3 R5

· MULT R1 R7 R5

14. Microarhitectura Thornton este caracterizata prin

Planificarea dinamica centralizata a instructiunilor

· initiera executiei instructiunilor out of order

15. Dependentele de control pot genera sincope (bubbles) la procesoarele

· Pipeline scalar

16. Conform taxonomiei lui Flynn, prcesor vectorial face parte din clasa

· SIMD

17. Daca destinatia sursei curente este identica cu sursa instructiunii precedente, cele 2
instructiuni

· Depind WAR una de cealalta

18. Doua instructiuni ce opereaza numai cu registre sunt dependente RAW daca:

· Sursa instructiunii mai noi coincide cu denstinatia instructiunii mai vechi

19. Denumiti nivelurile pipeline conform ordinii etapelor de procesare a instructiunilor:

FETCH -> RENAME ->READ -> EXECUTE -> WRITE-BACK e punctata cu 1

pe drive

20. Etichetati campurile adresei de memorie asa cum sunt ele interpretat de memoria principala
si de memoria cache:
 La main cred ca e block number+offset

La cache e bine

21. Pozitionati bufferul de instructiuni si blocul de citire din setul de registre in traseul unei
instructiuni prin procesorul cu planificare centralizata (Thornton)

22. Un procesor pipeline are 5 niveluri:

FETCH -> READ -> EXECUTE 1 -> EXECUTE 2 -> WRITE-BACK

23. Daca se doreste implementarea avansarii datelor, care sunt nivelurile pipeline de la
iesirea carora poate fi prelua operandul pe care teoretic nivelul READ il citeste din registre?

· Write-back

· Execute 2

24. Daca sursa instr curente este identica cu sursa intr precedente, cele doua instr:
 -sunt independente

24. Dependentele artificiale de date se elimina prin

· Redenumirea registrelor

25. In memoria cache cu corespondenta directa (direct-mapped cache) un bloc din memoria
principala poate fi copiat:

· Doar intr-o linie prestabilita

26. Selectati factorii care limiteaza numarul de niveluri pipeline

· Frecventa instructiunilor de salt

-si timpul de propagare prin registrele pipeline

27. Etichetati campurile adresei virtuale si adresei fizice

28. Frecventa maxima a ceasului unui procesor pipeline este limitata de

· Timpul de propagare al celui mai lent nivel

29. Etichetati componentele principale ale arhitecturii Harvard de calculator:

30. O memorie de 32 kb cu asociativitate partiala de 8 cai este folosita de un procesor ce
opereaza cu date de 128 biti pentru optimizarea accesului la memoria principala folosind
blocuri de memorie de 4 cuvinte de date. Cate linii de memorie cache are fiecare cale?

·Mem_cache/(biti_data*nr_cai*nr_cuv)=512

Mie mi-a dat 64 erau kB in textul original, e scris prost aici

31. Plasati in ierarhia de memorie elementele acesteia de pozitiile corespunzatoare.

32. Dependentele gestionate de un procesor superscalar sunt

· Dependente de control, dependenta de date WAW, WAR, RAW

33. Resursele comune firelor de executie ce reuleaza in paralel pe un procesor multithreading

sunt

· Unitatea de executie

· Registrele pipeline

34. Predictia statistica a salturilor este

 · Predictie statistica

35. In estimarea timpului de executie al unei secvente dinamice de N instructiuni pe un

calculator ce proceseaza o instructiune in CPI cicluri de ceas, N*CPI*Tck, precizati care dintre
cei trei parametri este cel mai influentat de:

36. Randamentul unui pipeline scade datorita: Dependentelor de date de tip RAW si
instructiuni aflate in faza de citire a operanzilor

36. Procesorul RISC se caracterizeaza prin : instructiuni speciale pentru acces la

memorie

37. Dependenta de control dintre instructiuni apare……………………… :Instructiunilor de salt

38. Arhitectura von Neumann are memorie comuna pentru inctructiuni si date

39. Operatiile generice de procesare a unei instructiuni: Fetch – decode – operand read –
execute - …

40. Procesoarele VLIW se caracterizeaza prin Rezolvarea statistca

a dependentelor de date

41. TLB este Un cache pentru tabela de pagini

42. Memoria cache a procesorului este Mai mica decat memoria principala dar mai mare
decat memoria registrelor

43. Un program are in medie 20 % instructiuni de salt

44. Bufferul de reordonare este folosit pentru a scrie rezultatele in setul de registre in ordinea
initiala din program

45. Superpipeline este un pipeline cu peste 5 niveluri

46. Registrul de istorie globala a salturilor memoreaza rezultatele deciziilor pentru ultimele
instructiuni

47. Registrul de istorie locala a salturilor memoreaza rezultatele ultimelor decizii pentru o
anumita instructiune

48. Redenumirea registrelor se foloseste pentru eliminarea dependentelor de tip WAR si WAW

49. Compresia instructiunilor VLIW se foloseste pentru eliminarea NOPurilor din memoria de
instructiuni

50. Registrele virtuale apar in unele implementari ale redenumirii registrelor

51. Procesorul CISC se caracterizeaza prin: operanzii pot fi din registre si din memorie

52. Magistrala comuna de date din procesorul superpipeline: avanseaza rezultatele catre
statiile de rezervare

53. Memoria cache a procesorului este mai rapida decat memoria principala dar mai lenta
decat setul de registre

54. Numarul de niveluri de pipeline este limitat de frecventa instructiunilor de salt