Cursuri CID

Circuite integrate digitale
Coduri binare si funcții logice
Sorin Hintea
Departamentul de Bazele Electronicii
Codificarea informației binare
 In sistemele digitale informaţia se transmite sub forma unor cuvinte binare

care sunt o succesiune de biţi, adică o succesiune de cifre care pot lua valoarea
“0” sau “1”. Cuvântul „bit” vine de la „BInary digiT”.
 Lungimea unui cuvânt binar este data de numarul total de biţi care compun
cuvantul. De exemplu B=”10010101” este un cuvânt binar având lungimea 8.
 Un cuvant cu lungimea de 8 biti se numeste Byte. Lungimile cuvintelor cu
care opereaza calculatoarele ( date si adrese) sunt multipli ai unui Byte (
multipli de 8 biti).
 Dacă avem cuvântul binar B=”a7a6a5a4a3a2a1a0”, bitul cel mai din stânga a7
se numeşte “Cel mai semnificativ bit” notat MSB (“Most significant bit”) iar
bitul cel mai din dreapta a0 se numeşte “Cel mai puţin semnificativ bit” sau
LSB (“Less significant bit”).
Circuite integrate digitale – Coduri binare si funcții logice 2

 Cu ajutorul unui cuvânt având lungimea N se pot descrie 2N informaţii
diferite. Aceste informaţii pot fi cantitative sau calitative.
 Informatii cantitative: combinaţiile pe 4 biţi pot descrie 16 informaţii
(cuvinte) diferite. Prin asocierea codului zecimal corespunzător fiecărui cuvânt
binar, rezultă reprezentarea în binar a numerelor zecimale de la 0 la 15. Cu
aceste numere binare se pot realiza operaţii aritmetice de adunare, scădere,
înmulţire, împărţire, etc. Cu cât lungimea cuvintelor binare este mai mare se pot
realiza operaţii cu numere mai mari.
 Informatii calitative: cu ajutorul cuvintelor pe 4 biti se pot descrie si
transmite 16 nuante diferite de grei astfel ca pentru “0000” sa fie codat ALB iar
pentru “1111” sa fie codat NEGRU. Daca se doreste codificarea culorilor, se
vor putea transmite 16 culori diferite cu 4 biti. Este evident ca e nevoie de
cuvinte de lungime mult mai mare pentru a transmite imagini de calitate, de
exemplu cu 8 biti vom putea codifica 256 culori diferite.

(a)
(b) (c)
Codificarea binara a unui domeniu de nuante de gri pentru o imagine folosind (a) 1 bit
petru doua niveluri de gri, (b) 4 biti pentru 16 niveluri de gri si (c) 8 biti pentru 256 niveluri
de gri
 Codul – stabileşte o corespondenţă univocă între elementele a două mulţimi.
In cazul sistemelor digitale corespondenţa se face între numerele binare şi
numerele zecimale, cuvinte binare – nivele de gri, cuvinte binare – cifre arabe
sau caractere alfanumerice, etc.
Tabelul 1.1. Exemple de coduri utilizate în electronica digitală

Cod Cod Cod Cod
Cod Cod
Nr zecimal binar de hexage Nr zecimal binar de hexage
BCD BCD
4 biti simal 4 biti simal
0 0000 0000 0 8 1000 1000 8
1 0001 0001 1 9 1001 1001 9
2 0010 0010 2 10 1010 xxxx A
3 0011 0011 3 11 1011 xxxx B
4 0100 0100 4 12 1100 xxxx C
5 0101 0101 5 13 1101 xxxx D
6 0110 0110 6 14 1110 xxxx E
7 0111 0111 7 15 1111 xxxx F

Coduri binare
 Trecerea de la baza 2 la baza 10 se face astfel: reprezentarea în baza 10 este o
combinaţie liniară a puterilor lui 2 de la 0 la N-1 unde N este lungimea cuvântului binar,
coeficienţii fiind chiar biţii corespunzători rangurilor de la 0 la N-1.
n 1
D10   bi  2 i
i 0
Exemplul 1.1. Codul binar B2=”01011110” se scrie în baza 10:

7 6 5 4 3 2 1
B10 = 0 ×2 + 1×2 + 0 ×2 + 1×2 + 1×2 + 1×2 + 1×2
0
+0 × 2 = 64 + 16 + 8 + 4 + 2 = 94
 Trecerea din baza 10 în baza 2 se face prin împărţiri repetate cu 2 şi scrierea
resturilor obţinute în ordinea inversă a obţinerii lor.
Exemplul 1.2. Codul zecimal 94 obţinut anterior se transpune în baza 2 după cum
urmează: Se împarte 94 la 2 se obţine câtul 47 şi restul 0. Acest “0” va fi bitul cel mai
puţin semnificativ, a0. Se împarte apoi 47 la 2, se obţine câtul 23 şi restul 1 (a1). Se
împarte 23 la 2 şi avem câtul 11 şi restul 1(a2). Impărţind 11 la 2 se obţine câtul 5 şi
restul 1(a3), şi împărţind din nou 5 la 2 avem câtul 2 şi restul 1(a4). Impărţind 2 la 2 se
obţine câtul 1 şi restul 0(a5). Impărţind 1 la 2 se obţine restul 1(a6). Cuvântul are
lungimea de 7 biţi B(2)=(1011110), care se poate scrie pe 8 biţi fără a-i schimba
valoarea, prin adăugarea unui 0 pe poziţia MSB: B(2)=(01011110).

Coduri binare
 In sistemele digitale semnalele generate de componentele circuitelor pot avea

una din două stări distincte: adevărat sau fals, prezent sau absent, conducţie sau
blocare, (starea ON sau OFF), circuitul poate fi alimentat sau nu, etc.
 Aceste stări pot fi simbolizate prin „0” sau „1”.
 Informaţia digitală “0” sau “1” este conţinută de obicei în valoarea

potenţialului semnalului electric într-un punct. Dacă potenţialul electric are
valoarea ridicată “HIGH”, de obicei egală cu tensiunea de alimentare,
informaţia corespunzătoare este “1”. Dacă potenţialul electric are valoarea
joasă “LOW”, de obicei egală cu potenţialul bornei de masă sau 0 V,
informaţia corespunzătoare este “0”.
 Această reprezentare se numeşte logică pozitivă şi este utilizată în marea
majoritate a cazurilor.

Semnale si circuite digitale
 In figura 1.1. este dat un exemplu simplu de circuit care lucrează cu semnale
digitale. Un bec este alimentat de la o sursa de tensiune continuă prin
intermediul unui comutator. Dacă acest comutator este în stare deschisă
(blocat), în starea OFF, tensiunea pe bec este 0V iar informaţia transmisă este
“0” sau “LOW”. Dacă comutatorul este închis, în starea ON, tensiunea pe bec
este cea dată de sursă, valoarea “HIGH”, iar informaţia transmisă este “1”.
 Pentru a descrie funcţionarea sistemelor logice care operează cu astfel de
semnale de tip “TOT” sau “NIMIC”, se folosesc regulile algebrei booleene care
operează cu variabile de acest fel.
VDC VL
Exemplu de funcţionare a unui circuit digital

Functii logice
 Functiile logice ( binare) opereaza pe o multime de doua elemente:
M = {0,1}
De aici rezulta o serie de proprietati specifice date in primul rand de faptul ca cele doua
elemente sunt inverse unul altuia
 Operaţiile algebrei booleene sunt intersectia si reuniunea.

Operaţia multiplicativă ŞI (intersectie) este notată cu punct (), (acesta poate chiar lipsi).
Operaţia aditivă SAU (reuniune) este notată cu semnul (+). Operaţia NU este notată cu
bară deasupra variabilei sau expresiei logice (-)
 Operaţiile algebrei booleene au atât proprietăţi generale, valabile pentru orice
algebră, cât şi proprietăţi specifice acestei algebre.

Functii logice
Proprietăţi generale ale operatiilor boolene
Comutativitate: se poate schimba ordinea termenilor in acelasi tip de operatie
ab ba a b  b  a
Asociativitate: se poate schimba ordinea efectuarii aceluiasi tip de operatie
a  (b  c )  ( a  b)  c a  (b  c)  (a  b)  c
Distributivitate: se poate schimba ordinea efectuarii operatiilor diferite ( mai intai

SAU si apoi SI, respectiv invers)
a  (b  c )  ab  ac (a  b)  c  ac  bc

Functii logice
Proprietati specifice ale operatiilor boolene.
Acestea se bazeaza pe faptul ca cele doua elemente pe care opereaza algebra logica sunt inverse
unul altuia: .true. (.T.) este inversul lui .false. (.F.), respectiv ‘1’ este inversul lui ‘0’
Identitatea: 0 este element neutru pentru operatia SAU iar 1 este element neutru
pentru operatia SI
a0 a a 1  a
Anihilarea: 1 aplicat intr-o operatie SAU da rezultatul 1 indiferent de ceilalti
termeni iar 0 aplicat intr-o operatie SI da rezultatul 0 indiferent de ceilalti termeni
a 1  1 a0  0
Complementarea: operatia cu ambele elemente simetrice atat pentru SI cat si
pentru SAU da ca rezultat complementul elementului neutru
a  a 1 aa  0
Teorema dublei negatii
a a
Teorema idempotentei: aplicarea repetata a operatiilor SI si SAU aceluiasi termen
nu schimba valoarea rezultata, indiferent de numarul de repetitii
a  a  ...  a  a a  a  ...  a  a

Functii logice
Algebra logica prezinta si alte cateva proprietati specifice
Absorbtia ajuta la simplificarea anumitor expresii logice prin eliminarea unor termeni
a  a b  a a  a b  a  b
 Exemple de demonstratie absorbtiei
Exemplul 1. ( absorbtia termenului simplu ) a  a b  a
dist
Rezolvare.
a  a  b  a  (1{
 b)  a  1  a
1
Exemplul 2. (absorbtia termenului negat) a  a b  a  b
dist
Rezolvare. a  a  b  a  (1{
 b )  a  b  a  a  b  a  b  a  b ( a{
 a)  a  b
1 1

Functii logice
Algebra logica prezinta si alte cateva proprietati specifice
 Formulele lui De Morgan permit transformarea expresiilor logice din suma in produs si
invers
a  b  a b a b  a  b
Exemplu de demonstrare a primei relatii de Morgan a  b  a b
Se cunosc axiomele pentru termenul (a+b) si inversul acestuia:

( a  b)  (a  b)  1 ( a  b)  ( a  b)  0
Presupunand formula De Morgan ca fiind adevarata, prima relatie de mai sus se poate scrie
(a  b)  (a  b )  1
Aplicand succesiv comutativitatea si absorbtia dovedim relatia de mai sus :
comm abs
( a  b)  (a  b )  a  a  b  b  a  b{
 b  a 1  1
1
La fel, se rescrie ecuatia a doua:
(a  b)  (a  b )  0
Aplicarea distributivitatii, complementarii si anihilarii duce la:
dist
( a  b)  ( a  b )  a{
 a  b  a  b{
b  0b  a 0  0  0  0
0 0
Care dovedeste ca termenul este intr-adevar complementul lui (a+b), dovedind astfel formula
lui De Morgan.
Functii logice
 Exemple de utilizare a proprietăţilor algebrei boolene.
Demonstraţi relaţiile următoare:
Exemplul 3 a  ( a  b)  a  b
dist
a  (a  b)  a{
a  a b  0  a b  a b
Soluţie 0
Exemplul 4 a b c  a b c  a b c  a b c  a b  b c  a c
idemp
Soluţie
a bc  a b c  a bc  abc 
 a  b  c  a  b  c   a  b  c  a  b  c   a  b  c  a  b  c 
 bc  (a1
23
a )  ac  (b{
 b )  ab  (c{
 c)
1 1 1
 a b  bc  ac

Functii logice
Exemplu. Funcția votului majoritar de 3 variabile
 Formularea problemei: un juriu format din trei membri da verdictul final ‘DA’ (admis) daca cel
putin 2 membri dau votul ‘DA’
 Se asociaza valoarea logica ‘1’ cu ‘DA’ iar ‘0’ cu ‘NU’
 Circuitul electronic va accepta la intrare 3 variabile logice a,b si c, asociate celor 3 membri si va
furniza la iesire o functie de aceste intrari, functie notata cu f
 Tabelul de adevar care descrie functia f cuprinde o parte ( in stanga) cu toate combinatiile
posibile de 3 variabile, scrise in ordinea de numarare, iar in dreapta valotile pe care le ia functia
pentru toate cele 8 combinatii posibile
abc f
000 0
001 0
010 0
011 1
100 0
101 1
110 1
111 1

Functii logice
 Pornind de la tabelul de adevar se scrie expresia logica a functiei astfel: f ia valoarea ‘1’ daca
1=‘0’, b=‘1’ si c=‘1’ sau 1=‘1’, b=‘0’ si c=‘1’ sau 1=‘1’, b=‘1’ si c=‘0’ sau 1=‘1’, b=‘1’ si c=‘1’
Propozitia logica de mai sus se traduce in expresia logica:
f (a, b, c)  abc  ab c  abc  abc  P3  P5  P6  P7

 Produsele care contin toate variabilele, simple sau negate, luate o singura data, se numesc
termeni canonici si se noteaza cu P
Prin folosirea proprietatilor algebrei boolene, forma de mai sus se simplifica astfel
abc f
a  b  c  a  b  c  a  b  (c  c )  a  b 1  a  b 000 0
 Daca folosim simplificarea de mai sus, mai putem aduna doi termeni redundanti si 001 0
010 0
Sa cream 3 perechi de produse care permit fiecare reducerea unei variabile
011 1
f ( a , b, c )  a  b  c  a  b  c  a  b  c  a  b  c  a  b  c  a  b  c  100 0
 b  c  (a  a )  a  c  (b  b)  a  b  (c  c)  a  b  b  c  a  c
101 1
110 1
In final se ajunge la expresia simplificata 111 1
DeM
f  ab  bc  ac  ab  bc  ac

Functii logice
 Formele canonice sunt exprimate cu ajutorul operatorilor fundamentali şi al
termenilor canonici. Fiecare termen canonic conţine produse sau sume cuprinzând
toate variabilele logice ale funcţiei, negate sau nu.
a) Termenii canonici P (produs) sunt exprimaţi prin produse de variabile. Fiecare
termen P ia valoarea 1 pentru o singură combinaţie a variabilelor, pentru toate
celelalte combinaţii el având valoarea 0. În termenul P corespunzător unei anumite
combinaţii, variabilele care au valoarea 0 sunt negate.
De exemplu, pentru o funcţie de 4 variabile a, b, c si d, P5 corespunde combinaţiei
(0101) , adică a=0, b=1, c=0, d=1 şi este egal cu P5 = abcd
b) Termenii canonici S (sumă) sunt exprimaţi prin sume de variabile. Fiecare termen S
ia valoarea 0 pentru o singură combinaţie a variabilelor, pentru toate celelalte
combinaţii el având valoarea 1. In termenul S corespunzător unei anumite
combinaţii a variabilelor apar negate variabilele având valoarea 1.
De exemplu, pentru funcţia de 4 variabile din exemplul precedent,
S5 = a + b + c + d
Circuite integrate digitale – Coduri binare si funcții logice

Functii logice
 Ţinând cont de expresia şi semnificaţia termenilor canonici se pot deduce
proprietăţile:
Termenii canonici P şi S sunt complementari: Pi  Si Si  Pi i = 1 … 2n-1
Suma tuturor termenilor P este 1 şi produsul tuturor termenilor S este 0:

2 n 1 2 n 1
P
i 0
i 1 S i 0
i 1
; Termenii canonici pentru o funcţie de 3 variabile.
a b c Termeni P Termeni S
0 0 0 P0  a b c S0  a  b  c
0 0 1 P1  a bc S1  a  b  c
0 1 0 P2  ab c S2  a  b  c
0 1 1 P3  abc S3  a  b  c
1 0 0 P4  ab c S4  a  b  c
1 0 1 P5  abc S5  a  b  c
P6  abc S6  a  b  c
1 1 0
P7  abc S7  a  b  c
1 1 1

Forma minimă ↔ forma canonică
 Trecerea de la forma minimizata la forma canonica
 Se da funcția: f  ab  bc
 Cum se ajunge la forma canonică ?
a  a  1
Elemente neutre: 
1 a  a
f  ab  bc  ab(c  c )  (a  a )bc 
 abc  abc  abc  abc  abc{  abc{  abc
{ P7 P6 P2
 P2  P6  P7

Circuite cu porți logice
Prof. dr. ing. Sorin Hintea

Functii si porti logice fundamentale
Tabelul de adevăr pentru funcţiile logice fundamentale

a
t
a b a ab ab ab ab ab
b
t
0 0 1 0 1 0 1 0 ā
t
0 1 1 0 1 1 0 1
ab
1 0 0 0 1 1 0 1 t
a⋅b
1 1 0 1 0 1 0 0 t
NU ŞI ŞI-NU a+b
t
a+b
t
SAU SAU-NU SAU-EX ab

t
Diagrama de semnale pentru porţile

Simboluri logice pentru porţile fundamentale logice fundamentale

Funcția votului majoritar
 Implementarea funcției votului majoritar
abc f f  a bc  ab c  abc  abc  P3  P5  P6  P7

000 0
001 0
010 0
011 1
100 0
101 1
110 1
111 1
Circuite integrate digitale – Circuite cu porți logice 3

 funcția votului majoritar – minimizarea cu diagrama Karnaugh
f  a bc  ab c  abc  abc  P3  P5  P6  P7
DeM
f  ab  bc  ac  ab  bc  ac
 Doua moduri de implementare ale funcției votului majoritar, inainte si
dupa aplicarea formulei De Morgan

 Care este solutia cea mai eficienta ?
 In general se doreste ca un circuit sa fie implementat cu cat mai putine tranzistoare si sa contina cat mai putine
trasee de legatura
 Astfel, este evident ca un circuit este mai avantajos cu cat are un numar mai mic de porti si care au mai putine
intrari
 Din punct de vedere al minimizarii si al numarului de porti ultimele doua implementari par la fel de complexe
si mult mai eficiente decat prima
 Daca tinem cont de numarul de tranzistoare care compun structura portilor, concluzia poate fi diferita

 Cum se calculeaza numarul de tranzistoare?
 In tehnologia CMOS este nevoie de 2 tranzistoare pentru un inversor, de 4 pentru o poarta SI-NU , respectiv
SAU – NU cu 2 intrari
Exemplu de proiectare – porti cu 2 intrari
Inversor NAND2 NOR2

 Cum se calculeaza numarul de tranzistoare pentru portile cu mai multe intrari?
 In tehnologia CMOS este nevoie de 2*n tranzistoare pentru o poarta SI-NU , respectiv SAU – NU cu n intrari
Exemplu de proiectare – porti cu 3 intrari
Inversor NAND3 NOR3

 Cum se calculeaza numarul de tranzistoare pentru portile cu mai multe intrari care implementeaza functia
directa?
 In tehnologia CMOS este nevoie de 2*n+2 tranzistoare pentru o poarta SI-NU , respectiv SAU – NU cu n
intrari ( 2n pentru poarta SI-NU (SAU-NU) si inca 2 tranzistoare pentru inversor
 Implementarea functiei in logica directa necesita conectarea unui inversor la iesirea

functiei negate
AND2 OR2
VDD
f = ab

 Cum se calculeaza numarul de tranzistoare?
Cazul a) 3inv+4 porti SI cu 3i + 1 poarta SAU cu 4 i= 3*2T+4*8T+10T=48T
Cazul b) 3 porti SI cu 2i + 1 poarta SAU cu 3 i= 3*6T+8T=26T
Cazul c) 3 porti SI-NU cu 2i + 1 poarta SI-NU cu 3 i= 3*4T+6T=18T
 Concluzie: analizand si tehnologia de implemetare ( CMOS) rezulta ca ultima solutie este cea optima, avand
numarul minim de tranzistoare in schema
 Aceasta rezulta folosind doua principii de baza: atat simplificarea expresiilor logice cat si folosirea functiilor
negate
a) Circuitul rezultat din forma canonica; b) Schema dup aminimizare; c) Schema dupa aplicarea formulei De
Morgan

Diagrame Karnaugh
 simplificarea prin metode algebrice a expresiilor algebrice nu asigura
atingerea formei minime a funcțiilor logice
 de asemenea, poate sa dureze prea mult, mai ales daca expresiile sunt mai
complicate
 Diagrame Karnaugh asigura obtinerea formei minime a funcțiilor logice →

implementare cu număr minim de porți elementare

Diagrame Karnaugh
Diagrame Karnaugh → reguli de minimizare

 se grupeaza termenii egali cu ‘1’ alaturati in grupuri de dimensiune egala cu o putere
a lui 2 (16, 8, 4, 2 sau 1), alte dimensiuni ale grupurilor nefiind permise.
 Scopul este includerea tuturor valorilor de 1 in cel putin un grup. Procedura de
formare a grupurilor se incheie atunci cand nu a mai ramas nici un ‘1’ negrupat;
 la formarea grupurilor pot considerate adiacente si elementele de pe marginile sau
colturile opuse ale diagramei;
 fiecarui grup ii va corespunde un termen de tip produs, format din variabilele care isi
pastreaza valoarea pentru toate elementele grupului. Daca variabila are valoarea ‘1’, se
trece in expresia produsului direct, iar daca are valoarea este ‘0’ atunci se trece varianila
negata;
 dupa identicarea termenilor de tip produs corespunzatoare tuturor grupurilor expresia
finala a functiei se obtine printr-o operatie de adunare (SAU logic) intre toate produsele
obtinute;

Diagrame Karnaugh
 Exemple de minimizare cu diagrame Karnaugh
f  P0  P1  P2  P3  P4  P5  P8  P9  P10  P11  P15

g  P0  P3  P4  P5  P7  P8  P10  P11  P12  P13  P15
̅ g  bc  cd  cd  abc

Diagrame Karnaugh
 Exemple de minimizare cu diagrame Karnaugh
h  P0  P1  P2  P4  P5  P6  P7  P8  P10  P14  P15

k  P0  P1  P2  P3  P4  P9  P10  P11
h  x z  yz  y t k  x y  x z t  yt  yz

Exemplu de proiectare – comparator pentru cuvinte de 1 bit
 Tabelul de adevar
 Pornind de la tabelul de adevar rezulta cele trei functii

generate pe iesiri
si
⨁

Exemplu de proiectare – comparator pentru cuvinte de 2 biti
Exemplu. Proiectarea unui comparator pentru

cuvinte de 2 biti.
 Se compara cuvintele A=[a1a0] si B=[b1b0]
 Circuitul are 3 iesiri care semnalizeaza daca
cele doua cuvinte sunt egale (f2=1) sau in caz
contrar, care din ele este mai mare ( f1=1 daca
A>B sau f3=1 daca A<B)
 Intrarile sunt biti cuvintelor care se compara
 Tabelul de adevar defineste cele trei functii
de 4 variabile

Exemplu de proiectare – comparator pentru cuvinte de 2 biti
 Minimizarea celor functii de iesire
a1 a0 b1 b0
 Implementarea functiilor de
iesire dupa minimizare f1
f2
a1a0 a1a0 a 1a 0
b1b0 00 01 11 10 b1b0 00 01 11 10 b1b0 00 01 11 10
00 1 1 1 00 1 00
01 1 1 01 1 01 1 f3
11 11 1 11 1 1 1
10 1 10 1 10 1 1

Exemplu de proiectare – decodificator BCD–7 segmente
 Afisarea cifrelor de la 0 la 9 se face cu afisaje

alcatuite din elemente luminoase (led-uri)
 Decodificatorul BCD / 7 segmente are rolul de a
comanda cu 4 biti aprinderea unora dintre cele 7
segmente luminoase care compun cifra aleasa
 Afisajele pot fi cu catod comun (se comanda cu ‘1’
luminarea elementului) sau cu anod comun (se comanda
cu ‘0’)
...
...

 Implementarea cu porti logice a decodificatorului BCD / 7 segmente
 Pentru a afisa o anumita cifra se comanda luminarea unora dintre segmente
( conform schemei de mai jos)
 exista un standard de notare a celor 7 segmente luminoase: a,b,c,d,e,f si g.
 de exemplu, pentru a afisa cifra 3 se aplica ‘1’ logic elementelor a,b,c,d si g.
 alt exemplu: pentru afisarea cifrei 6 se aplica ‘1’ logic tuturor elementelor cu
exceptia lui b

 Decodificatorul BCD / 7
segmente cu afisare exclusiv xyzt a b c d e f g
numerica primeste numai
coduri binare pe 4 biti de la 0 0 000 1 1 1 1 1 1 0
la 9, furnizate de numaratoare 0 001 0 1 1 0 0 0 0
in cod BCD (zecimale) 0 010 1 1 0 1 1 0 1
0 011 1 1 1 1 0 0 1
0 100 0 1 1 0 0 1 1
 Pentru primele 10 coduri binare se 0 101 1 0 1 1 0 1 1
afiseaza cele 9 cifre de la 0 la 9. Pentru 0 110 1 0 1 1 1 1 1
celelalte 6 coduri, de la 10 la 15, 0 111 1 1 1 0 0 0 0
valorile generate sunt indiferente (“X” 1 000 1 1 1 1 1 1 1
in tabelul de adevar). 1 001 1 1 1 1 0 1 1
 Circuitul proiectat este unul cu iesiri 1 010 x x x x x x x
multiple, generand 7 functii a 4 1 011 x x x x x x x
variabile fiecare 1 100 x x x x x x x
1 101 x x x x x x x
1 110 x x x x x x x
1 111 x x x x x x x

a b c
 Minimizarea cu xy
00 01 11 10
xy
00 01 11 10
xy
00 01 11 10
zt zt zt
diagrame Karnaugh a 00 1 X 1 00 1 1 X 1 00 1 1 X 1
functiilor generate de 01 01 1 01 1
1 X 1 X 1 1 X 1
decodificatorul BCD / 7
11 1 1 X X 11 1 1 X X 11 1 1 X X
segmente
10 1 1 X X 10 1 X X 10 1 X X
d e f
xy xy xy
 Implementarea cu porti zt 00 01 11 10 zt 00 01 11 10 zt 00 01 11 10
logice a decodificatorului 00 1 X 1 00 1 X 1 00 1 1 X 1
BCD / 7 segmente 01 1 X 1 01 X 01 1 X 1
11 1 X X 11 X X 11 X X
10 1 1 X X 10 1 1 X X 10 1 X X
g
xy
zt 00 01 11 10
00 1 X 1
01 1 X 1
11 1 X X
10 1 1 X X

Diagrame Karnaugh – reguli de minimizare
Functiile minimizate rezultate dupa utilizarea diagramelor Karnaugh
a  x  z  yt  y t
b  y  zt  z t
c y z t
d  x  y z  y t  yz t
e  yt  zt
f  x  z t  yz  yt
g  x  y z  yz  yt

Circuitele cu porti rezultate ca urare a minimizarii functiilor a, b si f
x y z t x y z t x y z t
a b
f

Diagrame Karnaugh → reguli de minimizare cu variabile indiferente (‘X’)
 Se grupeaza ‘1’ si ‘X’ alaturate in grupuri de dimensiune egala cu o putere a lui 2

(16, 8, 4, 2 sau 1), alte dimensiuni ale grupurilor nefiind permise.
 Scopul este includerea tuturor valorilor de ‘1’ in cel putin un grup. Procedura de
formare a grupurilor se incheie atunci cand au fot grupati toti termenii egali cu ‘1’;
 Nu este obligatorie includerea tuturor variabilelor ‘X’ in grupuri, doar daca este
nevoie pentru a grupa toti termenii egali cu ‘1’;
 Grupurile care contin termeni egali cu ‘1’ sau ‘X’ vor lua numele ca si cum ar fi
numai termeni egali cu ‘1’ in grupul respectiv
 Daca valoarea “X” a fost luata in grup, pentru acea combinatie de variabile functia va
lua valoarea ‘1’, altfel aceasta va lua valoarea ‘0’;

Exemplu – decodificator Cod Hexagesimal –7 segmente
 decodificatorul BCD / 7
segmente este un circuit care xyzt a b c d e f g
comanda afisajul de tip 7
segmente notate cu litere de la 0 000 1 1 1 1 1 1 0
a la e si primind coduri binare 0 001 0 1 1 0 0 0 0
pe 4 biti 0 010 1 1 0 1 1 0 1
0 011 1 1 1 1 0 0 1
0 100 0 1 1 0 0 1 1
 Pentru primele 10 coduri binare se 0 101 1 0 1 1 0 1 1
afiseaza cele 9 cifre de la 0 la 9. Pentru 0 110 1 0 1 1 1 1 1
celelalte 6 coduri, de la 10 la 15, se 0 111 1 1 1 0 0 0 0
afiseaza literele de la a la f. 1 000 1 1 1 1 1 1 1
 Pentru elementele care lumineaza 1 001 1 1 1 1 0 1 1
primind valoarea “HIGH” circuitul 1 010 1 1 1 1 1 0 1
genereaza “1” pentru ca elementul sa 1 011 0 0 1 1 1 1 1
lumineze si “0” pentru ca elementul sa 1 100 1 0 0 1 1 1 0
ramana stins 1 101 0 1 1 1 1 0 1
 Circuitul este unul cu iesiri multiple, 1 110 1 1 0 1 1 1 1
generand 7 functii de 4 variabile 1 111 1 0 0 0 1 1 1

 Minimizarea cu diagrame Karnaugh a

functiilor generate de decodificatorul BCD /
7 segmente
a  y t  x t  x z  yz  x y z  x y t
e  x y  zt  x z  y t
b  y z  x y  x z t  xz t  x zt  xz t
 Implementarea cu porti logice a decodificatorului pentru cod hexagesimal

Forma minimizată si forma canonică
Trecerea de la forma minimizata la cea canonica
 Se da funcția: f  ab  bc
 Cum se determină forma canonică ?
a  a  1
Elemente neutre: 
1 a  a
f  ab  bc  ab(c  c )  ( a  a )bc 
 abc  abc  abc  abc  abc {  abc{  abc
{ P7 P6 P2
 P2  P6  P7

Circuite decodificatoare
Sorin Hintea
Decodificatorul – definiții, funcționare
 Decodificarea codurilor binare este necesara pentru a semnaliza aparitia unui anumit
cod binar pe un bus de N biti
 Pentru a semnaliza cu ‘1’ aparitia codului 1101, este nevoie de o poarta SI care
realizeaza functia
13 · · ̅·
 Semnalizarea cu ‘0’ a aparitiei codului 1101 este realizata cu o poarta SI-NU:
13 · · ̅·
 Semnalizarea aparitiei fie a unui cod (1101) fie a unui al doilea (0101) este realizata
astfel:
13 5 · · ̅· · · ̅· · ̅·
Circuite integrate digitale – Circuite decodificatoare 2

 Pentru a semnaliza toate codurile care se pot scrie pe n biti este nevoie de un DCD cu
n adrese
 Decodificatorul este un circuit de selecție → activează o singură ieșire din 2n în
funcție de o adresă pe n biți → de exemplu DCD 3:8 cu ieșiri active pe 1 (satisfacand
conditia G=validare)
 Exemplu. Daca avem codul de adresa CBA=‘101’ iesirea Y5=‘1’ iar restul sunt ‘0’
C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
DCD n:2n DCD 3:8 000 1 0 0 0 0 0 0 0
Y0 P0  Y0 P0=0
 An-1 Y1 P1 
 Y1 P1=0 001 0 1 0 0 0 0 0 0
 An-2 Y2 P2  Y2 P2=0
010 0 0 1 0 0 0 0 0
n addresses
 ‘1’ C
2n outputs
An-3  Y3 P3=0
  ‘0’ B
 A1 Y2n-3 P2n-3  ‘1’ A
Y4 P4=0 011 0 0 0 1 0 0 0 0
  Y5 P5=1
A0 Y2n-2 P2n-2  Y6 P6=0 100 0 0 0 0 1 0 0 0
Y2n-1 P2n-1  Y7 P7=0
(a) (b) 101 0 0 0 0 0 1 0 0
110 0 0 0 0 0 0 1 0
111 0 0 0 0 0 0 0 1

 Cele 8 ieșiri sunt funcții de cele 3 adrese (cod binar)
de la intrare
 Conform tabelului de adevar, ieșirile sunt chiar
termenii canonici
Yi = Pi
 Rezulta un circuit cu 8 porți SI, fiecare din acestea

generand un produs termen canonic
Y0  C B A  P0

Y1  C B A  P1

Y2  C B A  P2

 M
Y7  C B A  P7

Decodificatorul cu iesiri active pe 0
 Decodificatorul cu iesiri active pe 0 → activează o singură ieșire din 2n în

funcție de o adresă pe n biți conectand-o la masa, toate celelalte ramanand
inactive (1 logic)
 Tabelul de adevar reflecta aceasta functionare
C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
000 0 1 1 1 1 1 1 1
001 1 0 1 1 1 1 1 1
010 1 1 0 1 1 1 1 1
011 1 1 1 0 1 1 1 1
100 1 1 1 1 0 1 1 1
101 1 1 1 1 1 0 1 1
110 1 1 1 1 1 1 0 1
111 1 1 1 1 1 1 1 0

Decodificatorul cu iesiri active pe 0
 Cele 8 ieșiri sunt funcții de cele 3 adrese (cod

binar) de la intrare
 Conform tabelului de adevar, ieșirile sunt chiar
termenii canonici negati
 Rezulta un circuit cu 8 porți SI-NU, fiecare din

acestea generand un produs termen canonic negat
Y0  C B A  P0  S0

Y1  C B A  P1  S1

Y2  C B A  P2  S 2

 M

Y7  C B A  P7  S7

Implementarea funcțiilor logice cu decodificatoare
 Implementarea funcțiilor date sub formă canonică se bazeaza pe faptul ca la iesirile

decodificatorului se obtin termenii canonici care contin ca variabile intrarile de adresa
 Cu un DCD cu N adrese se poate obtine orice functie de N variabile
 Aceasta functie trebuie data sub forma canonica
 Variabilele se aplica pe adrese iar validarea trebuie facuta corespunzator (aici G=0)
 Exemplu: funcția f (x,y,z)= P0+P3+P4
xyz f
DCD 3:8
000 1 Y0
001 0 Y1
010 0 x C Y2 f
011 1 y B Y3
z Y4
100 1 A
Y5
101 0 Y6
110 0 Y7
111 0

 Cu un DCD avand N adrese se pot obține mai multe funcții de N variabile
 Pentru fiecare funcție suplimentara se mai adauga o poarta SAU care aduna termenii
canonici corespunzatori
 fie funcțiile date sub formă canonică: f 1(x,y,z)= P1+P2; f 1(x,y,z)= P2+P4+P6
xyz f1 f2
DCD 3:8
000 0 0 Y0
001 1 0 Y1 f1
010 1 1 x C Y2
011 0 0 y B Y3
100 0 1 z Y4 f2
A
101 0 0 Y5
Y6
110 0 1
Y7
111 0 0

 Fie funcția dată sub formă canonică: f (x,y,z)= P0+P4+P5
 Decodificator cu ieșiri active pe 0 → generează termeni canonici negati

 Suma termenilor se transforma in produs de termeni negati, folosind relatiile lui De
Morgan
f(x,y,z)= P0+P4+P5 P0 · P4 · P5
xyz f
000 1 DCD 3:8
001 0 Y0
Y1
010 0 x C Y2 f
011 0 y B Y3
100 1 z A Y4
101 1 Y5
Y6
110 0 Y7
111 0

Decodificatorul BCD-zecimal
 Decodificatorul BCD – zecimal accepta la intrare coduri BCD ( adrese

binare de la 0 la 9)
 Codul binar de adresa pe 4 biti activează o singură ieșire din cele 10
 Tabelul de adevar defineste cele 10 functii de iesire
D C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0000 1 0 0 0 0 0 0 0 0 0
0001 0 1 0 0 0 0 0 0 0 0
0010 0 0 1 0 0 0 0 0 0 0
0011 0 0 0 1 0 0 0 0 0 0
0100 0 0 0 0 1 0 0 0 0 0
0101 0 0 0 0 0 1 0 0 0 0
0110 0 0 0 0 0 0 1 0 0 0
0111 0 0 0 0 0 0 0 1 0 0
1000 0 0 0 0 0 0 0 0 1 0
1001 0 0 0 0 0 0 0 0 0 1

Decodificatorul BCD-zecimal
 Cele 10 ieșiri sunt funcții de cele 4 adrese (cod binar) de la intrare

 Conform tabelului de adevar, ieșirile sunt chiar termenii canonici
Yi = Pi
 Rezulta un circuit cu 10 porți SI, fiecare din acestea generand un

produs termen canonic

Implementarea functiilor logice cu decodificator BCD-zecimal
 Cu un DCD BCD zecimal cu iesiri active pe 1 se poate implementa orice functie de 3

variabile
 Fie funcția dată sub formă canonică: f (x,y,z,t)= P1+P6+P7
 Pentru funcții de 4 variabile sunt necesare 2 DCD BCD zecimale conectate astfel
incat unul sa genereze primii 8 termeni canonici iar cel de al doilea ultimii 8 termeni
 Din fiecare DCD se folosesc doar primele 8 ieșiri
xyzt f
0000 0
0001 1
Y0
0010 0 Y1
0011 0 Y2
x D
0100 0 Y3
y C Y4 f
0101 0
z B Y5
0110 1
t A Y6
0111 1 Y7
1000 0 Y8
1001 0 Y9

 Cu un DCD BCD – zecimal cu iesiri active pe “0” se poate implementa orice

funcție de 3 variabile
 Suma termenilor se transformă in produs de termeni negați Fie funcția dată
sub formă canonică:
f(x,y,z)= P0+P3+P6 P0 · P3 · P6
xyzt f
0000 1
0001 0
0010 0
0011 1
0100 0
0101 0
0110 1
0111 0
1000 0
1001 0

Extinderea capacitatii de decodificare folosind decodificator BCD-zecimal
 Pornind de la faptul ca un DCD BCD zecimal

genereaza 8 iesiri pentru cuvinte pe trei biti aplicate pe
intrarile C, B si A si avand bitul MSB D=0
 Pentru a avea un DCD cu 16 iesiri cuvantul de
adresa este pe 4 biti (cuvantul xyzt)
 Este nevoie de 2 DCD cu 8 iesiri fiecare
 Cand x=0 ( codurile binare intre 0 si 7) se
activeaza una din cele 8 iesiri ale primului DCD
 Cand x=1 ( codurile binare de la 8 la 15) se
activeaza una din cele 8 iesiri ale celui de al doilea
DCD
 Astfel se obtine un DCD cu 16 canale

Extinderea capacitatii de decodificare folosind decodificator BCD-zecimal
 Pornind de la faptul ca un DCD BCD zecimal genereaza 8 iesiri pentru cuvinte

aplicate be bitii CBA si avand bitul MSB D=0
xyzt f
0 000 P0
0 001 P1
0 010 P2
0 011 P3
x0
0 100 P4
0 101 P5
0 110 P6
0 111 P7
1 000 P0 → P8
1 001 P1 → P9
1 010 P2 → P10
1 011 P3 → P11
x 1
1 100 P4 → P12
1 101 P5 → P13
1 110 P6 → P14
1 111 P7 → P15
 Se dă funcția sub formă canonică: f (x,y,z,t)= P4+P6+P10+P15

xyzt f
0 000 0 → P0
0 001 0 → P1
0 010 0 → P2
0 011 0 → P3
x0
0 100 1 → P4
0 101 0 → P5
0 110 1 → P6
0 111 0 → P7
1 000 0 → P0 → P8
1 001 0 → P1 → P9
1 010 1 → P2 → P10
1 011 0 → P3 → P11
x 1
1 100 0 → P4 → P12
1 101 0 → P5 → P13
1 110 0 → P6 → P14
1 111 1 → P7 → P15

Extinderea capacității de decodificare
Decodificator 1:16 implementat cu 2 DCD 1:8 cu
validare
- Pentru a avea un DCD cu 16 canale de iesire
este nevoie de 2 DCD cu 8 iesiri fiecare
DCD 3:8
DCD 4:16
P0
- Cuvantul de adresa este DCBA Y0
Y1 P1
Y0
C C Y1
Y2 P2
B B Y2
- Primul DCD activeaza cele 8 iesiri cand bitul A A
Y3
Y4
P3
P4
Y3
Y4
MSB de adresa este D =‘0’ ( primele 8 adrese) Y5 P5
Y5
D En Y6 P6
D Y6
Y7 P7
Y7
- Al doilea DCD activeaza cele 8 iesiri cand DCD 3:8
C
B Y8
Y0 P0 → P8
bitul MSB de adresa este D =‘1’ ( ultimele 8 C
Y1 P1 → P9
A Y9
Y10
Y2 P2 → P10
adrese) B
Y3 P3 → P11
Y11
A Y12
Y4 P4 → P12 Y13
Y5 P5 → P13 Y14
En Y6 P6 → P14 Y15
Y7 P7 → P15
Circui
17
te
Extinderea capacității de decodificare
Decodificator 1:64implementat cu 9 DCD 1:8 cu validare
- Pentru a avea un DCD cu 64 canale de iesire este nevoie de 8 DCD cu 8 iesiri fiecare
- Cuvantul de adresa este FEDCBA
- DCD Master activeaza una din cele 8 iesiri in functie de cuvantul FED ( cei mai
semnificativi biti din cuvantuld e adresa de 6 biti)
- Cele 8 DCD de rangul 2 activeaza cele 8 iesiri in functie de cuvantul CBA
Circui
18
te
Implementarea funcțiilor logice cu mai multe decodificatoare
 Exemplu. Implementarea funcției de 4 variabile folosind doua
DCD cu 8 iesiri si validare: f = P2+P4+P6+P9+P11+P13
xyzt f
0 000 0 → P0=f (y,z,t)
0 001 0 → P1 P2
0 010 1 → P2
0 011 0 → P3 P4
x0
0 100 1 → P4
P6
0 101 0 → P5
0 110 1 → P6
0 111 0 → P7
1 000 0 → P0 → P8 P9
1 001 1 → P1 → P9
P11
1 010 0 → P2 → P10
1 011 1 → P3 → P11
x 1 P13
1 100 0 → P4 → P12
1 101 1 → P5 → P13
1 110 0 → P6 → P14
1 111 0 → P7 → P15

Implementarea funcțiilor logice cu DMUX
 Exemplu. Implementarea funcției de 4 variabile folosind doua
DCD cu 8 iesiri si validare:
, , , 2 4+ 6+ 9 11+ 13
Circui
20
te
Implementarea funcțiilor logice cu DMUX
 Exemplu 3. Implementarea funcției de 4 variabile folosind DCD
cu 4 iesiri active pe 0 si validare:
, , , 4 6 10+ 15
Circui
21
te
Probleme propuse
Probleme propuse:
1. Realizati un circuit care sa furnizeze valoarea logica 1 atunci cand la intrare apare fie codul 010 fie
011.
2. Aceeasi problema pentru cazul cand la intrare este sesizat fie codul 1010 fie 1110
3. Repetati problema precedenta pentru detectia aparitie codurilor 0011 sau 0111 sau 0010 sau 0110
4. Implementati functia data sub forma canonica folosind 1 DCD cu 8 iesiri active pe ‘1’: , ,
1 2+ 3 6
0 4+ 5
0 2+ 6 7+ 9 10+ 14
0 4+ 5 8+ 10 12+ 14 15
8. Realizati un DCD cu 64 iesiri folosind DCD binare cu validare cu 8 iesiri intr-o structura
arborescenta
9. Repetati problema folosind DCD BCD zecimal cu validare cu 10 iesiri intr-o structura
arborescenta
Circuite logice cu multiplexoare
Sorin Hintea
Multiplexorul – definiții, funcționare
 Circuitul multiplexor este un comutator electronic care transmite una din cele 2n
intrări de date spre o singura iesire, conform unei adrese pe n biti
 Multiplexarea datelor este necesara pentru a utiliza un singur canal de transmitere la
distanta a datelor culese din locuri diferite, cum sunt senzorii din automatizari
 Acest procedeu se numeste multiplexare in timp
2n intrări
de date
n adrese
Circuite integrate digitale – Circuite logice cu multiplexoare 2

Exemplu – MUX 4:1
 MUX 4:1 → 4 intrări de date și 2 intrări de adresă (deoarece 22=4)
A1 A0 Y
00 I0
01 I1
10 I2
11 I3
Y  I 0 A1 A0  I1 A1 A0  I 2 A1 A0  I 3 A1 A0 
 I 0 P0  I1 P1  I 2 P2  I 3 P3

Implementarea funcțiilor logice cu multiplexoare
 Pornind de la faptul ca iesirea unui MUX este combinatie liniara a tuturor
termenilor canonici, rezulta ca avand un MUX cu n adrese se poate implementa
orice functie de n variabile Y  I 0 P0  I1 P1  I 2 P2  I 3 P3
 Pentru asta, este suficient ca intrarile I sa fie legate la ‘0’sau la ‘1’.
 Să se implementeze funcția f  P0  P2  P3  P7 cu MUX 8:1
MUX 8:1 abc f

000 1 → I0
001 0 → I1
010 1 → I2
011 1 → I3
A2 A1 A0
100 0 → I4
101 0 → I5
110 0 → I6
111 1 → I7

 să se implementeze funcția f  P0  P2  P3  P7 cu MUX 4:1 și MUX 2:1
MUX 4:1 abc f MUX 2:1 abc f

000 1 000 1
A2 A1  00 I0  c
001 0 001 0
010 1 A2  0 I0  b  c
A2 A1  01 I1  1 010 1
011 1 011 1
100 0 100 0
A2 A1  10 I2  0
101 0 101 0
110 0 A2  1 I1  bc
A2 A1  11 I3  c 110 0
111 1 111 1

 să se implementeze funcția f  P0  P2  P3  P7 folosind o structura
arborescenta MUX 2:1
MUX 2:1 și structura

arborescenta (arbori binari)
abc f
0 0 0 1
b  A1  0 c
a  A2  0 0 0 1 0
0 1 0 1
b  A1  1 1
0 1 1 1
1 0 0 0
b  A1  0 0
a  A2  1 1 0 1 0
1 1 0 0 c
b  A1  1
1 1 1 1

 să se implementeze funcția f  P0  P2  P3  P7 folosind o structura
arborescenta MUX 2:1
a
0 1
0
b b 1
1 0
c c c c
0 1 0 1 0 1 0 1
1 0 1 1 0 0 0 1
(a)

Extinderea capacității de multiplexare
 Extinderea capacitatii de multiplexare: realizarea sistematică a unor multiplexoare
de capacitate mai mare folosind celule fundamentale de capacitate mică
I 0*
I1*
A1 A0 Y
00 I0
A*  0 I 0*
01 I1
*
10 I2
I * A*
A 1 11 I3 1

 Extinderea capacitatii de multiplexare: realizarea sistematică a unor multiplexoare
de capacitate mai mare folosind celule fundamentale de capacitate mică
A2A1A0 Y
A1 = 0 0 0 0 I0
A2 = 0 0 0 1 I1
0 1 0 I2
A1 = 1
0 1 1 I3
1 0 0 I4
A2 = 1 A1 = 0 1 0 1 I5
1 1 0 I6
A1 = 1
1 1 1 I7

 Extinderea capacitatii de multiplexare: realizarea sistematică a unor multiplexoare de
capacitate mai mare folosind celule fundamentale de capacitate mică
A3A2A1A0 Y I 0*
0000 I0
0001 I1
A1* A0*  00 I 0*
0010 I2
0011 I3
I1*
0100 I4
0101 I5
A1* A0*  01 I1* I 2*
0110 I6
0111 I7
1000 I8
1001 I9
A1* A0*  10 I 2* A1* A0*
1010 I10
1011 I11
1100 I12
1101 I13 I 3*
A1* A0*  11 I 3*
1110 I14
1111 I15
 Implementarea unei functii de 4 variabile cu o structura arborescenta de
multiplexoare cu 4 canale
abcd f = P0+P5+P6+P9+P13
0 000 1 → P0
0 001 0 → P1
ab = 00 0 010 0 → P2
0 011 0 → P3
0 100 0 → P4
0 101 1 → P5
ab = 01
0 110 1 → P6
0 111 0 → P7
1 000 0 → P8
ab = 10 1 001 1 → P9
1 010 0 → P10
1 011 0 → P11
1 100 0 → P12
ab = 11 1 101 1 → P13
1 110 0 → P14
1 111 0 → P15
 Extinderea capacitatii de multiplexare. MUX cu validare: realizarea unor
multiplexoare de capacitate mai mare folosind MUX cu validare
1. Extindere de la 8 la 16 canale

 Extinderea capacitatii de multiplexare. MUX cu validare: realizarea unor
multiplexoare de capacitate mai mare folosind MUX cu validare
1. Extindere de la 4 la 16 canale

Probleme propuse
Probleme propuse:
1. Implementati functia data sub forma canonica folosind: , , 0 1+ 4 7
a) un MUX cu 8 canale
b) un MUX cu 4 canale
c) un MUX cu 2 canale si porti logice
d) numai MUX cu 2 canale in structura arborescenta
2. Repetati problema precedenta pentru functia data sub forma minimizata: , , ̅
3. Implementati functia data sub forma canonica folosind: , , 0 2+ 3 6+ 8 10+ 11 14
a) un MUX cu 16 canale
b) un MUX cu 8 canale
c) un MUX cu 4 canale si porti logice
d) numai MUX cu 4 canale in structura arborescenta
e) numai MUX cu 2 canale in structura arborescenta
4. Repetati problema precedenta pentru functia data sub forma minimizata: , , , ̅+

Circuite logice demultiplexoare
Sorin Hintea
Demultiplexorul – definiții, funcționare
Demultiplexorul este un circuit de selecție → transmite semnalul de la singura
intrare I la una din cele 2n ieșiri în funcție de o adresă pe n biți
Realizează operațiunea inversă multiplexării
n adrese 2n ieșiri
date
intrare date
Circuite integrate digitale – Circuite logice cu demultiplexoare 2

Demultiplexorul 8 canale - implementare
Un demultiplexor 1:8 are 3 adrese necesare pentru a selecta 8 (23) ieșiri, precum si o
intrare de validare (G/I)
Tabelul de adevăr explicitează cele 3 adrese C, B si A, in timp ce intrarea G apare
implicit in definirea expresiei functiei
Pentru o singura combinatie iesirea este egala cu G, in rest, pentru toate celelalte are
valoarea logica 0
Rezulta ca daca G/I=1 valorile din tabel sunt exact cele de la decodificatorul cu 8 iesiri
Se poate spune ca DMUX este un DCD cu validare
C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
000 G 0 0 0 0 0 0 0
001 0 G 0 0 0 0 0 0
010 0 0 G 0 0 0 0 0
011 0 0 0 G 0 0 0 0
100 0 0 0 0 G 0 0 0
101 0 0 0 0 0 G 0 0
110 0 0 0 0 0 0 G 0
111 0 0 0 0 0 0 0 G
Demultiplexorul 8 canale - implementare
Implementarea unui demultiplexor 1:8 → are 3 adrese
pentru a selecta 8 (23) ieșiri, precum si o intrare/validare
(G/I)
 DMUX are cele 8 ieșiri active pe 1
 Conform tabelului de adevar, ieșirile sunt chiar termenii
canonici negati validati de intrarea G:
·
 Rezulta un circuit cu 8 porți SI fiecare avand 4 intrari
Y0  GC B A  G P0

Y1  GC B A  GP1

Y2  GC B A  GP2

 M
Y7  GC B A  G P7

Demultiplexorul – verificarea funcționării
Exemplu de verificare a funcționării unui DMUX
 Daca se aplica codul de adresa CBA = 010, in functie de intrarea G/I iesirile sunt
toate inactive (‘0’) daca G=0 ( nevalidat) sau doar Y2 este activa (1) daca G/I=1 (
validat)
 In cazul aplicarii codului de adresa CBA = 110, doar iesirea Y6 va urmari valorile
intrarii G/I, in rest toate iesirile vor fi inactive ( 0)

Demultiplexorul – verificarea funcționării
Alte exemple de verificare a funcționării unui DMUX
 Daca se aplica codul de adresa CBA = 001, in functie de intrarea G/I
iesirile sunt toate inactive (‘0’) daca G=0 ( nevalidat) sau doar Y1 este
activa (1) daca G/I=1 ( validat)
 In cazul aplicarii codului de adresa CBA = 111, doar iesirea Y7 va urmari
valorile intrarii G/I, in rest toate iesirile vor fi inactive (0)

Extinderea capacității de demultiplexare
Extinderea capacitatii de demultiplexare: un DMUX 1:16 implementat cu DMUX 1:4

Extinderea capacității de demultiplexare
Extinderea capacitatii de demultiplexare: un DMUX 1:64 implementat cu DMUX 1:8

Probleme propuse
Probleme propuse:
1. Implementati functia data sub forma canonica folosind 1 DMUX cu 8 iesiri active pe ‘1’:
, , 0 1+ 4 7
, , 1 2+ 5 6
, , 0 1+ 4 5+ 8 11+ 12 15
, , 1 3+ 6 7+ 9 10+ 11 13
5. Realizati un DMUX cu 64 canale folosind DMUX cu 8 canale intr-o structura arborescenta

Circuite secvențiale cu bistabile
Sorin Hintea
Circuite secvențiale sincrone
Circuitele logice se pot clasifica în două mari categorii: combinaționale și secvențiale
 cele combinaționale au ieșiri care sunt sensibile la orice modificare a intrării, iar
evoluția depinde numai de starea intrărilor, indepedent de starea în care se află circuitul la
momentul respectiv
 la cele secvențiale ieșirile se modifică în funcție de variația intrărilor, dar rezultatul
depinde și de starea actuală
 din acest motiv se spune că aceste circuite au memorie, în timp ce circuitele
combinaționale sunt fără memorie
 în categoria circuitelor logice combinaționale intră porțile logice, multiplexoarele,
decodificatoarele, circuitele aritmetice, etc.
 în categoria circuitelor logice secvențiale sunt bistabilele cu aplicațiile lor:
numărătoare, registre de deplasare, latch-uri, memorii SRAM, etc.
Circuite integrate digitale – Circuite secvențiale cu bistabile 2

 circuite logice secvenţiale (CLS) → starea ieşirilor la un moment dat depinde de starea
intrărilor şi de stările anterioare ale circuitului
 sunt circuite cu memorie
 schema bloc a unui circuit logic secvenţial

Circuite bistabile
 bistabilele reprezintă circuite cu două stări stabile, capabile să păstreze o anumită stare
anterioară
 trecerea circuitului dintr-o stare în alta se realizează ca urmare a unui impuls extern
 aceste circuite au capacitatea de a stoca un bit de informaţie care poate fi '0' sau '1'
logic
 bistabilele se pot clasifica în două categorii:
 asincrone - când răspund imediat la modificarea intrării;
 sincrone - când își modifică ieșirea doar sincron cu frontul sau palierul unui
semnal de ceas (tact);
 bistabilele pot fi realizate utilizând componente discrete, cu porţi standard, sau pot fi
integrate în chipuri de o complexitate crescută cum sunt arhitecturile VLSI.

Bistabilul RS sincron
SRQ Q+ Q 
000 0 1
001 1 0 SR Q+ Q 
010 0 1 00 Q Q
011 0 1 01 0 1
100 1 0 10 1 0
101 1 0
11 * *
110 0 0
111 0 0
 bistabilul RS dispune de două intrări: Set (S) şi Reset (R).

 intrările sunt active pe '1' logic.
 atunci când pe intrarea S avem '1' logic, bistabilul este setat pe '1', adică ieşirea Q=1,
iar atunci când '1' logic se aplică pe R, bistabilul este resetat la '0', adică ieșirea Q=0
 în cazul în care ambele intrări sunt active şi anume R=S=1, ambele ieșiri vor rămâne în
starea '0' → nepermis deoarece una din caracteristicile unui bistabil, pe care se bazează
proiectarea, este că cele două ieșiri sunt în antifază (una este inversa celeilalte)

Bistabilul RS asincron
SRQ Q Q
000 1 1
001 1 1 SR Q+ Q 
010 1 0 00 * *
011 1 0 01 1 0
100 0 1 10 0 1
101 0 1
11 Q Q
110 0 1
111 1 0
 bistabilul RS are două intrări: Set ( S ) şi Reset (R).

 intrările sunt active pe '0' logic.
 atunci când pe intrarea S avem '0' logic, bistabilul este setat pe '1', adică ieşirea
Q=1, iar când '0' logic se aplică pe R , bistabilul este resetat la '0', adică Q=0.
 în cazul în care ambele intrări sunt active ( R=S=0 ), ambele ieșiri vor rămâne în
starea '1', adică starea interzisă când ieșirile nu sunt în antifază

Bistabilul RS sincron
 bistabilele asincrone → S şi R aplicate direct la intrări.

 bistabile sincrone → S şi R condiționate de semnalul de tact → transmiterea
comenzilor R și S se face numai în prezența palierului pozitiv al semnalului de ceas
 ceasul trebuie să rămână în '1' logic destul de mult timp pentru a permite
bistabilului să își modifice starea. Dacă bistabilul în cauză este parte a unui circuit
secvenţial mai complex, schimbările celorlalte bistabile din circuit vor cauza şi ele
modificarea comenzilor S şi R. Dacă tactul are valoarea '1' când se produc aceste
schimbări, se pot prelua în continuare comenzi nedorite
 prevenire → perioada semnalului de tact trebuie să fie cât mai scurtă astfel încât să
nu se producă mai mult de o singură schimbare pe tact

Bistabilul RS Master-Slave
 bistabilul RS Master – Slave

 pe palierul pozitiv al ceasului CK, comenzile sincrone S și R comandă ieșirea
bistabilului Q1, în timp ce ieșirea Q2 nu se modifică
 pe palierul negativ al ceasului CK, ieșirea Q1 comandă sincron ieșirea bistabilului Q2,
în timp ce ieșirea Q1 nu se modifică
 astfel Q2 va prelua ultima comandă S-R de pe palierul pozitiv, adică cea din momentul
trecerii semnalului de ceas din '1' în '0' → comandă activă pe front negativ

Bistabilul JK
J KQ Q+
000 0
001 1
010 0
011 0
 bistabilul JK se obține din cel RS
100 1
 este eliminată starea interzisă corespunzătoare ambelor intrări, 101 1
J și K active → în această situație bistabilul comută în starea opusă
110 1
111 0
JK Q+
00 Q
01 0
10 1
11 Q

Bistabilul D
JK Q+
00 Q
Q  D=J 01 0
10 1
 Bistabilul D are o singură intrare D=J=K . Nivelul logic de la 11 Q
intrare este transferat spre ieşire sincron cu ceasul. Bistabilul D
poate fi folosit ca un circuit tip latch sau de memorare a unui
singur bit (care poate fi 1 sau 0).

Bistabilul T
T Q+
0 Q
1 Q
 bistabilul T derivă din bistabilul JK, obținându-se prin conectarea celor două intrări ale
bistabilului JK la '1' logic → își va schimba starea la fiecare impuls de tact
 componentă de bază în structura internă a numărătoarelor asincrone
 bistabilul T se poate obține și pornind de la bistabilul D, la care se adaugă o poartă
XOR

Bistabilul JK derivat din D
J KQ Q+ D=Q 
000 0
001 1
010 0
011 0
100 1
101 1 D=JQ+KQ
110 1
111 0
 cum se obține un bistabil JK din unul de tip D?

 structura de acest fel este folosită des pentru că circuitele bistabile în tehnologia
CMOS sunt construite pe structura de tip D

Bistabile cu comenzi sincrone și asincrone
 o serie de bistabile integrate (de exemplu 7474 ) prezintă atât intrare

sincronă D cât şi intrări asincrone (numite Reset/Clear și Set/Preset).
 comenzile asincrone sunt prioritare, astfel dacă acestea sunt active,
bistabilul reacționeză independent de ceas, iar dacă ele sunt inactive,
bistabilul lucrează sincron cu ceasul conform tabelului de tranziții al
bistabilului D
Intrări Intrări
Ieșiri acțiune
asincrone sincrone
R S D CK Q Q
0 0 X X 1 1 forțează ambele ieșiri în 1
0 1 X X 0 1 Reset asincron
1 0 X X 1 0 Set asincron
1 1 0 0 1 transferă 0
1 1 1 1 0 transferă 1

Descrierea VHDL a bistabilului JK
Modelul comportamental al bistabilului JK

sincron cu frontul crescător al CK și cu R
asincron activ pe '1' logic

Descrierea VHDL a bistabilului D
Modelul comportamental al bistabilului Modelul comportamental al bistabilului D

D sincron cu frontul crescător al CK pe palierul pozitiv al CK (latch-D)

Circuite secvențiale sincrone cu bistabile
Sorin Hintea
 circuitele secvenţiale sincrone sunt realizate cu bistabile acţionate pe un front comun

de ceas. Pe fiecare front de ceas ele trec dintr-o stare în alta, parcurgând o secvenţă de stări
→ circuite secvenţiale
 de exemplu, dacă avem un circuit cu trei bistabile având ieşirile Q1, Q2 şi Q3, luând
valorile logice '1', '0' şi respectiv '1', spunem că sistemul se găseşte în starea '101'.
 conectând mai multe bistabile se obţine o schemă de circuit secvenţial. Ieşirile
bistabilelor se notează cu "q" sau "Q" şi reprezintă variabilele de stare ale sistemului
creat. Numărul de variabile de stare este egal cu cel al bistabilelor. Variabilele de stare,
citite într-o anumită ordine, alcătuiesc cuvântul de stare care, la rândul lui, arată starea în
care se găseşte circuitul la un moment dat.
 analiza unui circuit are drept scop aflarea funcţiei sale şi a posibilităţilor de comandă.
Analiza se poate realiza în două moduri:
 cu ajutorul diagramelor de semnal când se deduce pas cu pas comportamentul
fiecărui bistabil în funcţie de comenzile pe care le are la un moment dat
 o analiză mai completă poate fi făcută cu ajutorul tabelelor de adevăr. Se vor da în
continuare exemple pentru ambele metode.
Circuite integrate digitale – Circuite secvențiale sincrone cu bistabile 2

Q1 Q0 J1 K1 J0 K0 Q1+ Q0+
0 0 0 0 1 1 0 1
0 1 1 1 1 1 1 0
1 0 0 0 1 1 1 1
1 1 1 1 1 1 0 0
 există două module de logică combinațională: unul generează intrările de comandă

pentru bistabile iar al doilea furnizează ieșirile.
 circuitul secvențial din figură are în componență 2 bistabile acționate cu același semnal
de tact → starea reprezentată de Q1Q0
 pentru a analiza funcționarea circuitului se completează tabelul de tranziții care
cuprinde starea actuală, comenzile J-K și în final starea viitoare
 din tabelul de tranziții rezultă organigrama (graful) de tranziții

 circuitul realizat este un numărător binar sincron complet pe

2 biți
 o altă aplicație a circuitului este dată de diagrama de semnale
→ divizarea frecvenței ceasului cu 2 și cu 4 pe ieșirile
bistabilelor
Organigrama de
 în general, un numărător binar complet pe N biți furnizează tranziții
pe ieșiri semnale având frecvențe obținute din frecvența ceasului
prin divizare cu 2, 4, 8 , …, 2N

Proiectarea unui numărător binar complet pe 3 biți
 automatul secvențial trece prin toate stările descrise pe 3 biți, parcurse în ordinea de
numărare binară
Q2 Q1 Q0 Q2+ Q1+ Q0+ J2 K2 J1 K1 J0 K0
0 0 0 0 0 1 0 X 0 X 1 X
0 0 1 0 1 0 0 X 1 X X 1
0 1 0 0 1 1 0 X X 0 1 X
0 1 1 1 0 0 1 X X 1 X 1
1 0 0 1 0 1 X 0 0 X 1 X
1 0 1 1 1 0 X 0 1 X X 1
1 1 0 1 1 1 X 0 X 0 1 X
1 1 1 0 0 0 X 1 X 1 X 1

Proiectarea unui numărător binar complet pe 4 biți
 automatul parcurge toate cele 16 stări începând cu '0000' și terminând cu '1111'
 este nevoie de 4 bistabile JK pentru reprezentarea stărilor (24=16)
Q3 Q2 Q1 Q0 Q3 + Q2 + Q1 + Q0 + J3 K3 J2 K2 J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 0 1 0 X 0 X 0 X 0 X 1 X
0 0 0 1 0 0 1 0 0 X 0 X 0 X 1 X X 1
0 0 1 0 0 0 1 1 0 X 0 X 0 X X 0 1 X
0 0 1 1 0 1 0 0 0 X 1 X 1 X X 1 X 1
0 1 0 0 0 1 0 1 0 X X 0 X 0 0 X 1 X
0 1 0 1 0 1 1 0 0 X X 0 X 0 1 X X 1
0 1 1 0 0 1 1 1 0 X X 0 X 0 X 0 1 X
0 1 1 1 0 0 0 0 1 X X 1 X 1 X 1 X 1
1 0 0 0 1 0 0 1 X0 0 X 0 X 0 X 1 X
1 0 0 1 1 0 1 0 X0 0 X 0 X 1 X X 1
1 0 1 0 1 0 1 1 X0 0 X 0 X X 0 1 X
1 0 1 1 1 1 0 0 X0 X1 X1 X 1 X 1
1 1 0 0 1 1 0 1 X0 X 0 X 0 0 X 1 X
1 1 0 1 1 1 1 0 X0 X 0 X 0 1 X X 1
1 1 1 0 1 1 1 1 X0 X 0 X 0 X 0 1 X
1 1 1 1 0 0 0 0 X1 X 1 X 1 X 1 X 1

Cazul general : numărătorul binar complet pe N biți

 are în componență N bistabile acționate cu același semnal de tact
 intrările de comandă vor depinde de variabilele de stare:
 J 0  K0  1
 N 1

 J i  Ki   Qi 1
 i 1
 pe ieșirile Qi semnalele vor avea frecvențe obținute din frecvența de tact prin divizare
cu ratele 21, 22, 23, ...., 2N

 analiza circuitelor secvențiale sincrone cu bistabile D
 numărător în inel pe 3 biți → 3 stări Q0Q1Q2 repetate ciclic în funcție de starea inițială
 dacă toți biții sunt identici circuitul își păstrează starea '000' sau '111'

 analiza circuitelor secvențiale sincrone cu bistabile D
 numărător Johnson → două bucle posibile în funcție de starea inițială

 automat cu bistabile D care să evolueze conform grafului de tranziții din figură

 circuitul rezultat: funcțiile de comandă sunt implementate cu porți
D 0 =Q0

D1 =Q1Q0 +Q1Q0
Q1+ Q0+
Q1 Q0
(D1) (D0)
0 0 1 1
0 1 0 0
1 0 0 1
1 1 1 0

 proiectarea unui automat cu bistabile D care să evolueze conform grafului de tranziții
din figură
 circuitul rezultat: funcțiile de comandă sunt implementate cu porți
 D0  1

 D1  Q1
D  Q  Q
 2 2 1
D2 D1 D0
Q2 Q1 Q0
Q2+ Q1+ Q0+
0 0 0 X X X
0 0 1 0 1 1
0 1 0 X X X
0 1 1 1 0 1
1 0 0 X X X
1 0 1 1 1 1
1 1 0 X X X
1 1 1 0 0 1

 proiectarea unui automat cu bistabile D care să
evolueze conform grafului de tranziții din figură
 circuitul rezultat: funcțiile de comandă sunt
implementate cu MUX8:1
D2 D1 D0
Q2 Q1 Q0
Q2+ Q1+ Q0+
0 0 0 1 0 0
0 0 1 0 0 0
0 1 0 0 0 1
0 1 1 1 0 1
1 0 0 1 1 0
1 0 1 0 1 0
1 1 0 1 1 1
1 1 1 0 1 1

 proiectarea unui automat cu bistabile D care să evolueze conform grafului de tranziții
din figură
 circuitul rezultat: funcțiile de comandă sunt implementate cu MUX4:1
D2 D1 D0
Q2 Q1 Q0
Q2+ Q1+ Q0+
0 0 0 1 0 0
0 0 1 0 0 0
0 1 0 0 0 1
0 1 1 1 0 1
1 0 0 1 1 0
1 0 1 0 1 0
1 1 0 1 1 1
1 1 1 0 1 1

 proiectarea unui automat cu bistabile D programabil
 se poate realiza orice automat cu 3 variabile de stare, schimbând doar cuvântul scris pe
12 biți și aplicat la intrările MUX
D2 D1 D0 D2 D1 D0
Q2 Q1 Q0
Q2 Q1 Q0 Q2+ Q1+ Q0+
+ + +
0 0 0 1 0 0 1 1 0
0 0 1 0 0 0 1 0 0
0 1 0 0 0 1 1 1 1
0 1 1 1 0 1 0 1 0
1 0 0 1 1 0 1 0 1
1 0 1 0 1 0 0 0 0
1 1 0 1 1 1 0 1 1
1 1 1 0 1 1 0 0 1

Automate de stare cu bistabile
Sorin Hintea
Automat secvențial cu parametru adițional
 Automate de stare sau numărătoare de stare sau automate secvențiale cu parametru →

decizia la fiecare tranziție se ia dependent de variabila a
 Tranzițiile dintr-o stare în alta se fac în funcție de variabila a astfel: din starea ‘00’,
dacă a=1 se trece în ’01’, iar dacă a=0 starea viitoare va fi ‘00’
 Scopul unui automat este de a genera comenzi în diferitele stări prin care trece
 Astfel, în stările ’01’ și ’10’ generează comanda V=1, iar în starea ’11’ furnizează
semnalul R=1
V 1
R 1 V 1
Circuite integrate digitale – Automate de stare cu bistabile 2

Automat de stare Moore
 există două categorii principale de automate de stare: Moore și Mealy

 automatul de stare Moore → ieșirile depind numai de variabilele de stare Q
 două module de logică combinațională: unul generează intrările de comandă pentru
bistabile iar al doilea furnizează ieșirile

Automat de stare Mealy
 automatul de stare Mealy → ieșirile depind atât de variabilele de stare Q cât și de
variabilele de intrare

 automat de stare → implementare cu bistabile JK și porți logice
Q Q+ JK Q1 Q0 a Q1 Q0 J1 K1 J 0 K 0
0 0 0X 000 00 0X 0X
0 1 1X 001 01 0X 1X
1 0 X1 010 10 1X X1
1 1 X0 011 10 1X X1
100 11 X0 1X
101 01 X1 1X
110 00 X1 X1
111 01 X1 X0
J1  K1  Q0  aQ1
J 0  K0  aQ0  aQ1  Q1Q0

 automat de stare → implementare cu bistabile JK și porți logice
Q Q+ JK
Q Q+ JK 0 0 0X
0 1 1X
a 0 0 0X
1 0 X1
0 1 1X
1 1 X0
1 0 X1
0 a a X
1 1 X0
1 a Xa
a tabel de proiectare extins
Q1 Q0 Q1 Q0 J1 K1 J 0 K 0
00 0a 0X aX
01 10 1X X1
10 a1 Xa 1X
11 0a X1 Xa J1  K1  Q0  aQ1 J 0  K 0  Q1Q0  Q1Q0  a Q0  aQ1
Circuite integrate digitale – Circuite logice cu bistabile 6

 automat de stare → implementare cu bistabile D și porți logice
D1  Q1Q0  aQ1Q0

Q D
Q1 Q0 a Q1 Q0
000 00
001 01
010 10
011 10
100 11
101 01 D0  aQ0 Q1Q0  aQ1
110 00
111 01

 automat secvențial cu parametru → implementare cu bistabile D și porți logice
Q1 Q0 Q1 Q0
00 0a
01 10
10 a1
11 0a D1  Q1Q0  aQ1Q0 D0  aQ0 Q1Q0  aQ1

Q D

 altfel → implementare cu bistabile D și MUX cu 4 canale
Q1 Q0 Q1 Q0 Q  D
00 0a
01 10
10 a1
11 0a

 alt exemplu → 3 variabile
Q2 Q1 Q0 Q2 Q1 Q0 J 2 K 2 J 1 K1 J 0 K0
000 XXX XX XX XX
001 XXX XX XX XX
010 a 1 a a X X0 a X
011 a a a a X Xa Xa
100 1 0 1 X0 0X 1 X
101 a 1 a Xa 1X Xa
110 1 1 1 X0 X0 1 X
111 a 1 a Xa X0 Xa
J 2  K 2  a Q2Q0  aQ2Q0  aQ1Q0  a Q2Q1Q0 J 0  K0  Q2 Q0  aQ1  aQ1

J1  K1 Q1 Q0  aQ2 Q0

 alt exemplu → implementare cu bistabile JK și porți logice
J 2  K 2  a Q2Q0  aQ2Q0  aQ1Q0  a Q2Q1Q0

J 0  K0  Q2 Q0  aQ1  aQ1
J1  K1 Q1 Q0  aQ2 Q0

 implementare cu bistabile JK, MUX cu 2 canale și porți logice
I 0  aQ0  aQ0  a  Q0 I 0  aQ0 I0  a

I1  aQ1 Q0  aQ1Q0  Q0  a  Q1  I1  Q1 Q0 
I1  Q0  aQ1  aQ1  Q0  a  Q1 

 implementarea cu bistabile D și porți logice
D2 D1 D0
Q2 Q1 Q0 Q2 Q1 Q0
000 XXX
001 XXX
010 a 1 a
011 a a a
100 1 0 1
101 a 1 a
110 1 1 1
111 a 1 a
D2  Q2 Q0  aQ0  aQ1  aQ1 Q0 D1  Q1 Q0 Q2Q1  aQ0 D0  Q2 Q0  aQ0  aQ1  aQ1 Q0

 alt exemplu → implementare cu bistabile D și porți logice
D0  Q2 Q0  aQ0  aQ1  aQ1 Q0

D1  Q1 Q0 Q2Q1  aQ0
D2  Q2 Q0  aQ0  aQ1  aQ1 Q0

 alt exemplu → implementare cu bistabile D și MUX cu 8 canale
D2 D1 D0
Q2 Q1 Q0 Q2 Q1 Q0
000 XXX
001 XXX
010 a 1 a
011 a a a
100 1 0 1
101 a 1 a
110 1 1 1
111 a 1 a

 alt exemplu → implementare cu bistabile D și MUX cu 4 canale
a Q0  aQ0
D2 D1 D0
Q2 Q1 Q0 Q2 Q1 Q0 Q0  aQ0  Q0  a
000 XXX Q0  aQ0  Q0  a
001 XXX
010 a 1 a
011 a a a
100 1 0 1 Q0  aQ0  Q0  a
101 a 1 a
110 1 1 1
111 a 1 a
aQ0  a Q0
Q0  aQ0  Q0  a
Q0  aQ0  Q0  a

Automate secventiale asincrone
Sorin Hintea
Automate de stare asincrone
 circuitele secvențiale asincrone au în componență un număr de bistabile care

nu sunt acționate toate cu același semnale de ceas
 aceste circuite pot să ducă la structuri mai simple de numărătoare sau

divizoare de frecvență
 principalul dezavantaj al acestor structuri este dat de propagarea succesivă a

semnalelor prin mai multe etaje, ceea ce duce la întârzieri în prelucrare
Circuite integrate digitale – Automate de stare asincrone 2

Automate de stare asincrone
 Numarator sincron pe N biti
 Are in structura N bistabile comandate cu acelasi semnal de ceas

 Comenzile la intrare depind de variabilele de stare:
 J 0  K0  1
 N 1

 J i  Ki   Qi 1
 i 1
 circuitul devine tot mai complicat pe masura ce capacitatea numaratorului creste

Automate asincrone – numărător asincron înapoi
 bistabilele își schimbă starea la fiecare impuls de ceas (J=K=1)

 fiecare bistabil primește semnalul de ceas de la ieșirea Q a etajul precedent →
întârziere în propagarea semnalelor
 analiza funcționării cu diagrama de semnale → se desenează pe rând ieșirile
începând cu cea mai puțin semnificativă
 ieșirea unui etaj se modifică la frontul pozitiv al ieșirii anterioare
 cum construim un numărător înainte ??

Automate asincrone – numărător asincron înainte
 bistabilele își schimbă starea la fiecare impuls de ceas (J=K=1)

 fiecare bistabil primește semnalul de ceas de la ieșirea negată a etajul precedent
 analiza funcționării cu diagrama de semnale → se desenează pe rând ieșirile
începând cu cea mai puțin semnificativă

Numărător asincron - forma generalizată cu bistabile JK
 fiecare bistabil primește semnalul de ceas de la ieșirea directă sau negată a etajului
precedent
 fiecare bistabil poate fi activ pe frontul pozitiv sau negativ al semnalului de ceas
 circuitul numără înainte sau înapoi
 numărător pe n biți → n bistabile conectate identic, fără alte circuite suplimentare
 avantaj → simplitatea structurii

Automate asincrone – numărător asincron înapoi
 bistabilele își schimbă starea la fiecare impuls de ceas (D  Q )

 fiecare bistabil primește semnalul de ceas de la ieșirea Q a etajul precedent
 cum construim un numărător înainte ??

Automate asincrone – numărător asincron înainte
 bistabilele își schimbă starea la fiecare impuls de ceas (D  Q )

 fiecare bistabil primește semnalul de ceas de la ieșirea negată a etajul precedent

Numărător asincron - forma generalizată cu bistabile D
 fiecare bistabil primește semnalul de ceas de la ieșirea directă sau negată a etajului
precedent
 fiecare bistabil poate fi activ pe frontul pozitiv sau negativ al semnalului de ceas
 circuitul numără înainte sau înapoi
 numărător pe n biți → n bistabile conectate identic, fără alte circuite suplimentare
 avantaj → simplitatea structurii

Numărător asincron – Frecventa maxima de lucru
 Numaratorul asincron: frequenta de lucru maxima
 Pentru valori mari ale lui n, timpul de intarziere total creste proportional
Timpul total de intarziere depinde liniar de numarul total de biti
Tcounter delay = N tpFF
- Propagarea semnalelor se face din celula in celula.

- Daca timpul de intarziere al unui bistabil este tpFF, tranzitia ultimului bistabil
(MSB) apare doar dupa un timp de n*tpFF.
- Consecinta: numaratorul asincron este mai lent decat arhitectura sincrona
- Advantaj: este o structura mult mai simpla

Analiza circuitelor secvențiale asincrone
 divizor de frecvență cu 3 (factorul de umplere este 1/3) → ieșire poate fi oricare
dintre semnalele Q0 sau Q1
 analiza cu diagrame de semnale pentru bistabile active pe front negativ
 analiza similară este posibilă și pentru bistabile active pe front pozitiv

 divizor de frecvență cu 5 (factorul de umplere este 3/5)
 analiza cu diagrame de semnale pentru bistabile active pe front negativ
 analiza similară este posibilă și pentru bistabile active pe front pozitiv
 frontul negativ al ieșirii Q0 este echivalent cu frontul pozitiv al ieșirii Q0

 divizor de frecvență cu raport impar 2N+1 → generalizarea cazului precedent
2N  1  5 2N  1  9
2N  1  7
Cum construim divizoare asincrone

cu raport de divizare par (2N) ???

 automat de stare cu 4 bistabile
 model de analiză cu tabel de adevăr
 semnalele comută pe frontul negativ al semnalului de ceas
 frontul negativ al ieșirii Q0 este echivalent cu frontul pozitiv al ieșirii Q0
 intrările bistabilelor depind de ieşiri astfel:
J 0  Q3 ; J1  Q2 ; J 2  Q1 ; J 3  Q2
K 0  K1  K 2  K 3  1
 semnalul de ieșire este Q2 cu frecvență fCK/7 (2N+1=7) și factor de umplere 3/7
divizor cu N=3

Q2 Q1 Q2 Q3
Q3Q2Q1Q0 CK3,0 CK2,1 J3 K3 J2 K2 J1 K1 J0 K0 Q3 Q2 Q1 Q0
0000 0 1 0 1 1 1 1 1 0011 1
0001
0010 0 1 1 1 1 1 1 1 0101 3
0011 0 1 1 1 0010 2
0100 1 1 0 1 0 1 1 1 1001 6
0101 1 1 1 1 1100 4
0110
0111
1000 0 1 7
1001 0 1 0000
1010
1011
1100 1 1 0 1 0100 5
1101
1110
1111


Q2 Q1 Q2 Q3
Q3Q2Q1Q0 CK3,0 CK2,1 J3 K3 J2 K2 J1 K1 J0 K0 Q3 Q2 Q1 Q0
0000 0 1 0 1 1 1 1 1 0011 1
0001 0 1 0 1 1 1 1 1 0000
0010 0 1 1 1 1 1 1 1 0101 3
0011 0 1 1 1 1 1 1 1 0010 2
0100 1 1 0 1 0 1 1 1 1001 6
0101 1 1 0 1 0 1 1 1 1100 4
0110 1 1 1 1 0 1 1 1 1001
0111 1 1 1 1 0 1 1 1 1110
1000 0 1 0 1 1 1 0 1 0000
1001 0 1 0 1 1 1 0 1 0000 7
1010 0 1 1 1 1 1 0 1 0010
1011 0 1 1 1 1 1 0 1 0010
1100 1 1 0 1 0 1 0 1 0100 5
1101 1 1 0 1 0 1 0 1 0100
1110 1 1 1 1 0 1 0 1 0110
1111 1 1 1 1 0 1 0 1 0110

Numărătoare integrate sincrone
Sorin Hintea
Numărătoare sincrone integrate
 Numaratoarele sincrone integrate au in componenta un numar de bistabile

actionate toate cu acelasi semnale de ceas
 Aceste circuite pot sa duca la structuri mai simple de numaratoare sau
divizoare de frecventa.

Circuite integrate digitale – Numărătoare integrate sincrone 2

Numărătoare sincrone integrate - 74163
 simbolul logic, tabelul de adevăr, analiza funcționării cu diagrama de semnale
Cl Ld PT acțiune
0 X X reset → 0000
1 0 X încarcă DCBA
1 1 0 menține starea
1 1 1 numără

 extinderea capacității de numărare → varianta 1 asincronă (CK diferit la Low și High)

 extinderea capacității de numărare → varianta 2 sincronă (același CK la Low și High)

 analiza circuitelor cu numărătoare integrate 74163 → schema logică, tabelul de
analiză, diagrama de semnale și diagrama de tranziții
QD QC QB QA Ld PT acțiune D C B A QD QC QBQ A
0000 1 1 numără 0000 0001
0001 1 1 numără 0000 0010
0010 1 1 numără 1001 0011
0011 1 1 numără 1001 0100
0100 1 1 numără 0000 0101
0101 1 1 numără 0000 0110
0110 1 1 numără 1001 0111
0111 0 0 încarcă 1001 1001
1000 1 1 numără 0100 1001
1001 1 1 numără 0100 1010
1010 1 1 numără 1101 1011
1011 1 1 numără 1101 1100
1100 1 1 numără 0100 1101
1101 0 0 încarcă 0100 0100
1110 1 1 numără 1101 1111
1111 0 0 încarcă 1101 1101

 analiza circuitelor cu numărătoare integrate 74163 → schema logică, tabelul de
analiză, diagrama de semnale și diagrama de tranziții

 sinteza automatelor cu numărătoare integrate 74163 → organigrama de tranziții,
tabelul de adevăr, diagrama de semnale, schema
QD QC QB QA Ld PT DC B A
0000 1 1 XXXX
0001 0 X 0 1 1 0
0010 XX XXXX
0011 XX XXXX
0100 XX XXXX
0101 XX XXXX
0110 1 1 XXXX
0111 1 1 XXXX
Cl Ld PT acțiune 1000 0 X 1 1 0 1
0 X X reset → 0000 1001 XX XXXX
1 0 X încarcă DCBA 1010 XX XXXX
1011 XX XXXX
1 1 0 menține starea
1100 XX XXXX
1 1 1 numără 1101 1 1 XXXX
1110 1 1 XXXX
1111 1 1 XXXX

 sinteza automatelor cu numărătoare integrate 74163 → organigrama de tranziții,
tabelul de adevăr, diagrama de semnale, schema
P T  1
D  A  QD
C 1
B  QD
Ld  QC  QD QA

Divizoare de frecvență programabile
 divizor de frecvență programabil cu numărătorul integrat 74163 → schema de
principiu a divizorului, descrierea funcționării, analiza cu diagrama de semnale

Divizoare de frecvență programabile
 extinderea capacității de divizare → divizor de frecvență cu un număr până la 256 →
schema de principiu cu două numărătoare, descrierea funcționării
Low High
8...15 13
0...15 14
0...15 15
Total: 8+16+16=40 stări

distincte → divizor cu
raport 40
Generalizare n biți, raport de divizare N: încarc 2n  N

Generatoare de secvențe cu numărător
 generatoare de secvențe cu numărătoare 74163 → principiul de funcționare, alegerea
stărilor, diagrama de tranziții, schema
QD QC QB QA Ld PT D C B A
0000 XX XXXX
0001 XX XXXX
0010 XX XXXX
0011 XX XXXX
0100 1 1 XXXX
0101 1 1 XXXX
0110 0 X 1 0 0 1
0111 XX XXXX
1000 XX XXXX
1001 1 1 XXXX
1010 0 X 1 1 0 0
1011 XX XXXX
1100 1 1 XXXX
1101 1 1 XXXX
1110 0 X 0 1 0 0
1111 XX XXXX

Generatoare de secvențe cu numărător
 generatoare de secvențe cu numărătoare 74163 → principiul de funcționare, alegerea
stărilor, diagrama de tranziții, schema

Numărătoare sincrone integrate - 74193
 numărătorul integrat 74193 → simbolul logic, descrierea funcționării (tabel de
adevăr și diagrama de semnale)
Cl Ld Cu Cd acțiune
1 X X X reset asincron → 0000
0 0 X X încarcă asincron DCBA
0 1 1 numără înainte
0 1 1 numără înapoi

Divizoare de frecvență programabile cu 74193
 divizor de frecvență cu un număr pe 4 biți → schema de principiu a divizorului
programabil cu numărare înapoi, descrierea funcționării cu diagrama de semnale
 încărcare asincronă !!! → 2 stări într-un singur

TCK la reinițializarea ciclului de numărare
 raport de divizare cu N → se încarcă
DCBA=(N)2

 extinderea capacității de numărare/divizare → numărătoare sincrone 74193 în cascadă
→ schema de principiu a numărătorului pe 8 biți, diagrama de semnale

 divizorului programabil cu numărător extins care numără înapoi → Ex: N=78
Low High
14(13)...0 4
15...0 3
15...0 2
15...0 1
15...0 0
Total: 14+16+16+16+16=78
stări distincte → divizor cu
raport N=78
Generalizare n biți, raport de divizare N: încarc N

Numărătoare de stare
 analiza unui numărător de stare cu 74163 → schema circuitului, tabelul de adevăr
pentru analiză
D0
C  QB  QA  a 
B  QC QA
A  QC QB  a QA
Ld  QC QA  QC QB QA  aQC QB  bQB QA
PT  QA  QB  b
Ld PT acțiune
0 X Î
1 0 M
1 1 Nr
Var.M 0 Î+M
Var.Nr 1 Î+Nr
1 Var.Nr M+Nr

 analiza unui numărător de stare cu 74163 → tabelul de adevăr complet, diagrama de
tranziții
QD QC QB QA Ld PT DC B A acțiune
0000 a 1 0011 Î(a)+Nr( a )
0001 1 b 0001 M(b)+Nr( b )
0010 0 1 0 a 1a Î+Î
0011 b 1 0100 Î( b )+Nr(b)
0100 1 1 0 0 0a Nr
0101 0 b 0000 Î
0110 1 1 0 a 0a Nr
0111 b 1 0100 Î( b )+Nr(b)
1000 a 1 0011 Î(a)+Nr( a )
1001 1 b 0001 M(b)+Nr( b )
1010 0 1 0 a 1a Î+Î
1011 b 1 0100 Î( b )+Nr(b)
1100 1 1 0 0 0a Nr
1101 0 b 0000 Î
1110 1 1 0 a 0a Nr
1111 b 1 0100 Î( b )+Nr(b)

 sinteza unui numărător de stare cu 74163 → organigrama de tranziții → tabelul de
adevăr pentru sinteză
QD QC QB QA Ld PT DC B A
0000 XX XXXX
0001 1 1 XXXX
0010 1 a XXXX
0011 b 0 0 1 1 0
0100 XX XXXX
0101 XX XXXX
0110 a 1 0 0 1 0
0111 0 X 0 0 b b
Ld PT acțiune
1000 XX XXXX
0 X Î ⁞ ⁞ ⁞
1 0 M
1 1 Nr
Var.M 0 Î+M Q f
Var.Nr 1 Î+Nr 0 a f  Qa  Qb
1 Var.Nr M+Nr 1 b

 sinteza unui numărător de stare cu 74163 → schema circuitului cu MUX4:1 și porți
logice

Circuite Integrate Digitale
Registre de deplasare
Prof. dr. ing. Sorin Hintea

Departamentul Bazele Electronicii
Cuprins
 Registre de deplasare seriala cu bistabile D

 Memorii cu acces serial FIFO si LIFO
 Registrul de deplasare 7495
 Registre de deplasare bidirectionale
 Convertoare serie – paralel si paralel – serie
 Analiza circuitelor cu registre de deplasare
 Sinteza circuitelor cu registre de deplasare
Sisteme cu Circuite Integrate Digitale – Registre de deplasare 2

Registre de deplasare

Registre de deplasare seriala cu bistabile D
 Registru de deplasare pe n biti

 implementat cu n bistabile D
 datele pot fi citite în paralel de la iesirile QA, QB, …, Qn
 pentru citirea seriala a datelor se foloseste cel mai putin semnificativ bit de
iesire Qn, iar bitul QA este deplasat in Qn in n impulsuri de tact suplimentare

 Numărător în inel
 n bistabile D legate in cascada
 iesirea Q a unui bistabil este legata la intrarea D al urmatorului bistabil
 iesirea Q a ultimului bistabil este legata la intrarea D a primului bistabil
 Exemplu: numarator in inel pe trei biţi

 Numărătoare Johnson
 n bistabile D legate in cascada
 iesirea Q a unui bistabil este legata la intrarea D al urmatorului bistabil
 iesirea Q a ultimului bistabil este legata la intrarea D a primului bistabil
 Exemplu: numarator Johnson pe 3 biti
ck 1 2 3 4 5 6
QA
QB
QC

 Numărătoare Johnson
 semnalele generate la iesirile bistabilelor au toate aceeasi frecventa si factor de
umplere, dar sunt decalate cu cate o perioada de tact
 trecerea dintr-o stare in alta se face cu modificarea unui singur bit
 pentru decodificarea oricarei stari este nevoie doar de doi biti, indiferent de
numarul total de biti al automatului
 un dezavantaj este ca sunt folosite foarte putine stari (2n) din totalul celor 2n
stari care se pot descrie cu n biti.

 Linear-feedback shift register (LFSR)

 4 bistabile D conectate in cascada
 iesirea Q a bistabilelor este conectata la intrarea D a urmatorului circuit
 intrarea D a primului bistabil este functia XOR a ultimelor iesirilor Q a
ultimelor doua bistabile din lant
 starea “0000” lipseste
Systems with Digital Integrated Circuits – Shift Registers 8

 Linear-feedback shift register (LFSR) - varianta

 4 bistabile D conectate in cascada
 iesirea Q a bistabilelor este conectata la intrarea D a urmatorului circuit
 intrarea D a primului bistabil este functia XNOR a ultimelor iesirilor Q a
ultimelor doua bistabile din lant
 starea “1111” lipseste
Systems with Digital Integrated Circuits – Shift Registers 9

Memorii cu acces serial FIFO si LIFO
 Memorii FIFO
 bitii incarcati pe intrarea seriala se deplaseaza →D5→D4→D3→D2→D1→D0
 dupa 6 impulsuri de tact, primul bit scris ajunge la ieşirea D0 de unde este citit
 prin deplasarea de la stânga la dreapta toti cei sase biti scrisi in registru vor
ajunge la iesirea D0 pentru a permite citirea tuturor datelor
 astfel primul bit înscris va fi primul citit

 Memorii LIFO
 bitii incarcati pe intrarea seriala se deplaseaza→D5→D4→D3→D2→D1→D0
 dupa 6 impulsuri de ceas, ultmul bit scris ajunge la ieşirea D5 de unde este citit
 prin deplasarea de la dreapta la stânga, toti cei sase biti scrisi in registru vor
ajunge la iesirea D5 pentru a permite citirea tuturor datelor
 astfel ultimul bit înscris va fi primul citit

 Registru universal FIFO / LIFO

 scrierea pe intrarea seriala se face prin deplasare de la stanga la dreapta;
 dupa 6 impulsuri de tact, toate cele 4 cuvinte de 6 biti sunt inscrise in registru;
 la citire, pentru aplicatia de registru FIFO, se face deplasare de la stânga la
dreapta;
 la citire, pentru aplicatia de registru LIFO, se face deplasare de la dreapta la
stânga;

Registre de deplasare – registru universal
 Registru universal pe 4 biţi implementat cu bistabile SR

 cascada de 4 bistabile SR
 Preset si Clear asincron
 intrarea seariala ‘0’ produce comanda S=‘0’ R=‘1’ → reset → se transmite ‘0’
 intrarea seariala ‘1’ produce comanda S=‘1’ R=‘0’ → set → se transmite ‘1’

Registre de deplasare – registrul 7495
 Registrul 7495 – simbol

 T1, T2 – sincronism pe front descendent
 MC – selecţie mod de operare
 ABCD – port paralel de intrare
 IS – intrare serială
 QABCD – port paralel de ieşire
MC T1 T2 Q+A Q+B Q+C Q+D Operaţie

0 ↓ X IS QA QB QC Deplasare serială
(dreapta)
1 X ↓ A B C D Incarcare paralel /
deplasare stanga*
* - necesită conexiuni externe

 Registrul 7495 – implementare

 cascada de 4 bistabile SR
 semnalul de tact T1 validat de modul de lucru deplasare seriala (MC=0)
 semnalul de tact T2 validat de modul de lucru incarcare paralel (MC=1)
 functie de MC, intrarea unui bistabil provine fie de la portul paralel de intrare
(ABCD), fie de la iesirea bistabilului anterior

 Registrul 7495 – functionare
 MC = 0 MC = 1
 activează poarta 1 a intrării de ceas  activează poarta 2 a intrării de ceas
 activează porţile ŞI 1 care transmit  activează porţile ŞI 2
şi deplasează intrarea serie IS în ordine corespunzătoare intrărilor paralele
la celulele A, B, C şi D  registrul înscrie date paralel pe
 rol de deplasare la dreapta frontul descrescător al ceasului T2

Registre de deplasare – registrul MMC 40104
 Registrul MMC 40104 – registru de deplasare bidirectionala

 etaj de ieşire TS, starea de impedanţă ridicată comandată OE=0
 comenzi sincrone, active pe front crescător
 modul de operare comandat de intrările S1S2
 aplicatie: memorie LIFO
 comanda S1S2 = 01 determină încărcarea

secvenţială serie SR→Q0→Q1→Q2→Q3
 semnalul de iesire este Q0
 comanda S1S2 = 10 determină deplasarea la
stânga Q3→Q2→Q1→Q0 pentru a permite
citirea tuturor datelor (ultimul bit înscris va fi
primul citit)
 se pot utiliza “n” registre bidirecţionale în
paralel pentru a realiza memorii pentru cuvinte
pe “n” biţi
Registrul 7495 - aplicatii
 Convertor paralel-serie pe 4 biti

 accepta simultan la intrare 4 biti → port paralel de intrare
 cei patru biti sunt furnizati secvential la iesire → iesirea QD
 dupa incarcarea paralela, timp de 4 perioade de tact registrul trebuie sa
deplaseze serial
 abia dupa 4 perioade de tact poate avea loc o noua incarcare paralel → divizor
cu 4

 Convertor serie-paralel pe 4 biti

 accepta bitii succesiv la intrare → intrarea seriala IS
 MC este 0 pentru a determina deplasarea seriala continua
 dupa 4 perioade de tact, 4 biti aplicati secvential la intrarea seriala sunt
disponibili pe portul paralel de iesire
 din 4 in 4 perioade de tact sunt preluati bitii de la portul paralel de iesire prin
intermediul unui latch → divizor cu 4

Implementarea divizorului de frecventa
 Automat sincron cu bistabile JK

 J=‘1’ si K=‘1’ → bistabilul schimba starea
 Automat asincron cu bistabile JK

 Bistabilele legate in cascada

 Registru pe 8 biti – extinderea capacitatii

 doua registre 7495 inseriate
 iesirea QD a primului registru este conectata la intrarea seriala IS a urmatorului
 semnalele ck si MC se aplica in comun celor doua registre

 Convertor serie-paralel pe 6 biti

 necesita extinderea registrului de
deplasare
 datele sunt aplicate la intrarea serie
 datele de iesire sunt preluate prin
intermediul unui registru latch
 registrul latch este comandat de
semnalul En, sincron cu T1, dar cu
frecvenţa de 6 ori mai mică
 la fiecare sase impulsuri de tact se
incarca in Latch cuvantul de iesire al
registrului

 Convertor paralel – serie pe 6 biti

 necesita extinderea registrului de deplasare
 datele se aplică la portul de intrare paralel, 4 biti la un registru si 2 biti la
celalalt
 datele sunt ridicate de la ieşirea QB al celui de-al doilea registru
 semnalul MC trebuie sincronizat cu ceasul, dar are frecventa de 6 ori mai mica
intrare
paralela
6 biti A A
B B iesire
QA QA
C C seriala
QB QB
D D
QC QC
CK T1 T1
T2 QD T2 QD
:6 MC MC
IS IS

 Registru de deplasare spre stanga

 intrarea seriala este LSB al portului paralel de intrare → terminalul D
 deplasarea stanga se realizeaza prin incarcari paralel succesive → MC=‘1’, Ck2
 QD se conecteaza la C, QC se conecteaza la B, QB se conecteaza la A
 iesirea seriala este MSB al portului de iesire → terminalul QA

Analiza circuitelor cu registre de deplasare
 Analiza circuitelor cu registre de QA QB QC QD MC IS fct. Q A+ Q B+ Q C+ Q D+

deplasare are ca scop determinarea 0 0 0 0 1 0 IP 1 0 0 0
functiei circuitului (diagrama de tranzitii) 0 0 0 1 0 1 DS1 1 0 0 0
0 0 1 0 0 0 DS0 0 0 0 1
 Cunoscând conexiunile din circuit,
0 0 1 1 1 1 IP 1 0 0 0
pentru fiecare stare prezentă se deduc
0 1 0 0 0 0 DS0 0 0 1 0
semnalele de comandă (IS, MC, ABCD) 0 1 0 1 1 1 IP 1 0 0 0
şi stările viitoare 0 1 1 0 1 0 IP 1 0 0 0
 Exemplul 1 0 1 1 1 1 1 IP 1 0 0 0
1 0 0 0 0 0 DS0 0 1 0 0
1 0 0 1 1 1 IP 1 0 0 0
1 0 1 0 1 0 IP 1 0 0 0
1 0 1 1 1 1 IP 1 0 0 0
1 1 0 0 1 0 IP 1 0 0 0
1 1 0 1 1 1 IP 1 0 0 0
1 1 1 0 1 0 IP 1 0 0 0
1 1 1 1 1 1 IP 1 0 0 0

 Circuitul generează patru faze decalate cu perioada semnalului de ceas şi are

înscriere automată în ciclu
QA QB QC QD MC IS fct. QA+ QB+ QC+ QD+
0 0 0 0 1 0 IP 1 0 0 0
0 0 0 1 0 1 DS1 1 0 0 0
0 0 1 0 0 0 DS0 0 0 0 1
0 0 1 1 1 1 IP 1 0 0 0
0 1 0 0 0 0 DS0 0 0 1 0
0 1 0 1 1 1 IP 1 0 0 0
0 1 1 0 1 0 IP 1 0 0 0
0 1 1 1 1 1 IP 1 0 0 0
1 0 0 0 0 0 DS0 0 1 0 0
1 0 0 1 1 1 IP 1 0 0 0
1 0 1 0 1 0 IP 1 0 0 0
1 0 1 1 1 1 IP 1 0 0 0
1 1 0 0 1 0 IP 1 0 0 0
1 1 0 1 1 1 IP 1 0 0 0
1 1 1 0 1 0 IP 1 0 0 0
1 1 1 1 1 1 IP 1 0 0 0

 Exemplul 2: Generator de faze cu iniţializare → variantă simplificata a generatorului

de faze
 MC = 1 numai la cuplarea tensiunii de alimentare
 starea iniţială: 1000
 după ce MC = 0 registrul va realiza numai deplasare seriala
 circuitul este mai sensibil la perturbaţii externe, care ar putrea determina
generarea eronată a unor semnale

QA QB QC QD MC IS fct. QA+ QB+ QC+ QD+
0 0 0 0 0 0 DS0 0 0 0 0
0 0 0 1 0 1 DS1 1 0 0 0
0 0 1 0 0 0 DS0 0 0 0 1
0 0 1 1 0 1 DS1 1 0 0 1
0 1 0 0 0 0 DS0 0 0 1 0
0 1 0 1 0 1 DS1 1 0 1 0
0 1 1 0 0 0 DS0 0 0 1 1
0 1 1 1 0 1 DS1 1 0 1 1
1 0 0 0 0 0 DS0 0 1 0 0
1 0 0 1 0 1 DS1 1 1 0 0
1 0 1 0 0 0 DS0 0 1 0 1
1 0 1 1 0 1 DS1 1 1 0 1
1 1 0 0 0 0 DS0 0 1 1 0
1 1 0 1 0 1 DS1 1 1 1 0
1 1 1 0 0 0 DS0 0 1 1 1
1 1 1 1 0 1 DS1 1 1 1 1

 Exemplul 3
QA QB QC QD MC IS fct. A B C D
A
0 0 0 0 0 1 DS1 0 1 1 1
1 B
QA 0 0 0 1 0 0 DS0 0 1 1 1
QC QA C
QB 0 0 1 0 0 1 DS1 0 1 1 1
D
QD QC
CK T1 0 0 1 1 0 0 DS0 0 1 1 0
T2 QD
QA 0 1 0 0 0 1 DS1 0 1 1 1
QB MC
QC 0 1 0 1 0 0 DS0 0 1 1 1
IS
0 1 1 0 0 1 DS1 0 1 1 1
0 1 1 1 0 0 DS0 0 1 1 0
1 0 0 0 0 1 DS1 0 1 0 1
1 0 0 1 0 0 DS0 0 1 0 1
1 0 1 0 0 1 DS1 0 1 0 1
1 0 1 1 0 0 DS0 0 1 0 0
1 1 0 0 0 1 DS1 0 1 0 1
1 1 0 1 0 0 DS0 0 1 0 1
1 1 1 0 1 1 IP 0 1 0 1
1 1 1 1 1 0 IP 0 1 0 0

Sinteza circuitelor cu registre de deplasare
 Exemplul 1 – Automat de stare implementat cu registru 7495 și porți logice
QA QB QC QD MC IS A B C D
0 0 0 0 0 1 X X X X
0 0 0 1 X X X X X X
0 0 1 0 X X X X X X
0 0 1 1 X X X X X X
0 1 0 0 X X X X X X
0 1 0 1 1 X 0 0 0 0
0 1 1 0 X X X X X X
0 1 1 1 1 X 1 0 1 0
1 0 0 0 0 1 X X X X
1 0 0 1 X X X X X X
1 0 1 0 0 0 X X X X
1 0 1 1 X X X X X X
1 1 0 0 0 1 X X X X
1 1 0 1 X X X X X X
1 1 1 0 0 1 X X X X
1 1 1 1 0 0 X X X X

MC
QAQB
QCQD 00 01 11 10
00 X
01 X 1 X X
11 X 1 X
10 X X

 Exemplul 2 – Automat de stare cu parametru
QA QB QC QD MC IS A B C D
0 0 0 0 0 1 X X X X
0 0 0 1 X X X X X X
0 0 1 0 X X X X X X
0 0 1 1 X X X X X X
0 1 0 0 a 1 0 1 0 0
0 1 0 1 1 X a 1 0 1
MC IS actiune 0 1 1 0 X X X X X X
0 0 DS0 0 1 1 1 X X X X X X
0 1 DS1 1 0 0 0 0 0 X X X X
1 X IP 1 0 0 1 0 a X X X X
0 prDS1 DS0+DS1 1 0 1 0 0 a X X X X
prIP 0 IP+DS0 1 0 1 1 X X X X X X
prIP 1 IP+DS1 1 1 0 0 1 X a 0 0 0
1 X IP+IP 1 1 0 1 1 X 1 0 0 1
1 1 1 0 X X X X X X
1 1 1 1 X X X X X X


 Exemplul 3 – Generatoare de semnale: 0110111001

 Se aplica metoda ferestrei glisante QA QB QC QD MC IS A B C D
0 0 0 0 X X X X X X
0 0 0 1 X X X X X X
0 0 1 0 X X X X X X
0 0 1 1 0 1 X X X X
0 1 0 0 0 1 X X X X
0 1 0 1 1 X 0 1 1 0
0 1 1 0 0 1 X X X X
0 1 1 1 0 0 X X X X
1 0 0 0 X X X X X X
1 0 0 1 0 0 X X X X
1 0 1 0 0 0 X X X X
1 0 1 1 0 1 X X X X
1 1 0 0 X X X X X X
1 1 0 1 0 1 X X X X
1 1 1 0 0 0 X X X X
1 1 1 1 X X X X X X


References
 J. Wakerly – Digital Design, Principle & Practices, Prentice Hall, 1999

 Rabaey J.M., Chandrakasan A., Nikolic B. Digital Integrated Circuits. A design perspective.
Prentice Hall, 2003.
 Weste N.H.E, Harris D. CMOS VLSI Design. A Circuits and Systems Perspective. Pearson
Addison Wesley, 2005. http://www3.hmc.edu/~harris/cmosvlsi/4e/
 H. Kaeslin, “Digital Integrated Circuit Design From VLSI Architecture to CMOS Fabrication”,
Cambridge University Press, 2008.
 C. H. Roth, L.K. John, “Digital System Design using VHDL”, Cengage Learning, 2008.
 Ercegovac, M., Lang T., Moreno J. Introduction to Digital Systems. John Wiley &Sons Inc,
New-York, 1999
 Sorin Hintea, Mihaela Cirlugea, Lelia Festila. Circuite Integrate Digitale. Editura UT Press,
Cluj-Napoca, 2005
 Sorin Hintea. Tehnici de proiectare a circuitelor digitale VLSI. Casa Cartii de Stiinta. Cluj-
Napoca, 1998

Cursuri CID

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Cursuri CID

Încărcat de

Drepturi de autor:

Formate disponibile

Circuite integrate digitale

Coduri binare si funcții logice

 In sistemele digitale informaţia se transmite sub forma unor cuvinte binare

Circuite integrate digitale – Coduri binare si funcții logice 2

Circuite integrate digitale – Coduri binare si funcții logice 3

Tabelul 1.1. Exemple de coduri utilizate în electronica digitală

Circuite integrate digitale – Coduri binare si funcții logice 5

Exemplul 1.1. Codul binar B2=”01011110” se scrie în baza 10:

Circuite integrate digitale – Coduri binare si funcții logice 6

 In sistemele digitale semnalele generate de componentele circuitelor pot avea

 Informaţia digitală “0” sau “1” este conţinută de obicei în valoarea

Circuite integrate digitale – Coduri binare si funcții logice 7

Exemplu de funcţionare a unui circuit digital

Circuite integrate digitale – Coduri binare si funcții logice 8

 Functiile logice ( binare) opereaza pe o multime de doua elemente:

 Operaţiile algebrei booleene sunt intersectia si reuniunea.

Circuite integrate digitale – Coduri binare si funcții logice 9

Comutativitate: se poate schimba ordinea termenilor in acelasi tip de operatie

Distributivitate: se poate schimba ordinea efectuarii operatiilor diferite ( mai intai

Circuite integrate digitale – Coduri binare si funcții logice 10

Circuite integrate digitale – Coduri binare si funcții logice 11

Exemplul 2. (absorbtia termenului negat) a  a b  a  b

Circuite integrate digitale – Coduri binare si funcții logice 12

Exemplu de demonstrare a primei relatii de Morgan a  b  a b

Se cunosc axiomele pentru termenul (a+b) si inversul acestuia:

Circuite integrate digitale – Coduri binare si funcții logice 14

Circuite integrate digitale – Coduri binare si funcții logice 15

f (a, b, c)  abc  ab c  abc  abc  P3  P5  P6  P7

Circuite integrate digitale – Coduri binare si funcții logice 16

Circuite integrate digitale – Coduri binare si funcții logice

Suma tuturor termenilor P este 1 şi produsul tuturor termenilor S este 0:

Circuite integrate digitale – Coduri binare si funcții logice 18

 Cum se ajunge la forma canonică ?

Circuite integrate digitale – Coduri binare si funcții logice 19

Prof. dr. ing. Sorin Hintea

Tabelul de adevăr pentru funcţiile logice fundamentale

SAU SAU-NU SAU-EX ab

Diagrama de semnale pentru porţile

Circuite integrate digitale – Coduri binare si funcții logice 2

abc f f  a bc  ab c  abc  abc  P3  P5  P6  P7

Circuite integrate digitale – Circuite cu porți logice 3

Circuite integrate digitale – Circuite cu porți logice 4

 Care este solutia cea mai eficienta ?

Circuite integrate digitale – Circuite cu porți logice 5

Exemplu de proiectare – porti cu 2 intrari

Inversor NAND2 NOR2

Circuite integrate digitale – Circuite cu porți logice 6

Exemplu de proiectare – porti cu 3 intrari

Inversor NAND3 NOR3

Circuite integrate digitale – Circuite cu porți logice 7

 Implementarea functiei in logica directa necesita conectarea unui inversor la iesirea

Circuite integrate digitale – Circuite cu porți logice 8

Cazul a) 3inv+4 porti SI cu 3i + 1 poarta SAU cu 4 i= 3*2T+4*8T+10T=48T

Cazul b) 3 porti SI cu 2i + 1 poarta SAU cu 3 i= 3*6T+8T=26T

Cazul c) 3 porti SI-NU cu 2i + 1 poarta SI-NU cu 3 i= 3*4T+6T=18T

Circuite integrate digitale – Circuite cu porți logice 9

 Diagrame Karnaugh asigura obtinerea formei minime a funcțiilor logice →

Circuite integrate digitale – Circuite cu porți logice 10

Diagrame Karnaugh → reguli de minimizare

Circuite integrate digitale – Circuite cu porți logice 11

 Exemple de minimizare cu diagrame Karnaugh

f  P0  P1  P2  P3  P4  P5  P8  P9  P10  P11  P15

Circuite integrate digitale – Circuite cu porți logice 12

 Exemple de minimizare cu diagrame Karnaugh

Cazul a) 3inv+4 porti SI cu 3i + 1 poarta SAU cu 4 i= 32T+48T+10T=48T