Curs CIRCUITE DIGITALE

Circuite Integrate Digitale 2009/2010
CIRCUITE INTEGRATE DIGITALE
Circuitele Integrate Digitale – denumite de unii autori şi circuite integrate logice sau
circuite integrate discrete - sunt circuite integrate (CI) care ac ionează asupra unor mărimi (în
special tensiuni) discrete, mărimi care pot lua doar anumite valori specifice.
Lumea digital
Există două modalită i distincte de reprezentare a unei mărimi măsurabile: analogică şi
numerică (digitală). Mărimile analogice au o varia ie continuă, pe când cele numerice au o
varia ie discontinuă, pas cu pas.
Electronica digitală s-a dezvoltat de la începutul secolului XX (tuburi electronice), dar
mai ales după 1948, anul descoperirii tranzistorului. Ea a cunoscut o dezvoltare accentuată
începând cu 1972, anul introducerii primului microprocesor.
Prin excelen ă, omul este o fiinţă analogică, adică toate informa iile pe care le
percepe din mediul înconjurător sunt continue. Din acest motiv, tendin a prezentă şi foarte
probabil viitoare a electronicii este de-a realiza analogic interfa a cu omul. Anumite „excese”
cum ar fi ceasurile cu indica ie numerică sau vitezometrele numerice ale autoturismelor au
pierdut teren în fa a variantelor analogice – ceasul cu ace indicatoare (dar numeric în interior),
respectiv vitezometrul cu ac (dar legat la un calculator numeric). Aceasta deoarece efortul
suplimentar de procesare a mărimii reprezentate numeric este o problemă suplimentară pentru
creierul uman, care poate însă interpreta instantaneu o reprezentare analogică.
• stabilitate în func ionare (au imunitate foarte mare la perturba ii fiind afectate
Avantajele CID-urilor:
• siguranţă în func ionare (func ionează corect chiar dacă anumi i parametri electrici
foarte pu in de zgomote);
• exactitate în func ionare (nu au nevoie de puncte de ajustare, circuite de

variază);
• precizia CID-urilor poate fi foarte mare; reprezentând mărimile pe un număr

compensare);
suficient de mare de bi i se pot ob ine precizii mult mai bune decât în tehnica
• memorarea informa iei este simplă, ieftină şi posibilă la capacită i de memorare tot
analogică;
• programarea opera iilor;

mai mari;
• proiectarea cu CID-uri este relativ simplă;

• densitatea de integrare a CID-urilor este tot mai mare;
• preţul lor este mic şi în continuă scădere.
• lumea înconjurătoare este, în mare măsură, analogică.

Dezavantajul major al CID-urilor:
1
CAPITOLUL 1
CIRCUITE LOGICE ELEMENTARE
1.1 SISTEME DE NUMERA IE
1.1.1 SISTEMUL BINAR
Conceptul de număr, folosit de majoritatea oamenilor, este de obicei echivalat cu sistemul zecimal,
sistem cu care sunt mai familiariza i. Acesta nu prezintă nici o particularitate specială, alegerea sa fiind, mai
degrabă, arbitrară.
Pentru circuitele numerice cel mai indicat sistem este cel binar, care permite
efectuarea cu uşurin a calculului aritmetic şi logic (foarte dificil sau chiar imposibil dacă
s-ar implementa direct sistemul zecimal). El este format din cifrele binare 0 şi 1 cu ajutorul
c rora se caracterizeaz cel mai bine, din punct de vedere electric, comportarea
sistemelor digitale (numerice).
Cifra „0” este asociată neîndeplinirii anumitor condi ii electrice (inexisten a unei
tensiunii sau a unui curent). Ea reprezintă, din punct de vedere logic, starea „0” logic sau
starea de „fals”.
Cifra „1” este asociată îndeplinirii condi iilor electrice (existen a unui tensiuni între
două puncte ale circuitului, apari ia unui curent printr-o latură a circuitului, etc.). Ea
reprezintă starea „1” logic sau starea de adevăr.
a N 2 N + a N −1 ⋅ 2 N −1 + ... + a0 ⋅ 2 0 + a−1 ⋅ 2 −1 + ... + a−M ⋅ 2 − M .

Un număr reprezentat în baza 2 se scrie ca o sumă de multipli de puteri ai bazei 2:
(1.1)
Numerele a N …. a − M se numesc cifre binare (binary digits). Valoarea fiecăreia este 0 sau 1.
Un număr exprimat prin rela ia (1.1) are o reprezentare normală sub forma unui şir de cifre de forma:
a N a N −1...a1a0 a −1...a − M
Cifrele, reprezentând puteri negative ale bazei, sunt separate de puterile pozitive de o virgulă (numită şi
virgulă zecimală, virgulă binară etc., func ie de sistemul de reprezentare folosit).
Conversia Binar-Zecimal
Această conversie se bazează pe utilizarea directă a rela iei (1.1). De exemplu:
101001,1012 = 1·25 + 0·24 + 1·23 + 0·22 + 0·21 + 1·20 + 1·2-1 + 0·2-2 + 1·2-3 =
= 32 + 8 + 1 + 0,5 + 0,125 =
= 41,625
Conversia Zecimal-Binar
Se face prin împ r iri repetate cu 2. Resturile ob inute formeaz , în ordine
inversă, cifrele num rului binar (primul rest calculat este bitul – binary digit - cifra binară
2
- de semnifica ie minimă LSB, iar ultimul, bitul de semnifica ie maximă MSB). De exemplu,
la conversia în binar a numărului 99810:
998/2 = 499 rest = 0 LSB – Least Significant Bit
499/2 = 249 rest = 1
249/2 = 124 rest = 1
124/2 = 62 rest = 0
62/2 = 31 rest = 0
31/2 = 15 rest = 1
15/2 = 7 rest = 1
7/2 = 3 rest = 1
3/2 = 1 rest = 1
1/2 = 0 rest = 1 MSB – Most Significant Bit se ob ine: 99810 = 11111001102.
Pentru facilitarea identificării cifrelor binare din componen a unui număr binat,
acestea se noteaz :
a). A – bitul care înmul eşte pe 20; - bitul de semnifica ie minimă;
B - bitul care înmul eşte pe 21;
C - bitul care înmul eşte pe 22;
D, E, …şi aşa mai departe.
b). X0 - bitul care înmul eşte pe 20; - bitul de semnifica ie minimă;
X1 - bitul care înmul eşte pe 21;
X2 - bitul care înmul eşte pe 22;
X3, X4, …şi aşa mai departe.
1.1.2 SISTEMUL HEXAZECIMAL
Sistemul hexazecimal este utilizat, în special, Număr Număr binar Număr

pentru abrevierea lungimii numerelor binare. zecimal X3 X2 X1 X0 hexazecimal
Conversia între sistemul zecimal şi cel hexazecimal se 0 0 0 0 0 0
1 0 0 0 1 1
realizează prin:
•
2 0 0 1 0 2
•
conversia num rului zecimal în binar; 3 0 0 1 1 3
divizarea num rului binar în grupuri de patru bi i 4 0 1 0 0 4
începând de la punctul binar; grupurile finale vor fi 5 0 1 0 1 5
6 0 1 1 0 6
completate, după caz, cu zero-uri la stânga pentru 7 0 1 1 1 7
partea întreagă respectiv, la dreapta pentru partea 8 1 0 0 0 8
•
frac ionară. 9 1 0 0 1 9
10 1 0 1 0 A
înlocuirea fiec rui grup cu o cifr hexazecimal .
11 1 0 1 1 B
12 1 1 0 0 C
Exemplu: 99910 = 0011 1110 01112 = 3E7H 13 1 1 0 1 D
14 1 1 1 0 E
15 1 1 1 1 F
TEM : 1.12
1.2. FUNC II LOGICE
Moduri de definire:
a). prin cuvinte:
Vin la curs dacă se ine cursul, dacă nu plouă şi dacă nu este deschis barul.
f = A⋅ B ⋅C
f A B C
b). prin tabel de adev r. Un tabel de adevăr cuprinde toate valorile logice ale func iei
pentru toate variabilele care o definesc.
3
Pentru func ia f de două variabile A şi B, un tabel de adevăr poate fi definit astfel:
B A f
0 0 0
0 1 0
1 0 1
1 1 1
Completarea tabelului de adev r al unei func ii definite prin cuvinte.

Vin la facultate dacă am ore, este deschis barul şi nu este prea frig sau
dacă nu am ore, este deschis barul şi nu este prea frig sau
dacă am ore, nu este deschis barul şi este pea frig.
Expresia analitică a func iei definită prin cuvintele de mai sus este:
f = A⋅ B ⋅C + A⋅ B ⋅C + A⋅ B ⋅C
iar tabelul de adevăr este:
C B A f
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 0
Determinarea expresiei analitice pentru o func ie definit prin tabel de adev r.

Fie func ia de trei variabile f(A,B,C) definită de următorul tabel de adevăr:
C B A f
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 0
Din tabelul de adevăr se determină suma produselor variabilelor pentru care func ia este adevărată:
f = A⋅ B ⋅C + A⋅ B ⋅C + A⋅ B ⋅C
Acelaşi tabel de adevăr se poate utiliza şi pentru a determina valoarea lui f urmărind suma produselor
variabilelor pentru care func ia este falsă: f = A⋅ B ⋅C + A⋅ B ⋅C + A⋅ B ⋅C + A⋅ B ⋅C + A⋅ B ⋅C
TEM : S se scrie tabelul de adev r pentru func ia de patru variabile:

f ( A, B, C , D ) = A ⋅ B + ⋅B ⋅ C + A ⋅ D
TEM : 1.8
Func iile logice elementare sunt: func ia ŞI (·), func ia SAU (+) şi func ia NEGA IE
( A ). Cu ajutorul lor, se poate exprima orice func ie logică.
1.3. PROPRIET I, POSTULATE ŞI TEOREME

ALE ALGEBREI BINARE
Algebra binară are la bază principiul dualit ii potrivit căruia orice identitate este de
asemenea adevărată dacă se fac următoarele substitu ii:
4
•
• + în loc de ;
în loc de + ;
• 1 în loc de 0 ;
• 0 în loc de 1 .
Conform acestui principiu, fiecare postulat sau teoremă are două forme.
( A + B) + C = A + ( B + C ) = A + B + C
Propriet ile algebrei binare:
- asociativitatea:
( A ⋅ B) ⋅ C = A ⋅ ( B ⋅ C ) = A ⋅ B ⋅ C
A+ B = B+ A
A⋅ B = B ⋅ A
- comutativitatea:
- distributivitatea: A ⋅ (B + C ) = A ⋅ B + A ⋅ C
A + B ⋅ C = ( A + B) ⋅ ( A + C ) proprie algebrei binare!
Axiomele algebrei binare:
0⋅0 = 0 0 ⋅1 = 0 0 =1
0+0 = 0 0 +1 = 1 1= 0
1⋅1 = 1 1+1 = 1
A⋅ A = A A⋅0 = 0 A ⋅1 = A
Teoremele algebrei binare:
A+ A = A A+0 = A A +1 = 1
A⋅ A = 0 A+ A =1 A= A
Teoremele lui De Morgan realizează negarea opera iilor binare:
X + Y = X ⋅Y X ⋅Y = X + Y
sau prin negarea ambilor termeni:
X + Y = X ⋅Y X ⋅Y = X + Y
Observa ii: A⋅ B ≠ A⋅ B
A+ B ≠ A+ B
Opera ii cu func ii logice

Ordinea normală de efectuare a opera iilor cu func ii logice este: NU, ŞI şi SAU.
Opera iile de acelaşi rang se parcurg de la stânga la dreapta. Această ordine poate fi
modificată prin inserarea parantezelor. Con inutul parantezelor se evaluează primordial (de la
stânga la dreapta), iar apoi restul expresiei.
1.4. POR I LOGICE ELEMENTARE
Fiecare func ie logică se implementează cu ajutorul unei por i logice. În categoria

por ilor fundamentale întră poarta ŞI, poarta SAU şi inversorul. Por i elementare sunt
considerate şi por ile ŞI-NU, SAU-NU, SAU-EXCLUSIV, SAU-EXCLUSIV NEGAT şi
operatorul neinversor.
1. Poarta ŞI (AND) – implementează func ia ŞI descrisă de rela ia Y = A ⋅ B (care se

citeşte „y este egal cu A ŞI B”). Punctul din expresia logică ŞI nu trebuie confundat cu
semnul înmul irii – opera ia aritmetică de înmul ire şi opera ia logică ŞI sunt chestiuni
diferite. Confuzia poate fi sporită de tabelul de adevăr al opera iei ŞI, care este identic cu cel
al opera iei de înmul ire.
Poarta ŞI are 2, 3, 4 sau 8 intrări (notate cu A; B; C; …) şi o ieşire (Y). Ieşirea este pe
„1” dacă şi numai dacă toate intrările sunt pe „1”.
5
Tabelul de func ionare: Reprezentarea simbolică:

B A Y = A⋅ B
0 0 0 Y=A·B
A
0 1 0 B
1 0 0
1 1 1
Comportarea por ii ŞI, în regim dinamic, este ilustrată în figură:
Y = A⋅ B
2. Poarta SAU (OR) – implementează func ia SAU descrisă de rela ia Y = A + B (care

se citeşte „y este egal cu A SAU B”). Semnul „+” din expresia logică SAU nu trebuie
confundat cu semnul adunării – opera ia aritmetică de adunare şi opera ia logică SAU sunt
chestiuni diferite. Tabelul de adevăr al opera iei SAU nu mai este identic cu cel al adunării,
deoarece în algebra booleană nu se poate depăşi valoarea 1. Adică 1 + 1 = 1 (aici semnul +
indică opera ia logică SAU), pe când 1 +1 = 2 în aritmetică. Acest lucru este valabil şi pentru
opera ia SAU între mai multe variabile, de exemplu 1 + 1 + 1 = 1.
Poarta SAU are 2, 3, 4 sau 8 intrări (notate cu A; B; C; …) şi o ieşire (Y). Ieşirea este
pe „1” dacă cel pu in o intrare este pe „1”.

B A Y = A+ B
0 0 0 Y=A+B
A
0 1 1 B
1 0 1
1 1 1
Comportarea por ii SAU, în regim dinamic, este ilustrată în figură:
Y = A⋅ B
3. Inversorul (NOT) – implementează func ia NEGA IE descrisă de rela ia Y = A

(care se citeşte „y este egal cu A negat” sau “y este egal cu non A”). Are o intrare şi o ieşire
(Y). Ieşirea este pe „1” dacă intrarea este pe „0”.

Y=A
Y=A
A
0 1 A
1 0
Cercule ul din figură este asociat inversării, triunghiul fiind consacrat amplificării
neinversoare a semnalului, amplificare evident în putere în acest caz.
6
Comportarea inversorului, în regim dinamic, este ilustrată în figură:
Y=A
Prin combinarea funcţiilor ŞI şi NU se obţine funcţia ŞI-NU (NAND). Implementarea acesteia este
echivalentă cu utilizarea unei porţi ŞI urmată de un inversor. În mod asemănător, prin combinarea funcţiilor
SAU şi NU, se obţine funcţia SAU-NU (NOR). Cele două noi tipuri de funcţii obţinute sunt complet funcţionale,
ceea ce înseamnă că, orice funcţie logică poate fi implementată numai cu funcţii ŞI-NU, respectiv SAU-NU.
4. Poarta ŞI-NU (NAND) – implementează func ia ŞI-NU. Are 2, 3, 4 sau 8 intrări

(notate cu A; B; C; …) şi o ieşire (Y). Ieşirea este pe „1” dacă cel pu in o intrare este pe „0”.
B A Y = A⋅ B
Y = A⋅ B
0 0 1 A
0 1 1 B
1 0 1
1 1 0
5. Poarta SAU-NU (NOR) – implementează func ia SAU-NU. Are 2, 3, 4 sau 8 intrări

(notate cu A; B; C; …) şi o ieşire (Y). Ieşirea este pe „1” dacă toate intrările sunt pe „0”.

B A Y = A+ B
Y = A+ B
0 0 1 A
0 1 0 B
1 0 0
1 1 0
Obs.: Prin implementarea teoremelor lui De Morgen în formele:

A⋅ B = A + B A + B = A⋅ B
se observă că poarta ŞI-NU este echivalentă cu poarta „NU-SAU” (respectiv poarta SAU-NU
cu poarta „NU-ŞI”) care operează cu aceleaşi variabile de intrare. Este bineîn eles vorba
despre aceeaşi poartă, cu deosebirea că, în reprezentarea normală este indicat a se folosi por i
cu variabile de intrare active HIGH (por ile din partea stângă), pe când cea echivalentă este
potrivită la semnalele active LOW (por ile din partea dreaptă).
A
B
Y = A⋅ B A
B
Y = A+ B
A
B
Y = A+ B A
B
Y = A⋅ B
6. Operatorul neinversor (buffer-ul de magistrală, amplificatorul de linie). Are o

intrare şi o ieşire (Y). Furnizează la ieşire acelaşi nivel logic pe care îl primeşte la intrare.
Deşi din punct de vedere logic nu îndeplineşte nici o func ie, el se utilizează pentru
îmbunătă irea parametrilor electrici ai semnalului transmis (niveluri logice, fronturi, curentul
de ieşire).
7

Y =A
Y=A
A
0 0 A
1 1
7. Poarta SAU-EXCLUSIV (XOR) şi SAU-EXCLUSIV NEGAT (XNOR).

Implementează func ia SAU-EXCLUSIV, respectiv SAU-EXCLUSIV NEGAT. Au numai
dou intr ri şi o ieşire. Ele pot fi implementate şi cu ajutorul por ilor ŞI, SAU şi NU pe baza
rela iile de defini ie.
Y = A⊕ B
B A
Y = A⊕ B
0 0 0 A
0 1 1 B
1 0 1
1 1 0
Func ia SAU-EXCLUSIV este adevărată dacă, şi numai dacă, intrările sunt diferite (poarta SAU-
EXCLUSIV se poate utiliza pe post de comparator).
Din tabelul de func ionare se deduce expresia analitică a func iei SAU-EXCLUSIV:
X ⊕ Y = X ⋅Y + X ⋅Y
Comportarea por ii SAU-EXCLUSIV, în regim dinamic, este ilustrată în figură:
Y = A⊕ B
Func ia SAU-EXCLUSIV NEGAT este adevărată dacă, şi numai dacă, intrările sunt identice (poarta
SAU-EXCLUSIV NEGAT se poate folosi ca indicator de echivalen ă).

B A Y = A⊕ B
Y = A⊕ B
0 0 1 A
0 1 0 B
1 0 0
1 1 1
Din tabelul de func ionare se deduce expresia analitică a func iei SAU-EXCLUSIV NEGAT:
X ⊕ Y = X ⋅Y + X ⋅Y
Comportarea por ii SAU-EXCLUSIV NEGAT, în regim dinamic, este ilustrată în

figură:
A
Y = A⊕ B
8
1.5. NIVELURI LOGICE
Por ile logice func ionează pe baza sistemului binar, fiind constituite din elemente
electronice care se pot afla doar în două stări distincte: starea HIGH sau starea LOW.
Sesizarea stării se poate face prin mai multe metode, în func ie de mărimea urmărită (o
tensiune, prezen a unui curent, starea unui contact electric, etc). În prezent cea mai folosită
metodă foloseşte drept mărime electrică monitorizată tensiunea, mai concret tensiunea
colector – emitor a unui tranzistor care lucrează în regim blocat-saturat.
• de impuls, dacă se urmăreşte detectarea prezen ei sau absen ei unor impulsuri;

Astfel se poate vorbi despre o logic de tensiune. Aceasta poate fi:
• de nivel, dacă se urmăreşte detectarea nivelului tensiunii.

Se preferă logica de nivel, care asociază celor două niveluri de tensiune VCE
corespunzătoare stărilor blocat-saturat, stările logice „1” şi „0”.
• pozitivă – asociază nivelului ridicat de tensiune starea „1”;

Logica de nivel poate fi:
• negativă– asociază nivelului ridicat de tensiune starea „0”.
În practică este mai răspândită logica de nivel pozitivă (tehnică de calcul, echipamente numerice de
comandă), dar se utilizează şi logica negativă (portul serial al PC).
care au factorul de amplificare β şi frecven a maximă de utilizare mai mari ca ale

Se preferă logica de nivel pozitivă deoarece aceasta se bazează pe tranzistoare npn
tranzistoarelor pnp şi, în plus, se alimentează de la o tensiune pozitivă.
Este foarte dificil de realizat un circuit care să asigure la ieşire

niveluri de tensiune corespunzătoare celor două stări foarte precise şi
constante. Din acest motiv se adoptă un interval de valori admise,
garantate de producător. Aceste plaje apar datorită varia iei tensiunii
VCE determinată de:
• dispersia tehnologică;
• varia ia cu temperatura;
• varia ia semnalului de comandă.
Impulsurile utilizate în tehnica digitală au următoarele caracteristici:
Pentru caracterizarea lor se definesc trei puncte de referin ă temporale care survin la
atingerea pragurilor de 10%, 50 % şi 90% din amplitudinea semnalului. Lă imea impulsului
se notează de obicei cu tw , timpul de ridicare cu tr iar timpul de coborâre sau cădere cu t f ,
9
to i indicii provenind de la ini ialele din limba engleză (width, rise, fall). Timpul de ridicare,
respectiv de coborâre se măsoară între pragurile de 10% şi 90% deoarece se doreşte evitarea
regiunilor neliniare de racordare între palierul şi frontul impulsului.
Diagramele de semnal aferente circuitelor numerice de cele mai multe ori nu

reprezintă valoarea reală a tensiunii în stările 0 şi 1, preferându-se o reprezentare simplificată:
Primul semnal este unul periodic cu perioada T, iar cel de-al doilea este un semnal
neperiodic. Un semnal de tact este un exemplu tipic de semnal periodic, iar o linie a unei
magistrale de date este un bun exemplu de semnal neperiodic.
Caracteristice semnalelor periodice sunt:
• frecvenţa f = ;
1
T
• factorul de umplere (duty cycle): F = w (exprimat uneori şi procentual).
t
T
1.6. APLICA II SIMPLE ALE POR ILOR LOGICE
1. Poarta ŞI utilizat ca un circuit de validare

Poarta permite numărătorului să numere impulsurile prezente la intrarea I n doar un
interval de timp bine stabilit – 1ms. Cu cât frecven a impulsurilor este mai mare, cu atât
numărul impulsurilor numărate de numărător va fi mai mare şi, implicit, numărul afişat
Schema bloc a unui frecven metru numeric
2. Poarta SAU utilizat într-o schem de supraveghere

Dacă cel pu in un senzor este activ, ieşirea por ii SAU trece pe „1” şi pune în
func iune alarma.
Schema bloc a unui circuit de alarmă cu trei zone de supraveghere.
10
3. Poarta SAU- EXCLUSIV utilizat ca element de comparare

Comportarea unui DUT (Device Under Test) se compară cu cea a unui circuit martor.
Dacă ea este diferită, ieşirea por ii SAU-EXCLUSIV trece pe „1” şi semnalizează apari ia
unei erori.
1.7. EXERCI II ŞI PROBLEME
Exerci ii:
1. Să se demonstreze că: A ⋅ ( A + B) = A
R: A ⋅ ( A + B) = A ⋅ A + A ⋅ B = A + A ⋅ B = A ⋅ (1 + B) = A ⋅ 1 = A
2. Să se demonstreze că: A ⋅ B ⋅ C + A ⋅ B ⋅ C + A ⋅ B ⋅ C = A ⋅ (B + C)
R: A ⋅ B ⋅ C + A ⋅ B ⋅ C + A ⋅ B ⋅ C = A ⋅ (B ⋅ C + B ⋅ C + B ⋅ C) =
= A ⋅ (C ( B + B) + B ⋅ C ) = A ⋅ (C + B ⋅ C ) = A ⋅ (C + B) ⋅ (C + C ) = A ⋅ ( B + C )
3. Să se exprime cu ajutorul func iilor ŞI şi NEGA IE func ia:

f = A + B ⋅ (C + D ) + ( A + B ) ⋅ (C + D )
R: f = A + B ⋅C + B ⋅ D + A⋅C + A⋅ D + B ⋅C + B ⋅ D
= A + B ⋅ (C + C ) + B ⋅ ( D + D) + A ⋅ C + A ⋅ D =
= A ⋅ (1 + C + D) + B + B = A + B = A ⋅ B
11
CAPITOLUL 2
FAMILII DE CIRCUITE INTEGRATE DIGITALE
2.1. FAMILIA TTL
Familia TTL (Transistor Transistor Logic) a fost introdusă de firma Texas

Instruments (SUA) în anul 1965 şi a fost realizată în tehnologie bipolară. Este cea mai
răspândită familie de circuite integrate digitale şi a influenţat constant dezvoltarea
echipamentelor numerice. În prezent aria de utilizare a circuitelor TTL este limitată (datorită
dezvoltării aplicaţiilor cu microcontroler şi a circuitelor de tip ASIC) dar conceptele şi
blocurile funcţionale din această familie sunt utilizate în majoritatea proiectelor moderne.
Familia TTL cuprinde următoarele serii:

• seria normală (standard): se notează cu indicativul 74xxx; 74 caracterizează familia TTL în
general, iar xxx reprezintă cifre prin intermediul cărora se defineşte funcţia efectuată de circuit; se
• seria rapidă (High Speed) se notează cu indicativul 74Hxxx; nu se mai utilizează în prezent;
mai produc circuite notate 54XXX pentru aplicaţii profesionale sau militare;
• seria de mică putere (Low Power) se notează cu indicativul 74Lxxx; este astfel realizată, încât
• seria Schottky: se notează cu indicativul 74Sxxx; este realizată cu tranzistoare Schottky;

consumul de energie de la sursa de alimentare să fie cât mai mic; nu se mai utilizează în prezent;
• seria Schottky de mică putere: 74LSxxx;

• seria Schottky performantă: 74ASxxx; (A-advanced);
• seria Schottky de mică putere performantă: 74ALSxxx.
Ultimele patru serii sunt larg răspândite şi se utilizează în echipamente numerice moderne.
Circuitele logice din familia TTL sunt fabricate cu tranzistoare bipolare npn,
funcţionează în logica de nivel pozitivă şi sunt alimentate cu o tensiune pozitivă faţă de
masa de 5V.
2.1.1. SERIA TTL STANDARD
2.1.1.1. Parametrii electrici ai circuitelor TTL standard

Parametrii electrici reprezintă valori medii determinate static, în anumite condiţii de
funcţionare. Ei se măsoară în condiţii specificate în catalog cu privire la tensiunea de
alimentare Vcc, temperatura mediului ambiant T, factorul de branşament N, valoarea
capacităţilor parazite CP, etc.
12
A). Tensiunea de alimentare Vcc
Tensiunea de alimentare a circuitelor TTL este 5V (4,75 – 5,25V) pentru serii uzuale şi (4,5 – 5,5V)
pentru seriile militare. Este o restricţie gravă!!
B). Gama temperaturilor de lucru
- 0 - 70°C pentru seriile uzuale;

-55 - 125°C pentru seriile militare;
C). Niveluri logice garantate
Sunt: - niveluri logice acceptate la intrările circuitelor U iL min , U iL max , U iH min , U iH max ;
- niveluri logice furnizate de către circuite la ieşiri U oL min , U oL max , U oH min ,
U oH max ;
UiHmax = 5V UoHmax = 5V
„1” logic „1” logic
UoHmin = 2,4V
UiHmin = 2V
Zonă interzisă Zonă interzisă
UiLmax = 0,8V UoLmax = 0,4V
„0” logic „0” logic
UiLmin = 0V UoLmin = 0V
Niveluri logice de intrare Niveluri logice de ieşire
D). Marginea de zgomot de curent continuu
Marginea de zgomot de curent continuu reprezintă amplitudinea maximă

pozitivă/negativă a unor semnale perturbatoare (tensiuni) induse de câmpuri
electromagnetice la intrarea unui circuit logic (aflat în stare L sau H) care nu-i afectează
Se notează cu: - ΔU ZH când intrarea se află în starea H;

funcţionarea.
- ΔU ZL când intrarea se află în starea L.
ΔU ZH = U iH min − U oH min = 2 − 2,4 = −0,4V

Se determină cu relaţiile:
ΔU ZL = U iL max − U oL max = 0,8 − 0,4 = +0,4V

Marginea de zgomot de curent continuu, garantată este: ΔU Z = ±0,4V dar în
practică ea depăşeşte 1V.
E). Marginea de zgomot de curent alternativ
Marginea de zgomot de curent alternativ reprezintă energia unui semnal perturbator

(impuls scurt de durată comparabilă cu timpul de propagare prin circuit) care se manifestă la
intrarea circuitului şi nu determină comutări false.
Energia impulsului perturbator depinde de amplitudinea şi de durata sa. Cu cât durata sa este mai
mică cu atât amplitudinea sa trebuie să fi mai mare pentru a putea determina comutarea circuitului. Pentru o
poartă TTL standard imunitatea la tranziţia ieşirii din „0” în „1” este mai bună decât la tranziţia din „1” în „0”
datorită timpului de propagare mai lung (8ns şi 4V resp. 8ns şi 2V).
13
F). Curenţii de intrare maxim garantaţi
- curent de intrare în stare „L”: IiLM = -1,6mA;

- curent de intrare în stare „H”: IiHM = 40μA.
(orice curent care intră în integrat, este pozitiv şi orice curent care iese din integrat este negativ!!!)
G). Curenţii de ieşire maximi furnizaţi
- curent de ieşire în stare „L”: IoLM = 16mA;

- curent de ieşire în stare „H”: I0HM = -800μA.
H). Factorul de branşament (FAN-out)
Factorul de branşament reprezintă numărul maxim de intrări care pot fi conectate

simultan la ieşirea unei porţi din aceeaşi serie.
Se determină pe baza încărcării statice a ieşirii raportând curenţii de ieşire la curenţii de intrare.
NH=20 (pt.0,8mA); NL=10 (pt.16mA). Se obţine, pentru seria standard N = 10.
I). Puterea medie consumată de o poartă ŞI-NU
Puterea consumată de o poartă depinde de starea ieşirii: pentru U0L ea este mai mare, pentru U0H este
mai mică. Valoarea sa medie este PC = 9mW.
J). Timpul de propagare
Timpul de propagare reflectă o relaţie temporală între semnalul se intrare şi de ieşire.

El reprezintă un interval de timp între puncte de referinţă specificate pe formele de undă ale
semnalelor de intrare şi ieşire. Mai poate fi definit ca fiind întârzierea introdusă de circuit
în propagarea semnalului de la intrare la ieşire.
Se defineşte un timp de propagare la tranziţia din „0” în „1” a ieşirii (tpLH), un timp de propagare la
t pLH + t pHL
tranziţia din „1” în „0” a ieşirii (tpHL) şi un timp mediu de propagare:
tp = .
2
El se determină pentru o poartă ŞI-NU având semnalul de intrare ui aplicat unei singure intrări, celelalte
fiind conectate la nivelul UiH, în condiţii normale de temperatură (25°C) şi tensiune de alimentare (5V).
ui UiH
VCC
0,5UiH
uo UiL
ui
uo t
UoH
0,5UoH
⎧t pLH = 12ns
Pentru seria standard, valorile tipice sunt:
⎨t ⇒ t p = 10ns
UoL
⎩ pHL = 8ns
tpHL tpLH t
Temă: Să se definească grafic timpul de propagare pentru o poarta ŞI (respectiv SAU).
K). Factorul de merit
Factorul de merit este un număr prin care se exprimă sintetic calităţile unui circuit
logic. Foloseşte pentru a putea compara acelaşi circuit din diferite familii sau serii. Cu cât este
La seria standard: Fm = PC ⋅ t p = 9 ⋅ 10 ⋅ 10 ⋅ 10 = 90pJ .

mai mic, cu atât circuitul este mai performant.
−3 −9
14
2.1.1.2. Poarta ŞI-NU cu ieşire în contratimp (totem-pole)
Poarta ŞI-NU constituie circuitul fundamental din cadrul familiei TTL şi se poate
• cu etaj de ieşire cu două tranzistoare funcţionând în contratimp (totem-pole);

realiza în două variante:
• cu etajul de ieşire cu colectorul în gol (OC - open collector).
Schema unei porţi ŞI-NU cu două intrări cu ieşire totem-pole, este prezentată în figură:
RC4
RC2
RB1
T4
A A Y
Y
T1 T2 B
B
T3
DP DP
RE2
Etaj de intrare Etaj driver Etaj de ieşire
Rolul componentelor din schemă:

• T este un tranzistor multiemitor care realizează funcţia logică ŞI;
•
1
T este folosit ca amplificator de curent (funcţionează ca repetor);
•
2
T3 şi T4 formează etajul final de ieşire în contratimp;
• T realizează inversarea;
•
3
T asigură curentul de ieşire în stare „1”;
•
4
R limitează curentul de bază al lui T ;
•
B1 1
R limitează curentul de colector al lui T ;
•
C2 2
R asigură polarizarea tranzistorul T ;
•
E2 3
R limitează curentul de colector al lui T (curentul de ieşire a porţii în stare „1”);
•
C4 4
D protejează T împotriva eventualelor tensiuni negative;
P 1
A). Analiza funcţionării porţii ŞI-NU în regim static
Regimul static este determinat de valori logice stabile ale nivelurilor logice de intrare.
• tensiunea de deschidere (de prag) a unei diode: U dγ = 0,6V ;

Se vor considera următoarele valori de tensiuni:
• căderea de tensiune pe o diodă în conducţie: U = 0,7V;

•
d
tensiunea bază-emitor în saturaţie: U = 0,7V;
•
BEsat
tensiunea colector emitor în saturaţie: U = 0,2V;
•
CEsat
tensiunea de deschidere a joncţiunii bază-emitor: U = 0,5V;
•
BEγ
•
tensiunea de intrare în stare „0”: UiL = 0,2V;
tensiunea de intrare în stare „1”: UiH = 5V;
15
Cazul 1: A = B = „1”, adică uiA = uiB = UiH = 5V.
Parametri electrici şi stările tuturor componentelor porţii sunt evidenţiate în figură (efectuarea calculelor
este evidenţiată prin numerotare de la 1 la 13):
T4
T1 T2
T3
Toate joncţiunile bază-emitor ale tranzistorului T sunt blocate. Curentul circulă de la sursa de
1
alimentare prin joncţiunea bază-colector a lui T1 şi prin joncţiunile bază-emitor ale tranzistoarelor T şi T .
2 3
Valorile rezistenţelor din circuit sunt alese astfel încât T şi T să conducă la saturaţie. Tensiunea de la ieşirea
2 3
porţii este:
u =U = U = 0,2V; adică ieşirea este pe „0”.
0 CEsat3 0L
Tensiunea în baza lui T4 este:
Ub4 = Ubesat3 + Ucesat2 = 0,7V + 0,2V = 0,9V
Pentru ca T4 să intre în conducţie ar avea nevoie de o tensiune în baza sa egală cu:
U’b4 = Ucesat3 + Udγ + Ubeγ4 = 0,2V + 0,6V + 0,5V = 1,3V
În concluzie, T4 este blocat. Dacă lipsea dioda D, tranzistorul T4 ar fi fost în conducţie. Astfel dioda D
are rolul de a împiedica conducţia simultană a celor două tranzistoare din etajul de ieşire. Acest fapt constituie
un avantaj deoarece prin ramura Rc4 – T4 – D – T3 nu circulă decât un curent rezidual şi, implicit, în această stare,
nu se disipă putere.
Cazul 2: A = „0” B = „X”, adică uiA = 0,2V.
Parametri electrici şi stările tuturor componentelor porţii sunt evidenţiate în figură (efectuarea calculelor
este evidenţiată prin numerotare de la 1 la 7):
T4
T2
T1
T3
16
Joncţiunea bază-emitor a tranzistorului T , corespunzătoare intrării A, va conduce. Curentul se închide

1
de la sursa de tensiune V , prin R, joncţiunea bază-emitor a tranzistorului T corespunzătoare intrării A şi masă.
CC 1
În baza lui T1 se va stabili un potenţial de valoare:
U=U + U = 0,7 + 0,2 = 0,9 V
b BE1A iA
Această tensiune este insuficientă pentru a deschide lanţul de joncţiuni bază-colector T1, bază-emitor T2
şi bază-emitor T3 (pentru a le deschide ar trebui ca, tensiunea în baza lui T1 să fie cel puţin egală cu:
U’ = U +U +U = 0,6 + 0,5 + 0,5 = 1,6V).
b BCγ1 BEγ2 BEγ3
Astfel T2 şi T3 sunt blocate. Tranzistorul T4 este polarizat în bază de RC2.
u0 = Vcc − RC 2 ( I C 2 + i B 4 ) − U BEγ 4 − U Dγ = 5 − 0,3 − 0,5 − 0,6 = 3,6V adică ieşirea este pe „1”.
Considerând ieşirea circuitului în gol, tensiunea de ieşire este:
B). Analiza funcţionării porţii ŞI-NU în regim dinamic (comutaţie)
Comutaţia ieşirii din L→H (U0L→U0H)

Tranzistoarele T2 şi T3 conduc la saturaţie (u0=U0L) iar T4 este blocat. Iniţierea comutaţiei din L în H se
face prin trecerea a cel puţin uneia din intrări pe „0”. Tranzistoarele T2 şi T3 se blochează iar T4 va conduce la
saturaţie.
Se presupune că iniţial capacitatea parazită CP (care se manifestă la ieşirea porţii) este încărcată cu
tensiunea U0L şi că are loc blocarea bruscă a tranzistoarelor T2 şi T3. Curentul iC4, în primul moment al
comutaţiei, se poate determina din următoarea relaţie:
Vcc − U cesat 4 − U D − U 0 L 5 − 0,2 − 0,7 − 0,2

iC 4 (t = 0) = = = 39mA
RC 4 0,1
Curentul iC4 încarcă exponenţial capacitatea CP de la tensiunea U0L la tensiunea U0H. Curentul are, iniţial
valoarea de 39mA după care scade pe măsură ce capacitatea CP se încarcă. Tranzistorul T4 iese din saturaţie, şi
se atinge rapid U0H=3,6V.
u0, ic4
UoH
39mA uo
Y
Cp
iC4
UoL
t
Comutaţia ieşirii din H→L (U0H→U0L)

T2 şi T3 sunt blocate iar T4 este saturat. După comutaţie T4 se va bloca relativ mai încet decât intră T3 în
conducţie (intervine şi timpul de stocare a purtătorilor în bază). Pentru un timp foarte scurt conduc ambele
tranzistoare (T3 şi T4), de aceea e necesară rezistenţa Rc4. Sarcina stocată în Cp se descarcă peste T3.
Obs.: Interconectarea ieşirilor a două sau mai multe porţi cu etaj de ieşire contratimp
este interzisă deoarece ieşirile pot ajunge în stări logice diferite (carte pag.39).
17
Deşi RC4 limitează curentul dinspre sursă spre masă în intervalele de timp în care T4 şi
T3 sunt simultan în conducţie, puterea disipată pe R4 şi D este relativ ridicată şi conduce în
timp la degradarea parametrilor electrici pentru circuit sau chiar la distrugerea sa. Pentru
perioade de timp scurte (sub 1 secundă), această legare este totuşi posibilă, dar nivelul
tensiunii în punctul, Y este greu de pronosticat.
C). Determinarea curentului de intrare IiL şiIiH
Sensul şi valoarea curentului de intrare depinde de nivelul tensiunii aplicate la intrarea

respectivă. Stabilirea mărimii acestui curent este utilă deoarece permite determinarea
numărului de intrări care pot fi conectate la ieşirea unui circuit logic similar, fără a depăşi
valoarea maximă a curentului pe care această ieşire o poate furniza.
Determinarea curentului IiL se face considerând o intrare a porţii pe „0”. În acest caz
V − U BE1A − U iL 5 − 0,7 − 0,2

I iL = CC = = 1,025mA
R 4kΩ
Datorită dispersiei tehnologice, a posibilităţii variaţiei căderii de tensiune pe

joncţiunea bază-emitor a tranzistorului T1, a toleranţei valorii rezistenţei R şi a domeniului
permis pentru tensiunea de alimentare (5V ± 0,25V), valoarea curentului IiL poate diferi de
cea calculată mai sus. De aceea producătorii garantează o valoare maximă a curentului de
intrare, pentru cele mai defavorabile condiţii, IiLmax = 1,6mA.
Este important de subliniat că unei intrări a unei porţi ŞI-NU (sau ŞI) îi corespunde
curentul IiLmax doar când este singura în starea „0” logic. Dacă două sau mai multe intrări sunt
în „0” logic, atunci curentul de 1,6mA se împarte uniform între numărul de intrări conectate la
tensiunea UiL. Pentru porţile SAU şi SAU-NU, curentul IiLmax corespunde fiecărei intrări
legate la „0” logic.
Determinarea IiH presupune conectarea intrării la tensiunea UiH. Joncţiunea bază-

emitor corespunzătoare este blocată. Curentul IiH va fi curentul rezidual al unei diode
polarizate în sens invers. Producătorii garantează o valoare maximă IiHmax = 40μA. Sensul
curentului de intrare este dinspre intrare spre circuit, invers faţă de IiL. Valoarea maximă de
40μA revine fiecărei intrări polarizate cu tensiunea UiH, indiferent de tipul porţii.
D). Caracteristica de transfer a circuitului ŞI-NU
Caracteristica de transfer a porţii ŞI-NU reprezintă dependenţa tensiunii de ieşire de tensiunea de

intrare în condiţii bine precizate (de temperatură, tensiune de alimentare, polarizare intrări nefolosite):
uo = f (ui )
VCC
uo
Schema utilizată pentru determinarea caracteristicii de transfer: ui
Vcc = 5V
18
Pe caracteristica de transfer se disting patru regiuni:
• regiunea a – b în care Ui < 0,6V, T2 şi T3 sunt blocate, T4 conduce iar la ieşire se obţine o tensiune
•
U0 = 3,6V;
regiunea b – c în care 0,6V < Ui < 1,2V, Tranzistorul T2 începe să se deschidă în timp ce T3
rămâne blocat. Deoarece
U0 = Vcc – Rc2 (Ic2 + Ib4) – Ubeγ4 - Udγ = 5 - Rc2 Ic2 – 0,3V - 0,5V – 0,6V = 3,6V - Rc2 Ic2,
tensiunea de ieşire scade liniar cu creşterea curentului Ic2.
Când tensiunea de intrare atinge valoarea Ui = 1,2V, intră în conducţie şi T3.
• regiunea c – d, în care 1,2V < Ui < 1,5V conduc toate cele trei tranzistoare. T3 intră treptat în
saturaţie în timp ce T4 se blochează
Când tensiunea de intrare atinge valoarea Ui = 1,5V, T2 şi T3 sunt saturate, T4 blocat iar la ieşire se
obţine o tensiune Uo = Ucesat3 = 0,2V.
Obs: Pe porţiunea c-d are loc conducţia simultană a trei tranzistoare, care se comportă ca şi un circuit cu
reacţie pozitivă, producând oscilaţii de înaltă frecvenţă la ieşirea circuitului.
Pentru a evita apariţia acestor oscilaţii (care provoacă ambiguitate cu privire la nivelul logic de ieşire),
trecerea valorii tensiunii de intrare prin intervalul [1,2V; 1,5V] trebuie să se facă într-un timp (t) mai scurt decât
o semiperioadă a oscilaţiilor T0/2.
Ui
UiH = 3,6V
1,5V
1,2V
UiL = 0,2V
t t
Se constată că pentru eliminarea oscilaţiilor este necesar ca durata fronturilor semnalelor de comandă să
fie mai mică de 100ns (tfront < 100ns),
De durata conducţiei simultane ia naştere curentul IC3 prin Rc4 – T4 – D – T3 care, practic,
scurtcircuitează sursa de alimentare. Acesta, având o valoare de 20 de ori mai mare decât curentul mediu
consumat de poartă determină o putere disipată mare care poate distruge circuitul integrat dacă fenomenul
durează un timp îndelungat.
Această stare trebuie evitată!!
• regiunea d -, în care Ui > 1,5V, T2 şi T3 sunt saturate, T4 blocat iar tensiunea de ieşire: Uo = 0,2V.
19
E). Aplicaţii ale circuitelor cu ieşire în contratimp
1. Comanda unui LED

Un LED cu diametrul de 3 sau 5 mm are pentru o iluminare normală dacă tensiunea pe el este de 1,7 ...
2 V (variază în funcţie de culoare), la un curent tipic de 10mA. Pentru LED-urile de diametre mai mici sau cele
SMD, acest curent este mai redus (câţiva mA). Deoarece curentul I0L (16 mA) este mult mai mare decât curentul
I0H (0,8 mA), schema tipică de comandă a LED-ului este:
VCC = 5V
Ud = 1,8V
IoL = ILED = 10mA
UoL = 0,2V
− U d − U oL
Rezistenţa R are valoarea: R = CC = = 300Ω
V 3V
I LED 10mA
Obs: LED-ul se aprinde când ieşirea porţii este pe „0” şi se stinge când ieşirea este pe „1”!
2. Comanda unei sarcini rezistive de putere mare

Pentru comanda acestei sarcini este necesară utilizarea unui etaj de putere extern realizat cu un
tranzistor. Acesta este blocat pentru u0 = U0L şi conduce pentru u0 = U0H.
− V BE 3,6 − 0,7
Curentul de bază pentru T1 este:
i B = oH ≤ 800 μA adică: R1 = ≈ 3,6 KΩ
V
R1 0,8
La un curent de bază de 0,8 mA, curentul de colector tipic pentru T1 va fi de 80 ... 300 mA. Dacă este
necesar un curent de sarcină mai mare, trebuie utilizat un tranzistor Darlington.
În funcţie de factorul de amplificare al tranzistorului T2 de tip Darlington, curentul de sarcină poate fi de

1 A sau chiar mai mult.
O metodă eficientă se bazează pe utilizarea unui etaj de putere cu un tranzistor MOS cu canal n. Acesta
se comandă în tensiune, curentul său de grilă fiind practic nul. Alte avantaje oferite: rezistenţa în conducţie drenă
– sursă la tranzistoarele MOS este extrem de redusă (0,05 Ω sau chiar mai puţin), de aceea puterea disipată pe T3
este redusă chiar şi la comanda unor curenţi ridicaţi (de ordinul amperilor), T3 nu necesită radiator. Rezistenţa R3
este opţională, având o valoare de zeci ... sute de ohmi.
Temă: 3.2, 3.3, 3.23, 3.25,
2.1.1.3. Poarta ŞI-NU cu colector în gol (OC - Open Collector)
Structura internă a unei porţi ŞI-NU OC cu două intrări şi reprezentarea simbolică

pentru o poartă ŞI-NU cu trei intrări, sunt redate în figurile de mai jos.
Circuitele OC se produc pentru valori maxime ale lui Vext între 15V şi 30V.
20
Cele mai utilizate (chiar şi în prezent) circuite cu colector în gol sunt: 7406 (6 inversoare, Vext = 30V, I0L
= 40mA), 7407 (6 neinversoare, Vext = 30V, I0L = 40mA), 7416 (6 inversoare, Vext = 15V, I0L = 40mA), respectiv
7417 (6 neinversoare, Vext = 15V, I0L = 40mA).
A). Avantajele oferite de circuite cu colector în gol
• în colectorul tranzistorului T3 pot fi conectate sarcini care necesită o tensiune de

alimentare mai mare de 5V (până la 30V), cum ar fi relee electromagnetice,
•
dispozitive de afişaj, micromotoare de curent continuu, etc.;
curentul de ieşire I0LMax = 40mA (faţă de 16mA la seria standard, cu ieşire în
•
contratimp);
curentul de ieşire poate fi dublat prin legarea în paralel a două porţi (această
conectare este posibilă legând în paralel şi intrările corespunzătoare);
• posibilitatea interconectării a două sau mai multe ieşiri ale unor circuite OC în
vederea obţinerii unei funcţii logice suplimentare denumite ŞI-CABLAT.
Funcţionarea circuitului rezultat este descrisă în tabelul de mai jos:
Vcc Ya Yb Y
Rext 0 0 0
Ya Y 0 1 0
1 0 0
Yb
1 1 1
în care s-a notat cu Ya şi Yb valorile logice ce corespund celor două ieşiri înainte de interconectare. Se obţine Y
= Ya ⋅ Yb, iar pentru n circuite cu ieşirile interconectate: Y = Y1 Y2 Y3 ... ⋅ Yn.
Nu contează tipul porţilor OC. Prin interconectarea ieşirilor lor se poate obţine numai
funcţia ŞI CABLAT!!
Pentru interconectare este suficientă o singură rezistenţă exterioară Rext a cărei valoare
(interval de valori permise) se determină conform problemei 3.4 (Temă!!).
B). Dezavantajele furnizate de circuitul OC
• durata mare tLH a tranzi iei ieşirii din starea L în starea H.

Valoarea capacităţii parazite totale care se manifestă la ieşirea porţii (Cp) se exprimă
Cp = NCi + Co + Ccon ,
prin relaţia:
în care:
- Ci este capacitatea proprie a unei intrări (faţă de masă),
- Co este capacitatea de ieşire a tranzistorului T3,
- Ccon este capacitatea traseelor de interconectare (faţă de masă).
21
Trecerea ieşirii din U0H în U0L se face relativ rapid datorită rezistenţei reduse în
conducţie a tranzistorului T3 (RCEsat împreună cu Cp reprezintă o constantă de timp mică).
În cazul comutaţiei inverse (U0L → U0H), tranzistorul T3 trece din starea saturată în
stare blocată. În acest caz capacitatea parazită Cp se va încărca de la tensiunea U0L la U0H prin
intermediul rezistenţei Rext. Aceasta, împreună cu capacitatea Cp reprezintă o constantă de
timp mult mai mare RextCp (deoarece Rext >> RCEsat) şi determină o comutare mai lentă a
ieşirii.
u0
UoH
UoL
tHL tLH t
• puterea disipat pe rezisten a Rext atunci când ieşirea circuitului este în starea
(Vext − VoL ) 2
„0” este de valoare relativ mare: Pd =
Rext
De exemplu pentru: Vext = VCC = 5V, U0L = 0,2V, Rext = 1kΩ, rezultă Pd = 23 mW;
iar pentru: Vext = 30V, U0L = 0,2V, Rext = 1kΩ, rezultă Pd = 888 mW.
C). Aplica ii ale circuitelor OC
1. Comanda unor sarcini rezistive
2. Comanda unor sarcini inductive (relee sau MCC):
Dioda montată în paralel pe releu protejează tranzistorul de ieşire a porţii T3 împotriva

tensiunii de autoinducţie ce apare la bornele releului în cazul comutării ieşirii din conducţie
(stare Low) în starea blocată (stare High).
Temă: problema 3.12
22
3. Multiplexarea unor tensiuni mai mari de 5V
Circuitele TTL, funcţionând la o tensiune de alimentare standard de 5V, nu pot

comanda direct tensiuni mai ridicate. Există situaţii în care într-un punct al unei scheme
electrice este necesară prezenţa mai multor tensiuni – de exemplu la programarea unui
EPROM sau EPLD, pe un pin al circuitului este necesară prezenţa secvenţială a trei tensiuni:
0V („0” logic), 5V („1” logic) şi o valoare cuprinsă de obicei între 12 şi 24V (tensiunea de
programare, notată de obicei cu VPP).
Comutarea acestor tensiuni se realizează comod cu

un tranzistor pnp (T) comandat de o poartă cu colector în
gol. Este obligatorie folosirea unui circuit cu colector în
gol deoarece tensiunea externă Vext poate determina
străpungerea ireversibilă a etajului final din circuitul de
comandă dacă acesta nu poate suporta o tensiune ridicată
colector-emitor.
2.1.1.4. Alte circuite din seria TTL standard
A). Circuitul ŞI
Obţinerea circuitului ŞI se face prin adăugarea unui etaj inversor la schema circuitului
ŞI-NU. Prin această adăugare timpul de propagare devine cu aproximativ 50% mai mare:
tpŞI = 1,5tpŞI-NU
Componentele suplimentare sunt:
• T5 asigură inversarea necesară pentru a trece
la circuitul ŞI;
• D’ asigură o deplasare de nivel continuu de
•
la colectorul lui T5 la baza lui T2;
T6 este blocat când T5 este blocat şi conduce
când T5 conduce; el accelerează comutaţia
lui T2 şi T3 asigurând o cale de scurgere spre
masă a curentului de bază a lui T2 şi T3 la
comutarea acestora din stare de saturaţie în
stare de blocare.
B). Circuitul SAU-NU
Circuitul SAU-NU se obţine adăugând în schema inversorului TTL elementele T1B,

R1B, DB şi T2B. Funcţia SAU este îndeplinită de T2B legat în paralel cu T2 (simultan cu funcţia
de inversare). Datorită structurii sale, circuitul SAU-NU are un timp de propagare apropiat de
cel al porţii fundamentale ŞI-NU tpSAU-NU = tpŞI-NU.
Este important de menţionat că spre deosebire

de porţile ŞI, respectiv ŞI-NU, la porţile SAU şi SAU-
NU intrările A şi B sunt independente, fiecare dintre ele
constituindu-se într-o sarcină TTL atât în starea SUS,
cât şi în starea JOS.
23
C). Circuitul SAU
Poarta SAU se obţine din poarta SAU-NU adăugând un etaj suplimentar inversor,
format din T6 şi cele două rezistenţe aferente. Dioda D’ realizează şi în acest caz o deplasare
de nivel de tensiune. Evident timpul de propagare al porţii SAU este mai mare decât al porţii
fundamentale, fiind apropiat de cel al porţii ŞI: tpSAU = 1,5tpŞI-NU.
2.1.1.5. Reguli de utilizare ale circuitelor logice din familia TTL
• Nici o intrare a unui circuit logic TTL nu se lasă în gol (flotantă); ea se conectează
•
la un potenţial bine stabilit: UL sau UH în funcţie de tipul circuitului.
Este interzisă interconectarea ieşirilor a două sau mai
multe circuite logice, dacă există posibilitatea ca
aceste ieşiri să ajungă la niveluri logice diferite.
Ieşirile se pot interconecta doar pentru creşterea
capabilităţii de curent. În acest caz se legă în paralel
atât intrările cât şi ieşirile unor porţi din aceeaşi
•
capsulă.
•
Niciodată ieşirile circuitelor logice nu se conectează direct la masă sau VCC.
Intrările nefolosite nu se lasă niciodată neconectate.
a. O posibilitate de conectare pentru porţile ŞI-NU, respectiv ŞI este
polarizarea cu o tensiune UiH prin intermediul unei rezistenţe R (rezistenţă de
pull-up). Aceeaşi R se poate utiliza pentru polarizarea mai multor circuite
Vcc − RnI iH max ≥ U iH min , unde R este rezistenţa de polarizare, n este

logice. Dimensionarea R se face respectând relaţia
numărul de intrări astfel polarizate.

b. La circuitele SAU, respectiv SAU-NU polarizarea se realizează prin
legare directă la masă sau mai rar prin intermediul unei rezistenţe R (rezistenţă
realizează în acest caz respectând relaţia RnI iL max ≤ U max , unde R este
de pull-down) de valoare potrivită conectată la masă. Dimensionarea R se
rezistenţa de polarizare, n este numărul de intrări astfel polarizate.

c. Conectarea intrărilor nefolosite la intrări folosite:
24
• Intrările porţilor nefolosite pot fi conectate ori la masă, ori la un potenţial UiH prin
intermediul unui rezistor. Alegerea depinde de tipul porţii, urmărind ca puterea
consumată să fie cât mai mică. În cazul porţilor ŞI-NU minimizarea puterii se
obţine legând intrările la masă.
• Decuplarea circuitelor integrate TTL este obligatorie.

Deoarece pe durata frontului, consumul unei porţi creşte de circa 20 de ori faţă de curentul mediu de
alimentare, iar sistemele numerice sunt în general sincrone (toate circuitele comută simultan), rezultă că pe
durata fronturilor prin traseele de alimentare va curge un curent important, uneori de ordinul zecilor de amperi.
Acest curent poate determina o cădere de tensiune pe traseele de alimentare mai mare de 0,5 V, ceea ce va
împiedica buna funcţionare a circuitelor din echipament. Acest neajuns important se rezolvă prin decuplare,
adică prin plasarea unui condensator nepolarizat cât mai aproape de pinii de alimentare ai fiecărui circuit integrat
digital.
Determinarea valorii condensatorului de decuplare se face pe baza legii conservării
Q = C ⋅ VCC .
sarcinii electrice. În repaus, sarcina acumulată pe condensator este:
Această sarcină va asigura, la comutare, surplusul de curent necesar circuitului

numeric. Tensiunea la bornele condensatorului nu poate varia brusc şi, în condiţiile
Q = ICC ⋅ Δt
conservării sarcinii electrice, se obţine:
unde: - ICC este curentul consumat de sursa de alimentare în momentul comutării –
- Δt este durata comutării - care din considerente prezentate anterior trebuie să fie cel
39mA/poartă sau 156mA/circuit integrat care conţine patru porţi;
mult egală cu 100ns.
I ⋅ Δt 156mA ⋅100ns
Prin egalarea celor două relaţii, rezultă o valoare a capacităţii egală cu:
C = CC = ≈ 3nF
VCC 5V
Deoarece circuitele numerice nu sunt doar de complexitatea unor porţi ŞI-NU (cele
mai simple), ci conţin arhitecturi evoluate, curentul I CC considerat pentru cele 4 porţi ŞI-NU
valoarea capacităţii de decuplare este de 10 ÷ 100nF şi se poziţionează în proximitatea

din cadrul unui circuit integrat este în practică de până la 15 ori mai mare. În concluzie,
fiecărui circuit integrat numeric. În figură sunt redate două circuite integrate (U1 şi U2) şi
condensatoarele de decuplare aferente (C1 şi C2). U1 şi C1 sunt componente cu terminale
(capsule DIP14 şi Radial 0.2), iar U2 şi C2 sunt componente SMD.
Condensatoare Circuite integrate

de decuplare digitale
În figură traseul roşu corespunde părţii superioare a cablajului (top), iar cel albastru părţii inferioare
(bottom). Componentele SMD sunt poziţionate pe partea superioară. Traseele de alimentare au lăţimea de
0,5mm, mai groase decât traseele obişnuite pentru semnal care sunt realizate de obicei de 0,25mm.
25
2.1.2. ALTE SERII DIN FAMILIA TTL
2.1.2.1. Seria rapid 74Hxxx
La realizarea sa s-a urmărit creşterea frecven ei maxime de func ionare prin
• supracomanda în bază a tranzistoarelor prin reducerea valorilor tuturor

reducerea timpului de propagare. Pentru aceasta s-a acţionat simultan în trei direcţii:
• reducerea valorii rezistenţei de ieşire a porţii prin înlocuirea tranzistorului T4 cu

rezistoarelor din schemă;
un tranzistor Darlington, accelerând, astfel, încărcarea capacităţii parazite de la
• înlocuirea rezistorului RE2 cu o rezistenţă activă neliniară, care accelerează

ieşire pe durata tranziţiei din L în H a ieşirii;
intrarea în conducţie a tranzistorului T3 şi îl menţine într-o stare de saturaţie

moderată astfel încât să comute mai repede din saturaţie în blocare (funcţionare
explicată la seria LS).
În acest mod pentru poarta ŞI-NU s-au obţinut tp = 6ns (faţă de 10ns la seria standard); Pd = 22mW;
IiLM = 2mA; IiHM = 50µA şi un factor de merit (slab) Fm = 132pJ.
2.1.2.2. Seria de mic putere 74Lxxx

La realizarea sa, s-a urmărit reducerea puterii consumate prin creşterea valorilor
rezistenţelor utilizate. S-a obţinut Pd = 1 - 2mW dar tp = 20 - 33ns. Curenţii de intrare sunt:
IiLM = 0,2mA; IiHM = 10µA.
2.1.2.3. Seria Schottky 74Sxxx

Se bazează pe înlocuirea tranzistoarelor npn convenţionale cu tranzistoare Schottky.
Tranzistoarele Schottky nu se pot satura. Din acest motiv, comutarea lor inversă (blocarea lor)
este mai rapidă.
Tranzistorul Schottky se obţine prin conectarea unui tranzistor npn
convenţional cu o diodă Schottky. Dioda Schottky este un contact punctiform între
un strat conductor metalic (aluminiu) cu un strat semiconductor de tip n slab dotat
cu impurităţi donoare.
• valoarea mică a căderii de tensiune în conducţie: Ud = 0,3 - 0,4V;

Principalele proprietăţi ale diodei Schottky sunt:
• timpul de comutaţie din conducţie în starea blocată foarte scurt: tc = 1 - 2ns.
• dacă icd are valoare mică, el revine în totalitate bazei tranzistorului (id = 0, icd = ib),
Funcţionarea tranzistorului Schottky:
dioda Schottky este blocată;
26
• pe măsură ce icd creşte, tranzistorul intră în conducţie, uce scade în aşa măsură
încât dioda Schottky intră în conducţie. Din momentul intrării în conducţie a
diodei Schottky ib rămâne constant şi surplusul de curent furnizat de icd > ib se
închide prin dioda Schottky şi tranzistorul T la masă. Din acest moment uce nu
mai scade, iar tranzistorul nu se saturează. Căderea de tensiune pe dioda Schottky
este de 0,35V care nu poate deschide joncţiunea bază-colector a tranzistorului (ex.
UBE = 0,7V care se împarte în Ud = 0,35V şi UCE = 0,35V, respectiv UBE = 0,8V
care se împarte în Ud = 0,35V şi Uce = 0,45V).
Schema porţii ŞI-NU din această serie este

practic identică cu cea din seria H, cu deosebirea că
tranzistoarele sunt de tip Schottky.
Parametri obţinuţi denotă o îmbunătăţire a

performanţelor: tp= 3ns, Pd = 20mW, rezultând un
factor de merit Fm = 60pJ.
Trebuie subliniat aspectul important al

creşterii tensiunii U0L datorită nesaturării
tranzistorului T3 (U0LMax = 0,5V).
2.1.2.4. Seria Schottky de mic putere 74LSxxx

În deceniul trecut a fost cea mai răspândită şi utilizată serie din familia TTL. La
realizarea ei se combină dorinţa de a consuma o putere cât mai mic cu un timp de
propagare cât mai scurt.
Schema porţii ŞI-NU este similară cu aceea a
circuitului din seria S doar că valorile rezistoarelor
sunt mai mari. De asemenea funcţia ŞI nu mai este
realizată cu un tranzistor multiemitor, ci cu diode
Schottky pentru a putea exploata viteza mare de
comutaţie a acestora. D 1
Rezistenţa RE2 din schema seriei standard

D2
este înlocuită cu o rezistenţă neliniară formată din
T2, RB2 şi RC2. Tranzistorul T4 este completat cu T5,
realizându-se o pereche Darlington, care faţă de
varianta T4 singular prezintă o amplificare de curent
mai mare şi o rezistenţă de ieşire mult mai redusă,
ceea ce permite încărcarea mai rapidă a capacităţii
CP în procesul de comutare a ieşirii din starea L în
starea H. Rezistenţa RE5 stabileşte punctul static de funcţionare pentru T5, mărind amplificarea
de curent a acestuia.
Cele două diode din baza tranzistorului T5 accelerează comutarea ieşirii din starea
HIGH în starea LOW. Atunci când are loc această comutare, T2 trece din stare blocată în stare
conductoare, determinând blocarea lui T4, intrarea în conducţie a lui T3 şi descărcarea
capacităţii parazite CP. Prin D1 se închide curentul invers de bază a lui T4, accelerând blocarea
acestui tranzistor. Dioda D2 intră în conducţie după intrarea lui T2 în conducţie, dar înainte de
a conduce T3, determinând descărcarea capacităţii CP prin T2.
27
Rezistenţa neliniară RE2, realizată cu T2,

RB2 şi RC2 are o valoare ce depinde de tensiunea
UBE3. Pentru UBE3 de 0,5V rezistenţa RE2 are o
valoare relativ mare şi tot curentul de emitor al
lui T1 este dirijat spre baza tranzistorului T3,
accelerând intrarea sa în conducţie. În acest fel
joncţiunile bază-emitor ale tranzistoarelor T1 şi
T3 se deschid simultan.
Când uBE3 = 0,75V, RE2 scade şi preia o parte tot mai mare din curentul iE2, asigurând o
saturare moderată pentru T3 (timpul de ieşire din saturaţie va fi mai mic).
Caracteristica de transfer diferă de cea a

seriei standard datorită faptului că T1 şi T3 intră
simultan în conducţie. Se obţine, astfel, o
caracteristică mai abruptă (o altă îmbunătăţire
asociată seriei LS).
Parametrii seriei LS sunt relativi buni: tp = 9,5ns; Pd = 2mW, rezultând un factor de

merit Fm = 19pJ; IiLM = 0,4mA; IiHM = 20µA; U0Lmax = 0,5V; U0Hmin = 2,7V; NL = NH = 20.
2.1.2.5. Seriile performante 74Asxxx şi 74ALSxxx
Aceste serii nu prezintă modificări mari ale structurii schemei circuitului. Procesul de
fabricare utilizează o tehnologie nouă. Prin perfecţionări tehnologice se realizează
componentele şi traseele de conectare dintre ele de dimensiuni geometrice mai mici ceea ce
conduce la micşorarea valorii capacităţilor parazite faţă de masă şi a inductanţei parazite pe
care le prezintă traseele de interconectare.
Pentru seria AS timpul de propagare tp = 1,7ns ceea ce reprezintă cel mai mic timp de
propagare pentru circuitele logice din familia TTL. Puterea disipată pentru poarta
fundamentală este Pd = 8mW, ceea ce corespunde unui factor de merit Fm = 13,6pJ. Curenţii
de intrare sunt IiLmax = 2mA şi IiHmax = 0,2mA iar U0Lmax = 0,5V; U0Hmin = 2,7V.
Pentru seria ALS modificarea esenţială faţă de seria LS o reprezintă înlocuirea

diodelor Schottky de la intrări cu tranzistoare pnp care asigură o creştere a vitezei de comutare
a tranzistorului T1. Principalii parametri sunt: tp = 4ns, Pd = 1,2mW, ceea ce duce la Fm =
4,8pJ reprezentând cel mai bun factor de merit pentru familia TTL.
Principalii parametrii ai seriilor TTL sunt redaţi comparativ în tabelele de mai jos.
28
2.1.3. CIRCUITE CU TREI ST RI DIN FAMILIA TTL
Se fabrică pentru toate seriile TTL prezentate. Au fost realizate pentru a obţine un
circuit care să prezinte atât avantajele oferite de circuitele cu etaj de ieşire în contratimp cât şi
posibilitatea interconectării ieşirilor a două sau mai multe circuite ca în cazul variantei OC.
• regimul de funcţionare normală ce corespunde funcţionării ca şi circuit logic cu

Circuitul cu trei stări se poate afla în două regimuri de funcţionare:
etaj de ieşire în contratimp fiind posibile la ieşire cele două stări logice, „0” şi „1”;
• regimul de înaltă impedanţă (notată cu Z sau HiZ) ce corespunde blocării ambelor
tranzistoare din etajul de ieşire în contratimp (decuplează ieşirea atât de la plusul
tensiunii de alimentare cât şi de la masă lăsând-o practic în gol).
Un astfel de circuit logic este prevăzut pe lângă intrările obişnuite cu o intrare

suplimentară de validare EN. Dacă această intrare este validată, circuitul logic va funcţiona
normal (ieşirea y poate avea valorile logice obişnuite „0” sau „1”). Dacă această intrare este
invalidată, circuitul este inhibat (invalidat), ieşirea sa fiind în stare de înaltă impedanţă.
Funcţionare:
Dacă /EN = 0, ieşirea inversorului este în
starea H şi acesta nu influenţează funcţionarea porţii;
de asemenea dioda D’ este blocată deoarece
inversorul fiind cu ieşirea blocată nu permite
închiderea curentului prin diodă. În acest caz starea
ieşirii y este determinată doar de valoarea lui A,
circuitul funcţionând în stare normală.
Dacă /EN = 1, ieşirea inversorului este în
starea L, tensiunea la ieşirea sa este de circa 0,2V.
Joncţiunea bază-emitor corespunzătoare inversorului
este în conducţie şi asigură blocarea tranzistoarelor T2
şi T3. Deoarece D’ conduce, potenţialul bazei lui T4
este UB4 = UD’ + UCES = 0,7 + 0,2 = 0,9V, T4 fiind blocat. Astfel ambele tranzistoare ale
etajului de ieşire sunt blocate şi ieşirea este în stare de înaltă impedanţă
29
Circuitul cu trei stări se fabrică de cele mai multe ori ca inversor cu 3 stări, operator
neinversor cu 3 stări şi poartă ŞI-NU cu 3 stări. Acestea pot fi cu intrarea de validare activă
pe „0” sau pe „1”.
Intrare de validare
activă pe „0”
Intrare de validare
activă pe „1”
A B EN Y A B EN Y
X X 1 Z X X 0 Z
0 0 0 1 0 0 1 1
1 0 0 1 1 0 1 1
0 1 0 1 0 1 1 1
1 1 0 0 1 1 1 0
Intrarea de validare se consideră activă atunci când asigură funcţionarea în regim

normal a circuitului.
Aplica ii ale circuitelor cu trei st ri
Linia partajat – reprezintă un traseu conductor la

care sunt conectate simultan ieşirile mai multor circuite cu
trei stări şi intrările altor circuite (pot fi circuite obişnuite
sau circuite cu 3 stări). În sistemele de calcul mai multe
astfel de linii partajate sunt grupate în magistrale de semnal:
de date, de adrese, de control sau combinaţii ale acestora.
• un singur circuit cu trei stări conectat la LP va fi în stare normală de funcţionare,

Reguli de validare a circuitelor cu 3 stări ce au ieşirile conectate la LP:
toate celelalte vor fi în stare Z (Ex.: EN1 = 0, EN2 = 0 şi EN3 = 1conduce la LP =
• prima regulă trebuie respectată şi pe durata procesului tranzitoriu de comutare a

/A sau EN1 = 1 EN2 = 1şi EN3 = 1conduce la LP = /B)
circuitelor care au ieşirea conectata la LP din starea N în starea Z sau invers.

Considerând un multiplexor cu două intrări A şi B şi ieşirea LP, pentru o
funcţionare corectă rezultă din grafic tpNZ < tpZN;
• La calculul încărcării în curent a ieşirii unui circuit cu trei stări conectat la LP se

ţine seama (mai ales dacă LP este în starea H), atât de curenţii de intrare ai
circuitelor conectate la LP cât şi de curenţii de ieşire ai circuitelor cu trei stări
aflate în starea Z şi conectate cu ieşirea la LP.
30
Linia de transmisie bisens - permite transferul informaţiei

în ambele sensuri. Dacă DIR = 0, sensul este de la A la B fiind
validat inversorul de sus şi invalidat cel de jos iar pentru DIR = 1,
direcţia de transmitere a informaţiei se inversează deoarece se
validează inversorul de jos şi se invalidează cel de sus.
2.1.4. CIRCUITE TRIGGER SCHMITT DIN FAMILIA TTL
Scopul dezvoltării acestor circuite a fost eliminarea a două dezavantaje ale porţilor din
• imposibilitatea comandării circuitelor TTL cu semnale care au fronturi cu o durata

familia TTL:
• valoarea mică a marginii de zgomot de curent continuu: Uz = ± 0,4V.

tf > 100ns;
Se fabrică seriile familiei TTL. Se bazează pe includerea (de obicei în inversoare sau
porţi ŞI-NU) a unui circuit basculant de tip trigger Schmitt.
Acest circuit basculant prezintă la ieşire două stări stabile (VOH şi VOL). Trecerea dintr-
o stare în cealaltă se realizează atunci când nivelul de tensiune la intrare devine egal cu două
praguri cu valori diferite. În cazul unui circuit inversor ieşirea basculează din VOH în VOL dacă
tensiunea de intrare devine mai mare decât tensiunea de prag Vpsus şi comută din VOL în VOH
dacă tensiunea de intrare devine mai mică decât tensiunea de prag Vpjos (unde Vpsus > Vpjos).
Circuitul trigger Schmitt a fost conceput mai demult, existând

variante cu tranzistoare, cu amplificatoare operaţionale, etc. În familia TTL
este utilizată schema cu două tranzistoare npn.
Explicaţii privind funcţionarea: carte pg.60
Caracteristica de transfer a circuitului

basculant trigger Schmitt este prezentată în
figură. Histereza este: .Uhist = UTH - UTL.
2.1.4.1. Poarta ŞI-NU cu trigger Schmitt din seria standard
Schema unei porţi ŞI-NU cu două

intrări cu trigger Schmitt din seria standard
conţine circuitul basculant prezentat anterior,
realizat cu T5 şi T6, şi un circuitul de adaptare
la baza lui T2 format din D’ care realizează o
deplasare de nivel continuu de 0,6V,
compatibilizând astfel tensiunea din colectorul
lui T6 cu cea necesară în baza lui T2.
31
Caracteristica de transfer:
Dacă tensiunea de intrare este mică, tensiunea de
ieşire are valoarea VOH. Când tensiunea Ui > Upsus, ieşirea porţii
comută trecând pe „0”.
Dacă tensiunea de intrare scade, ieşirea nu mai comută
în momentul când la intrare este o tensiune egală cu Upsus ci
când Ui < Upjos .
Pentru circuitele TTL valoarea tensiunilor de prag este: UPJos = 1,1V şi UPSus = 1,9V.
Porţi cu trigger Schmitt din familia TTL – simbol şi exemple:
• când ieşirea circuitului de comandă este în starea H:

Marginea de zgomot de curent continuu:
• când ieşirea circuitului de comandă este în starea L:

UZH = UPJos - U0Hmin = 1,1 - 2,4 = - 1,3V.
. UZL = UPSus - U0LMax = 1,9 - 0,4 = 1,5V.
Valorile astfel obţinute sunt sensibil mai mari decât marginea de zgomot de 400mV
specifică seriei standard TTL.
2.1.4.2. Aplica ii ale circuitelor cu trigger Schmitt
1. Circuit de intrare pentru 2. Circuit de intrare pentru

semnale puternic perturbate semnale lent variabile
permite discriminarea după amplitudine a permite transformarea unor semnale cu o
semnalelor de la intrare forma alterată (faţă de cea dreptunghiulară) în
semnale dreptunghiulare obţinute la ieşire
3. Circuite de întârziere
Realizarea unui circuit de întârziere cu un trigger Schmitt:
32
Pentru a evalua întârzierea, se scrie expresia tensiunii pe condensator în funcţie de timp:

−
t
u C = u C (∞) − [u C (∞) − u C (0)] ⋅ e RC .
Pentru încărcarea condensatorului, se particularizează: u C (0) = VOL + I IL R şi u C (∞) = VOH .
τ
Rezultă:
− 1 − VOL − I IL R
U PSus = uC (τ 1 ) = VOH − (VOH − VOL − I IL R) ⋅ e τ 1 = RC ln OH
V
VOH − U PSus
RC , adică: .
Pentru exemplu din figură: VOL = 0,2V , VOH = 3,6V , I IL R = 0,125V , U PSus = 1,9V , se obţine:
τ 1 = RC ln 1,926 = 0,66 RC = 7,35μs .
Pentru încărcarea condensatorului, se particularizează: uC (0) = VOH şi uC (∞) = VOL + I IL R .
τ
Rezultă:
− 2 VOH − VOL − I IL R
U PJos = u C (τ 2 ) = VOL + I IL R − (VOL + I IL R − VOH ) ⋅ e RC , adică: τ 2 = RC ln
U PJos − VOL − I IL R
.
Pentru exemplu din figură: VOL = 0,2V , VOH = 3,6V , I IL R = 0,125V , U PSus = 1,1V , se obţine:
τ 2 = RC ln 4,38 = 1,48RC = 16,59μs .
4. Detec ia fronturilor (funcţionare ca circuit basculant monostabil).
5. Generarea impulsurilor dreptunghiulare periodice (funcţionare ca circuit

basculant astabil).
2.1.5. EXERCI II ŞI PROBLEME
2.1.5.1. Dimensionarea rezisten elor conectate în circuite cu por i TTL
Toate calculele se fac pentru por i TTL din seria LS. Pentru celelalte serii se păstrează metodele de
calcul dar se modifică valorile mărimilor care intervin.
1. Rezistor conectat între ieşirea unei por i şi intrarea altei por i:
a.) ieşirea porţii 1 pe “1” logic b.) ieşirea porţii 1 pe “0” logic
I IL = 0,4mA
I IH = 20 μA
R
R
1 2
1
VOL max = 0,5V ViL max = 0,8V
2
VOH min = 2,7V ViH min = 2V
1 1
− VIHmin 0,7V − VOLmax

Rmax = OHmin = = 35KΩ Rmax = ILmax = = 750 Ω
V V 0,3V
I IH 20 μA I IL 0,4mA
Din determinările practice se constată că I IL ≅ 0,3mA . Astfel Rmax → 1ΚΩ iar valoarea standardizată
maximă care se poate utiliza este Rmax = 1ΚΩ .
33
2. Conectarea intr rii unei por ii la nivelul „0” logic prin intermediul unei
rezistor:
Rmax = ILmax = = 2ΚΩ

V 0,8V
IIL I IL 0,4mA
VILmax R
Obs: Dacă prin intermediul aceluiaşi rezistor se conectează n intrări
la “0” logic atunci valoarea sa maximă se determină cu
Rmax = ILmax = = 2Κ Ω
V 0,8V
n ⋅ I IL
relaţia:
0,4mA
3. Conectarea intr rii unei por ii la nivelul „1” logic prin intermediul unei
rezistor:
− V IHmin
Rmax = CC = = 150 KΩ
VCC V 3V
I IH 20 μA
R
IIH
Obs: Dacă prin intermediul aceluiaşi rezistor se conectează n intrări
− V IHmin
VIHmin
la “1” logic atunci valoarea sa maximă se determină cu
relaţia: Rmax = CC
V
n ⋅ I IH
( I iL = 0 ,5mA , I iH = 20μA , VoH min = 2,5V , VoL max = 0,5V ) şi ALS ( I iL = 0,1mA , I iH = 20μA ,
Tem : Să se determine valorile maxime ale rezistoarelor calculate anterior pentru seriile AS
VoH min = 2,5V , VoL max = 0,5V ). Mărimile nespecificate sunt identice cu cele ale seriei LS.
2.1.5.2. Dimensionarea rezisten ei RC. conectat între ieşirea cablat şi

plusul tensiunii de alimentare pentru circuitele OC
Dimensionarea se face pentru cele mai defavorabile cazuri.

1. toate ieşirile porţilor cu colector în gol sunt pe “1” logic
VCC
RC
A Y1 I Y M·IiH IiH
1
B Irez
≥ VoH min
Y2 IiH
C
= 2 ,7V
2
D Irez
IiH
IiH
E Yk
k
F Irez IiH
k porţi OC cu M intrări pe „1”

ieşirea pe „1”
Deoarece toate ieşirile sunt pe „1” logic: Y = Y1 ⋅ Y2 ⋅ K ⋅ Yk ="1" . Tranzistoarele T3 ale porţilor OC, fiind
blocate, permit trecerea spre masă doar a unui curent rezidual I rez = 150 μA . Fiecare intrare comandată absoarbe
un curent I iH = 20 μA . Prin rezistorul R circulă curentul I.
34
Condi ia de func ionare corect este: U RC ≤ VCC − VOHmin
I = K ⋅ I rez + M ⋅ I IH ⎫ VCC − VOHmin

⎬ => RCmax =
U RC = I ⋅ RC ⎭ K ⋅ I rez + M ⋅ I IH
2. k-1 ieşiri ale porţilor cu colector în gol sunt pe “1” logic şi o singur ieşire pe “0”.
VCC
RC
A Y1 I Y N·IiL IiL
1 1
B Irez
≤ VoL max
Y2 IiL/2
C
= 0 ,5V
2 2
D Irez
IiL/2
IiL/3
E Yk
k N
F Ik IiL/3
Primele k-1 porţi OC cu N porţi comandate cu

ieşirea pe „1” intrări pe „0”
ultima poartă OC cu
ieşirea pe „0”
Deoarece ieşirea porţii k este pe „0” logic: Y = Y1 ⋅ Y2 ⋅ K ⋅ Yk ="0" . Tranzistoarele T3 ale primelor k-1
porţi OC, fiind blocate, permit trecerea spre masă doar a unui curent rezidual I rez = 150 μA . Prin tranzistorul T3 al
porţii k poate trece spre masă un curent maxim egal cu I k = N L ⋅ I iL = 8 mA (NL este factorul de branşament în
stare „0” şi are valoarea 10). Prin rezistorul R circulă curentul I.
Fiecare poartă comandată debitează un curent maxim egal cu I iL = 0 ,4 mA . Dacă o singură intrare este la
nivelul „0” logic atunci tot acest curent trece prin acea intrare. Dacă mai multe intrări sunt conectate la nivelul
„0” logic atunci acest curent se împarte în mod egal prin acele intrări.
VCC VCC
Rb Rb
„1” „1”
IiL IiL/2 IiL/2
Condi ia de func ionare corect impune ca prin poarta care are ieşirea pe “0” să treacă un curent
maxim egal cu: I k = N L ⋅ I iL = 8 mA .
Se obţine: N L ⋅ I iL ≥ I + N ⋅ I iL − (K − 1) ⋅ I rez
sau: (N L − N) ⋅ I iL + (K − 1) ⋅ I rez ≥ I
− VOL max
] I = CC
V
Dar:
RC
VCC − VOLmax
RCmin =
(N L - N) ⋅ I IL + ( K - 1) ⋅ I rez
Rezultă:
Observa ii:
1. Se adoptă o rezistenţă apropiată de valoarea minimă în aplicaţiile care necesită
frecvenţe de utilizare mai mari dar creşte şi puterea disipată. Dacă se urmăreşte o putere
disipată cât mai redusă se va alege o rezistenţă apropiată de valoarea maximă dar frecvenţă de
utilizare devine mai mică.
35
2. Dacă ieşirile cablate comandă şi o altă sarcină reprezentată de rezistorul R apar

următoarele modificări:
VCC
VCC
RC
RC Y1 I Y N·IiL IiL
A
A Y1 I Y M·IiH IiH 1 1
B Irez
1
≤ VoL max
B Irez IiL/2
Y2
≥ VoH min
C
= 0 ,5V
Y2 IiH 2 2
C D Irez
= 2 ,7V
2 IiL/2
D Irez
IiH
IiL/3
IiH E Yk
k N
E Yk F
k Ik IR IiL/3
F Irez IiH
IR R
Primele k-1 porţi OC cu N porţi comandate cu
k porţi OC cu R M intrări pe „1” ieşirea pe „1” intrări pe „0”
ieşirea pe „1” ultima poartă OC cu
ieşirea pe „0”
Apare suplimentar curentul IR care se comportă, din punct de vedere al sensului, ca şi

curenţii reziduali. Acest curent are valorile specificate mai jos în funcţie de nivelul logic al
ieşirii.
I R = OHmin I R = OLmax
V V
R R
În aceste condiţii valorile extreme ale rezistorului RC devin:
VCC − VOHmin VCC − VOLmax

RCmax = RCmin =
K ⋅ I rez + M ⋅ I IH + OH min (N L - N) ⋅ I IL + ( K - 1) ⋅ I rez + OL max
V V
R R
Exerci iu: VCC VCC
RC1 RC2
A
1
Pentru circuitul din figură realizat cu
circuite TTL-LS se cunosc: I iL = 0,4mA , I iH = 20μA ,
B Y1
I rez = 150μA , VoL max = 0 ,5V , VoH min = 2,7V .

C Y’
2
D Y2 Y3 Y
3
Se cere: E 5 sarcini
a.) să se exprime ieşirea Y în funcţie de intrări; F Y4
TTL-LS
b.) să se dimensioneze RC1 şi RC2. G

4
R=10KΩ
a.) Y = Y3 ⋅ Y4 = FG ⋅ EY' = FG ⋅ E ⋅ AB ⋅ CD
VCC − VOHmin 5 − 2,7V

RC1max = = = = 7 ,18KΩ
2,3V
K ⋅ I rez + M ⋅ I IH 2 ⋅ 0,15mA + 1 ⋅ 0,02mA 0,32mA
b.)
VCC − VOLmax 5 − 0,5V
RC1min = = = = 0,58KΩ
4,5V
(N L - N) ⋅ I IL + (K - 1) ⋅ I rez (20 − 1) ⋅ 0,4mA + 1 ⋅ 0,15mA 7,75mA
VCC − VOHmin 5 − 2,7V
RC2max = = = = 3,43 KΩ
2,3V
K ⋅ I rez + M ⋅ I IH + I' R 2 ⋅ 0,15mA + 5 ⋅ 0,02mA + 0,27mA 0,67mA
VCC − VOLmax 5 − 0,5V
RC2min = = = = 726Ω
4,5V
(N L - N) ⋅ I IL + (K - 1) ⋅ I rez + I R (20 − 5) ⋅ 0,4mA + 1 ⋅ 0,15mA + 0,04mA 6,19mA
36
Tem :
1. S se recalculeze valorile rezistoarele RC1 şi RC2 din exerci iul precedent dac por ile sunt din
seriile standard ( I iL = 1,6 mA , I iH = 40 μA , I rez = 250 μA , VoL max = 0,4V , VoH min = 2,4V ; N L = 10 ) şi
ALS ( I iL = 0,1mA , I iH = 20 μA , I rez = 50 μA , VoH min = 2,5V , VoL max = 0,5V , N L = 20 ).
VCC VCC
RC1 RC2
A
1
B Y1
circuite TTL-LS se cunosc: I iL = 0,4mA , I iH = 20μA ,

2. Pentru circuitul din figur realizat cu
I rez = 150μA , VoL max = 0,4V , VoH min = 2,7V .

C Y’
2
D Y2 Y3 Y
Se cere: E 3
7 sarcini
a.) s se exprime ieşirea Y în func ie de intr ri; Y4 TTL-LS
b.) s se dimensioneze RC1 şi RC2. F 4
G Y5
5
H
R=5KΩ
2.1.5.3. Func ionarea por ilor în regim dinamic
Presupunând că poarta „1” are timpii de propagare t pHL1 , t pLH 1 şi poarta „2” t pHL 2 ,
t pLH 2 , iar la intrările A şi B se aplică semnalele din figură, să se deseneze formele de undă
ale ieşirilor Y1 şi Y2 .
A
A Y1
1 t
B=”1”
C
Y2
C 2
t
Y1 tpHL1 tpLH1
Se trasează formele de undă conform

tabelelor de funcţionare ale porţilor, decalate t
Y2 tpHL2 tpLH2 tpHL2 tpLH2
spre dreapta cu câte un timp de propagare pentru
fiecare poarta parcursă.
t
2.1.5.4. Linia partajat
Pentru circuitul din figură se cunosc timpii de propagare prin inversorul (I)
t pHL( I ) = 6 ns , t pLH ( I ) = 7 ns , timpul de propagare din stare normală de funcţionare în stare de
înaltă impedanţă t pNZ = 6 ns şi timpul de propagare din stare de înaltă impedanţă în stare
normală de funcţionare t pZN = 7 ns ale operatoarelor cu trei stări (1) şi (2). Să se determine
37
timpii de propagare ai operatorului neinversor (O), t pHL(O) şi t pLH (O) , astfel încât schema să
funcţioneze corect.
E
t
E’ tpLH(O) tpHL(O)
Y1
A 1
O t
E’ Magistrală/
E E tpHL(I) tpLH(I)
Linie partajată
E
I
Y2 t
B 2
Y1 tpZN tpNZ
t
Circuitul funcţionează corect dacă în Y2 tpNZ tpZN
permanenţă (chiar şi pe durata tranziţiilor) o
singură ieşire, conectată la linia partajată, este în
t
stare de funcţionare normală, cealaltă (celelalte)
Stare de funcţionare Stare de înaltă
fiind în stare de înaltă impedanţă. impedanţă
normală
Considerând iniţial intrarea de validare E ="0" , rezultă că:

- E ' ="0" , operatorul (1) este invalidat şi ieşirea sa este în stare de înaltă impedanţă;
- E ="1" , operatorul (2) este validat iar ieşirea sa este în stare normală de funcţionare
În momentul când intrarea E trece pe „1” se petrec următoarele modificări:

- ieşirea inversorului (I) trece pe „0” după un timp egal cu t pHL(I ) . În acel moment
operatorul (2) nu mai este validat. După o întârziere egală cu t pNZ ieşirea Y2 trece în stare de
înaltă impedanţă.
- ieşirea operatorului neinversor (O) trece pe „1” după un timp egal cu t pLH (O) . Astfel
se validează operatorul (1) şi după o nouă întârziere egală cu t pZN , ieşirea Y1 trece în stare
normală de funcţionare.
Condiţia de bună funcţionare impune ca:
t pHL( I ) + t pNZ ≤ t pLH (O ) + t pZN
adică: t pLH (O) ≥ t pHL( I ) + t pNZ − t pZN = 6 ns + 6 ns − 7 ns = 5 ns
În momentul când intrarea E trece pe „O” se petrec următoarele modificări:

- ieşirea inversorului (I) trece pe „1” după un timp egal cu t pLH (I ) . Astfel se validează
operatorul (2) şi după o nouă întârziere egală cu t pZN , ieşirea Y2 trece în stare normală de
funcţionare.
- ieşirea operatorului neinversor (O) trece pe „0” după un timp egal cu t pHL(O) . În
acel moment operatorul (1) nu mai este validat. După o întârziere egală cu t pNZ ieşirea Y1
trece în stare de înaltă impedanţă.
Condiţia de bună funcţionare impune ca:
t pHL(O) + t pNZ ≤ t pLH ( I ) + t pZN
adică: t pHL(O ) ≤ t pLH ( I ) + t pZN − t pNZ = 7 ns + 7 ns − 6 ns = 8 ns
38
2.2. FAMILIA CMOS
Familia de circuite integrate CMOS a fost dezvoltată aproximativ în aceeaşi perioadă

cu familia TTL, dar iniţial a avut o extindere mai redusă datorită timpilor de propagare mai
mari şi implicit a frecvenţei de operare mai reduse (cuprinsă tipic între 1 şi 10MHz). La
realizarea acestor circuite sunt folosite tranzistoare MOS cu canal n şi canal p, evitându-se
utilizarea rezistenţelor.
• densitatea de integrare este de aproximativ zece ori mai mare decât la circuitele
Familia CMOS oferă o serie de avantaje faţă de circuitele TTL:
• rezistenţa de intrare este foarte mare, curenţii de intrare foarte mici (neglijabili),
TTL ceea ce permite integrarea unor funcţii suplimentare;
• tehnologia de fabricaţie este mai simplă, şi astfel, CMOS-irile sunt mai ieftine;
ceea ce conduce la un factor de branşament mult mai mare decât la TTL-uri;
• puterea consumată în regim static este foarte mică (neglijabilă);

• tensiune de alimentare are o plajă largă (pentru seria 4000, 3÷18 V);
• marginea de zgomot este mult mai mare decât cea a circuitelor TTL;
Dezavantajul major al seriei 4000 îl constituie timpul de propagare mult mai mare
decât la TTL, dar datorită perfecţionărilor tehnologice ulterioare timpul de propagare a fost
redus considerabil la seriile CMOS rapide.
Seriile CMOS utilizate în prezent sunt:

• seria 4000 (CD4xxx), apărută în 1972 care se foloseşte şi în prezent în aplicaţii industriale datorită
marginii de zgomot foarte mari. Poate fi utilizată în aplicaţii în care frecvenţa semnalelor de la
intrări nu depăşeşte câţiva MHz, tensiunea de alimentare fiind VDD = 3 ÷ 15 V, iar marginea de
•
zgomot depinde de tensiunea de alimentare: .Uz = 30% VDD;
seriile CMOS rapide (74HCxxx, 74HCTxxx) dezvoltate după 1980 au performanţe superioare
seriei 4000, prima variantă fiind compatibilă cu niveluri de tensiune de intrare CMOS (tensiunea de
alimentare fiind cuprinsă între 2 - 6V), iar cea de-a doua cu niveluri de tensiune de intrare TTL,
•
tensiunea de alimentare fiind cuprinsă între 4,5 – 5,5 V;
seriile performante (74ACxxx, 74ACTxxx) au proprietăţi îmbunătăţite faţă de HC, prima variantă
fiind compatibilă cu niveluri de tensiune de intrare CMOS (tensiunea de alimentare între 2 - 6V),
iar cea de-a doua cu niveluri de tensiune de intrare TTL, tensiunea de alimentare fiind cuprinsă
între 4,5 – 5,5 V.
2.2.1. SERIA 4000 – SERIA STANDARD
• marginii de zgomot de curent continuu de valoare ridicată (0,3VDD);

Seria 4000 se utilizează încă în aplicaţii industriale datorită:
• plajei largi a tensiuni de alimentare (tipic 3 - 15V şi maxim 18V);

• frecvenţei maxime de operare de ordinul MHz.
2.2.1.1. Parametrii electrici ai circuitelor CMOS standard

Parametrii electrici reprezintă valori medii determinate static, în anumite condiţii de funcţionare. Ei se
m soar în condiţii specificate în catalog cu privire la tensiunea de alimentare VDD, temperatura mediului
ambiant T, factorul de branşament N, valoarea capacităţilor parazite CP, etc.
39
A). Tensiunea de alimentare VDD
Tensiunea de alimentare a circuitelor CMOS seria 4000 este cuprinsă între 3 - 15V (3 – 18V pentru
unele variante). Plusul tensiunii de alimentare se notează cu VDD iar masa cu VSS.
B). Gama temperaturilor de lucru
- 0 - 70°C pentru seriile uzuale;

- 55 - 125°C pentru seriile militare;
C). Niveluri logice garantate
Sunt denumite la fel ca în cazul circuitelor TTL (niveluri logice acceptate la intrările circuitelor
U iL min , U iL max , U iH min , U iH max ; respectiv niveluri logice furnizate de către circuite la ieşiri
U oL min , U oL max , U oH min , U oH max ;) dar depind de tensiunea de alimentare:
• ViL = 0 ÷ 30% ⋅ VDD ;

• ViH = 70% ⋅ VDD ÷ VDD ;
• VoL = 0 ÷ 0,05V ;
• VoH = (VDD − 0,05V ) ÷ VDD .
De exemplu, pentru VDD = 5V ,

nivelurile logice sunt:
D). Marginea de zgomot de curent continuu
Marginea de zgomot de curent continuu reprezintă amplitudinea maxim

pozitivă/negativă a unor semnale perturbatoare (tensiuni) induse de câmpuri
electromagnetice la intrarea unui circuit logic (aflat în stare „0” sau „1”) care nu-i afecteaz
Pentru VDD = 5V , se obţine:

func ionarea.
ΔU ZH = U iH min − U oH min = 3,5 − 4,95 = −1,45V

ΔU ZL = U iL max − U oL max = 1,5 − 0,05 = +1,45V
ΔUz ≈ 30% ⋅ VDD adică 1,45 V în cazul particular al alimentării la 5V.

Rezultă o margine de zgomot de curent continuu a circuitelor CMOS de
În practic marginea de zgomot de curent continuu este şi mai mare deoarece tensiunea de prag Uth la
care are loc comutarea ieşirii dintr-o stare în alta este cuprinsă între 0,45 VDD şi 0,55 VDD. Aceste valori conduc la
o margine de zgomot practic (dar negarantată de producători) de 0,45 VDD adică de 2,2V în cazul alimentării
la 5V, valoarea foarte apropiată de cea ideală (2,5V).
E). Curen ii de intrare maxim garanta i
- curent de intrare în stare „H”: IiHM=0 (0,1 - 1μA).

- curent de intrare în stare „L”: IiLM=0 (0,1 - 1µA);
F). Curentul de alimentare
Curentul de alimentare în regim static este neglijabil (µA) iar în regim dinamic depinde de frecventă, Cp
şi VDD.
40
G). Factorul de branşament (FAN-out)
Factorul de branşament reprezintă num rul maxim de intr ri care pot fi conectate
simultan la ieşirea unei porţi din aceeaşi serie.
Datorită valorii extrem de mici a curentului de intrare şi a curentului de ieşire I0 = 3 – 4mA, factorului
de branşament în regim static N este foarte mare.
Cp = C0 + Ccon + ΣCi
În practică factorul de branşament este limitat de valoarea Cp care se determină cu relaţia:
ΣCi - capacitatea parazită a tuturor intrărilor porţilor conectate la ieşire (Ci a unei intrări este 5pF în regim
în care C0 reprezintă capacitatea de ieşire a porţii (aprox 8pF), Ccon este capacitatea traseelor conductoare şi
static dar creşte de 5 – 10 în regim dinamic).

Din acest motiv, factorul de branşament se limitează în regim dinamic la o valoare maxim de 50.
H). Puterea disipat pe o poart CMOS
corespunzătoare curentului rezidual al tranzistorului blocat (10μW –

Puterea consumată în regim static are valoare foarte mică
de 1μW – pentru poartă din Si).

pentru un circuit la care poarta este realizată dintr-un strat de Al, respectiv
Puterea medie disipat este specificat. pentru un semnal

dreptunghiular cu factor de umplere 50% aplicat la intrarea circuitului.
Din figură se observă că la frecvenţe de până la circa 1 MHz, un
circuit CMOS disipă o putere mai mică decât unul TTL LS; peste această
limită, mai avantajoase sunt circuitele LS.
I). Timpul de propagare
Timpul de propagare se defineşte similar cu cel de la circuitele

TTL. Se foloseşte o poartă ŞI-NU cu două intrări, una fiind conectată la
VDD.
Punctele de măsură sunt specificate tot la 50% din nivelul UoH.
În cazul seriei 4000, tpHL şi tpLH sunt egali, iar
tp = 40 ... 100 ns.
• tensiunea de alimentare VDD (mod pozitiv);

Factorii care influenţează tp sunt:
• sarcina capacitivă care se manifestă la ieşire (mod negativ).
J). Factorul de merit
Fm = PC ⋅ t p ) este dependent de frecvenţa de operare.

Factorul de merit (un num r prin care se exprimă sintetic calităţile unui circuit logic
Are valori cuprinse între 0,1pJ în regim static şi 50 pJ la 10 MHz.
2.2.1.2. Inversorul CMOS

Inversorul CMOS constituie circuitul fundamental din cadrul familiei
CMOS. El se bazează pe un tranzistor MOS cu canal n şi unul cu canal p
(ambele cu canal indus). Deoarece în schemele circuitelor integrate CMOS,
substratul tranzistorului cu canal p se leagă la cel mai pozitiv potenţial din
schemă (VDD), iar substratul tranzistorului cu canal n la cel mai negativ
potenţial (VSS), pentru simplificarea reprezentărilor se vor utiliza simbolurile
alternative inspirate de tranzistoarele bipolare npn şi pnp.
41
Caracteristica de ieşire Id = f(UGS) a

tranzistoarelor MOS cu canal indus
subliniază faptul că pentru UGS = 0V nici
unul dintre tranzistoare nu conduce.
Conducţia începe la depăşirea (în modul) a
unei tensiuni de prag Up care are o valoare
tipică de 1,5V pentru seria 4000.
Perfecţionările tehnologice constante
realizate în ultimele decenii au condus la reducerea acestei tensiuni de prag la 1,25V şi
ulterior chiar sub 1V, permiţând astfel apariţia unor serii alimentate la 3,3V (3V), apoi la 2,5V
şi mai nou la 1,8V.
La dimensiuni geometrice identice cele două tranzistoare au parametri diferiţi. Cele cu canal n sunt
superioare din punct de vedere al conducţiei, au o tensiune de prag mai mică şi o rezistenţă în conducţie R0N
(rezistenţa dintre drenă şi sursă în conducţie) mai redusă şi funcţionează la frecvenţe mai ridicate.
Schema completă şi simplificată a inversorului CMOS:
• R1 şi D1 - limitează tensiunea pozitivă de intrare la valoarea UiMax = VDD + Ud;

Rolul elementelor din schemă:
• R2 şi D2 (diodă distribuită) protejează stratul de oxid al porţii faţă de tensiunile de intrare negative
•
care pot apare în regim tranzitoriu;
T1 şi T2 formează etajul inversor cu două tranzistoare complementare ce funcţionează în
•
contratimp;
fiecare tranzistor e însoţit de o diodă parazită intrinsecă conectată în antiparalel cu tranzistorul.
Pentru a obţine timpi de comutare apropiaţi pentru tranziţiile ieşirii din L în H şi din H
în L, este necesară egalizarea rezistenţelor drenă-sursă în conducţie R0N1 = R0N2, de aceea
dimensiunile geometrice ale celor două tranzistoare sunt diferite: ⎛⎜ ⎞⎟ = (2 ≈ 3)⎛⎜ ⎞⎟
Z Z
⎝ L ⎠T2 ⎝ L ⎠T1
A). Analiza func ion rii inversorului CMOS în regim static
Analiza funcţionării în regim static se face pe baza analizei grafice

prin suprapunerea caracteristicilor id1 = f(UGS1) şi id2 = f(UGS2), ţinând cont
că UGS1 = ui şi UGS2 = ui – VDD, iar ieşirea este în gol.
• 0 < ui < UP1 , T1 este blocat, iar T2 ar putea conduce

Dacă:
(dacă ar avea pe unde);
42
• UP1 < ui < VDD – UP2, ambele tranzistoare conduc şi

curentul de conducţie simultană (cu ieşirea în gol)
•
este iT1,T2 = min{iD1, iD2};
VDD – UP2 < ui < VDD , T2 este blocat, iar T1 ar putea
să conducă (dacă ar avea pe unde).
încât să respecte condiţia: VDD ≥ Up1 + |Up2|. Deoarece tensiunea de prag la

Pentru a evita regiunea de conducţie simultană, VDD se alege astfel
seria 4000 este Up1 = - Up2 = 1,5V, rezultă VDDmin = 3V. Dacă VDD ≤ Up1 + |Up2|,
inversorul va prezenta o caracteristică de transfer cu histereză.
Considerând VDD ≥ Up1 + |Up2| se va analiza funcţionarea inversorului CMOS:

Cazul 1: A = „0” logic, adică ui = UiL, rezultă că T1 este blocat, iar T2 conduce. Tensiunea de ieşire este u0
= U0H = VDD. Ieşirea Y este în 1 logic.
Cazul 2: A = „1” logic, ui = UiH = VDD, T1 conduce (uGS1 = VDD), T2 este blocat (uGS2 = ui - VDD = 0), de
unde rezultă că uo = 0V, ieşirea Y fiind în 0 logic.
B). Analiza func ion rii inversorului CMOS în regim dinamic (comuta ie)
Comportarea dinamică este determinată de constantele de timp CpRON1 şi CpRON2.

• pentru tranziţia ieşirii din H în L, T1 intră în conducţie şi CP se va descarcă pe
• pentru tranziţia ieşirii din L în H, T2 intră în conducţie, CP se încarcă prin R0N2 în

R0N1;
aproximativ aceeaşi durată.
Cp se determină cu relaţia:Cp = C0 + Ccon + ΣCi în care C0 reprezintă capacitatea de ieşire a porţii,

Ccon este capacitatea traseelor conductoare şi ΣCi - capacitatea parazită a tuturor intrărilor porţilor conectate la
ieşire.
Deşi tranzistorul MOS comută mai rapid decât cel bipolar, din cauza capacităţii parazite CP relativ mari
aferente seriei 4000, timpul de propagare tp este relativ mare.
C). Puterea consumat în regim dinamic
• Pd1 este puterea consumată datorită condi iei simultane a tranzistoarelor într-un
Puterea disipată în regim dinamic are două componente Pd = Pd1 + Pd2:
• Pd2 este puterea consumată datorită înc rc rii/desc rc rii repetate a capacităţii
interval relativ scurt de timp;
parazite Cp de la ieşirea circuitului.
Puterea Pd1 se determină cu relaţia:
Pd 1 = ∫ 2VDD iT 1,T 2 dt = 2 fVDD ∫ iT 1,T 2 dt;

t tf
1 f
T 0 0
= f
1
în care:
T
Reducerea Pd1 implică reducerea tensiunii de alimentare VDD şi a duratei fronturilor tf. Pentru tf < 100ns,
Pd1 este neglijabilă faţă de Pd2.
43
Pentru determinarea puterii Pd2, trebuie avut în vedere că în fiecare perioadă, la

tranziţia din L în H a ieşirii, are loc încărcarea Cp. Energia necesară încărcării este:
WCp =
2
C pVDD
2
Încărcarea se face prin R0N2. Energia disipată pe această rezistenţă poate fi exprimată
prin următoarea integrală:
∞ ⎫
WR0 N 2 = ∫ iCp R0 N 2 dt ⎪
−
2
⎪ ∞V2
2t
⎬ ⇒ WR0 N 2 = ∫ 2 ⋅ e 0 N 2 ⋅ R0 N 2 dt =
0 R Cp
−
DD
⎪
t
iCp = DD ⋅ e R0 N 2 Cp ⎪
V 0 RON 2
R0 N 2 ⎭
Cp −
2t
= − DD 0 N 2 [e R0 N 2 Cp ] |∞ =
V2 R 2
CpVDD
0
R0 N 2 2 2
Energia absorbită în fiecare perioadă este:
Wdin = WCp + WRoN 2 = C pVDD
2
iar Pd 2 = fWdin = fC pVDD

2
.
Cp se determină cu relaţia: Cp = C0 + Ccon + ΣCi în care C0 reprezintă capacitatea de ieşire a porţii, Ccon
În foile de catalog se specifică de obicei capacitatea de calcul a puterii dinamice cu ieşirea în gol.
este capacitatea conexiunilor şi ΣCi - capacitatea de intrare a porţilor conectate la ieşire.
D). Caracteristica de transfer a inversorului
Depinde de tensiune de alimentare VDD şi se

reprezintă pentru o anumită valoare a acesteia.
2.2.1.3. Alte circuite din seria CMOS standard

În aceste scheme nu se mai reprezintă circuitele de protecţie cu rezistenţe şi diode,
deoarece ele nu au nici un rol în funcţionarea normală a circuitelor.
A). Circuitul ŞI-NU
Funcţionare:
• A = „0”, B = „0”, T1A, T1B blocate; T2A, T2B conduc şi se comportă cu nişte rezistenţe relativ mici
(zeci, sute Ω) astfel încât VDD este transmisă la ieşire;
• A = 0(1) şi B = 1(0) ⇒ T1A (T1B) blocat şi T1B (T1A) ar putea conduce. Unul din tranzistoarele T2A,
sau T2B conduce ⇒ la ieşire apare VDD ⇒Y=1;
• A = 1, B = 1: T2A, T2B blocate dar T1A, T1B conduc şi conectează ieşirea la masă ⇒ Y=0.
44
B). Circuitul SAU-NU
Carte pag 71-72
2.2.1.4. Reguli de utilizare ale circuitelor logice din familia CMOS

1) Nici o intrare a unui circuit logic CMOS nu se las în gol; ea se conectează la un
potenţial bine stabilit („0” sau „1” în funcţie de tipul circuitului):
• intrările nefolosite ale porţilor ŞI/ŞI-NU, se conectează direct la VDD;
•
•
intrările nefolosite ale porţilor SAU/SAU-NU, se conectează direct la masă
intrările nefolosite se pot lega şi împreună cu alte intrări folosite, cu dezavantajul legat de
multiplicarea capacităţii de intrare Ci (creşte proporţional şi curentul de intrare, dar rămâne la o
valoare neglijabilă).
⎧ iiA = 3ii
⎨
⎩CiA = 3Ci
2). Intrările porţilor nefolosite pot fi conectate direct la masă sau la VDD, puterea
consumată fiind în ambele situaţii neglijabilă.
3). Ieşirile a două sau mai multe circuite logice CMOS

nu sunt interconectabile cu excepţia situaţiei în care se
urmăreşte creşterea capabilităţii de curent a ieşirii. În acest caz
se leagă în paralel atât intrările cât şi ieşirile unor porţi din
aceeaşi capsulă.
4). Niciodată ieşirile circuitelor logice nu se conectează direct la masă sau VDD.
5). Cerinţele de decuplare ale circuitelor CMOS sunt mult diminuate faţă de TTL-uri
datorită consumului de curent mai redus. Sunt suficiente:
•
•
un condensator electrolitic de 10 - 100 µF pentru întreaga placă;
câte un condensator de 100 nF la fiecare rând de 10 – 15 circuite CMOS.
6. Dacă se interconectează două sau mai multe plăci echipate cu circuite CMOS care
sunt alimentate de la surse diferite şi comandate de la un generator de impulsuri, este necesară
respectarea unei anumite succesiuni în conectarea (şi deconectarea) surselor de alimentare şi a
generatorului de impulsuri.
45
La conectare ordinea este: VDD2 – VDD1 – GI. La deconectare ordinea este inversă: GI – VDD1 – VDD2.
Dacă VDD2 este deconectată atunci tensiunea pe Cf este nulă. Prin conectarea lui VDD1 (VDD2
rămâne neconectată), atunci Cf ajunge în starea H (prin RON2 de pe placa C1 – R – D1). Curentul care determină
această încărcare este limitat doar de R0N2 şi R şi el duce la distrugerea termică a diodei D1.
Acelaşi lucru se întâmplă dacă apar impulsuri la intrarea plăcii 2 prin conectarea generatorului de
impulsuri înainte de VDD1.
7). Există cerinţe speciale referitor la manipularea şi stocarea acestor circuite derivate
din dorinţa de a minimiza efectele descărcărilor electrostatice (carte pag.74).
2.2.2. POARTA DE TRANSMISIE CMOS
Poarta de transmisie (poarta de transfer) este un circuit specific

tehnologiei CMOS. Rolul acestei porţi este de întrerupător (comandat
digital) atât pentru semnale analogice cât şi pentru semnale numerice.
Dacă intrarea de control (E) este în 1 logic, întrerupătorul este închis.
Dacă E = 0, atunci întrerupătorul este deschis.
• RON zeci → sute de ohmi dacă este închis;

Rezistenţa întrerupătorului este:
• ROFF zeci de megaohmi dacă este deschis.
Pentru o funcţionare corectă este necesar ca rezistenţa de sarcină conectată la ieşire să

fie mult mai mică decât ROFF şi mult mai mare decât RON: RON << RS << R0FF.
1 E
u gs
Particularităţi constructive: n T1
•
ii
•
T1 cu canal n, are substratul conectat la masă; A B
•
T2 cu canal p, are substratul conectat la VDD;
p T2
circuitul se realizează simetric, ceea ce dă ui R1 u0
posibilitatea permutabilităţii intrării cu ieşirea u
gs
2 E
2.2.2.1. Func ionarea por ii de transmisie în cazul alimentarii asimetrice

Analiza funcţionării se face considerând tensiunea de intrare ui variabilă şi intrarea de control (E) luând
cele două valori logice posibile.
a). E = „1”, E = „0”. Tensiunile grilă-sursă ale celor două tranzistoare sunt:
• UGS1 = VDD – ui;
• UGS2 = Vss – ui = - ui. id E= 1
• id1 id2
T1 conduce pentru valori
negative ale ui şi pentru ui < ii = i d1+ i d2
•
VDD – UP1; Up2 Up1 ui
T2 conduce pentru ui > UP2;
Ud
46
•
ii = id1 + id 2 .
pentru |VP2| < ui < VDD – VP1 conduc ambele tranzistoare; curentul are valoarea:
b). E = „0”, E = „1”. Tensiunile grilă-sursă ale celor două tranzistoare sunt:
• UGS1 = – ui;
• UGS2 = VDD – ui. i id E= 0
d1 id2
•
•
T1 conduce pentru ui< -VP1;
T2 conduce pentru u i> VDD + |VP2|
• ambele tranzistoare sunt blocate pentru: - Up1 Ud Up2

VP1 < ui < VDD + |VP2| ud
Ui0
• pentru o alimentare nesimetrică, dacă intrarea de control este E = „1”, prin poarta
În concluzie:
de transfer se poate transmite orice semnal (numeric sau analogic) având

amplitudinea cuprinsă între – Vp1 şi VDD + |VP2|;
• pentru a putea transmite printr-o poartă de transfer alimentată nesimetric un
semnal analogic alternativ cu o variaţie simetrică, acestuia îi trebuie adăugată o
• în cazul unei alimentări simetrice a porţii de transfer (Vss = -VDD), dacă intrarea
componentă continuă Uio;
de control este E = „1”, prin poarta de transfer se poate transmite orice semnal
(numeric, analogic) având amplitudinea cuprinsă între – Vp1 –VDD şi VDD + |VP2|.
Circuitul integrat 74HC4016 este format din
patru porţi de transmisie. Dacă tensiunea de alimentare
este VDD = 5 V şi VSS = 0 V, circuitul poate multiplexa
tensiuni analogice cuprinse între 0,5V şi VDD – 0,5 V,
adică între 0,5 şi 4,5V, în condiţiile în care comanda se
realizează la niveluri de tensiune CMOS.
Pentru a putea multiplexa tensiuni alternative, circuitul trebuie alimentat la VDD = 5V
şi VSS = - 5V, ceea ce nu reprezintă o problemă deosebită. Mai complicată este însă este
comanda intrării de control E, care în acest caz este „1” logic pentru 5V şi „0” logic pentru –
5V, fiind necesară o translatare a nivelului de tensiune continuă. Acest lucru se poate face
• unui circuit integrat CMOS care realizează această deplasare de nivel

prin utilizarea:
• unui circuit integrat de tip 74HC4316 care înglobează

(74HC4054);
şi etajul de deplasare de nivel de tensiune (mai

eficientă).
2.2.2.2. Aplica ii ale por ii de transmisie
1. Multiplexor cu dou intr ri (74HC4053)

X
Format din două porţi de transmisie comandate cu semnale de control
E
complementare. Z
Dacă E = 1, intrarea X este conectată la ieşirea Z;
Dacă E = 0, intrarea Y este conectată la ieşirea Z; Y
47
2. Demultiplexor analogic cu dou ieşiri (alimentare nesimetric )
3. Demultiplexor analogic cu dou ieşiri (alimentare simetric )
4. Amplificator cu câştig controlat digital (carte pg 83)

5. Poarta SAU-EXCLUSIV realizat cu por i de transmisie (carte pg 83-84)
2.2.3. CIRCUITE CU TREI ST RI DIN FAMILIA CMOS
Circuitele cu trei stări din familia CMOS se pot realiza în următoarele variante de
• cu tranzistoare de izolare pentru trecerea în starea de impedanţă ridicată;

implementare:
• folosind o poartă de transmisie între ieşire şi sarcină;

• folosind un inversor CMOS şi circuite logice suplimentare pentru asigurarea
blocării ambelor tranzistoare din etajul de ieşire;
1. Cu tranzistoare de izolare pentru trecerea în

starea de impedanţă ridicată:
Dacă EN = „0”: Tiz2 şi Tiz1 conduc iar inversorul este în
starea N (normală) de funcţionare:
A=0⇒Y=1
A = 1 ⇒Y = 0
Dacă EN = „1”: Tiz2 şi Tiz1 sunt blocate iar circuitul se află
în starea de înaltă impedanţă Z.
Dezavantaj: În starea normală de funcţionare, rezistenţelor

RON1 sau RON2 li se adaugă RONiz a tranzistoarelor de izolaţie.
Capacitatea parazită nu se mai încarcă numai prin rezistenţa R0N ci
prin R0N+R0Niz. Durata tranziţiei, a încărcării şi descărcării Cp creşte
48
datorită constantei de timp (R0N2+R0Niz2)CP. Astfel frecvenţa maximă

de operare scade iar aria de Si ocupată mai mare.
Temă: Să se deseneze schema unui inversor cu trei stări cu intrare de validare activă pe „1”.
2. Conectarea unei porţi de transmisie la ieşirea unui inversor standard
Dacă: EN = „1”⇒ Y = A ;
EN = „0”⇒ Y→ Z
3. Utilizarea unui circuit logic suplimentar pentru blocarea ambelor tranzistoare de la

ieşire pentru obţinerea stării Z.
Pentru EN = „1” P1 şi P2 funcţionează ca buffere;

Dacă A = „1” T1 conduce şi T2 blocat Y = „0”.
Dacă A = „0” T2 conduce şi T1 blocat Y = „1”.
Pentru EN = „0”: poarta P1 are ieşirea în permanenţă pe

1, iar P2 pe „0”, indiferent de valoarea lui A.
Astfel, T2 si T1 sunt blocate şi Y = Z.
Temă: Să se deseneze schema unui buffer cu trei stări cu intrare de validare activă pe „1”.
Se fabrică circuite cu 3 stări pentru toate seriile CMOS. De cele mai multe ori
circuitele cu 3 stări sunt inversoare, neinversoare, mai rar ŞI-NU sau SAU-NU.
2.2.4. CIRCUITE TRIGGER SCHMITT DIN FAMILIA CMOS
Funcţionare identică cu cea a circuitelor TTL

cu histereză.
Caracteristica de transfer a unui inversor CMOS
alimentat la VDD = 5V:
Pentru circuitele CMOS alimentate la VDD = 5V, valoarea tensiunilor de prag este:
UPJos = 2,1V şi UPSus = 2,9V iar histereza de 0,8V.
Sfera aplicaţiilor identică cu cea prezentată la circuitele TTL.
2.2.5. CIRCUITE CU DRENA ÎN GOL DIN FAMILIA CMOS
Sunt porţi similare cu porţile cu colector în gol din familia TTL. Ele nu con in
tranzistoarele cu canal p din structurile de la ieşirile circuitelor CMOS.
49
VDD
VDD
VDD R
R Y
R
Y B
Y
A
A B
A
O ieşire cu drena în gol necesită un rezistor pull-up (de forţare în stare H) extern
pentru a asigura nivelul H. Valoarea acestei rezistenţe trebuie să fie cât mai mică posibilă
pentru a asigura cea mai mare viteză de comutare. Valoarea sa nu poate fi aleasă arbitrar,
seria HC, IOLmax = 4mA, astfel încât Rmin = 5V 4 mA = 1,25 KΩ .

valoarea sa minimă depinde de curentul maxim absorbit de ieşirea cu drenă în gol. Pentru
Această valoare este mult mai mare decât Ron a tranzistorului cu canal p dintr-o poartă
standard, ceea ce face ca tranziţiile ieşirii din L în H să fie mai lente şi frecvenţa de operare
mai mică.
• comanda LED-urilor şi a altor dispozitive;

Aplica ii ale circuitelor cu drena în gol:
• realizarea circuitelor logice cablate;

• comanda magistralelor cu mai multe surse.
2.2.6. ALTE SERII DIN FAMILIA CMOS
Sunt realizate cu diferenţe mici privind schema dar fabricate într-o tehnologie nouă
care a permis reducerea dimensiunilor componentelor şi a Cp conducând la obţinerea unor
performanţe superioare.
2.2.6.1. Seria CMOS rapid 74HCxxx, 74HCTxxx
Reprezintă o singură serie, cu două variante, HC se alimentează de la 2∼6V, iar HCT

de la 4,5 la 5,5V. Au frecvenţe de operare mai mari şi pot furniza/absorbi curenţi de ieşire mai
mari decât circuitele din seria 4000.
Varianta HC a fost realizată în vederea utilizării optime în sisteme realizate numai cu

circuite CMOS. Reducerea tensiunii de alimentare a contribuit la creşterea frecvenţei de
utilizare (timpul de propagare este mai mic deoarece Cp trebuie încărcată la o tensiune mai
mică) şi la diminuarea puterii disipate. Un circuit HC alimentat la 5V poate comanda circuite
TTL dacă IOM este suficient de mare (depinde de numărul intrărilor comandate), dar nici un
circuit din familia TTL nu poate comanda un circuit HC deoarece V0HTTL nu este suficient de
ridicat (sunt necesari minim 3,5V).
Varianta HCT poate comanda direct circuite TTL şi datorită nivelurilor de tensiune
de intrare TTL, orice circuit TTL poate comanda un circuit HCT. Această compatibilitate se
asigură prin reducerea pragurilor de deschidere a celor două tranzistoare complementare de la
intrare prin modificarea dimensiunilor canalelor tranzistoarelor. Curentul de ieşire al variantei
HCT este de obicei mai mare decât la HC.
50
Parametrii ambelor variante: Caracteristica de transfer:
•
•
tp=9ns;
•
IOM=±4mA (HC);
•
IOM=±6mA (HCT);
Pd = 2,5∼5µW/inversor
2.2.6.2. Seriile CMOS performante 74ACxxx, 74ACTxxx (Advanced)

respectiv 74VHCxxx 74VHCTxxx (Very)
Seriile 74ACxxx şi 74ACTxxx produse de firmele Texas Instruments şi Philips sunt

compatibile (au caracteristici similare dar nu sunt identice) cu seriile 74VHCxxx şi
74VHCTxxx produse de firmele Motorola şi Toshiba.
Produse la începutul anilor ’90 sunt cele mai recente şi cele mai utilizate circuite
CMOS la ora actuală. Ele lucrează la frecvenţe aproape duble faţă de seriile HC/HCT şi
furnizează/absorb un curent de ieşire mult mai mare.
Între AC (VHC) şi ACT (VHCT) există aceleaşi deosebiri ca între HC şi HCT.
Parametrii: tp = 3-4ns;
IOM = ±24mA;
Pd = 5µW/inversor
2.2.6.3. Seria FCT şi FCT-T (74FCTxxx, 74FCTxxxT)

Fast CMOS, compatibil TTL (with TTL VoH)
Realizată tot la începutul anilor ’90 are avantajul egalării şi chiar a depăşirii vitezei
celor mai performante circuite TTL, concomitent cu reducerea puterii disipate şi menţinerea
unei compatibilităţi totale cu circuitele TTL.
Seria FCT are dezavantajul unei tensiuni de ieşire în stare H la nivelul CMOS maxim
(5V) ceea ce conduce la un consum mare de putere.
Seria FCT-T are tensiunea de ieşire în stare H scăzută (valoare tipică 3,3V, valoare
minimă 2,4V) ceea ce asigură un consum de putere redus.
Seria FCT/FCT-T este utilizată în prezent (foarte des) pentru comanda magistralelor şi
a altor sarcini care absorb/debitează curenţi mari (IOLM = 64mA, IOHM = 15mA).
2.3. FAMILIA BiCMOS
Este o combinaţie între tehnologia cu tranzistoare bipolare şi tranzistoare MOS. Se

folosesc în aplicaţii în care circuitele logice trebuie să furnizeze la ieşire curenţi mari la o
rezistenţă de ieşire cât mai mică adică pentru comanda magistralelor din circuitele integrate
pe scara largă şi foarte largă.
Ele combină puterea disipată redusă în regim static de circuitele CMOS cu viteza mare
de comutare (rezistenţă de ieşire scăzută) cu capabilitatea de curent sporită a etajelor de ieşire
cu tranzistoare bipolare Schottky.
51
Astfel, seria BiCMOS are circuitul de intrare realizat cu tranzistoare CMOS iar etajul
de ieşire cu tranzistoare Schottky.
Dacă se compară un inversor TTL cu unul BiCMOS se constată:
2 inversoare
CMOS
• atât pentru Y = „0” cât şi pentru Y = „1” se elimină puterea disipată pe R;

• densitatea de integrare este cuprinsă între cea a circuitelor TTL şi cea a circuitelor CMOS (2, 3-ori
•
mai mare decât la TTL);
•
dacă intrările sunt pe „1”, consumul celor două circuite în regim static nu diferă prea mult;
dacă intrările sunt pe „0”, datorită curentului de intrare în stare L, puterea consumată de inversorul
BiCMOS este mult mai mică.
Se fabrică şi seria ABT (Advanced BiCMOS Tehnology) care este destinată tot pentru
comanda magistralelor.
2.4. FAMILIA LOW VOLTAGE LV (de tensiune redus )
S-au produs în anii ’90 în scopul reducerii puterii absorbite în regim dinamic, mai ales
pentru echipamentele portabile. Puterea disipată se determină cu relaţia Pd = fCpVDD 2
.
Tensiunea de alimentare este VDD = 2,7 ÷ 3,6V, tipic VDD = 3,3V.
Dacă tensiunea de alimentare scade, atunci scad nivelurile logice, creşte rezistenţa R0N
a tranzistorului în conducţie. Pentru a compensa creşterea rezistenţei R0N se reduc tensiunile
de prag ale tranzistoarelor MOS folosite.
• LV (Low Voltage – 74LVxxx), fabricată în tehnologie CMOS:

Se fabrică următoarele serii:
•
•
tp = 9ns
•
IoM = 8mA.
LVC, fabricată în tehnologie CMOS performantă:
•
•
tp = 4ns
•
IoM = 24mA.
LVT, fabricată în tehnologie BiCMOS:
•
•
tp = 2,4ns
IoM = 32mA.
2.5. INTERFE E DINTRE FAMILIILE TTL ŞI CMOS
Proiectanţii de sisteme cu circuite integrate digitale îşi aleg pentru realizarea

sistemului o anumită familie de circuite integrate pe baza unor considerente generale legate de
viteză, putere şi preţ. Totuşi în unele situaţii se impune utilizarea unor circuite integrate
52
aparţinând altor familii fie din cauza faptului că sunt singurele disponibile, fie datorită unor
cerinţe speciale (nu toate componentele din seria 74LS se produc şi în seria 74HCT şi invers).
La realizarea unei interfeţe TTL/CMOS (sau oricare alta) trebuie luaţi în considerare
• marginea de zgomot de curent continuu (nivelurile logice acceptate de intrări,

următorii factori:
• HC sau HCT (alimentate la 5V) comandă direct un TTL;

respectiv furnizate de ieşiri);
• TTL comandă direct HCT, VHCT, AHCT sau FCT;

• TTL nu poate comanda direct HC, VHC şi AC deoarece în stare H
tensiunea de ieşire furnizată de TTL poate fi VoHmin = 2,4V iar CMOS-urile
• fan-outul – trebuie ţinut cont de suma curenţilor de intrare necesari circuitelor

au nevoie de ViHmin = 3,5V.
comandate şi comparată cu capabilitatea de curent a ieşirii;

• dacă TTL comandă un CMOS, fan-outul nu constituie o problemă deoarece
• intrările TTL, în special în stare L, necesită un curent semnificativ în

intrările CMOS necesită un curent de intrare neglijabil;
comparaţie cu posibilităţile ieşirilor HC sau HCT; o ieşire HC sau HCT

poate comanda 10 intrări TTLLS şi numai 2 S-TTL.
• sarcina capacitivă care se manifestă la ieşirea circuitelor măreşte timpul de
propagare (cu 1ns la fiecare 5pF de sarcină pentru HC şi HCT, 0,1ns la fiecare 5pF
2
pentru FCT) şi puterea disipată în comutaţie ( fC pVDD ); la TTL putere disipată
este mai mică deoarece excursia de tensiune între nivelurile TTL H şi L este mai
mică.
O prezentare foarte sugestivă a nivelurilor logice a familiilor TTL, CMOS şi LV este

prezentată în figura următoare:
Exemplu de interfa TTL - CMOS
VDD = 5 - 6V
Dimensionarea rezistenţei R se face pentru

R a obţine:
„1” - un timp de tranziţie minim;
Vi - putere disipă minimă pe R.
74HC00
74LS01 Cp (Cartea de probleme 3.11/pag59)
53
2.6. EVOLU IA CIRCUITE INTEGRATE DIGITALE
Firma Texas Instruments prezintă în Logic Selection Guide poziţia principalelor serii
de circuite integrate digitale pe curba de viaţă. Primul grafic este realizat în anul 2000 iar al
doilea în anul 2007.
• în anul 2000:
Se remarcă următoarele:
• începuse declinul circuitelor TTL dar seriile F şi ALS erau la maturitate;

• circuitele CMOS HC erau la deplina maturitate iar AHC de abia erau
• BiCMOS-urile erau în faza de creştere accentuată, BCT atingând deja

introduse;
• începuse dezvoltarea seriilor de circuite digitale de tensiune redusă LV,

maturitatea;
• în anul 2007:
LVC;
• toate TTL-urile sunt în declin!!!

• circuitele CMOS domină (chiar dacă seriile CD4000 şi HC au intrat în
declin) şi AHC ajunge la maturitate;
• BiCMOS-urile încep declinul (BCT);
54
• seriile de circuite digitale de tensiune redusă LV, LVC, LVT, ALVT sunt la
•
maturitate;
începe dezvoltarea unor noi serii de circuite CMOS.
O caracterizare a principalelor serii de circuite integrate digitale prin prisma curentului

de ieşire (IOL) şi a timpului de propagare este prezentată în diagrama de mai jos.
Se remarcă seria HC/HCT ca fiind cea mai „lentă“, seriile CBT şi CBTLV ca cele mai
„rapide“ respectiv ALVT, LVT, ABT, BCT şi F cele cu capabilitatea de curent cea mai mare.
2.7.1. Por i CMOS cu trei st ri
Exerci ii:
1. S se implementeze cu num r minim de por i ŞI-NU cu 2 intr ri circuitul logic
(CL) din figura 1, astfel încât schema s func ioneze conform reprezent rii simbolice din
figura 2.
VDD
F1
A T1 A Y
CL Y
E F2 E
T2
Figura 1. Figura 2.
Observa ii: Etajul de ieşire CMOS este format din tranzistoarele MOS T1 şi T2. Acestea sunt în
conducţie dacă tensiunea grilă-sursă are o valoare ridicată şi, în stare blocată dacă tensiunea grilă-sursă este nulă.
- dacă semnalul în grilă este F2 ="0" ⇒ VGS 2 = 0V ⇒ T2 este blocat,

Comportarea tranzistorul cu canal n (T2) având sursa conectată la masă:
F2
T2
- dacă semnalul în grilă este F2 ="1" ⇒ VGS 2 ≅ V DD ⇒ T2 este în

el comportându-se ca un întrerupător deschis.
VGS2
conducţie, el comportându-se ca un întrerupător închis.
55
- dacă semnalul în grilă este F1 ="0" ⇒ VGS 1 ≅ V DD ⇒ T1 este în

Comportarea tranzistorul cu canal p (T1) având sursa conectată la VDD:
VDD
VGS1
- dacă semnalul în grilă este F1 ="1" ⇒ VGS 1 = 0V ⇒ T1 este blocat,

conducţie, el comportându-se ca un întrerupător închis.
T1
F1
el comportându-se ca un întrerupător deschis.
Rezolvare:
inversorul este în stare normală de funcţionare având Y = 0 dacă A = 1 şi Y = 1 dacă A = 0 , iar dacă intrarea E
- se descrie, printr-un tabel, funcţionarea porţii din figura 2 (dacă intrarea de validare E este pe „0”,
este pe „1”, ieşirea inversorului este în stare de înaltă impedanţă indiferent de semnalul de la intrarea A).
A E Y A E Y F1 F2
0 0 1 0 0 1 0 0
1 0 0 1 0 0 1 1
0 1 Z 0 1 Z 1 0
1 1 Z 1 1 Z 1 0
Acest tabel reflectă şi legătura între ieşirea şi intrările circuitului din figura 1. Pentru a putea proiecta
circuitul logic (CL) trebuie determinată o relaţie între ieşirile şi intrările sale. În acest scop, tabelul se
completează cu F1 şi F2. Starea acestora depinde doar de starea ieşirii Y. Astfel:
- Y = 1 dacă T1 este în conducţie şi T2 blocat, adică F1 = 0 şi F2 = 0 ;
- Y = 0 dacă T1 este blocat şi T2 în conducţie, adică F1 = 1 şi F2 = 1 ;
- Y = Z dacă ambele tranzistoare, T1 şi T2, sunt blocate, adică F1 = 1 şi F2 = 0 ;
- pe baza ultimului tabel, se scrie expresia analitică a ieşirilor F1 şi F2.
F2 = AE 1.1
iar: F1 = AE + A E + AE = AE + E sau: F1 = F2 + E = F2 ⋅ E 1.2
F1 = (A + E)(E + E) = A + E = A ⋅ E 1.3
Tot din tabel se poate scrie şi funcţia negată: F1 = A ⋅ E adică: F1 = A ⋅ E
- implementarea relaţiilor 1.1 şi 1.2 presupune utilizarea unui număr minim de porţii ŞI-NU cu două
intrări:
F2
A F2
E F1
E
2. S se implementeze cu un num r minim de por i ŞI-NU cu 2 intr ri şi SAU-

EXCL, circuitul logic (CL) din figura 1 astfel încât aceast schem s corespund
reprezent rii simbolice din figura 2.
VDD
F1 A
A T1 Y
B
B CL Y
F2 E
E T2
Figura 1. Figura 2.
56
Rezolvare:
Se descrie printr-un tabel, funcţionarea porţii din figura 2 (dacă intrarea de validare E este pe „1”,
circuitul funcţionează ca o poarta SAU-EXCL obişnuită iar dacă intrarea E este pe „0”, ieşirea circuitului este în
stare de înaltă impedanţă indiferent de semnalele de la intrările A şi B).
A B E Y A B E Y F1 F2
0 0 1 1 0 0 1 1 0 0
1 0 1 0 1 0 1 0 1 1
0 1 1 0 0 1 1 0 1 1
1 1 1 1 1 1 1 1 0 0
0 0 0 Z 0 0 0 Z 1 0
1 0 0 Z 1 0 0 Z 1 0
0 1 0 Z 0 1 0 Z 1 0
1 1 0 Z 1 1 0 Z 1 0
Tabelul se completează cu F1 şi F2. Starea acestora depinde doar de starea ieşirii Y. Astfel:
- pe baza ultimului tabel, se scrie expresia analitică a ieşirilor F1 şi F2:
F2 = AB E + A BE = E(AB + A B) = E ⋅ (A ⊕ B) 2.1
A Din tabel se observă direct:

F1 = F2 + E = F2 ⋅ E
E
1 1 1 1 2.2
0 1 3 2
E 1 1 A⋅ B Prin utilizarea diagramei VK se obţine:

F1 = E + AB + A B = E ⋅ A ⊕ B
4 5 7 6
2.3
A⋅ B B
Implementarea relaţiilor 2.1 şi 2.2 conduce la utilizarea unui număr minim de porţii.
A A⊕ B
F2
B F2
E
F1
3. S se implementeze cu un num r minim de por i ŞI-NU cu 2 intr ri şi SAU-NU

cu 3 intr ri, circuitul logic (CL) din figura 1 astfel încât aceast schem s corespund
reprezent rii simbolice din figura 2.
VDD
A F1 A
T1 B Y
B C
CL Y
C F2
T2 E
E
Figura 1. Figura 2.
57
Rezolvare:
Se descrie printr-un tabel, funcţionarea porţii din figura 2 (dacă intrarea de validare E este pe „0”,
circuitul funcţionează ca o poarta SAU-NU obişnuită iar dacă intrarea E este pe „1”, ieşirea circuitului este în
stare de înaltă impedanţă indiferent de semnalele de la intrările A, B şi C).
A B C E Y A B C E Y F1 F2
0 0 0 0 1 0 0 0 0 1 0 0
1 0 0 0 0 1 0 0 0 0 1 1
0 1 0 0 0 0 1 0 0 0 1 1
1 1 0 0 0 1 1 0 0 0 1 1
0 0 1 0 0 0 0 1 0 0 1 1
1 0 1 0 0 1 0 1 0 0 1 1
0 1 1 0 0 0 1 1 0 0 1 1
1 1 1 0 0 1 1 1 0 0 1 1
0 0 0 1 Z 0 0 0 1 Z 1 0
1 0 0 1 Z 1 0 0 1 Z 1 0
0 1 0 1 Z 0 1 0 1 Z 1 0
1 1 0 1 Z 1 1 0 1 Z 1 0
0 0 1 1 Z 0 0 1 1 Z 1 0
1 0 1 1 Z 1 0 1 1 Z 1 0
0 1 1 1 Z 0 1 1 1 Z 1 0
1 1 1 1 Z 1 1 1 1 Z 1 0
Tabelul se completează cu F1 şi F2. Starea acestora depinde doar de starea ieşirii Y. Astfel:
- pe baza ultimului tabel, se scrie expresia analitică a ieşirilor F1 şi F2:
F1 = A ⋅ B ⋅ C ⋅ E ⇒ F1 = A ⋅ B ⋅ C ⋅ E = A + B + C + E = A + B + C ⋅ E 3.1
AE
A BE
Pentru determinarea lui F2 se foloseşte diagrama VK.
CE 1 1 1
0 1 3 2
F2 = AE + BE + CE = E (A + B + C)
Se obţine:
1 1 1 1
F2 = E + A + B + C
4 5 7 6
C
sau: 3.2
12 13 15 14
E Din tabel se obţine direct:
8 9 11 10 F1 = F2 + E = F2 ⋅ E 3.3
B
Implementarea relaţiilor 3.2 şi 3.1 conduce la utilizarea unui număr minim de porţii.
A A+ B +C
B F2
C
E
E F1
Tem : 3.18, 3.19, 3.20
58
CAPITOLUL 3
CIRCUITE LOGICE COMBINA IONALE
Sunt circuite logice cu n intrări, m ieşiri şi una sau mai multe intrări de validare la care
nivelurile logice de ieşire depind numai de valoarea momentană a nivelurilor logice de intrare.
Se fabrică ca şi circuite integrate distincte sau sunt incluse în sisteme numerice integrate pe
scară largă.
Un CLC real poate avea zeci de intrări şi ieşiri. Pentru descrierea funcţionării lui ar
putea fi necesare sute, mii şi chiar milioane de termeni produs ai unei sume sau tabele de
adevăr conţinând miliarde de rânduri. Din această cauză, majoritatea problemelor de
proiectare a CLC-urilor reale sunt de dimensiuni mult prea mari pentru a putea fi rezolvate
prin aplicarea metodelor teoretice.
În proiectarea CLC-urilor se lucrează cu câteva structuri de bază (decodificatoare,
multiplexoare, comparatoare, etc.) care apar în mod regulat ca blocuri structurale ale
sistemelor de mari dimensiuni.
3.1. DECODIFICATOARE
Func ie: Serveşte la identificarea unui cod de intrare cu n biţi prin activarea unei
singure ieşiri (din cele m). Fiecare ieşire corespunde unei anumite combinaţii a valorilor de
intrare. În general între n şi m există relaţia m = 2n, dar există şi DCD la care m < 2n.
În schemele bloc cele n linii de intrare (care formează codul de selec ie) sunt notate
A,B,C,…sau x0, x1, ..., xn-1, iar cele m ieşiri (active pe „1” în varianta a, respectiv pe „0” în
varianta b) sunt liniile y0, y1, ..., ym-1. En este o intrare de validare care poate inhiba simultan
toate ieşirile DCD. În tehnologie CMOS, în seria 4000 ieşirile DCD disponibile sunt active fie
pe „1”, fie pe „0”, iar în tehnologie TTL (implicit şi în seriile CMOS 74HC, 74HCT, 74AC,
74ACT, 74LV, etc.) ieşirile DCD sunt active pe „0”.
59
Cel mai simplu DCD are o intrare şi două ieşiri, fiind realizat cu un inversor.
DCD 1:2 DCD 1:2
Y0 „0” Y0 „1”
„0” A Y1 „1” „1” A Y1 „0”
Un DCD 2/4 cu ieşirile active pe „0” se realizează cu

4 porţi ŞI-NU şi două inversoare.
Se produc circuitele integrate 74LS139, 74HC(T)139, 74AHC(T)139, 74VHC(T)139 şi 74FCT139(T)

care conţin două decodificatoare 2/4 ( n = 2 şi m = 4 ) complet independente, fiecare având o intrare de validare
proprie activă pe „0” (G), două intrări de selecţie (A – corespunde lui 20, B – corespunde lui 21) şi patru ieşiri
(Y0, Y1, Y2, Y3).
½ 74HCT139 ½ 74HCT139 ½ 74HCT139 ½ 74HCT139
G Y0 1 G Y0 1 0 G Y0 0 0 G Y0 1
Y1 Y1 1 Y1 1 Y1 1
A Y2 A Y2 1 0 A Y2 1 0 A Y2 0
B Y3 B Y3 1 0 B Y3 1 1 B Y3 1
Schema electrică pentru un DCD 3/8

necesită 8 porţi ŞI-NU cu câte 3 intrări.
Intrările sunt urmate de perechi de inversoare
pentru a asigura ca fiecare intrare să reprezinte
o singură sarcină (TTL sau CMOS).
74HC138
G1 Y0
Se produc circuitele integrate 74LS138, 74HC(T)138, 74AHC(T)138, G2A Y1
G2B Y2
74VHC(T)138 şi 74FCT138(T) care conţin un decodificator binar 3/8 având o intrare de Y3
validare activă pe „1” (G1), două intrări de validare active pe „0” (G2A, G2B), trei intrări Y4
de selecţie (A, B, C) şi opt ieşiri (Y0, … Y7,). A Y5
B Y6
Func ionarea DCD 74HC138: C Y7
74HC138 74HC138 74HC138 74HC138

0 1 1 1 1 1 1 1
G1 Y0 G1 Y0 G1 Y0 G1 Y0
0 1 0 0 0 1 0 1
G2A Y1 G2A Y1 G2A Y1 G2A Y1
0 1 0 1 0 1 0 1
G2B Y2 G2B Y2 G2B Y2 G2B Y2
1 1 1 1
Y3 Y3 Y3 Y3
1 Y4 1 Y4 0 Y4 1
Y4
1 1 1 1 0 1 0 1
A Y5 A Y5 A Y5 A Y5
0 1 0 1 0 1 1 0
B Y6 B Y6 B Y6 B Y6
0 1 0 1 1 1 1 1
C Y7 C Y7 C Y7 C Y7
- validarea DCD presupune G1 ="1" şi G2 A = G2 B ="0" . Dacă una din aceste condiţii nu este
îndeplinită, toate ieşirile sunt inactive (adică sunt pe „1”) indiferent de codul de selecţie A, B, C (figura 1).
60
- dacă DCD este validat corect, este activă (pe „0”) linia de ieşire corespunzătoare codului de selecţie.
De exemplu, dacă A = „1” şi B = C = „0” atunci linia Y1 = 0 (figura 2), dacă A = „0”, B = „0”, şi C = „1”
atunci linia Y4 = 0 (figura 3) şi dacă A = „0”, B = „1”, şi C = „1” atunci linia Y6 = 0 (figura 4).
74HC138
G1 Y0 P0 = A ⋅ B ⋅ C
Obs: Ieşirile DCD reprezintă termenii canonici disjunctivi negaţi G2A Y1 P1 = A ⋅ B ⋅ C
ai unei funcţii descrise de un număr de variabile egal cu numărul de biţi ai G2B Y2 P2 = A ⋅ B ⋅ C

Y3 P3 = A ⋅ B ⋅ C
P4 = A ⋅ B ⋅ C
codului de selecţie al DCD. De exemplu în cazul circuitului 74HC138,
ieşirile reprezintă în ordine termenii canonici P0 = A ⋅ B ⋅ C , P1 = A ⋅ B ⋅ C ,
Y4
A Y5 P5 = A ⋅ B ⋅ C
P6 = A ⋅ B ⋅ C
P7 = A ⋅ B ⋅ C
B Y6
C Y7 P7 = A ⋅ B ⋅ C
3.1.1. ALTE TIPURI DE DECODIFICATOARE
• 74LS42 – DCD care serveşte pentru decodificarea

Principalele DCD realizate în tehnologie TTL sunt:
cifrelor zecimale de la 0,..,9, codificate binar; pentru

acest DCD m < 2n (DCD 4/10); nu are intrare de
• 74LS154 – DCD binar având n = 4 şi m = 16 (DCD

validare;
4/16); are două intrări de validare active pe „0”.
• 4555 – două DCD 2/4 independente cu ieşirile active pe „1”, fiecare având două
Principalele DCD realizate în tehnologie CMOS sunt:
intrări, patru ieşiri şi o intrare de validare activă pe „0”;

• 4556 – două DCD 2/4 independente cu ieşirile active pe „0”, fiecare având două
intrări, patru ieşiri şi o intrare de validare activă pe „0”;
• 4028 – DCD 4/10 având n = 4 şi m = 10, cu ieşiri active pe „1” fără intrări de
• 4514 – DCD 4/16 cu ieşiri active pe „1”, intrare de validare activă pe „0”;
validare;
• 4515 – DCD 4/16 cu ieşiri şi intrare de validare active pe „0”.
O categorie aparte de decodificatoare sunt utilizate pentru comanda afişajelor cu 7

segmente. În tehnologie CMOS se fabrică circuitele 4511 şi 4543, cu 4 intrări şi 7 ieşiri, iar în
tehnologie TTL se produc circuitele 74ALS47 şi 74ALS247 pentru afişaje cu anod comun,
respectiv 74ALS48 şi 74ALS248 pentru afişaje cu catod comun.
• 4511 este un latch, decodificator şi etaj de ieşire capabil să furnizeze la ieşire un
curent de 25mA, potrivit pentru comanda afişajelor cu 7 LED-uri cu catod comun.
Poate afişa şi memora doar cifrele 0...9 (afişează cifrele 6 şi 9 de forma: );
61
• 4543 este un latch, decodificator şi etaj de ieşire capabil să furnizeze la ieşire un

curent de 25mA, potrivit pentru comanda afişajelor cu 7 LED-uri cu catod comun
(dacă intrarea PH = „1”), cu anod comun (dacă PH = „0”), respectiv a afişajelor cu
cristale lichide. Poate afişa şi memora doar cifrele 0...9 (afişează cifrele 6 şi 9 de
• 74ALS47 şi 74ALS247 sunt decodificatoare realizate pentru comanda afişajelor

forma: );
cu 7 LED-uri cu anodul comun (ieşirile sunt cu colector în gol), care pot afişa 16
combinaţii (cifrele 0...9 şi alte 5 semne, plus afişaj stins);
cu 7 LED-uri cu catodul comun, care pot afişa 16 combinaţii (cifrele 0...9 şi alte 5
semne, plus afişaj stins); au la ieşiri rezistenţe interne pull-up (2kΩ) ne mai fiind
necesară conectarea unor rezistoare externe între ieşirile sale şi afişaj);
cu 7 LED-uri cu catodul comun (ieşirile nu au rezistenţe interne pull-up), care pot
afişa 16 combinaţii (cifrele 0...9 şi alte 5 semne, plus afişaj stins); 74ALS49 este
identic cu 74ALS48 dar are numai intrarea de validare BI capsula sa fiind de 14
pini.
Decodificatoarele 74ALS47, 74ALS48, 74ALS49 afişează cifrele 6 şi 9 de forma ,
iar 74ALS247, 74ALS428, 74ALS249 de forma .
3.1.2. EXTINDEREA CAPACIT II DE DECODIFICARE
Extinderea capacităţii este una din cele mai comune probleme din aria de utilizare a
circuitelor integrate digitale, aplicabilă practic la toate tipurile de circuite logice:
decodificatoare, codificatoare, multiplexoare, numărătoare, memorii, etc.
Temă!!! – problemele de la sfârşitul capitolului - inclusiv problemele indicate din
cartea de aplicaţii.
3.1.3. APLICA II ALE DECODIFICATOARELOR
1. Identificarea unui cod – este chiar funcţia fundamentală a unui DCD.
2. Implementarea func iilor logice de n variabile, unde n corespunde cu numărul

intrărilor de selecţie ale DCD.
Implementarea funcţiilor logice folosind DCD este foarte avantajoasă pentru că ieşirile unui DCD binar
reprezintă termenii P din exprimarea canonică disjunctivă a funcţiilor logice. Cu un DCD se pot implementa
mai multe funcţii. Numărul funcţiilor (de acelaşi număr de variabile binare) ce pot fi implementate nu este
limitat decât de factorul de branşament la ieşire, ce corespunde ieşirilor DCD.
62
• un DCD + o poartă ŞI-NU

Exista două variante de implementare:
• un DCD + o poartă ŞI.

În primul caz la intrările circuitului ŞI-NU se conectează ieşirile DCD ce corespund termenilor
P cuprinşi în funcţie. Pentru a doua variantă, la intrările circuitului ŞI se conectează ieşirile DCD ce corespund
termenilor P (termenii necuprinşi în funcţia pe care dorim s-o implementăm).
De exemplu: pentru implementarea funcţiei: F = P0 + P3 + P5 + P7 + P15 , n = 4 se

foloseşte un DCD 4/16.
a). implementarea cu DCD + ŞI-NU:
F = P0 + P3 + P5 + P7 + P15 = P0 ⋅ P3 ⋅ P5 ⋅ P7 ⋅ P15
Y0 → P0
Y0
Y3 Y1
Y3 → P3
F
etc. Y5
Y2
Y7 Y4
Y15 Y6
Y8 F
F = P1 + P2 + P4 + P6 + P8 + P9 + P10 + P11 + P12 + P13 + P14 =

b). implementarea cu DCD + ŞI:
Y9
Y10
Y11
= P1 .P2 .P4 .P6 .P8 .P9 .P10 .P11 .P12 .P13 .P14
Y12
Y13
Y14
Ca să reducem numărul de intrări folosite, se utilizează varianta cu ŞI-NU pentru funcţii cu maxim 8
termeni P, iar varianta cu ŞI atunci când numărul termenilor care nu apar în funcţie este mai mic de 8.
Circuitele ŞI-NU se fabrică cu 2, 3, 4, 8, 13 intrări, pe când circuitele ŞI se fabrică cu 2, 3, 4, 8 intrări.
3. Comanda afişajelor cu 7 segmente

• comanda afişajelor cu anod comun utilizând circuite 74HC(T)47:
) 74HCT47 VCC 74HCT47 VCC
1 A 1 A
Y0 a a a a
1 0 Y0
B b B b
0 Y1 f 0 Y1
C c b C c f b
0 Y2 1 Y2
D d g Anodul D d g
Y3 Y3
e Comun e
1 Y4 1 Y4
LT f e LT f e
1 Y5 c 1 Y5 c
BI g BI g
1 Y6 1 Y6
RBI d RBI d
R R
• comanda afişajelor cu catod comun utilizând circuite 74HC(T)49:
74HCT49 74HCT49
1 A 0 A
Y0 a a Y0 a a
1 B b 1 B b
0 Y1 f 1 Y1 f
C c b C c b
0 Y2 0 Y2
D d g D d g
Y3 Catodul Y3
1 Y4 e 1 Y4 e
Comun
LT f e LT f e
1 Y5 c 1 Y5 c
BI g BI g
1 Y6 1 Y6
RBI d RBI d
R R
Valoarea rezistoarelor R se determină în funcţie de tensiunea de alimentare şi de caracteristicile LED-

urilor afişajului (curentul şi tensiunea în conducţie). Tipic valoarea acestora este cuprinsă între 100 - 500Ω.
Rezistoarele R nu sunt necesare dacă se folosesc circuite 74HC(T)48.
63
Intrări de validare:
• LT (Lamp Test) activă pe „0”, determină aprinderea tuturor segmentelor, permiţând astfel
•
verificarea afişajului;
BI/RBO este un pin care poate fi folosit şi ca intrare (BI) şi ca ieşire (RBO). Ca intrare (BI
Blanking Input) poate comanda stingerea tuturor segmentelor afişajului sau se poate folosi pentru
modulare în intensitate luminoasă a afişajului prin aplicarea unui semnal cu o frecvenţă mai mare
de 100Hz şi cu factor de umplere variabil (dacă factorul de umplere este mic, intensitatea
luminoasă va fi mică şi invers). Ca ieşire (RBO) este ieşirea corespunzătoare intrării RBI;
74HCT47 VCC 74HCT47 VCC

X A X A
Y0 a a a a
X X Y0
B b B b
X Y1 f X Y1
C c b C c f b
X Y2 X Y2
D d g D d g Afişaj
Y3 Y3
0 e Afişaj e stins
Y4 1 Y4
LT f e aprins LT f e
1 Y5 c 0 Y5 c
BI g BI g
1 Y6 1 Y6
RBI d RBI d
R R
• RBI (Ripple Blank Input) este intrarea de mascare a zerourilor nesemnificative.
Prin legarea la masă a intrării RBI, nu se afişează cifra 0 şi, numai în acel moment, la
ieşirea RBO se obţine „0”. Pentru stingerea zerourilor nesemnificative se realizează
următoarele conexiuni între decodificatoarele care comandă afişajul: intrarea RBI a primului
DCD se leagă la „0”; ieşirea sa RBO se conectează la intrarea RBI a următorului DCD.
• afişarea oricărui număr având cifra miilor diferită de zero (de ex. 5306):
Funcţionare:
mii sute zeci unităţi
7 7 7 7
0 1 1 1 1
RBI 1 RBO RBI 2 RBO RBI 3 RBO RBI 4 RBO
74HC47 74HC47 74HC47 74HC47
Primul DCD va afişa orice cifră cu excepţia lui zero şi îşi va menţine ieşirea RBO pe „1”. Astfel
următorul DCD (şi toate celelalte) vor afişa orice cifră, inclusiv zero, şi vor avea ieşirea RBO pe „1”.
• afişarea oricărui număr având cifra miilor egală cu zero (de ex. 0308):
mii sute zeci unităţi
7 7 7 7
0 0 1 1 1
RBI 1 RBO RBI 2 RBO RBI 3 RBO RBI 4 RBO
74HC47 74HC47 74HC47 74HC47
Primul DCD nu va afişa cifră zero (va rămâne stins) şi îşi va pune ieşirea RBO pe „0”. Următorul DCD
va afişa orice cifră cu excepţia lui zero şi îşi va menţine ieşirea RBO pe „1. Astfel toate celelalte DCD vor afişa
orice cifră, inclusiv zero, şi vor avea ieşirea RBO pe „1”. În acest mod se va afişa numărul 308.
Pentru un număr formate din patru sau mai multe cifre devine mult mai economică
utilizarea unui singur decodificator şi folosirea unor metode de multiplexare a afişării.
64
4. Validarea mai multor surse de date conectate la o linie partajat .
P
Linie
La linia partajată de 1 bit sunt conectate 74HCT138 Q partajată
8 surse de date. Acestea sunt validate individual G1 G1 Y0
G2A G2A R
de către un DCD 3/8 cu ajutorul unui cod de selecţie Y1
G2B G2B Y2
de 3 biţi A, B, C. Y3 S
Y4
A A Y5 T
B B Y6
Dacă 74HCT138 este validat şi codul este C C Y7
U
A = B= „1” şi C = „0” rezultă Y3 = „0” şi singura
sursă de date validată este S. V
3.2. DEMULTIPLEXORUL (DMUX)
Func ie: asigură transmiterea datelor provenite de la o singură sursă de date unul din
cei m receptori. Selecţia receptorului se realizează printr-un cod de selecţie de n biţi (m = 2n).
Schema bloc a unui DMUX:
Nu se fabrică DMUX-uri dedicate. Funcţia pe care o îndeplineşte indică posibilitatea

folosirii pe post de DMUX a oricărui DCD care are cel puţin o intrare de validare. Dacă
intrarea de date Di se conectează la o intrare de validare este activă pe „0” datele se transmit
nemodificate la ieşirea selectată (se obţine un DMUX neinversor) iar dacă intrarea de date se
conectează la o intrare de validare este activă pe „1” datele se transmit inversate la ieşirea
selectată (se obţine un DMUX inversor).
Modul în care un DCD 74HCT138 devine DMUX şi noua semnificaţie a intrărilor:
74HC138 74HC138
1 1 Di: 0, 1 1
G1 Y0 G1 Y0
Di: 0, 1 1 0 1
G2A Y1 G2A Y1
0 1 0 1
G2B Y2 G2B Y2
0, 1 = Di 1, 0 = /Di
Y3 Y3
Y4 1 1
Y4
1 1 1 1
A Y5 A Y5
1 1 1 1
B Y6 B Y6
0 1 0 1
C Y7 C Y7
Dacă Di = G2A şi codul de selecţie este A = 1, B = 1, C = 0, datele prezente la intrarea

de date Di se vor regăsi nemodificate la ieşirea Y3 dacă circuitul este validat corect.
Dacă Di = G1, pentru acelaşi cod de selecţie, datele ajung inversate la ieşirea Y3.
Extinderea capacităţii de demultiplexare se face similar cu extinderea capacităţii de

decodificare (Temă!!! - problemele de la sfârşitul capitolului).
65
3.3. MULTIPLEXORUL (MUX)
Func ie: permite transmiterea succesivă a datelor provenite de la m surse de date spre
un receptor unic cu ajutorul unui cod de selecţie de n biţi ( m = 2 n ). MUX
EN
• m canale de date de intrare de câte b biţi (D0, D1,…, Dm-1);

În cazul general, un MUX este prevăzut cu: n
• un canal ieşire pe b biţi (Y);

SEL b
• un cod de selecţie al canalului de intrare (SEL) de n biţi (m = 2n);

b Y
D0
• cel puţin o intrare de validare a funcţionării (EN). b

Dm-1
Cel mai simplu MUX are 2 intrări (D0 şi D1), o ieşire (Y)
şi o intrare de selecţie (A). Funcţionare:
Y = D 0 dacă A = 0 ;
Y = D1 dacă A = 1 .
D0
Y
D1
Ecuaţia care descrie funcţionarea sa este:

Y = A ⋅ D0 + A ⋅ D1 .
A
Un MUX 4/1 necesită 4 porţi ŞI-NU, o poartă SAU şi
Y = D 0 dacă A = B = 0 ;
minim 2 inversoare. Funcţionare: D0
Y = D1 dacă A = 1 şi B = 0 ;
D1
Y = D 2 dacă A = 0 şi B = 1 ;
Y
D2
Y = D 3 dacă A = B = 1 ;
D3
Ecuaţia care-i descrie funcţionarea este: AB
Y = Do ⋅ A ⋅ B + D1 ⋅ A ⋅ B + D2 ⋅ A ⋅ B + D3 ⋅ A ⋅ B .
3.3.1. EXEMPLE DE MULTIPLEXOARE
• 74HC(T)151: - este un multiplexor cu m = 8 canale de intrare de 1 bit, 3 linii de

selecţie A, B, C, şi un canal de ieşire de 1 bit.
Structura la nivel de porţi şi reprezentarea simbolică:

D0 D1 D2 D3 D4 D5 D6 D7 74HC151 74HC151 74HC151
C 1 0
EN EN EN
B 1
A A A
A B B 1 B
C C 0 C
/EN
D0
D0 D0 D0
0 D1 D3
D1 Y D1 Y D1 Y
1 D2
D2 Y D2 Y D2 Y
D3
D3 D3 D3
D4
D4 D4 D4
D5
D5 D5 D5
D6
D6 D6 D6
D7
D7 D7 D7
66
Dacă EN = 1 ieşirea este Y = 0

Dacă EN = 0 , şi A = B = 1 şi C = 0 , la ieşire se regăsesc datele de la intrarea D3.
Ecuaţia care descrie funcţionarea MUX 74HC151 este:

Y = EN ⋅ [ D0 ⋅ ( A ⋅ B ⋅ C ) + D1 ( A ⋅ B ⋅ C ) + D2 ( A ⋅ B ⋅ C ) + D3 ( A ⋅ B ⋅ C ) +
+ D4 ( A ⋅ B ⋅ C ) + D5 ( A ⋅ B ⋅ C ) + D6 ( A ⋅ B ⋅ C ) + D7 ( A ⋅ B ⋅ C )]
Y = EN ⋅ [D0 ⋅ P0 + D1 ⋅ P1 + ...... + D7 ⋅ P7 ] .
• 74HC(T)251: este aproape identic cu circuitul 74HC(T)151 cu următoarele

deosebiri:
• ieşirile Y şi Y prevăzute cu inversor şi
operator neinversor cu trei stări validate cu
• nu mai există (şi nici nu mai este necesară)

semnalul OE activ pe 0 (Output Enable);
intrarea EN (înlocuită cu OE ).
Dacă OE = 1 , ambele ieşiri sunt în stare de impedanţă ridicată Z.
• 74HC(T)157 (4019 şi 4519 în tehnologie CMOS): conţine patru multiplexoare cu

două intrări şi o ieşire fiecare (2/1) cu intrare de validare activă pe „0” ( EN ) şi
intrare de selecţie (A) comune; m = 2 canale, b = 4 biţi, n = 1 bit.
Structura la nivel de porţi şi reprezentarea simbolică:

A L1
Funcţionare:
• EN = 1 , liniile L1 şi L2 sunt pe „0” ceea ce
EN
L2
determină ca şi toate ieşirile Y0,…,Y3 să fie pe „0”;

• EN = 0 , porţile P1, P2 funcţionează pentru semnalul
1D0
P3
Y0
2D0 P4
• dacă A = 0 atunci L1 = 1 şi L2 = 0 ; ieşirile

de selecţie ca inversoare:
1D1
P3
Y1
porţilor 4 sunt pe „0”, porţile 3 sunt validate şi la
ieşiri se regăsesc datele canalului 1 ( Yi = 1Di );
2D1 P4
1D2
• dacă A = 1 atunci L1 = 0 şi L2 = 1 ; ieşirile porţilor

P3
Y2
2D2 P4
regăsesc datele canalului 2 ( Yi = 2 Di );

3 sunt pe „0”, porţile 4 sunt validate şi la ieşiri se 1D3
P3
Y3
2D3 P4
74HC157 74HC157 74HC157 74HC157

0 1
A 1 A A A
0 0
EN EN EN EN
0 1D0 1D0
1D0 1D0 1D0 1D0 1D0 2D0
Y0 Y0 2D0 Y0 2D0 Y0
2D0 2D0 2D0 2D0
0 1D1 1D1
1D1 1D1 1D1 1D1 1D1 2D1
Y1 Y1 2D1 Y1 2D1 Y1
2D1 2D1 2D1 2D1
0 1D2 1D2
1D2 1D2 1D2 1D2 1D2 2D2
Y2 Y2 2D2 Y2 2D2 Y2
2D2 2D2 2D2 2D2
0 1D3 1D3
1D3 1D3 1D3 1D3 1D3 2D3
Y3 Y3 2D3 Y3 2D3 Y3
2D3 2D3 2D3 2D3
67
Dacă EN = 1 toate ieşirile sunt Yi = 0.

EN = 0 , şi A = 0 la ieşiri se regăsesc datele de la intrările 1Di.
Dacă EN = 0 , şi A = 1 la ieşiri se regăsesc datele de la intrările 2Di.
Dacă
• 74HC(T)153 (4539 în tehnologie CMOS): două multiplexoare cu 4 linii de intrare,

o ieşire şi o intrare de validare fiecare (4/1 având m = 4 canale, b = 2 biţi, n = 2
bit), codul de selecţie (A, B) este comun ambelor multiplexoare.
74HC153 74HC153 74HC153

1 0
Dacă intrările de validare EN = 1

A A A
1
B B B
ieşirile sunt Yi = 0 .
0
1EN 1EN 1EN
1D0
Dacă 1EN = 0 , şi A = 0 şi B = 1 la
1D0 1D0 0 1D1 1D0 1D2
1D1 1Y 1D1 1Y 1D2 1D1 1Y
1D2 1D2 1D3 1D2
1D3 1D3 1D3
ieşirea 1Y se regăsesc datele de la intrarea 2EN 2EN
0
2EN
2D0
1D2 iar la ieşirea 2Y se regăsesc datele de la 2D0 2D0 0 2D1
2D0 2D2
2D1 2Y 2D1 2Y 2D1 2Y
intrarea 2D2. 2D2 2D2
2D2
2D2
2D3
2D3 2D3 2D3
3.3.2. EXTINDEREA CAPACIT II DE MULTIPLEXARE
1. Extinderea numărului de canale m, fără modificarea numărului de biţi b pe canal;

2. Extinderea numărului de biţi b, fără modificarea numărului de canale m;
3. Extinderea numărului de canale m şi a numărului de biţi b pe canal.
3.3.3. APLICA II ALE MULTIPLEXOARELOR
1. Transmiterea succesiv a datelor de la m surse de date la un singur receptor

(aplicaţia fundamentală).
74HC151
De exemplu: transmiterea succesivă a datelor de 1 bit EN
provenite de la 8 surse de date spre un unic receptor se face cu un A
74HC151. Cele 8 emiţătoare se conectează la intrările de date. Num.
CK B
3 biţi
Ieşirea reprezintă receptorul. C
Codurile de selecţie sunt furnizate de către un numărător D0
1 receptor
pe 3 biţi. Acest circuit are, în principiu, o intrare de tact (CK) şi D1 Y
de 1 bit
D2
trei ieşiri. În starea sa iniţială, toate ieşirile sunt pe „0”, apoi la 8 emiţătoare D3
Y
fiecare impuls aplicat intrării de tact, ieşirile comută în stările de 1 bit D4
următoare (000, 001, 010, 011, 100, 101, 110, 111, 000, 001, ….). D5
D6
Astfel se generează, în ordine, toate codurile de selecţie D7
şi, la ieşire, se vor regăsi, în ordine datele furnizate de cele 8
emiţătoare.
68
2. Conversia paralel-serie a unui cuvânt binar de m bi i se bazează pe utilizarea

unui MUX cu m canale de câte 1 bit. 74HC151
EN
De exemplu, pentru conversia paralel-serie a unui cuvânt A
binar de 8 biţi se poate folosi MUX 74HC151. Cei 8 biţi ai cuvântului Num.
CK B
3 biţi
binar se aplică paralel la intrările de date ale MUX-ului. C
Codurile de selecţie sunt furnizate, în ordine, de către un D0
Ieşirea
numărător pe 3 biţi. La ieşirea MUX-ului apar succesiv, bit cu bit, cei D1 Y
D2 serie
8 biţi ai cuvântului binar. După 8 impulsuri de tact (CK) la ieşire se Y
8 intrări D3
obţine întregul cuvânt, în formă serială. paralel D4
D5
D6
D7
3. Implementarea func iilor logice
Spre deosebire de DCD care permit implementarea unui număr oricât de mare de funcţii în acelaşi timp,
MUX-ul, având o singură ieşire, permite implementarea unei singure funcţii logice.
În acest scop, se utilizează MUX-uri care au b = 1. Implementarea se bazează pe relaţia de funcţionare a
MUX-ului care exprima dependenţa ieşirii Y de codul de selecţie şi datele de intrare.
• n variabile (conectate la intrările codului de selecţie, intrările de date fiind conectate la „0” sau
Prin utilizarea unui MUX care are codul de selecţie de n biţi se pot implementa orice funcţii de:
• n + 1 variabile (n variabile conectate la intrările de selecţie şi o variabilă la intrările de date);

„1”);
• n + 2(3,4,5,…) variabile dacă una (2,3,4,..) se pot da factor comun (variabilele care se dau factor
comun se conectează direct sau prin intermediul unor porţi logice la intrarea de validare).
3.4. CODIFICATORUL (CD)
Func ie: furnizează, la ieşire, un cod de n biţi corespunzător aceleia dintre cele m
n biţii. Fiecărei linii de intrări îi corespunde un cod distinct, fiind valabilă relaţia: n≥log2m.
intrări ale sale care este activată. De regulă, CD are m linii de intrare iar codul este furnizat pe
Exemplificarea structurii interne a unui codificator se face considerând codificarea în
ai codului de ieşire este n≥log210 = 3,33. Deoarece numărul de biţi trebuie să fie un număr
binar a cifrelor zecimale 0,…, 9. În acest caz sunt necesare m = 10 intrări iar numărul de biţi
întreg, se alege n ≥ 4.
Reprezentarea simbolică a unui astfel de CD evidenţiază cele 10 intrări (I0, …, I9) şi
cele 4 ieşiri (Y0, …, Y3). Cu ajutorul celor 4 biţi de la ieşire s-ar putea codifica 16 intrări. În
această aplicaţie 6 dintre codurile posibile nu se vor utiliza (sunt redundante).
Din cele 16 coduri posibile, se aleg primele 10 coduri în ordine naturală crescătoare.
Tabelul de funcţionare al codificatorului este:
Linia
CD Y3 Y2 Y1 Y0
activ
I9 I0 0 0 0 0
I8
I7
Y3 I1 0 0 0 1
I6 I2 0 0 1 0
Y2
I5 I3 0 0 1 1
I4 I4 0 1 0 0
Y1
I3
I2
I5 0 1 0 1
Y0 I6 0 1 1 0
I1
I0 I7 0 1 1 1
I8 1 0 0 0
I9 1 0 0 1
69
Cele 4 ieşiri se determină cu relaţiile:
Y3 = I 8 + I 9 ,
Y2 = I 4 + I 5 + I 6 + I 7 ,
Y1 = I 2 + I 3 + I 6 + I 7 ,
Y0 = I1 + I 3 + I 5 + I 7 + I 9 .
Obs.1:. În aceste funcţii nu intervine I0. Înseamnă că dacă intrările I1,....I9 sunt inactive
(adică sunt toate pe „0”), codul furnizat la ieşiri trebuie să fie 0000.
Obs.2: CD nu se fabrică ca şi circuite integrate distincte. Ele fac parte din structura
internă a unor circuite cu complexitate mai mare. CD
1 I9
Dezavantajul major al acestor codificatoare (denumite I8
1
Y3
neprioritare) este acela că, nu funcţionează corect în situaţii în care I7
1 I6
se activează simultan două sau mai multe intrări. De exemplu dacă Y2 1
I5
se activează simultan intrările I6 si I9, atunci codul de ieşire este I4
Y1 1
I3
1111. I2
Y0 1
CD neprioritare se pot utiliza în aplicaţii în care nu sunt activate I1
simultan două sau mai multe intrări. I0
3.4.1. CODIFICATOARE PRIORITARE (CDP)
• CDP se fabrică ca şi CI distincte, dar pot fi şi integrate în CID mai complexe;

Principalele proprietăţi ale CDP:
• înlătură principalul dezavantaj al CD-urilor neprioritare. În cazul activării

simultane a două sau mai multe intrări, CDP furnizează la ieşire codul
corespunzător intrării cu cea mai mare prioritate dintre cele activate.
CDP atribuie priorităţi intrărilor. Uzual, intrarea cu indice mai mare este prioritară
faţă de intrările cu indicele mai mic. În cazul activării simultane a două sau mai multe intrări,
codul de ieşire va corespunde intrării cu prioritate maximă. Gradul de prioritate al intrării se
stabileşte prin structura internă a circuitului integrat
• I7 - intrarea cu prioritate maximă;

Un CDP cu 8 intrări prioritare are reprezentarea simbolică:
• I0 – intrarea cu prioritate minimă;

• Y0, Y1, Y2 – cele trei ieşiri la care se obţine codul
• EI (ENABLE INPUT) – intrare de validare (dacă

corespunzător intrării activate;
• EO (ENABLE OUTPUT) – ieşire de validare, utilizată pentru validarea intrării EI

circuitul nu este validat, ieşirile Y0, Y1, Y2 sunt pe „0”);
a unui circuit similar cu intrări având prioritate imediat inferioară în cazul în care
nu este activată nici o intrare I7,...I0. Funcţionarea ieşirii EO poate fi descrisă de
relaţia: EO = EI ⋅ ( I 7 ⋅ I 6 ⋅ ... ⋅ I 0 ) .
70
3.4.2. DETERMINAREA STRUCTURII UNUI CODIFICATOR

PRIORITAR CU 8 INTR RI ŞI 3 IEŞIRI
Prima etap : - reprezentarea tabelului de funcţionare pentru un CD neprioritar cu 8

intrări şi un cod de ieşire pe 3 biţi.
Linia
Y2' Y1' Y0'
activ
Y2' = I 7 + I 6 + I 5 + I 4 ,
I7 1 1 1
I6 1 1 0
Y1' = I 7 + I 6 + I 3 + I 2 ,
I5 1 0 1
I4 1 0 0
Y0' = I 7 + I 5 + I 3 + I1 .
I3 0 1 1
I2 0 1 0
I1 0 0 1
I0 0 0 0
Etapa 2: Fiecărei intrări i se atribuie o anumită prioritate. Atribuirea se face cu

ajutorul unor variabile intermediare Z care substituie variabilele I:
Z 7 = I 7 – corespunde intrării cu prioritate maximă;

Z 6 = I 7 ⋅ I 6 – dacă I7 nu este activată, I6 rămâne cea mai prioritară intrare;
Z 5 = I 7 ⋅ I 6 ⋅ I 5 – dacă I7 şi I6 sunt inactivate, I5 rămâne cea mai prioritară intrare;
…
Z 0 = I 7 ⋅ I 6 ⋅ I 5 ⋅ I 4 ⋅ I 3 ⋅ I 2 ⋅ I1 ⋅ I 0 – dacă I7, I6, …, I1 sunt inactivate, I0 rămâne cea
mai prioritară intrare;
Y2 = Z 7 + Z 6 + Z 5 + Z 4 ,
Etapa 3: Funcţiile de ieşire ale codificatorului prioritar sunt:
Y1 = Z 7 + Z 6 + Z 3 + Z 2 ,
Y0 = Z 7 + Z 5 + Z 3 + Z1 .
În ultimele relaţii se înlocuiesc variabilele Z cu relaţiile lor de definire (conform etapei
2) şi se obţin dependenţele ieşirilor Y în funcţie de intrările prioritare. Acestea se minimizează
şi apoi se implementează.
3.4.3. CODIFICATORUL PRIORITAR 74HC(T)148
74HCT148
• 8 intrări active pe „0” – I7, …, I0 dintre care:

74HC(T)148 este cel mai utilizat CDP. Caracteristicile sale sunt: EI
• I7 este intrarea cu prioritate maximă;

I7
I6 Y2
• I0 este intrarea cu prioritate minimă;

I5 Y1
• Y0, Y1, Y2, trei ieşiri active pe „0” la care se obţine codul
I4 Y0
I3
I2 GS
I1 EO
corespunzător intrării activate.
• EI (Enable Input) intrare de validare activă pe „0”;
I0
71
• EO (Enable Output) ieşire de validare activă pe „0” dacă circuitul este validat şi
nici una dintre intrările I0,…,I7 nu este activată;
• GS (Group Select) ieşire activă pe „0” dacă circuitul este validat şi cel puţin una
dintre intrările circuitului este activă.
Exemplificarea funcţionării circuitului 74HC(T)148:

74HCT148 74HCT148 74HCT148 74HCT148
1 0 0 0
EI EI EI EI
1 1 1
I7 1 I7 1 I7 0 I7 0
I6 Y2 1 I6 Y2 0 I6 Y2 1 I6 Y2
1 1 1 1 0 0 1
I5 Y1 I5 Y1 I5 Y1 I5 Y1
1 1 1 1 1 1 0
I4 Y0 I4 Y0 I4 Y0 I4 Y0
I3 1 1 I3 1 I3
I3
I2 GS 1 1 1 1 I2 GS 0 0 I2 GS 0
I2 GS
I1 EO 1 1 I1 EO 0 1 I1 EO 1 1 I1 EO 1
I0 1 I0 1 I0 1 I0
• dacă EI = 1 , circuitul nu este validat, toate ieşirile sunt pe 1;

• dacă EI = 0 :
• toate intrările sunt pe 1, Y0, Y1, Y2, şi GS sunt pe 1, EO = 0 ;
• numai intrarea I6 = 0, Y0 = 1, Y1 = Y2 = 0, GS = 0 şi EO = 1 ;
• intrările I5 şi I2 activate simultan, se obţine la ieşiri codul corespunzător intrării
cu prioritate mai mare adică I5; Y0 = 0, Y1 = 1, Y2 = 0, GS = 0 şi EO = 1 .
3.4.4. EXTINDEREA NUM RULUI DE INTR RI ALE CDP
Pentru obţinerea unui CDP cu 16 intrări se folosesc două circuite 74HC(T)148

conectate ca în figură. Primul circuit este prioritar faţă de al doilea. Intrările, active pe „0”,
sunt I15, I14, …, I0 (I15 are prioritate maximă). Ieşirea Y0 este ieşirea Y01 a primului circuit sau
ieşirea Y02 a circuitului 2 ( Y0 = Y01 + Y02 ). Ieşirea Y3 este chiar ieşirea EO1 deoarece ea este
activă când este activată una dintre liniile I15, …., I8.
74HCT148
• Dacă circuitul 1 are cel puţin o intrare

Funcţionare: EI 1
y2 = y21 + y22
I15 I7
activă GS1 = 0 (implicit GS = 1 ) şi EO1 = 1 şi

I14 I6 Y2
y1 = y11 + y12
I13 I5 Y1
I12 I4 Y0
circuitul 2 nu este validat. Codul de ieşire va I11 I3
y0 = y01 + y02
I10 I2 GS
corespunde intrării activate cu prioritatea cea mai I9 I1 EO
mare a circuitului 1. De ex. dacă cea mai I8 I0
y3 = EO1
prioritară intrare este I13, se obţine la ieşire codul
Y3Y2Y1Y0 – 1101, Y3 = 1 deoarece EO1 = 1 ;
74HC148
• Dacă circuitul 1 nu are nici o intrare

EI 2
activă EO1 = 0 , atunci circuitul 2 este validat.

I7 I7
I6 I6 Y2
I5 I5 Y1
GS = GS 1 + GS 2
Dacă una din intrările circuitului 2 este activă,
atunci GS 2 = 0 (implicit GS = 1 ). Dacă, de ex.
I4 I4 Y0
I3 I3
I2 I2 GS
I1 I1 EO
este activă linia I4 se obţine la ieşire codul
Y3Y2Y1Y0 – 0100, Y3 = 0 deoarece EO1 = 0 ;
I0 I0
72
• Dacă nici una din cele 16 intrări nu este activă, ambele circuite sunt validate, iar
codul de ieşire este Y3Y2Y1Y0 – 0000 şi GS = 0 .
3.4.5. APLICA II ALE CDP
Aplicaţia principală: arbitrarea întreruperilor într-un microsistem realizat cu un

microprocesor sau microcontroler:
Cerere întrerupere
periferic 7
74HCT148
EI
0
I7 0
1 Y2
I6 0
1 Y1
I5 Micro-
1 Y0 0
Periferice I4
1 procesor
I3
1 0
I2 GS
1 1
I1 EO
1
I0
- acestea prelucrează informaţia într-o anumită succesiune stabilită de programul

principal;
- microsistemul este interconectat cu periferice;
- programul principal poate fi întrerupt printr-o solicitare din partea unui periferic;
- satisfacerea unei solicitări de întrerupere din partea unui periferic are loc astfel:
- perifericul pune pe „0” linia de intrare care-i corespunde;
- astfel se activează GS ( GS = 0 ), atenţionând microprocesorul că a fost cerută
o întrerupere;
- microprocesorul termină secvenţa de lucru din programul principal şi trece la
deservirea întreruperii;
- el citeşte codul furnizat de CDP, şi pe baza acestuia face un salt la adresa de
început a subrutinei de deservire a perifericului;
- se execută subrutina de deservire a perifericului;
- după terminarea acesteia, microprocesorul revine la programul principal;
- dacă mai sunt şi alte cereri de întrerupere, microprocesorul le deserveşte în
ordinea priorităţii, până când GS = 1 .
3.5. COMPARATORUL NUMERIC (CN)
Func ie: determină valoarea relativă a două numere binare, A şi B, care au acelaşi
număr de biţi. Dacă numerele sunt de b biţi A (ab-1ab-2…a1a0) şi B (bb-1bb-2…b1b0),
comparatorul are 2b intrări şi următoarele ieşiri:
• Fe→ activă dacă cele două numere sunt egale (A = B);
• Fs→ activă dacă numărul A este mai mare decât numărul B (A > B);
• Fi→ activă dacă numărul A este mai mic decât numărul B (A < B);
Obs: 1. Nu întotdeauna comparatorul numeric are trei ieşiri. Fi poate lipsi, ea
obţinându-se cu relaţia Fi = Fs .Fe .
73
2. Sunt adevărate şi relaţiile Fe = Fs .Fi şi Fs = Fe .Fi .

Un CN pentru două numere binare A şi B de b biţi se compune din b comparatoare
elementare pentru două numere binare de câte un bit (acelaşi bit pentru A şi B) şi din alte
circuite auxiliare.
3.5.1. COMPARATOARE NUMERICE ELEMENTARE
Comparatoarele numerice elementare compară două numere binare A = (a0) şi B = (b0)

de 1 bit. Ele funcţionează pe baza următorului tabel:
a0 b0 Fe Fs Fi
0 0 1 0 0
0 1 0 0 1
1 0 0 1 0
1 1 1 0 0
Ieşirile comparatorului se determină cu relaţiile:

Fe = a0 ⋅ b0 + a0 ⋅ b0 = a0 ⊕ b0
a0 Fe
b0
Fs = a0 ⋅ b0 Fs
Fi = a0 ⋅ b0
Fi
Schema comparatorului numeric elementar:
3.5.2. COMPARATOARE NUMERICE PE 4 BI I
Compară două numere binare de câte 4 biţi: A = (a3a2a1a0) şi B = (b3b2b1b0).

a). Cele două numere A şi B sunt egale dacă toţi biţii de acelaşi rang sunt egali între ei.
Fe = f e3 ⋅ f e 2 ⋅ f e1 ⋅ f e0 ;
Această condiţie se scrie sub forma:
b) Condiţia de superioritate Fs: A > B dacă (a3>a3) SAU (a3=b3 ŞI a2>b2) SAU (A3=B3
ŞI A2=B2 ŞI A1>B1) SAU (A3=B3 ŞI A2=B2 ŞI A1=B1 ŞI A0>B0) adică:
Fs = f s3 + f e3 f s 2 + f e3 f e 2 f s1 + f e3 f e 2 f e1 f s 0
Fi = f i3 + f e3 f i 2 + f e3 f e 2 f i1 + f e3 f e 2 f e1 f i 0
c) Condiţia de inferioritate Fi: A < B se obţine la fel ca cea de superioritate:
Relaţiile obţinute se implementează cu porţi ŞI şi SAU.
3.5.3. COMPARATOR NUMERIC PE 4 BI I 74HC(T)85
74HC(T)85 este un CN pentru două numere binare A şi B de câte 4 biţi. Are:

• de două ori câte 4 intrări pentru biţii numerelor A şi B;
74
• 3 intrări de interconectare Fe' , Fs' , Fi' , cu un a0 , a1 , a 2 , a3 b0 , b1 , b2 , b3
4 4
comparator de 4 biţi cu semnificaţie imediat
• trei ieşiri Fe, Fs şi Fi.

inferioară; Fe' Fe
Fs' 74HCT85 Fs
Fi' Fi
Implementarea lui Fe se face pe baza relaţiei:
Fe = f e0 f e1 f e 2 f e3 Fe'
Dacă se compară biţii de rang 0...3, Fe' se pune pe „1” iar dacă se compară biţii de
rang 4…7 (sau mai mare), Fe' se conectează la ieşirea Fe a circuitului anterior.
Implementarea lui Fs se face pe baza relaţiei:
Fs = f s3 + f e3 f s 2 + f e3 f e 2 f s1 + f e3 f e 2 f e1 f s 0 + f e3 f e 2 f e1 f e0 Fs' .
Dacă se compară biţii de rang 0…3, Fs' se leagă la „0” iar dacă se compară biţii de
rang 4...7 (sau mai mare) Fs' se conectează la ieşirea Fs a circuitului anterior.
Implementarea lui Fi se face la fel ca implementarea lui Fs.
3.5.4. COMPARATOR NUMERIC PE 8 BI I REALIZAT CU

CIRCUITE 74HCT85
Schema comparatorului pentru două numere binare pe 8 biţi A (a7a6…a1a0) şi B

(b7b6…b1b0) este: a , a , a , a b ,b ,b ,b a4 , a5 , a6 , a7 b4 , b5 , b6 , b7
0 1 2 3 0 1 2 3
+5V 4 4 4 4
Fe' Fe Fe' Fe
Fs' 74HCT85 Fs Fs' 74HCT85 Fs
Fi' 1 Fi Fi' 2 Fi
Comparatorul 1 are influenţă asupra deciziei comparatorului 2, doar dacă a4=b4, a5=b5,
a6=b6, a7=b7.
3.5.5. COMPARATOR NUMERIC PE 8 BI I 74HC(T)682

74HC682
8
74HC(T)682 are 2 x 8 intrări active pe „1” şi două A A Fe
Fe
ieşiri Fe, Fs active pe „0”. Obţinerea ieşirii Fi necesită 8 Fs

B B Fs
utilizarea unei porţi ŞI-NU cu două intrări. Fi
3.5.6. COMPARATOR NUMERIC PE 16 BI I REALIZAT CU

CIRCUITE 74HC(T)682
Se utilizează două circuite 74HC(T)682 conectate ca în figură. Realizarea sa se

bazează pe relaţiile: Fe = Fe1 ⋅ Fe 2 = Fe1 + Fe 2
75
Fs = Fs 2 + Fe 2 ⋅ Fs1 = Fs 2 + Fe 2 + Fs1 = Fs 2 ⋅ ( Fe 2 + Fs1 ) .

74HC682
8
Fe1 Fe
a0 ,..., a7 A Fe
8 Fs1
b0 ,..., b7 B Fs
1
74HC682
8
Fe2
a8 ,..., a15 A Fe Fs
8 Fs 2
b8 ,..., b15 B Fs
2
3.6. SUMATORUL
Func ie: permite efectuarea operaţiilor aritmetice de adunare (sau scădere) cu două
numere binare având un număr egal de biţi. Orice sumator pe mai mulţi biţi este construit din
sumatoare elementare pe un bit.
• semisumatoare (sumatorul pentru bitul zero) care nu ţine seama de transportul de

Sumatoarele elementare pe un bit pot fi:
• sumatoare complete pe un bit care ţin cont de transportul de la bitul cu

la bitul cu semnificaţie imediat inferioară;
semnificaţie imediat inferioară.
3.6.1. SEMISUMATORUL
• două intrări pentru cele două numere binare de 1 bit notate cu x0 şi y0;
Semisumatorul are:
• două ieşiri care generează:

• S0 – suma celor două numere;
• C1 – transportul către bitul 1 (Carry).
Pe baza tabelului de funcţionare se deduce structura internă a semisumatorului.
x0 y0 S0 C1
0 0 0 0
1 0 1 0
0 1 1 0
1 1 0 1
3.6.2. SUMATORUL COMPLET PE UN BIT
Sumatorul complet pe un bit ţine cont de transportul de la bitul de semnificaţie imediat

inferioară Cn. Are intrările Xn, Yn, Cn şi ieşirile Sn, Cn+1. Funcţionarea sa se bazează pe
tabelul:
76
xn yn Cn Sn Cn+1
0 0 0 0 0
0 0 1 1 0
1 0 0 1 0
1 0 1 0 1
0 1 0 1 0
0 1 1 0 1
1 1 0 0 1
1 1 1 1 1
Din tabel se deduc relaţiile care-i descriu funcţionarea:
S n = X n Yn Cn + X n Yn Cn + X nYn Cn + X nYn Cn = Cn( X n Yn + X nYn ) +

+ Cn ( X nYn + X n Yn ) = Cn ⋅ X n ⊕ Yn + Cn ⋅ X n ⊕ Yn = Cn ⊕ X n ⊕ Yn
Cn +1 = X n Yn C n + X nYn Cn + X nYn Cn + X nYn Cn =

= Cn ( X nYn + X nYn ) + X nYn (Cn + Cn ) =
= Cn ⋅ X n ⊕ Yn + X nYn
Prin implementarea relaţiilor obţinute anterior, se

obţine următoarea schemă a sumatorului complet de 1 bit.
Timpii de propagare de la intrări la ieşiri (considerând t p XOR = 3 ⋅ t p ŞI − NU şi

t p ŞI = t p SAU = 1,5 ⋅ t p ŞI − NU ) sunt:
t p S = 2 ⋅ t p XOR = 6 ⋅ t p ŞI − NU
t pC = t p XOR + t p ŞI + t p SAU = 6 ⋅ t p ŞI − NU
Pentru realizarea unor sumatoare rapide pe mai

mulţi biţi este esenţial ca generarea transportului să se facă
într-un timp cât mai scurt. Prin înlocuirea porţilor ŞI şi
SAU cu porţi ŞI-NU se obţine:
t pC = t p XOR + 2 ⋅ t p ŞI − NU = 5 ⋅ t p ŞI − NU .
Reducerea, în continuare, a timpului de propagare se poate face, prin minimizarea

relaţiei lui transportului Cn+1 cu ajutorul diagramei VK. Relaţia de definirea a lui Cn+1 este:
C n +1 = X n Yn C n + X nYn C n + X nYn C n + X nYn C n Xn XnYn
1
0 1 3 2 XnCn
Dacă se consideră Xn bitul de semnificaţie minimă Cn 1 1 1
(A), Yn bitul (B) şi Cn bitul (C) atunci diagrama VK este:
Cn +1 = X n Cn + Yn Cn + X nYn
4 5 7 6
XnCn Yn
77
Prin implementare se obţine schema (şi reprezentarea simbolică aferentă):
Co
Timpul de propagare obţinut este t pC = t p ŞI + t p SAU = 3 ⋅ t p ŞI − NU . Prin înlocuirea

porţilor ŞI şi SAU cu porţi ŞI-NU se obţine t pC = 2 ⋅ t p ŞI − NU
3.6.3. SUMATORUL BINAR PE 4 BI I 74HC(T)83
Schema acestui sumator este formată din patru sumatoare complete pe un bit
interconectate ca în figură
Intrarea C0 se conectează la „0” dacă circuitul este folosit pentru însumarea a două
numere cu 4 biţi, deoarece nu există transport de la un bit cu semnificaţie mai mică. Când se
extinde numărul de biţi folosind două sau mai multe circuite conectate în cascadă se leagă
intrarea C0 la ieşirea C4 a circuitului anterior.
Acest sumator este un sumator cu propagarea succesiv a transportului. Valorile

corecte ale sumelor se stabilesc succesiv în timp începând cu S0 şi terminând cu S3 pe măsura
generării succesive a transportului de la un sumator elementar la altul.
Întârzierea cea mai mare apare pentru numerele:
când fiecare sumator de 1 bit

generează un transport de „1”. Timpul în care se obţine suma corectă la ieşiri, în cel mai defavorabil caz, poate fi
de sute de ns (foarte, foarte mare şi deranjant!)
3.6.4. SUMATORUL BINAR PE 4 BI I 74HC(T)283
Circuitul 74HC(T)283 reprezintă un sumator cu transport anticipativ, care prin

creşterea complexităţii schemei sumatoarelor de 1 bit permite generarea anticipativă, mult mai
rapidă, a transporturilor C4, C3, C2, C1. Acest lucru asigură obţinerea unui timp de propagare
până la stabilirea unor valori ferme la toate ieşirile de cel mult 50ns.
si = xi ⊕ yi ⊕ ci .
Suma aferentă bitului i se obţine cu relaţia:
78
Transportul ci se generează de către blocul CLA din intrările x0, xi-1, y0, yi-1 şi c0.
Blocul (matricea) de anticipare a transportului Carry Lock
• etajul i generează transport (ci+1=1) dacă xi = yi = „1”;

Ahead (CLA) funcţionează pe baza următoarelor principii: xi si
yi
• etajul i propagă transportul venit din exterior (ci+1=1)

xo
dacă cel puţin una din intrările xi sau yi este pe „1”. xi-1 ci
Notând: pi = xi + yi q i = xi ⋅ y i
yo CLA
şi yi-1
co
Ci +1 = qi + pi ⋅ ci
ieşirea de transport se scrie sub forma:
c1 = q0 + p0 ⋅ c0
Dezvoltând recursiv această relaţie, se obţine:
c2 = q1 + p1 ⋅ c1 c2 = q1 + p1 ⋅ q0 + p1 ⋅ p0 ⋅ c0
c3 = q 2 + p 2 ⋅ c 2 c3 = q2 + p2 ⋅ q1 + p2 ⋅ p1 ⋅ q0 + p2 ⋅ p1 ⋅ p0 ⋅ c0
c 4 = q 3 + p 3 ⋅ c3 c4 = q3 + p3 ⋅ q2 + ..
Astfel transportul aferent bitului i (ci) se generează cu o întârziere de 4,5tpŞI-NU datorată

celor două porţi SAU şi a porţii ŞI necesare pentru implementarea lui ci.
Există şi 74HC(T)583 care adună 2 numere zecimale codate binar. Se generează

semnalul C4 dacă suma depăşeşte numărul 9. Dacă la o intrare se aplică un cod între 10-15 el
face automat conversia şi generează carry.
3.6.5. DIFEREN IATORUL PENTRU DOU NUMERE

BINARE PE 4 BI I REALIZAT CU 74HC83 SAU 74HC283
Sumatoarele pot fi folosite şi pentru a obţine diferenţa a două numere binare. Diferenţa
X-Y se scrie sub forma unei adunări de forma X + (-Y). Numărul –Y este inversul numărului
Y şi se obţine în complement faţă de doi, adică se inversează bit cu bit şi la rezultatul final se
adaugă un 1 ( − Y = Y + 1 ).
De ex. 7 = 0111
-7 = 1000+0001=1001
•
Un diferenţiator se obţine dacă:
•
se conectează 4 inversoare la intrările Y;
•
se leagă C0 la „1”;
se modifică semnificaţia transportului Carry în împrumut /Barrow.
Obs: Orice sumator de n biţi poate fi făcut să funcţioneze ca un circuit de scădere

complementând bit cu bit scăzătorul şi tratând semnalele de transport (din şi spre exterior) ca
semnale de împrumut (din şi spre exterior) cu nivel activ opus.
79
3.6.6. UNIT I ARITMETICE-LOGICE (ALU)
Sunt CLC-uri care pot realiza diferite operaţii aritmetice şi logice cu doi operanzi de b
biţi. Operaţia ce urmează a fi executată este selectată cu ajutorul unor intrări de selecţie.
ALU tipice lucrează cu doi operanzi de câte 4 biţi şi au între 3 şi 5 intrări de selecţie
permiţând realizarea a până la 32 de funcţii diferite.
• 2x4 intrări active pe „0” pentru cei doi operanzi;

Cel mai reprezentativ circuit: 74HC(T)181: 74HCT181
• 4 ieşiri active pe „0” (Y0,…,Y3);

4
A
S0,…,S3 Y0
• 4 intrări (active pe „1”) de selecţie a funcţiei îndeplinite (S0,…,S3);

4 B
Y1
• intrare „M” prin care se selectează tipul operaţiei efectuate:

b0,…,b3 C
4 Y2
• M = „0” – operaţii aritmetice;

a0,…,a3 Y3
• M = „1” – operaţii logice;

M COUT
• intrare de transport de la bitul de semnificaţie inferioară „CIN”; CIN

• ieşire de transport spre bitul de semnificaţie superioară „COUT”;
Dacă M = „1” se efectuează operaţii logice, fiecare ieşire fiind funcţie numai de
intrările celor doi operanzi. Între etaje nu se propagă transport iar CIN şi COUT sunt ignorate.
Dacă M = „0” se efectuează operaţii aritmetice, între etaje se propagă transporturi, se
ţine cont de intrarea CIN şi se generează transport la ieşirea COUT.
Circuitele 74HC181 se pot cascada obţinându-se ALU pentru operanzi cu mai mult de
4 biţi.
Alte ALU sunt 74HC(T)381 şi 74HC(T)382. Acestea au numai 3 intrări de selecţie a

funcţiilor realizând cele mai uzuale operaţii (A minus B, B minus A, A plus B, A ⊕ B , A+B,
AB). Singura deosebire dintre cele două constă în faptul că la 381 generarea transportului se
face succesiv iar la 382 anticipativ.
3.7. DETECTOR/GENERATOR DE PARITATE/IMPARITATE
Este un CLC care determina paritatea sau imparitatea numărului de intrări aflate pe
„1”, generând un bit de paritate sau imparitate. Este utilizat pentru detectarea erorilor de
transmisie a informaţiei binare.
Se bazează pe detectoare elementare de imparitate/paritate cu două intrări care
funcţionează conform tabelului:
I0 I1 IMP PAR
0 0 0 0
I0 IMP I0 PAR
1 0 1 0
I1 I1
0 1 1 0
1 1 0 1
Obs: Din tabelul de funcţionare se deduce că:

- ieşirea detectorului de IMPAR este pe „1” dacă la intrări se aplică un număr impar de „1”.
- ieşirea detectorului de PAR este pe „1” dacă la intrări se aplică un număr par de „1”.
Generatoarele de imparitate pentru un număr mai mare de biţi se bazează pe

următoarele structuri:
80
1. Structur în lan :
• numărul de porţi XOR folosite pentru n intrări: n-1;
Caracteristicile acestei structuri pentru n intrări sunt:
• timpul de propagare pe traseul cel mai lung

1
I0 0
1
I1
t p = (n − 1) ⋅ t pXOR ;
1
0
I2 IMP
•
0
In-1 1
numărul de intrări n poate fi şi par şi impar.
1(0)
I0 1(0)
2. Structur arborescent : I1
0(0)
1(1)
• numărul de porţi XOR folosite pentru n intrări: n-1;

Caracteristicile acestei structuri sunt: 1(0)
I2
• timpul de propagare t p = (log 2 n) ⋅ t pXOR este mai

1(1)
I3 0(1) IMP
1(1) 1(0)
I4 0(0) 1(1)
I5
• numărul de intrări n trebuie să fie par.

mic decât la structura în lanţ; 0(0) 0(1)
I6 1(0)
I7 1(0)
Orice detector de imparitate se poate transforma într-unul de paritate prin folosirea

unui inversor suplimentar. Astfel de circuite permit utilizatorului, în funcţie de aplicaţie, să
aleagă funcţia îndeplinită, stabilind printr-un bit dacă circuitul funcţionează ca un detector de
paritate (PAR) sau imparitate (IMPAR).
Funcţionare:
• P = „1”, ultimul XOR este un inversor, se obţine un detector de
•
paritate;
P = „0”, ultimul XOR este un operator neinversor, se obţine un
detector de imparitate.
3.7.1. DETEC IA UNEI ERORI LA TRANSMISIA DATELOR
Un sistem de transmisie a datelor este format dintr-o sursă de date pe 4 biţi şi un

receptor de date. Pe firele de legătură dintre sursă şi receptor pot să apară perturbaţii care să
modifice o anumită dată transmisă. Sistemul permite detecţia unei singure erori de transmisie.
Pentru detecţia acesteia se utilizează un generator de IMPAR la emisie şi un detector
de PAR/IMPAR la recepţie.
Perturbaţii Perturbaţii
1 1 1 1
Sursă 0 0 Sursă 0 1
Receptor Receptor
de 1 1 de 1 1
de date date de date
date 1 1 1
1
I0 I0 I0 I0
I1 I1 I1 I1
I2 I2 I2 I2
I3 I3 I3 I3
1 0 Eroare de 1 1 Eroare de
P Y P Y transmisie P Y P Y transmisie
Generator de Detector de Generator de Detector de

imparitate paritate imparitate paritate
• în absen a unei erori de transmisie: presupunem că se transmit datele 1011.

Funcţionare:
Generatorul de imparitate are 3 intrări pe „1” şi-şi va pune ieşirea Y pe „1”. La recepţie,
detectorul devine de paritate (deoarece intrarea sa P este conectată la ieşirea generatorului de
imparitate de la emisie care este pe „1”). El are la intrări 3 de „1” astfel încât ieşirea sa va fi
pe „0” semnalând absenţa erorii de transmisie.
81
• în prezen a unei erori de transmisie: presupunând că se transmit aceleaşi date, la

recepţie ajung patru de „1” (sau numai doi de „1”). Detectorul de paritate îşi va pune astfel
ieşirea pe „1” şi va semnala prezenţa unei erori de transmisie.
Obs: Sistemul semnalizează apariţia unei singure erori de transmisie pe oricare din
cele 5 linii (4 linii de date şi o linie care indică paritatea/imparitatea datelor transmise).
3.7.2. CIRCUITE INTEGRATE DEDICATE
• 74HC(T)180:
Cele mai utilizate generatoare/detectoare de paritate/imparitate sunt:
• are 8 intrări; 2 ieşiri PAR şi IMPAR; 2 intrări de interconectare;

• structură arborescentă;
• se foloseşte pentru detectarea erorilor de transmisie.
• 74HC(T)280:
• are 9 intrări; 2 ieşiri PAR şi IMPAR;
• structura în lanţ;
• este folosit pentru detectarea erorilor de memorare ale unui cuvânt binar de 8
biţi. Verifică dacă informaţia citită din memorie are aceeaşi paritate ca şi cea înscrisă. În
memorie se memorează alături de cei 8 biţi de informaţie şi un al 9-lea bit de paritate. Valoarea
acestuia este „1” dacă un număr par de biţi de informaţie sunt pe „1” şi „0” în caz contrar. În
permanenţă între biţii de informaţie şi bitul de paritate trebuie să existe concordanţă. În caz
contrar există o eroare.
3.8. HAZARDUL COMBINA IONAL
Studiul funcţionării circuitelor combinaţionale se face, cel mai frecvent, doar

analizând stările stabile şi ignorând timpii de propagare. Dacă se ţine cont şi de timpii de
propagare se observă existenţa unor glitch-uri (glitch = un impuls scurt, neaşteptat, care apare
la ieşire când se modifică o intrare, determinat de timpul de propagare al porţilor).
Hazardul combinaţional apare la circuitele combinaţionale dacă se produce un glitch la
una dintre ieşirile sale datorită modificării unei intrări.
• hazard static:
Tipurile hazardului combinaţional:
• hazard „1” static când ieşirea ar trebui să fie pe „1” dar

momentan trece pe „0” datorită modificării intrării 1 0 1
(apare la circuitele ŞI-SAU);
• hazard „0” static când ieşirea ar trebui să fie pe „0” dar
0 1 0
momentan trece pe „1” datorită modificării intrării
• hazard dinamic când ieşirea comută de mai multe ori ca

(apare la circuitele SAU-ŞI);
1 0 1 0
urmare a modificării o singură dată a unei intrări.
Pentru a exemplifica apariţia hazardului „1” static se analizează comportarea în

comutaţie a unui multiplexor 2/1. Se consideră ambele intrări I0 şi I1 pe „1” şi se trece intrarea
A din „1” pe „0” (pentru simplificare se consideră toţi timpii de propagare egali tp). Ieşirile
porţilor 1, 2, 3 şi 4 se notează cu U1, U2, U3 şi U4.
82
A
În regim static:
I0 = I1 = A = „1” → Y = „1”
I0 = I1 = „1” şi A = „0” → Y = „1” U1 t
I0 1
A U4 t
4 3 Y
2
I1
U2 t
I0 1 Y t
A
4 3 Y
Hazard
I1
2 combinaţional
tp tp tp t
Hazardul apare deoarece între intrarea A şi ieşirea Y există două trasee (4-2-3
respectiv 1-3) de lungime diferită (în ceea ce priveşte timpului de propagare). El se elimină
prin egalizarea lungimii traseelor. În exemplul prezentat acest lucru presupune conectarea
unui operator neinversor între intrarea A şi poarta 1.
În situaţiile în care se implementează funcţii minimizate cu diagrama VK, eliminarea

hazardului combinaţional se face formând toate grupurile posibile (inclusiv cele redundante).
3.9.1. Extinderea capacit ii de decodificare/demultiplexare
Exerci ii:
1. Folosind circuite 74HC138 s se realizeze un DCD/DMUX cu 16 linii de ieşire.
Deoarece un circuit 74HC138 are 8 linii de ieşire, pentru obţinerea circuitului solicitat, cu 16 linii de
ieşire, trebuie folosite 2 asemenea circuite. Pentru selectarea celor 16 linii de ieşire trebuie utilizat un cod de
selecţie având patru biţi A, B, C şi D.
Se desenează cele două circuite şi se notează cele 16 linii de ieşire cu:

- Y0, Y1, …, Y7 (ce corespund liniilor Y0, Y1, …, Y7 ale decodificatorului notat cu 0);
- Y8, Y9, …, Y15 (ce corespund liniilor Y0, Y1, …, Y7 ale decodificatorului notat cu 1).
Se completează tabelul de funcţionare începând cu DCD-ul validat şi linia de ieşire activă. Pentru
fiecare linie de ieşire activă se determină codul de selecţie. Se observă că validarea DCD-ului 0 trebuie realizată
dacă intrarea de selecţie D = „0” iar a DCD-ului 1 dacă D = „1”
Codul de selecţie al noului circuit se formează:

- intrarea de selecţie A legând împreună intrările A ale celor două circuite;
- intrarea de selecţie B legând împreună intrările B ale celor două circuite;
- intrarea de selecţie C legând împreună intrările C ale celor două circuite;
83
- intrarea de selecţie D se leagă la intrarea de validare G2B a DCD-ului 0 şi la G1 a DCD-ului 1.
„1” 74HC138
Linia de Condiţia
DCD G / Di
G1 Y0 Y0
D C B A ieşire de G2A
validat Y1 Y1
activă validare D G2B Y2 Y2
0 0 0 0 Y0 Y3 Y3
0 0 0 1 Y1 0
Y4 Y4
0 0 1 0 Y2 A A Y5 Y5
0 0 1 1 Y3 B B Y6 Y6
0 1 0 0 Y4 0 D = „0”
C C Y7 Y7
0 1 0 1 Y5
0 1 1 0 Y6 74HC138
0 1 1 1 Y7 G1 Y0 Y8
1 0 0 0 Y8 G2A Y1 Y9
1 0 0 1 Y9 G2B Y2 Y10
1 0 1 0 Y10
Y3 Y11
1 0 1 1 Y11 1
1 1 0 0 Y12 1 D = „1” Y4 Y12
A Y5 Y13
1 1 0 1 Y13
1 1 1 0 Y14 B Y6 Y14
1 1 1 1 Y15 C Y7 Y15
Prin legarea împreună a intrărilor G2A a celor două DCD, se obţine o intrare notată G / Di . Aceasta
poate fi intrare de validare activă pe „0” ( G ) dacă circuitul este folosit pe post de DCD sau intrare de date ( Di )
dacă circuitul este un DMUX neinversor.
Schema este complet funcţională dacă intrarea de validare G1 a DCD-ului 0 se leagă la „1” iar G2B a
DCD-ului 1 la masă.
2. Folosind un num r minim de circuite 74HCT138 şi inversoare s se realizeze

un DMUX neinversor cu 32 linii de ieşire.
Pentru obţinerea celor 32 de linii de ieşire sunt necesare patru circuite 74HC138. Codul de selecţie va
avea 5 biţi A, B, C, D şi E.
Se desenează cele patru circuite şi se notează cele 32 linii de ieşire cu:

După completarea tabelului de funcţionare se observă că validarea DCD-ului 0 trebuie realizată dacă
intrările de selecţie sunt D = „0” şi E = „0”, a DCD-ului 1 dacă D = „1” şi E = „0”, a DCD-ului 2 dacă D =
„0” şi E = „1”, iar a DCD-ului 3 dacă D = „1” şi E = „1”.
Prin legarea împreună a intrărilor G2A a celor patru DCD, se obţine o intrare notată G / Di . Aceasta
poate fi intrare de validare activă pe „0” ( G ) dacă circuitul este folosit pe post de DCD sau intrare de date ( Di )
dacă circuitul este un DMUX neinversor.

- intrarea de selecţie A legând împreună intrările A ale celor patru circuite;
- intrarea de selecţie B legând împreună intrările B ale celor patru circuite;
- intrarea de selecţie C legând împreună intrările C ale celor patru circuite;
- intrarea de selecţie D se leagă la intrările de validare G2B ale DCD-lor 0 şi 2 şi la intrările G1 ale
DCD-lor 1 şi 3.
- intrarea de selecţie E se leagă la intrarea de validare G2B a DCD-lui 1 şi G1 a DCD-lui 2 şi, prin
intermediul unui inversor, la intrarea G1 a DCD-lui 0 şi G2B a DCD-lui 4.
84
74HCT138
G1 Y0 Y0
G / Di
Linia de Condiţia G2A Y1 Y1
DCD D G2B Y2 Y2
E D C B A ieşire de
validat Y3 Y3
activă validare 0
Y4 Y4
0 0 0 0 0 Y0 A A Y5 Y5
0 0 0 0 1 Y1 B B Y6 Y6
0 0 0 1 0 Y2 C C Y7 Y7
D = „0”
0 0 0 1 1 Y3
0 şi
0 0 1 0 0 Y4 74HCT138
E = „0”
0 0 1 0 1 Y5 G1 Y0 Y8
0 0 1 1 0 Y6 E G2A Y1 Y9
0 0 1 1 1 Y7
G2B Y2 Y10
0 1 0 0 0 Y8 Y3 Y11
0 1 0 0 1 Y9 1
Y4 Y12
0 1 0 1 0 Y10 A Y5 Y13
D = „1”
0 1 0 1 1 Y11
1 şi B Y6 Y14
0 1 1 0 0 Y12
E = „0” C Y7 Y15
0 1 1 0 1 Y13
0 1 1 1 0 Y14 74HCT138
0 1 1 1 1 Y15
G1 Y0 Y16
1 0 0 0 0 Y16
G2A Y1 Y17
1 0 0 0 1 Y17
1 0 0 1 0 Y18 G2B Y2 Y18
D = „0” Y3 Y19
1 0 0 1 1 Y19
2 şi 2
Y4 Y20
1 0 1 0 0 Y20
E = „1” A Y5 Y21
1 0 1 0 1 Y21
1 0 1 1 0 Y22 B Y6 Y22
1 0 1 1 1 Y23 C Y7 Y23
1 1 0 0 0 Y24 74HCT138
1 1 0 0 1 Y25
1 1 0 1 0 Y26 G1 Y0 Y24
D = „1” G2A Y1 Y25
1 1 0 1 1 Y27
3 şi
1 1 1 0 0 Y28 G2B Y2 Y26
E = „1”
1 1 1 0 1 Y29 Y3 Y27
3
1 1 1 1 0 Y30 Y4 Y28
1 1 1 1 1 Y31 A Y5 Y29
B Y6 Y30
C Y7 Y31
Tem :
1. Folosind un num r minim de circuite 74HCT138 şi inversoare s se realizeze
un DMUX inversor cu 32 linii de ieşire.
2. 4.1; 4.2; 4.5
3.9.2. Implementarea func iilor logice cu ajutorul decodificatoarelor
3. Folosind un singur decodificator 74HC138 şi un num r minim de por i ŞI-NU

cu trei intr ri, s se implementeze func ia: F = P10 + P11 + P13 + P14 + P15 .
Ieşirile DCD-ului 74HC138 reprezintă termenii canonici ai unei funcţii de trei variabile. Ele se vor nota:
Y0 = P0 ' = A ⋅ B ⋅ C Y1 = P1' = A ⋅ B ⋅ C Y2 = P2 ' = A ⋅ B ⋅ C Y3 = P3' = A ⋅ B ⋅ C
Y4 = P4 ' = A ⋅ B ⋅ C Y5 = P5 ' = A ⋅ B ⋅ C Y6 = P6 ' = A ⋅ B ⋅ C Y7 = P7 ' = A ⋅ B ⋅ C
Funcţia F se rescrie cu ajutorul variabilelor A, B, C şi D, se pun în evidenţă termenii Pi' , se dă factor

comun variabila D şi se transformă suma în produs:
F = A BC D + ABC D + AB CD + A BCD + ABCD = D ⋅ (P2 ' + P3 ' + P5 ' + P6 ' + P7 ' ) = D ⋅ P2 ' P3' P5 ' P6 ' P7 '
85
74HC138
P0'
D G1 Y0
P1'
G2A Y1
validarea circuitului D = G1 . Celelalte intrări

Variabila comună se foloseşte pentru P2'
G2B Y2
P3'
Y3
P4'
de validare se leagă la masă. Y4
P5'
A A Y5
Codul de selecţie este furnizat de P6'
F
B B Y6
variabilele A, B şi C. C C Y7
P7'
4. Folosind un singur decodificator 74HCT138 şi un num r minim de por i ŞI-NU

cu trei intr ri, s se implementeze func ia: F = P16 + P18 + P22 + P26 + P30 .
F = A BC DE + ABC DE + ABC DE + ABC DE + ABCDE = AE ( BC D + BC D + BC D + BC D + BCD )
Variabilele comune se folosesc pentru validarea circuitului: E = G1 şi A = G2 A . Cealaltă intrare de

validare se leagă la masă.
Codul de selecţie este furnizat de variabilele B, C şi D. Termenii canonici obţinuţi la ieşirea
decodificatorului vor fi:
Y0 = P0 ' = B ⋅ C ⋅ D Y1 = P1' = B ⋅ C ⋅ D Y2 = P2 ' = B ⋅ C ⋅ D Y3 = P3' = B ⋅ C ⋅ D
Y4 = P4 ' = B ⋅ C ⋅ D Y5 = P5 ' = B ⋅ C ⋅ D Y6 = P6 ' = B ⋅ C ⋅ D Y7 = P7 ' = B ⋅ C ⋅ D
74HCT138
P0'
Funcţia devine: E G1 Y0
F = AE ( P0' + P1' + P3' + P5' + P7' )

P1'
A G2A Y1
P2'
G2B Y2
P3'
Y3
sau: Y4
P4'
F = AE ⋅ P0' ⋅ P1' ⋅ P3' ⋅ P5' ⋅ P7'

P5'
F
B A Y5
P6'
C B Y6
P7'
D C Y7
5. Folosind un circuit 74HCT138 şi un num r minim de por i ŞI-NU cu 2 şi 4

intr ri s se implementeze func ia: F = P0 + P5 + P6 + P8 + P11 + P14 .
Funcţia se rescrie sub forma: F = ABC D + ABC D + ABC D + ABC D + ABC D + ABCD
F = P0' ⋅ D + P5' ⋅ D + P6' ⋅ D + P0' ⋅ D + P3' ⋅ D + P6' ⋅ D = P0 ' + P3' ⋅D + P5 ' ⋅D + P6 ' = P0' ⋅ P3' ⋅ D ⋅ P5' ⋅ D ⋅ P6'
„1” 74HCT138
P0'
G1 Y0
P1'
G2A Y1
P2'
P3' ⋅ D
G2B Y2 P3'
P3' F
Y3
P4'
Y4
P5' ⋅ D
P5' P5'
A A Y5
P6'
B B Y6
P7'
C C Y7
D
D
Validarea decodificatorului presupune G1 = „1” şi G2A = G2B = „0”.
86
6. Folosind dou capsule 74HC139 şi un num r minim de por i ŞI-NU cu 3

intr ri, s se implementeze func ia: F = P0 + P2 + P9 + P10 + P11 + P14 .
Două capsule 74HC139 conţin patru DCD 2/4 cu care se realizează un DCD 4/16. Codul de selecţie va
avea 4 biţi A, B, C şi D.
Se desenează cele patru circuite şi se notează cele 16 linii de ieşire cu:
După completarea tabelului de funcţionare Linia de Condiţia

DCD
se observă că validarea DCD-ului 0 trebuie realizată D C B A ieşire de
validat
dacă intrările de selecţie sunt C = „0” şi D = „0”, a activă validare
DCD-ului 1 dacă C = „1” şi D = „0”, a DCD-ului 2 0 0 0 0 Y0
C = „0”
dacă C = „0” şi D = „1”, iar a DCD-ului 3 dacă C = 0 0 0 1 Y1
0 şi
„1” şi D = „1”. 0
0
0
0
1
1
0
1
Y2
Y3
D = „0”
0 1 0 0 Y4
Deoarece pentru validarea DCD-urilor C = „1”
0 1 0 1 Y5
1 şi
trebuie îndeplinite două condiţii iar circuitele au o 0 1 1 0 Y6
D = „0”
singură intrare de validare, este necesar un DCD 0 1 1 1 Y7
suplimentar care să decodifice stările intrărilor C şi 1 0 0 0 Y8
C = „0”
1 0 0 1 Y9
D. 2 şi
1 0 1 0 Y10
D = „1”
1 0 1 1 Y11
Codul de selecţie al noului circuit se 1 1 0 0 Y12
C = „1”
formează: 1 1 0 1 Y13
3 şi
1 1 1 0 Y14
- intrarea de selecţie A legând împreună 1 1 1 1 Y15
D = „1”
intrările A ale celor patru circuite;
- intrările de selecţie C şi D se leagă la intrările de selecţie A şi B ale DCD-ului suplimentar.
½ 74HC139
P0
G Y0
P1
P0 ⋅ P2 ⋅ P9
0 Y1
P2
A A Y2
P3
B B Y3
½ 74HC139
P4
G Y0
P5
1 Y1
P6
½ 74HC139 A Y2 F
P7
G Y0
B Y3 Nu este necesar
½ 74HC139
Y1
P8
C A Y2 G Y0
P9
D B Y3 2 Y1
P10
A Y2
P11
B Y3
P10 ⋅ P11 ⋅ P14
½ 74HC139
P12
G Y0
P13
3 Y1
P14
A Y2
P15
B Y3
Ieşirile DCD-ului nou format, reprezintă termenii canonici ai unei funcţii de patru variabile. Se
implementează forma: F = P0 ⋅ P2 ⋅ P9 ⋅ P10 ⋅ P11 ⋅ P14 .
Se observ că nu se foloseşte nici o ieşire a DCD-ului 1. Din acest motiv nu este necesară utilizarea sa.
Implementarea funcţiei necesită două capsule 74HC139 şi cinci porţi ŞI-NU cu trei intrări.
Tem : 4.9, 4.10, 4.11, 4.12, 4.18, 4.19,
87
3.9.3. Extinderea capacit ii de multiplexare
Exerci ii:
1. Folosind multiplexoare 74HCT151 şi por i ŞI-NU cu dou intr ri s se
realizeze un MUX cu 16 canale de intrare.
Deoarece un circuit 74HCT151 are 8 linii de intrare, pentru obţinerea circuitului solicitat, cu 16 linii de
intrare, trebuie folosite 2 asemenea circuite. Pentru selectarea celor 16 linii de intrare trebuie utilizat un cod de
selecţie având patru biţi A, B, C şi D.
Se desenează cele două circuite şi se notează cele 16 linii de intrare cu:

- D0, D1, …, D7 (ce corespund liniilor de intrare D0, D1, …, D7 ale multiplexorului notat cu 0);
- D8, D9, …, D15 (ce corespund liniilor de intrare D0, D1, …, D7 ale multiplexorului notat cu 1).
74HCT151
D EN
A A
B B
C C 0
Linia de Condiţia D0 D0
MUX D1
D C B A intrare de D1 Y0
validat D2
activă validare D3
D2 Y0
0 0 0 0 D0 D3
D4
D4
0 0 0 1 D1 D5
D5
0 0 1 0 D2 D6
D6
0 0 1 1 D3 D7 D7
0 1 0 0 D4 0 D = „0”
Y
0 1 0 1 D5 74HCT151
0 1 1 0 D6
EN
0 1 1 1 D7
1 0 0 0 D8 A
1 0 0 1 D9 B
1 0 1 0 D10 C 1
1 0 1 1 D11 D8
D0
1 1 0 0 D12 1 D = „1” D9
D1
D10 Y1
1 1 0 1 D13 D2 Y1
D11
1 1 1 0 D14 D3
D12
1 1 1 1 D15 D4
D13
D5
D14
D6
D15
D7
Se completează tabelul de funcţionare începând cu MUX-ul validat şi linia de intrare activă. Pentru
fiecare linie de intrare activă se determină codul de selecţie. Se observă că validarea MUX-ului 0 trebuie
realizată dacă intrarea de selecţie D = „0” iar a MUX-ului 1 dacă D = „1”

- intrarea de selecţie A legând împreună intrările A ale celor două circuite;
- intrarea de selecţie B legând împreună intrările B ale celor două circuite;
- intrarea de selecţie C legând împreună intrările C ale celor două circuite;
- intrarea de selecţie D se leagă direct la intrarea de validare EN a MUX-ului 0 şi, inversată, la intrarea
de validare EN a MUX-ului 1.
Ieşirea MUX-ului creat va fi:

Y = Y0 + Y1 = Y0 ⋅ Y1
Ea se obţine cu ajutorul unei porţi ŞI-NU conectate între ieşirile negate ale celor două circuite
74HC151.
88
2. Folosind multiplexoare 74HC151 şi alte componente aferente s se realizeze un

MUX cu 32 linii de intrare.
Pentru obţinerea celor 32 de linii de intrare sunt necesare patru circuite 74HC151. Codul de selecţie va
avea 5 biţi A, B, C, D şi E.
Circuitul solicitat se poate obţine prin utilizarea unui DCD la intrare sau prin folosirea unui MUX la
ieşire.
a). Metoda bazată pe utilizarea unui DCD pentru validarea circuitelor

74HC151
Se desenează cele patru circuite şi se notează EN

cele 32 linii de intrare cu: A A
B B
- D0, D1, …, D7 (ce corespund liniilor de intrare C C 0
D0, D1, …, D7 ale MUX-ului notat cu 0); D0
D0
- D8, D9, …, D15 (ce corespund liniilor de intrare D1
D1 Y0
D2
D0, D1, …, D7 ale MUX-ului notat cu 1). D3
D2 Y0
D3
D4
D0, D1, …, D7 ale MUX-ului notat cu 2); D5
D5
D6
D6
D7
D0, D1, …, D7 ale MUX-ului notat cu 3).
74HC151
EN
A
Linia de Condiţia B
MUX C 1
E D C B A intrare de D8
validat D0
activă validare D9
D1
D10 Y1
0 0 0 0 0 D0 D2
0 0 0 0 1 D1 D11 Y1
D3
D12
0 0 0 1 0 D2 D4
D = „0” D13
0 0 0 1 1 D3 D5
0 şi D14
D6
0 0 1 0 0 D4 ½ 74HC139
D15
E = „0” D7
0 0 1 0 1 D5 G Y0
G
0 0 1 1 0 D6 74HC151 Y
Y1
0 0 1 1 1 D7
D A Y2 EN
0 1 0 0 0 D8 E B Y3
0 1 0 0 1 D9 A
0 1 0 1 0 D10 B
D = „1” C 2
0 1 0 1 1 D11
1 şi D16
0 1 1 0 0 D12 D0
E = „0” D17
0 1 1 0 1 D13 D1 Y2
D18
0 1 1 1 0 D14 D2 Y2
D19
0 1 1 1 1 D15 D3
D20
1 0 0 0 0 D16 D4
D21
1 0 0 0 1 D17 D5
D22
D6
1 0 0 1 0 D18 D23
D = „0” D7
1 0 0 1 1 D19
2 şi
1 0 1 0 0 D20 74HC151
E = „1”
1 0 1 0 1 D21 EN
1 0 1 1 0 D22
1 0 1 1 1 D23 A
1 1 0 0 0 D24 B
C 3
1 1 0 0 1 D25
D24
1 1 0 1 0 D26 D0
D = „1” D25
1 1 0 1 1 D27 D1 Y3
3 şi D26
D2
1 1 1 0 0 D28 D27 Y3
E = „1” D3
1 1 1 0 1 D29 D28
1 1 1 1 0 D30 D4
D29
1 1 1 1 1 D31 D5
D30
D6
D31
D7
După completarea tabelului de funcţionare se observă că validarea MUX-ului 0 trebuie realizată dacă
intrările de selecţie sunt D = „0” şi E = „0”, a MUX-ului 1 dacă D = „1” şi E = „0”, a MUX-ului 2 dacă D =
„0” şi E = „1”, iar a MUX-ului 3 dacă D = „1” şi E = „1”.
89
Deoarece MUX-urile au o singură intrare de validare iar validarea lor presupune îndeplinirea simultană
a două condiţii, trebuie utilizat un circuit care să decodifice stările intrărilor de selecţie D şi E. Acest circuit este
½ 74HC139. Intrarea sa de validare devine intrarea de validare G a MUX-ului cu 32 de linii de intrare iar la
intrările A şi B se conectează intrările de selecţie D şi E. Ieşirile Y0, Y1, Y2 şi Y3 se conecteză la intrarile de
validare ale MUX-urilor 0, 1, 2, respectiv 3.
Codul de selec ie al noului circuit se formează:

- intrarea de selecţie A legând împreună intrările A ale celor patru circuite;
- intrarea de selecţie C legând împreună intrările C ale celor patru circuite;
- intrarea de selecţie D se leagă la intrarea de selecţie A a DCD-ului;
- intrarea de selecţie E se leagă la intrarea de selecţie B a DCD-ului.
74HC151 74HC151
1 1
EN EN
1 1
A A A A
1 1 B
B B B
1 C 0 1 C 0
C C
D0 D0
D0 D0
D1 0 D1 0
D1 Y0 D1 Y0
D2 D2
D2 Y0 D2 Y0
D3 D3
D3 D3
D4 D4
D4 D4
D5 D5
D5 D5
D6 D6
D6 D6
D7 D7
D7 D7
74HC151 74HC151
1 1
EN EN
A A
B B
C 1 C 1
D8 D8
D0 D0
D9 0 D9 0
D1 Y1 D1 Y1
D10 D10
D2 Y1 D2 Y1
D11 D11
D3 D3
D12 D12
D4 D4
D13 D13
D5 D5
D14 D14
½ 74HC139 D6 ½ 74HC139 D6
D15 D15
1 1 D7 0 1 D7
G G Y0 G G Y0
1 74HC151 Y 1 74HC151 Y
Y1 Y1
0 1 1 0 0 0 0 D23
D A Y2 EN D A Y2 EN
1 1 1 1 1
E B Y3 A E B Y3 A
B 1 B
C 2 1 C 2
D16 D16
D0 D0
D17 0 D17 D23
D1 Y2 D1 Y2
D18 D18
D2 Y2 D2 Y2
D19 D19
D3 D3
D20 D20
D4 D4
D21 D21
D5 D5
D22 D22
D6 D6
D23 D23
D7 D7
74HC151 74HC151
1 1
EN EN
A A
B B
C 3 C 3
D24 D24
D0 D0
D25 0 D25 0
D1 Y3 D1 Y3
D26 D26
D2 Y3 D2 Y3
D27 D27
D3 D3
D28 D28
D4 D4
D29 D29
D5 D5
D30 D30
D6 D6
D31 D31
D7 D7
Figura 1 Figura 2
90
Ieşirea MUX-ului creat va fi:

Y = Y0 + Y1 + Y2 + Y3 = Y0 ⋅ Y1 ⋅ Y2 ⋅ Y3
Ea se obţine cu ajutorul unei porţi ŞI-NU conectate între ieşirile negate ale celor patru circuite 74HC151
sau cu ajutorul unei porţi SAU conectate între ieşirile celor patru circuite 74HC151.
Observa ie: Dacă în loc de circuite 74HC151 se utilizează circuite 74HC251, nu mai este necesară
utilizarea porţii cu patru intrări de la ieşirea circuitelor deoarece acestea au ieşirea cu trei stări. Etajul de ieşire va
fi realizat astfel:
Y0 Y
Y1
Y2
Y3
Func ionarea MUX-ului cu 32 de linii de intrare:

- la intrările de selecţie A, B, C, D, E se aplică codul 1,1,1,0,1, iar intrarea de validare este G = 1 . Astfel
circuitul 74LS139 nu este validat şi toate ieşirile sale sunt pe „1”. Din acest motiv, toate MUX-urile sunt
invalidate şi au ieşirile pe „0” ceea ce face ca ieşirea finală a circuitului să fie pe „0” (figura 1).
- la intrările de selecţie A, B, C, D, E se aplică codul 1,1,1,0,1, iar intrarea de validare este G = 0 . Astfel
circuitul 74LS139 este validat şi are ieşirea Y2 = „0”. MUX-ul 2 este validat şi la ieşirea sa se regăsesc datele
prezente la intrarea sa D7, adică datele D23. Deoarece toate ieşirile celorlaltor MUX-uri sunt pe „0”, la ieşirea
finală a circuitului vor fi disponibile datele D23 (figura 2).
b). Metoda bazată pe utilizarea unui MUX suplimentar pentru selecţia ieşirilor circuitelor
Ca şi la metoda precedentă, se desenează cele patru circuite şi se notează cele 32 de linii de intrare cu:
- D0, D1, …, D7 (ce corespund liniilor de intrare D0, D1, …, D7 ale MUX-ului notat cu 0);
- D8, D9, …, D15 (ce corespund liniilor de intrare D0, D1, …, D7 ale MUX-ului notat cu 1).
- D16, D17, …, D23 (ce corespund liniilor de intrare D0, D1, …, D7 ale MUX-ului notat cu 2);
- D24, D25, …, D31 (ce corespund liniilor de intrare D0, D1, …, D7 ale MUX-ului notat cu 3).
Metodă presupune validarea tuturor MUX-urilor şi se bazează pe două etape de multiplexare.
În prima etapă se selectează câte o linie de intrare a fiecărui MUX cu ajutorul biţilor A, B şi C ai codului
de selecţie. Astfel din cele 32 de linii de intrare se aleg acele patru linii de intrare care corespund codului de
selecţie format numai din biţii A, B şi C.
În cea de a doua etapă, cele patru ieşiri ale MUX-urilor (cele patru linii de intrare alese în urma primei
etape de multiplexare) se conectează la intrările D0 – D3 ale unui nou MUX care, pe baza biţilor D şi E ai codului
de selecţie, furnizează la ieşire, datele existente la intrarea selectată (figura 3).
Pentru funcţionare corectă, MUX-ul suplimentar are intrarea de validare conectată la intrarea de
validare generală a circuitului, intrarea de selecţie C la „0” iar intrările de date D4 – D7 la un potenţial
corespunzător lui „0” sau „1”, ele nefiind accesate niciodată.
Observa ie: Dacă intrarea de selecţie C se conectează la „1”, ieşirile MUX-urilor trebuie conectate la
intrările de date D4 – D7 iar intrările D0 – D3 la un potenţial corespunzător lui „0” sau „1”, ele nefiind accesate
niciodată.
Func ionarea MUX-ului cu 32 de linii de intrare cu MUX la ieşire:

- la intrarea de validare se aplică G = 1 . Toate MUX-urile sunt invalidate şi au ieşirea pe „0”;
- la intrările de selecţie A, B, C, D, E se aplică codul 1,1,1,0,1, iar intrarea de validare este G = 0 .
Astfel, în urma primului etaj de multiplexare se selectează liniile de intrare corespunzătoare codului de selecţie A
= „1”, B = „1” şi C = „1” (D7, D15, D23, D31,) iar la ieşirea MUX-ului suplimentar se regăseşte linia D23
conectată la intrarea D2 a acestuia deoarece D = „0” şi E = „1” (figura 4).
91
G 74HC151 G 0 74HC151
0
EN EN
1 1
A A A A
B 1 1 B
B B
C 0 1 1 C 0
C C
D0 D0
D0 D0
D1 D1 D7
D1 Y0 D1 Y0
D2 D2
D2 Y0 D2 Y0
D3 D3
D3 D3
D4 D4
D4 D4
D5 D5
D5 D5
D6 D6
D6 D6
D7 D7
D7 D7
74HC151 74HC151
0
EN EN
1
A A
B 1 B
C 1 1 C 1
D8 74HC151 D8 74HC151
D0 D0
D9 D9 D15 0
D1 Y1 EN D1 Y1 EN
D10 D10
D2 Y1 D2 Y1 0
D11 D A D11 D A
D3 D3 1
D12 E B D12 E B
D4 D4 0
D13 C D13 C
D5 D5
D14 D14
D6 D0 D6 D0
D15 D15 D23
D7 D1 Y D7 D1 Y
74HC151 D2 Y 74HC151 D2 Y
D3 0 D3
EN D4 EN D4
D5 1 D5
A A
B D6 1 B D6
C 2 D7 1 C 2 D7
D16 D16
D0 D0
D17 D17 D23
D1 Y2 D1 Y2
D18 D18
D2 Y2 D2 Y2
D19 D19
D3 D3
D20 D20
D4 D4
D21 D21
D5 D5
D22 D22
D6 D6
D23 D23
D7 D7
74HC151 74HC151
0
EN EN
1
A A
B 1 B
C 3 1 C 3
D24 D24
D0 D0
D25 D25 D31
D1 Y3 D1 Y3
D26 D26
D2 Y3 D2 Y3
D27 D27
D3 D3
D28 D28
D4 D4
D29 D29
D5 D5
D30 D30
D6 D6
D31 D31
D7 D7
Figura 3 Figura 4
Tem : 4.7; 4.8
3.9.4. Implementarea func iilor logice cu ajutorul multiplexoarelor
Exerci ii:
1. Folosind un multiplexor 74HC151 şi inversoare s se implementeze func ia:
F = P1 + P4 + P5 + P8 + P9 + P11 + P13 + P15
92
Se rescrie funcţia cu ajutorul variabilelor A, B, C şi D şi se pun în evidenţă termenii canonici P ' .
F=1 A2B3CD + { ABC D + { A BC D + 1 A2B3CD + 1 A2B3 CD+1 AB 23CD+{ ABC D + { ABC D

P1 ' P4 ' P5 ' P0 ' P1 ' P3 ' P5 ' P7 '
F = P0' ⋅ D + P1' ( 1
D2 +3D ) + P2' ⋅ 0 + P3' ⋅ D + P4' ⋅ D + P5' ( 1D2 +3D) + P6' ⋅ 0 + P7' ⋅ D
1 1
F = P0 ⋅ D + P1 ⋅ 1 + P2 ⋅ 0 + P3 ⋅ D + P4 ⋅ D + P5 ⋅ 1 + P6 ⋅ 0 + P7' ⋅ D
' ' ' ' ' ' '
Ecuaţia care descrie funcţionarea MUX-ului 74HC151:

Y = EN ⋅ ( D0 ⋅ P0' + D1 ⋅ P1' + D2 ⋅ P2' + D3 ⋅ P3' + D4 ⋅ P4' + D5 ⋅ P5' + D6 ⋅ P6' + D7 ⋅ P7' )
se obţine, la ieşirea circuitului, funcţia F ( F = Y ). Intrarea de

Prin identificarea coeficienţilor ultimelor două ecuaţii 74HC151
EN
validare se leagă la masă, variabilele A, B şi C la intrările de A A
selecţie A, B şi C şi celelalte intrări la: B B
D0 = D D1 = 1
C C
D
D0
D2 = 0 D3 = D
„1” D1 F
Y
D2
D4 = D D5 = 1
Y
D3
D6 = 0 D7 = D
D4
D5
D6
D7
Observa ie: Cu ajutorul unui multiplexor care are codul de selecţie format din n
variabile se poate implementa orice funcţie de n+1 variabile.
2. Folosind un multiplexor 74HCT151 şi inversoare s se implementeze func ia:

F = P17 + P18 + P20 + P23 + P26 + P27 + P31
Se rescrie funcţia cu ajutorul variabilelor A, B, C, D şi E şi se pun în evidenţă termenii canonici P ' .
F =1A2
B3 C DE + 1 A2B3C DE + 1 A2 C DE + {
B3 ABC D E + 1
A2 C DE + 1
B3 AB
23C DE + {
ABC DE
P1 ' P2 ' P4 ' P7 ' P2 ' P3 ' P7 '
F = E ( P1 '⋅D + P2 '⋅1 + P4 '⋅D + P3 '⋅D + P7 '⋅1) 74HCT151
E
EN
Prin identificarea coeficienţilor funcţiei de mai sus şi a ecuaţiei A A
de funcţionare a MUX-ului se obţine, la ieşirea circuitului, funcţia F
( F = Y ). La intrarea de validare se leagă variabila comună negată ( EN = E ),
B B
C C
variabilele A, B şi C la intrările de selecţie A, B şi C şi celelalte intrări la: D0

D1 F
Y
D0 = 0 D1 = D
D „1” D2 Y
D3
D2 = 1 D3 = D
D4
D5
D4 = D D5 = 0
D6
D7
D6 = 0 D7 = 1
Observa ie: Cu ajutorul unui multiplexor care are codul de selecţie format din n
variabile se pot implementa şi funcţii de n+2 variabile dacă una din variabile este comună
tuturor termenilor ce apar în funcţie.
93
3. Folosind un multiplexor 74HCT151 şi un num r minim de por i logice, s se

implementeze func ia: F = P17 + P19 + P25 + P31 .
Se rescrie funcţia cu ajutorul variabilelor A, B, C, D şi E şi se pun în evidenţă termenii canonici P ' .
F = A BC DE + ABC DE + A BC DE + ABCDE = AE ( BC D + BC D + BC D + BCD )

Dacă variabilele B, C şi D se leagă la intrările de selecţie A, B şi C, se obţin următoarele forme ale
funcţiei F:
- F = AE ( P0' + P1' + P4' + P7' ) implementată în figura 5, legând intrarea de validare la AE , intrările D0,
D1, D4 şi D7 la „1” şi D2, D3, D5 şi D6 la „0”.
- F = E ( AP0' + AP1' + AP4' + AP7' ) implementată în figura 6, legând intrarea de validare la E , intrările
D0, D1, D4 şi D7 la variabila A şi D2, D3, D5 şi D6 la „0”.
- F = AEP0' + AEP1' + AEP4' + AEP7' implementată în figura 7, legând intrarea de validare la „0”,
intrările D0, D1, D4 şi D7 la AE şi D2, D3, D5 şi D6 la „0”.
74HCT151 74HCT151 74HCT151
E E EN EN
A EN
B A B A B A
C B C B C B
D C D C D C
D0 A D0 E D0
„1” A
F D1 F D1 F
D1 Y Y Y
D2 D2 Y D2
Y Y
D3 D3 D3
D4 D4 D4
D5 D5 D5
D6 D6 D6
D7 D7 D7
Figura 5. Figura 6. Figura 7.
4. Folosind un multiplexor 74HCT151 şi un num r minim de por i cu trei intr ri,

s se implementeze func ia: F = P0 + P4 + P12 + P19 + P27 + P31
Se rescrie funcţia cu ajutorul variabilelor A, B, C, D şi E:

F = A B C D E + A B CD E + A B CDE + ABC D E + ABC DE + ABCDE
P0 ' P2 ' P3 ' P0 ' P1 ' P3 '

F = A B E (C D + CD + CD) + ABE (C D + C D + CD)
} } } } } }
74HCT153
C A
implementat cu MUX1 implementat cu MUX2 A D B
B 1EN
E
Variabilele C şi D se leagă la intrările de selecţie A şi B. 1D0
„1” 1D1 1Y
În acest caz ecuaţia de funcţionare a MUX-ului devine:
F = EN ( D0 C D + D1CD + D2 C D + D3CD )
1D2
1D3 F
2EN
2D0
În cazul primului MUX, la intrarea sa de validare se leagă: 2D1 2Y
A B E = A + B + E şi 1D0 = 1D1 = 1D3 = „1” respectiv 1D2 = „0”. „1” 2D2
2D3
Pentru celălalt MUX, la intrarea sa de validarea se leagă ABE

şi 1D0 = 1D2 = 1D3 = „1” respectiv 1D1 = „0”
Tem : 4.14, 4.15, 4.16
94
CAPITOLUL 4
CIRCUITE LOGICE SECVEN IALE - CLS
La fel ca şi CLC-urile, CLS-urile sunt tot circuite logice cu mai multe intrări şi ieşiri
dar, la CLS-uri starea logică a ieşirilor depinde de valoarea momentană a intrărilor şi de starea
anterioară a ieşirilor. tw
Front Front
crescător descrescător
Modificarea stării ieşirilor unui CLS are loc
sub acţiunea unor impulsuri de tact (CK). Acestea CK
sunt impulsuri dreptunghiulare cu durată tw (sau Ti) T

şi perioadă T constante.
La majoritatea CLS-urilor modificarea stărilor ieşirilor se poate face pe front sau pe
• pe „1” (în stare HIGH) dacă modificarea ieşirilor are loc pe frontul crescător al
nivel. Prin convenţie, un semnal de tact este activ:
• pe „0” (în stare LOW) dacă modificarea ieşirilor are loc pe frontul descrescător al
tactului sau pe întreaga sa durată;
tactului sau pe durata pauzei dintre două semnale de tact;
4.1. CIRCUITE BASCULANTE
Sunt cele mai simple CLS-uri. Se clasifică în:

• CBB - prezintă două stări stabile la ieşire; în oricare dintre ele pot sta un timp nedefinit; trecerea
•
dintr-o stare în alta se face printr-o comandă externă;
CBM – prezintă o stare stabilă şi o stare cvasistabilă la ieşire; pot sta un timp nedeterminat în
starea stabilă; la o comandă externă, trec în starea cvasistabilă, rămân în această stare un timp bine
determinat de către un circuit de temporizare după care revin în starea stabilă aşteptând o nouă
•
comandă;
CBA – prezintă două stări cvasistabile la ieşire; cele două stări se succed la infinit, durata lor fiind
determinată de către uncircuit de temporizare
4.1.1. CIRCUITE BASCULANTE BISTABILE
• dacă un CBB are o intrare de tact şi îşi modifică ieşirea numai la momente de
Convenţie:
timp determinate de semnalul de tact, acesta va fi denumit, în continuare, bistabil

secvenţial sau sincron sau, pe scurt bistabil (flip-flop);
95
• dacă un dispozitiv secvenţial îşi supraveghează permanent intrările şi îşi schimbă

ieşirile în orice moment fără a depinde de un semnal de tact sau doar de un semnal
de validare, va fi denumit bistabil asincron, nesecvenţial sau latch.
4.1.1.1. Bistabilul S-R (Set-Reset)

Este cel mai simplu CBB. Are două intrări S şi R şi două ieşiri complementare Q şi /Q.
• dacă este activă intrarea SET, ieşirea CBB se poziţionează pe „1” (am setat CBB);
Denumirea intrărilor este sugestivă:
• dacă este activă intrarea RESET, ieşirea CBB se poziţionează pe „0” (am resetat,
am şters CBB);
A) Latchul SR
Este format din 2 porţi ŞI-NU şi eventual două inversoare pentru ca intrările să devină
active pe „1”.
Funcţionarea sa, în regim static, este ilustrată în tabelul şi pe scheme de mai jos:
/S
S R Q /Q S Q
1 0 1 0
0 1 0 1
0 0 Mem.stare anterioară
1 1 1 1 Stare interzisă R /Q
/R
1 /S 1 0 /S 0 1 /S 1
S Q S S
0 1 Q 0 Q
1
R 0 /Q
R 1
0 /Q R 1
0 /Q
/R 0 /R 1 /R 1
combinaţiei S = R = 1 .
Acest latch se poate utiliza numai în aplicaţiile în care nu există posibilitatea apariţiei
Funcţionarea în regim dinamic:
t
R
t
Q
t
/Q
t
Stare interzisă
Reprezentarea simbolică: S Q
R Q
96
O altă variantă a acestui tip de latch SR se obţine dacă se înlocuiesc porţile ŞI-NU cu
porţi SAU-NU. Prin deplasarea semnelor de inversare se obţine schema:
S /Q Deoarece: S /Q
( A⋅ B = A + B )
Q Q
R R
Altă metodă de obţinere a schemei cu porţi SAU-NU se bazează pe relaţiile care

descriu funcţionarea latchului SR cu porţi ŞI-NU:
Q = Q⋅S
Q = Q⋅R
Prin negarea lor şi aplicând teoremele lui De Morgan, rezultă:
Q=Q+S
Q=Q+R
care, prin implementare, conduc la schema latch-ului SR cu porţi SAU-NU.
Obs.: - şi în acest caz intrările sunt active pe „1” (chiar dacă lipsesc inversoarele);
- intrarea corespunzătoare ieşirii Q este R (şi nu S ca în cazul anterior).
Aplica ie: eliminarea comutărilor false la închiderea/deschiderea unui comutator
• în absenţa latchului, la închiderea sau deschiderea unui contact lamelar, datorită

elasticităţii acestuia, apar mai multe contacte mecanice superficiale care determină
apariţia unor oscilaţii înainte de stabilirea unui contact ferm.
• prezenţa latch-ului face ca, din succesiunea de impulsuri produse de închiderea

sau deschiderea contactului, doar primul impuls să genereze bascularea
comutatorului (restul impulsurilor nu mai au nici un efect!).
Vcc Oscilaţii la închidere

/S 1 închis
Q
1 Oscilaţii la închidere t
Vcc 2 deschis
2
/Q t
/R Q
• R = 1KΩ , C = 10nF (TTL), respectiv R = 1MΩ , C = 100 pF (CMOS).

Valorile recomandate ale componentelor:
97
B) Latchul SR cu intrare de comandă
• o intrare suplimentară de validare EN; modificarea stării sale se face numai dacă
Spre deosebire de latchul SR de la punctul A), acesta are:
intrarea de validare EN este pe „1” în conformitate cu tabelul de funcţionare a
• poate fi utilizat şi în aplicaţii nesecvenţiale caz în care la intrare EN se aplică

latchului SR prezentat anterior;
niveluri logice neperiodice.
Schema latchului SR cu intrare de comandă şi reprezentarea sa simbolică sunt:
S /S
P3 P1 Q
S Q
EN
EN
Q
P2 /Q R
P4
R /R
Aplicaţie: memorarea unui bit de informaţie în diverse aplicaţii.
C) Bistabilul SR sincron
Este similar cu latchul SR cu intrare de comandă doar că, intrarea suplimentară este
privită ca o intrare de tact. Schema este identică cu cea prezentată anterior.
Func ionare:
Modificarea stării bistabilului se face pe toată durata Ti a impulsului de tact.
• dacă intrările S şi R sunt modificate pe intervalul Ti , ieşirile Q şi Q comută
• dacă intrările S şi R sunt modificate pe durata pauzei impulsului de tact, ieşirile Q

imediat (ca în cazul unui latchului SR);
şi Q nu se modifică deoarece CK = 0 face ca ieşirile porţilor P3 si P4 să fie pe “1”

indiferent de starea intrărilor S şi R. Starea ieşirilor se modifică numai după
apariţia impulsului de tact.
• starea intrărilor/ieşirilor înainte de apariţia impulsului de tact n+1: S n , Rn , Qn ;

Nota ie:
• starea intrărilor/ieşirilor după apariţia impulsului de tact n+1: S n +1 , Rn +1 , Qn +1 ;
Tabelul de func ionare şi reprezentarea simbolică:

S n Rn Qn +1
0 0 Qn S Q
CK
1 0 1 Q
R
0 1 0
1 1 Stare interzisă
Un astfel de bistabil poate fi folosit doar în aplicaţii în care nu apare starea S = R = 1 .
98
Funcţionarea în regim dinamic (se remarcă modificarea ieşirii numai pe durata

impulsului de tact şi prezenţa stării interzise):
t
R
t
CK
t
Q
t
/Q
t
Stare interzisă
D) Metode de generare a semnalului de tact activ pe front
Datorită performanţelor dinamice superioare şi a comodităţii utilizării, în sistemele

sincrone moderne se folosesc aproape în totalitate bistabile comandate pe front.
Pentru generarea semnalului de tact activ pe fronturi se folosesc două scheme simple
de detectoare de fronturi, una pentru frontul crescător şi alta pentru frontul descrescător.
Deşi impulsurile de tact generate CLKi+ şi CLKi- au o lăţime mică, (de ordinul
timpului de propagare), ele sunt suficiente pentru a declanşa bistabilul.
E) Particularită i dinamice cu privire la utilizarea bistabilelor comutate pe front
Pentru funcţionarea corectă a CBB comutate pe front este necesară respectarea a două
• timpul de prestabilire (setup time) - t s - este intervalul minim dintre momentul

intervale de timp:
atingerii unei valori stabile a nivelului logic la intrarea de date şi momentul

aplicării frontului activ al impulsului de tact;
99
• timpul de menţinere (hold time) - t H - reprezintă durata minimă în care valoarea

stabilă a nivelului aplicat la intrarea de date trebuie menţinută după apariţia
frontului activ a impulsului de tact.
Pentru circuitele numerice uzuale, t s = 5 ÷ 50ns , iar t H = 0 ÷ 10ns .

Dacă nu se respectă aceşti timpi, funcţionarea bistabilului, după aplicarea frontului
activ al impulsului de tact, este imprevizibilă (pot apare oscilaţii, comportări metastabile sau
în cel mai fericit caz o stare stabilă nedeterminată).
F) Bistabilul SR comandat pe front
Este format dintr-un CBB SR sincron şi un detector de fronturi. În funcţie de tipul

detectorului de fronturi folosit, se obţine un bistabil SR comandat pe frontul crescător sau
descrescător al impulsului de tact.
Schema, reprezentarea simbolică şi formele de undă ale CBB comandat pe frontul
crescător al impulsului de tact un redate mai jos.
t
R
t
CK
Comandat pe Comandat pe t
frontul crescător frontul descrescător Q
S Q S Q t
CK CK /Q
Q Q
R R
t
G) Bistabilul SR Master-Slave
Carte pg 134.
4.1.1.2. Bistabilul JK
Acest tip de bistabil poate elimina, în anumite situaţii, nedeterminarea care există în
Ti < t p = 2 ⋅ t pSI − NU ).
cazul bistabilului SR (dacă durata impulsului de tact este mai mică decât timpul de propagare
A) Bistabilul JK sincron
• intrările se notează cu J şi K (nu au o semnificaţie deosebită);

Principalele deosebiri faţă de SR:
• apare suplimentar o reacţie globală de la ieşiri la cele două intrări, astfel încât
ieşirile porţilor P3 şi P4 depind nu numai de intrările de date ci şi de starea
bistabilului S R ;
100
• există suplimentar două intrări asincrone prioritare /PR (Preset), /CLR (Clear)
pentru stabilirea stării iniţiale.
Func ionare:
Reprezentarea tabelului de funcţionare se face analizând funcţionarea circuitului
pentru CLK = „1”, /PR = „1”, /CLR = „1” şi pentru fiecare combinaţie a Jn, Kn şi Qn.
• modificarea stării ieşirii din Qn în Qn+1 se face numai pe durata Ti a impulsului de

Obs:
• intrările asincrone prioritare determină starea ieşirii independent de impulsul de

tact;
tact conform tabelului:
/PR /CLR Q
1 0 1
0 1 0
0 0 Funcţionare sincronă
1 1 Stare interzisă
• pentru Jn = Kn = „1” starea bistabilului este complementată la fiecare impuls de

tact. Aceasta afirmaţie este valabilă numai dacă durată impulsului de tact este mai
mică decât timpul de propagare prin CBB. În caz contrar la ieşiri apar oscilaţii.
Pentru a demonstra acest fapt este necesar să se ţină cont de timpii de propagare prin
porţile bistabilului (durata fronturilor se poate neglija). Dacă ieşirea Q a fost pe „0”, după
trecerea timpului tp, Q trece pe „1”. După scurgerea a încă unui tp, Q trece din nou în „0”, şi
aşa mai departe, până când CLK devine „0”. Aceste oscilaţii la ieşire fac imposibilă
precizarea stării finale a bistabilului.
CK
t
Q
tp tp tp t
J Q
Reprezentarea simbolică: CK
Q
K
Temă: Să se reprezinte grafic formele de undă care apar la ieşirile CBB JK dacă J = K = „1” şi impulsul
de tact are o durată mult mai mare decât tp (+1punct la nota finală de la CID).
101
B) Bistabilul JK comandat pe front
Este format dintr-un CBB JK sincron şi un detector de fronturi. Poate comuta pe

frontul crescător sau descrescător al impulsului de tact. Schema şi reprezentările simbolice
sunt prezentate mai jos:
Tabelul de funcţionare este identic cu al bistabilului JK sincron.
Formele de undă ale bistabilului comandat pe frontul crescător, respectiv descrescător,

al impulsului de tact sunt:
J J
t t
K K
t t
CK CK
t t
Q Q
t t
/Q /Q
t t
CBB JK comandat pe front cu intrări

asincrone prioritare:
Tabelul de funcţionare este identic cu cel

prezentat la CBB JK sincron cu intrări asincrone prioritare.
Intrările asincrone prioritare (/S şi /R) sunt folosite pentru iniţializarea CBB înainte
• asincrone – nu există nici o sincronizare între aceste semnale şi tact;

sau în timpul funcţionării secvenţiale. Ele se numesc:
• prioritare – ele determină starea bistabilului, dacă sunt active şi nu intrările J, K.
Aplicaţie a CBB JK: determinarea ordinii de apariţie a două semnale I1 şi I2.
102
Se utilizează un bistabil JK care comută pe frontul crescător al semnalului de tact.

Intrarea K se conectează la masă. Dacă semnalul I1 apare primul înseamnă că în momentul în
care I2 trece pe „1” intrările bistabilului sunt J = „1” şi K = „0” ceea ce determină Q = „1”.
Dacă semnalul I1 nu apare primul înseamnă că în momentul în care I2 trece pe „1”
intrările bistabilului sunt J = „0” şi K = „0” ceea ce face ca bistabilul să nu-şi modifice starea
(Q rămâne pe „0”).
C) Bistabilul JK Master-Slave (JK-MS)
Asigură eliminarea necondiţionată a nedeterminării stării lui Qn+1 pentru combinaţia Jn

= Kn = „1”. În acest scop s-a întrerupt reacţia globală de la ieşiri la intrări, pe durata
impulsului de tact, şi astfel nu mai apar oscilaţiile la ieşirea bistabilului JK care conduceau la
starea nedeterminată a ieşirii Qn+1.
Este format din două latch-uri SR cu

intrare de comandă între care există o reacţie
globală ieşire-intrare. Primul latch – numit
Master – este comandat de CLK iar al II-lea
latch – numit Slave – de /CLK.
Comunicarea între latch-urile Master şi Slave este dirijată de porţile P1 şi P2 prin

intermediul semnalului /CLK.
În momentul în care CLK devine „1”, QM se modifică conform tabelului de
funcţionare. Pe durata cât CLK = „1”, /CLK = „0” ceea ce împiedică transmiterea lui QM şi
/QM la secţiunea Slave. Astfel se întrerupe bucla de reacţie globală ieşire-intrare pe toată
durata impulsului de tact, evitând apariţia oscilaţiilor.
În momentul în care CLK = „0”, /CLK = „1”, informaţia QM se transmite la ieşirea Q
(QS).
Astfel se poate spune că orice bistabil cu secţiune MS comută pe frontul descrescător

al impulsului de tact. Tabelul de funcţionare, reprezentarea simbolică şi formele de undă
aferente sunt prezentate mai jos:
Tabelul de funcţionare: CK
J K Qn +1
t
0 0 Qn J
1 0 1
0 1 0 t
1 1 /Qn K
t
J Q J SQ Q
CK CK
Q Q t
K K R
/Q
103
4.1.1.3. Bistabilul D (Delay)

Acest tip de bistabil transmite la ieşire informaţia prezentă la intrare cu o întârziere
determinată de momentul aplicării impulsului de tact.
Ecuaţia sa de funcţionare este: Qn+1 = Dn.
Bistabilul D se poate realiza dintr-un bistabil SR sau JK şi un inversor conectat între
intrările SR sau JK astfel încât ele să funcţioneze doar pentru S = /R sau J = /K.
A) Latch-ul D
Se obţine dintr-un latch SR prin conectarea D S Q D Q

unui inversor între intrările S şi R astfel încât S = /R. EN
Q
R EN Q
• EN = „1”, Q urmăreşte intrarea D, se spune că latch-ul este transparent;

Funcţionare:
• EN = „0”, D nu influenţează ieşirea Q; Q memorează starea anterioară trecerii lui

EN pe „0”, se spune că latch-ul zăvorăşte ultima valoare a lui D.
Tabelul de funcţionare: EN
EN D Qn +1
t
1 0 0 D
1 1 1
0 0 Qn t
Q
0 1 Qn
t
Latch-ul D este celula fundamentală pentru memorarea unui bit de informaţie.
Aplicaţie: Registru de memorare pe n biţi
La o magistrală de date D0…Dn-1 se conectează n

latch-uri de tip D cu intrare de validare (notată cu C). Toate
intrările de validare se conectează împreună şi formează
intrarea LE (Latch Enable).
Pentru memorarea unui cuvânt de n biţi disponibil

la un moment dat pe magistrală, se aplică un impuls scurt la
intrarea LE.
Fiecare latch al registrului va memora un bit din
magistrala de date în momentul în care are loc tranziţia din
„1” în „0” a semnalului LE. Din acel moment cuvântul memorat devine disponibil la ieşirile Q0…Qn-1.
B) Bistabilul D comutat pe frontul crescător al impulsului de tact
Se obţine dintr-un latch D şi un detector de fronturi crescătoare.
Reprezentarea simbolică:
Varianta 2: Foloseşte două latch-uri D şi un inversor: Carte pag 143
104
C) Bistabilul D comutat pe frontul decrescător al impulsului de tact
Este realizat dintr-un bistabil SR-MS sau JK-MS şi un inversor conectat între intrările
SR, respectiv JK.
Se poate obţine şi dintr-un latch D şi un detector de fronturi descrescătoare.
Temă: Să se deseneze formele de undă aferente funcţionării CBB-D comandate pe fronturi.
4.1.1.4. Bistabilul T (Toggle)

Bistabilul T se obţine numai din CBB JK-MS prin conectarea împreună a intrărilor J şi
K (CBB JK-MS este forţat să funcţioneze doar în situaţiile J = K = „0” şi J = K = „1”).
Tabelul de funcţionare:
Obs:
1. Dacă T este permanent 1, Qn+1 = Qn ,
bistabilul basculează la fiecare impuls de tact.
El se poate folosi ca divizor de frecvenţă a impulsurilor de tact: f Q = f CK 2
2. Bistabilul T este elementul de bază al oricărui numărător.

3. Nu se fabrică bistabile T. Ele se obţin din bistabile JK sau D.
Aplica ii:
1. Conversia bistabilului D în T
• necesitatea divizării cu 2;
Este cea mai des utilizată fiind impusă de:
• existenţa bistabilelor de tip D şi inexistenţa bistabilelor de tip T.

Pentru realizarea unui bistabil de tip D se porneşte de la următoarea schemă bloc.
Tn Qn Qn+1 Dn
0 0 0 0
0 1 1 1
1 0 1 1
1 1 0 0
105
Se completează, în prima etapă, tabelul de funcţionare al CBB T. Ulterior se adaugă

coloană corespunzătoare funcţionării CBB D.
Din tabel se obţine: Dn = Tn ⋅ Qn + Tn ⋅ Qn = Tn ⊕ Qn adică circuitul logic (CL) este o
poartă SAU-EXCL.
De cele mai multe ori un asemenea bistabil trebuie să funcţioneze ca divizor cu 2,

adică intrarea T trebuie să fie în permanenţă egală cu „1”. Ecuaţia anterioară devine: Dn = Qn
iar schema se simplifică:
cu: f Q = CK
f
2
2. Conversia bistabilului T în D
Se face similar cu conversia anterioară. Se porneşte de la următoarea schemă bloc.
Dn Qn Qn+1 Tn
0 0 0 0
0 1 0 1
1 0 1 1
1 1 1 0
Se completează, în prima etapă, tabelul de funcţionare al CBB D. Ulterior se adaugă

coloană corespunzătoare funcţionării CBB T.
Din tabel se obţine: Tn = Dn ⋅ Qn + Dn ⋅ Qn = Dn ⊕ Qn adică circuitul logic (CL) este o
poartă SAU-EXCL.
3. Generarea unui semnal de tact cu 2 faze Carte pag 147-148
4.1.1.5. Metastabilitatea
Starea metastabilă este un nivel logic intermediar, cuprins între „0” şi „1”, care poate
apare la ieşirile unui bistabil atunci când nu se respectă durată minimă a timpilor setup t s şi
hold t H (definiţi în paragraful 4.1.1.1.E).
Comportarea metastabilă a unui bistabil se poate asemăna cu poziţia unei mingi pe un
deal. Dacă se aruncă mingea de deasupra dealului există o probabilitate foarte mare ca ea să
alunece spre baza dealului, pe un versant sau altul. Dar dacă ea va ajunge chiar în vârful
dealului, este posibil să rămână acolo un timp, înainte de a aluneca la vale datorită unor
factori aleatori (vânt, cutremur, etc.).
Stare metastabilă
Stare stabilă Stare stabilă
La fel ca şi mingea în vârful dealului, bistabilul poate rămâne în stare metastabilă un

interval de timp nepredictibil înainte de a ajunge (din cauza unor factori nedeterminabili) într-
o stare stabilă.
106
Analogia funcţionării unui bistabil cu poziţia mingii faţă de deal poate continua. Dacă
• moderată, ea va ajunge în partea cealaltă a dealului;

mingea este într-o anumită parte a dealului, aplicându-i o forţă:
• redusă, ea nu va putea urca panta şi va reveni în aceeaşi poziţie;

• bine determinată, ea va urca panta, se va opri în vârf, va sta acolo un anumit
interval de timp, după care ca reveni la baza dealului într-o parte sau alta.
Asemănătoare este şi comportarea bistabilului. De exemplu, în cazul unui bistabil SR,
• comutarea ieşirii Q pe „1” dacă durata impulsului este mai mare decât durata
aplicarea unui impuls intrării S poate determina:
• menţinerea ieşirii Q pe „0” dacă durata impulsului este mai mică decât durata
minimă specificată în foile de catalog;
• trecerea ieşirii Q în stare metastabilă dacă durata impulsului este aproximativ egală
minimă;
cu durata minimă;
Acelaşi lucru se întâmplă şi în cazul bistabilului D. Dacă datele prezente la intrarea D
sunt stabile pe durata timpilor t s şi t H atunci ieşirea Q comută conform tabelului de
funcţionare după timpul de propagare t pd .
CK
Date stabile Date instabile t
tS tH tS tH t
Stare metastabilă
tpd tpd tr t
Dacă datele existente la intrarea D nu respectă timpii setup şi/sau hold, atunci este
probabil ca după trecerea timpului t pd bistabilul să intre în stare metastabilă. Teoretic durata
stării metastabile t r (numit şi timp de rezoluţie a metastabilităţii) ar putea fi infinită dar
practic, probabilitatea de menţinere a ei scade exponenţial. Ea nu depăşeşte, de regulă, o
perioadă a impulsurilor de tact.
Probabilitatea apariţiei unei stări metastabile cu o durată mai mare de t r este dată de
eτ
tr
MTBF (t r ) =
T0 ⋅ f ⋅ a
relaţia:
în care MTBF este timpul mediu de apariţie a unei stări metastabile a cărei durată depăşeşte
modificare a intrării asincrone, T0 şi τ sunt constante dependente de familia logică folosită.

perioada impulsurilor de tact, f este frecvenţa impulsurilor de tact, a este frecvenţa de
În cazul utilizării unor bistabile din seria LS, T0 = 0,4 s şi τ = 1,5ns . Deoarece
t s = 10ns , t H = 10ns , pentru o frecvenţă a tactului de 10MHz, perioada sa este t = 100ns iar
t r = 80ns . Dacă semnalul de la intrarea D se modifică cu o frecvenţă de 100kHz, se obţine:
80⋅10 −9
1,5⋅10 − 9
MTBF (80ns ) = = 3,63 ⋅1011 sec
e
0,4 ⋅10 ⋅10
adică aproximativ 115 secole!!
7 5
107
Dacă frecvenţă tactului este de 20MHz, MTBF(30ns) devine egală cu 6 secunde!!

În ipoteza că durata stării metastabile t r nu depăşeşte o perioadă a impulsurilor de tact
circuitul de sincronizare prezentat mai jos, transformă orice intrare asincronă într-un semnal
sincronizat cu semnalul de tact.
Posibil apariţie Semnal
Intrare asincronă stare metastabilă sincronizat cu CLK
D Q D Q
EN Q EN Q
CLK
4.1.1.6. Tipuri uzuale de bistabile

A) Bistabile realizate în tehnologie TTL
• 74LS74, 74ALS74 – două bistabile D care comută pe frontul crescător al tactului,

Cele mai utilizate bistabile realizate în tehnologie TTL sunt:
• 74LS109, 74ALS109 – două bistabile JK care comută pe frontul crescător al

cu intrări asincrone Set/Reset active pe „0”;
• 74LS112, 74ALS112 – două bistabile JK care comută pe frontul descrescător al

tactului, cu intrări asincrone Set/Reset active pe „0” (intrarea K este activă pe „0”);
tactului, cu intrări asincrone Set/Reset active pe „0”;

74ALS74 74ALS109 74ALS112
D S Q J SQ J SQ
CK CK
CR Q Q Q
K R K R
• 74LS373, 74ALS373 – 8 latch-uri D cu ieşiri cu trei stări, cu intrări E (enable –

activă pe „1”) şi OE (output enable – activă pe „0”) comune, care pot comanda
memorii şi microprocesoare realizate în tehnologie MOS;
74ALS373
• 74LS377, 74ALS377 – 8 bistabile D, cu intrări de tact 74ALS377

CP (activă pe frontul crescător) şi de validare E (enable
– activă pe „0”) comune;
• 74LS374, 74ALS374 – registru pe 8 biţi (realizat cu bistabile de tip D), cu ieşiri cu

trei stări, cu intrări de tact CP (activă pe frontul crescător) şi OE (output enable –
activă pe „0”) comune; poate comanda memorii şi microprocesoare realizate în
tehnologie MOS;
108
74ALS374
• 74LS273, 74ALS273 – 8 bistabile D, cu intrări de tact CP (activă pe frontul

crescător) şi de ştergere MR (master reset – activă pe „0”) comune;
74ALS273
B) Bistabile realizate în tehnologie CMOS
• 4013 – două bistabile D care comută pe

Cele mai folosite bistabile realizate în tehnologie CMOS – seria 4000 - sunt:
frontul crescător al tactului, cu intrări CD4013 CD4027
• 4027 – două bistabile JK care comută pe

asincrone Set/Reset active pe „1”; D S Q J SQ
CK
CR Q Q
frontul crescător al tactului, cu intrări K R
• 4042 – 4 bistabile D cu intrare de tact comună care comută pe frontul crescător al

asincrone Set/Reset active pe „1”;
tactului dacă intrarea POLARITY = „0”, respectiv pe frontul descrescător dacă
• 4076 – registru pe 4 biţi (realizat cu bistabile de tip D), cu ieşiri cu trei stări, cu
intrarea POLARITY = „1”;
intrări de tact CP (activă pe frontul crescător), două intrări de validare ED0, ED1
(data enable input – active pe „0”), două intrări OE0, OE1 (output enable – active
pe „0”) şi o intrare MR (master reset – activă pe „1”) comune
De asemenea, în seriile HC, HCT, AC şi ACT se produc circuitele corespondentele
• 74HC74, 74HCT74, 74AC74, 74ACT74;

celor realizate în tehnologie TTL:
• 74HC109, 74HCT109, 74AC109, 74ACT109;

• 74HC112, 74HCT112, 74AC112, 74ACT112;
• 74HC373, 74HCT373, 74AC373, 74ACT373;
• 74HC374, 74HCT374, 74AC374, 74ACT374;
• 74HC377, 74HCT377, 74AC377, 74ACT377;
• 74HC273, 74HCT273, 74AC273, 74ACT273;
C) Bistabile realizate în alte tehnologii
În tehnologie BiCMOS se produc circuitele 74FCT373, 74FCT374, 74FCT377,

74FCT273 iar în cadrul seriilor de mică putere LV, LVC, LVT şi ABT, pe lângă acestea, se
realizează şi circuitul 74xxx74.
109
4.1.1.7. Excerci ii şi probleme cu bistabile
evolu ie a ieşirilor: Q1Q2 = 00 → 10 → 11 → 01 → 00 .

1. Să se proiecteze, cu bistabile JK, un circuit secven ial sincron cu următoarea
Se construieşte tabelul tranziţiilor:

a) trecerea din starea 00 în stare 10 se face dacă:
Starea Starea Intrări Intrări

actuală viitoare CBB1 CBB2
Q1 Q2 Q1' Q2' J1 K1 J2 K2
0 0 1 0 1 X 0 X
b) tabelul complet al tranziţiilor este:
Stare Stare Intrări Intrări

actuală viitoare CBB1 CBB2
Q1 Q2 Q1' Q2' J1 K1 J2 K2
0 0 1 0 1 X 0 X
1 0 1 1 X 0 1 X
1 1 0 1 X 1 X 0
0 1 0 0 0 X X 1
c) se obţin formele minime: J1 = Q2 K1 = Q2

J 2 = Q1 K 2 = Q1
d) schema circuitului secvenţial este:
Q1 Q2
J Q J Q
CK CK
Q
K Q K
CK
evolu ie: Q1Q2Q3 = 111 → 011 → 101 → 100 → 000 .

2. Să se proiecteze, cu bistabile JK, un circuit secven ial sincron cu următoarea
3. Să se proiecteze un divizor de frecven ă cu 3 folosind bistabile JK.
4. Să se analizeze circuitul şi să se reprezinte formele de undă ob inute la ieşirile

Q1 şi Q2 pentru zece impulsuri de tact (starea ini ială Q1 şi Q2 = „0”).
Q1 Q2
„1” J Q „1” J Q
CK CK
CK Q
„1” K Q „1” K
110
5. Desena i forma semnalului ob inut la ieşirea bistabilelor pentru zece impulsuri

de tact (starea ini ială Q1 şi Q2 = „0”).
J Q J Q Q2
CK CK Q1 CK
Q
K Q K
6. Ştiind că J = K = „1”, să se deducă formele de undă la ieşiri pentru 8 impulsuri

de tact dacă starea ini ială este: a) Q1 = „1”, Q2 = „1”;
b) Q1 = „1”, Q2 = „0”.
Q1
„1” J Q D Q Q2
CK CK
CK Q
„1” K Q
7. Să se determine succesiunea stărilor şi să se deseneze formele de undă ob inute

la ieşiri pentru 10 impulsuri de tact dacă starea ini ială este:
a) Q1 = Q2 = Q3 = „0”;
b) Q1 = Q3 = „1”, Q2 = „0”;
c) Q1 = „0”, Q2 = Q3 = „1”;
d) Q1 = Q2 = Q3 = „1”.
Q1 Q2 Q3
J Q „1” J Q R Q
CK CK CK CK
„1” Q
„1” K Q K S Q
8. Circuitul din figură este realizat cu bistabile D care comută pe frontul

crescător al impulsului de tact. În momentul ini ial contactul K este închis. Se deschide
contactul K şi apoi se aplică impulsuri de tact. Să se descrie succesiunea stărilor
circuitului şi să se deseneze formele de undă ale ieşirilor bistabilelor pentru primele zece
impulsuri de tact.
Q1 Q2
D Q D Q D Q Q3
CK CK Q CK Q CK Q
S R S
K
9. Să se stabilească tabelul de adevăr şi tipul bistabilului din figură:
M
T Q Q
N
CK Q
CK
Temă: 5.2, 5.4, 5.6
111
4.1.2. CIRCUITE BASCULANTE MONOSTABILE CBM
• stare stabilă în care circuitul rămâne un timp oricât de lung dacă la intrarea lui nu
Monostabilele sunt CLS-uri care prezintă la ieşire:
• o stare cvasistabilă în care trece la apariţia unui semnal de comandă extern,

se aplică un semnal de comandă;
rămâne în această stare un timp limitat determinat de constanta de timp RC a unui

circuit de temporizare, după care revine în starea stabilă aşteptând o nouă
comandă.
Aplica ii: generarea unor impulsuri de durată constantă (egală cu durata stării
cvasistabile).
4.1.2.1. Monostabile cu por i
O schemă de CBM cu porţi este: ui
C
uP1 t
P1
ui uP1 R uR uo
uR t
VoH
Funcţionare: V2
- la apariţia unui front descrescător al semnalului IiLR
de intrare ui, ieşirea porţii P1 trece pe „1”. Tensiunea pe -Vd
t
C nu poate varia brusc, astfel încât saltul de tensiune
de pe armătura din stânga se va transmite armăturii din uo
dreapta. Tensiunea pe R creşte brusc la valoarea VoH.
Ieşirea se poziţionează pe „0”. În continuare C se încarcă
exponenţial, iar UR scade exponenţial. În momentul în care τ t
UR scade sub valoarea de prag V2, ieşirea comută pe „1”.
Intervalul de timp cât ieşirea este pe „0”, τ, reprezintă starea cvasistabilă. În continuare C se încarcă complet,
tensiunea pe R stabilizându-se la valoarea IiLR.
- la apariţia unui front crescător al semnalului de intrare, ieşirea porţii P1 trece pe „0”. Saltul negativ de
tensiune de pe armătura din stânga lui C se transmite şi armăturii din dreapta. Astfel tensiunea pe R are tendinţa
să scadă la valoarea (negativă) IiLR-VoH. Acest salt negativ este limitat la valoarea –Vd de către dioda de
protecţie de la intrarea porţii. În continuare C se descarcă şi UR ajunge, din nou, la valoarea IiLR. În acest interval
tensiunea de ieşire nu se modifică (rămâne pe „1”).
u (t ) = u (∞) − [u (∞) − u (0)]e RC

Pentru determinarea duratei stării cvasistabile se particularizează relaţia:
−
t
considerând u (∞) = I iL R şi u (0) = VoH şi punând condiţia că, la momentul t = τ , u R (τ ) = V2 .
V2 = I iL R − [I iL R − VoH ]e
Se obţine:
τ
−
RC
V −I R
τ = RC ln oH iL
V2 − I iL R
adică:
112
C
O altă schemă (fără reacţie) este prezentată alăturat: ui R uR uo
V − I iL R
Funcţionarea ei este aproape similară schemei anterioare, ea furnizând la ieşire un
impuls de durată τ = RC ln oH
V2 − I iL R
declanşat de frontul crescător al semnalului de intrare
(comandă).
Temă: Să se deseneze formele de undă aferente funcţionării CBM de mai sus. Să se specifice care este
diferenţa majoră între funcţionarea acestei şi a celei anterioare (este redeclanşabilă pe durata stării cvasistabile).
4.1.2.2. Monostabile dedicate
a) 74HCT121 – CBM neredeclanşabil VCC R C
Monostabilul integrat comută dacă la intrarea T Ri

CBM
/A1 Q
apare un front crescător. Datorită reacţiei (/Q se leagă /A2
intern la o intrare a porţii ŞI-NU), circuitul poate fi B T Q
declanşat numai pe durata stării stabile (când /Q = „1”).
Deoarece pe durata stării cvasistabile, circuitul nu poate fi declanşat, el se numeşte

monostabil neredeclanşabil.
B
Posibilităţi de declanşare: t
/A1 1 0 X
/A2 1 x 0 Q
B 1 1 Ti Ti t
Ti = RC ln 2 = 0,693RC Ti = 40ns ÷ 40 sec .

Durata impulsului obţinut la ieşire se determină cu relaţia:
VCC R C
b) 74HCT122 – CBM redeclanşabil
/A1 CBM
Q
Comparativ cu circuitul anterior, lipseşte reacţia /A2
şi apar suplimentar intrările B2 şi /R (Reset). B1
B2
TRQ
B1
Intrarea R activă (pe „0”)
t
determină întreruperea stării cvasi-
stabile şi trecerea ieşirii Q pe 0. Q
Ti Ti t
c) 74HCT123 – 2x CBM neredeclanşabile, independente, cu intrări /A, B şi /R.
113
d) 4098 – 2x CBM cu:

- declanşare pe frontul crescător sau descrescător;
- posibilitate de funcţionare în regim neredeclanşabil sau redeclanşabil;
- intrare RESET.
e) 4047 – CBM sau CBA – care permite obţinerea unor durate Ti foarte, foarte mari.
4.1.3. CIRCUITE BASCULANTE ASTABILE (CBA)

CBA sunt CLS-uri care prezintă la ieşire două stări cvasistabile a căror durată depinde
de unul sau două circuite de temporizare RC. Stările cvasistabile alternează fără nici o
comandă externă suplimentară.
Se poate realiza: - cu porţi;
- cu circuite integrate dedicate.
4.1.3.1. Astabil cu poartă cu trigger Schmitt

R
Este un CBA cu: - histereză;
74HCT132
- un singur circuit de temporizare;
- intrare de validare EN.
uc C EN
uo
Funcţionare:
Dacă EN = „1”, la conectarea tensiunii de alimentare, C fiind descărcat (uc = 0) pune
intrarea porţii la masă. Ieşirea acesteia se poziţionează pe „1” şi prin intermediul rezistenţei R,
condensatorul C începe să se încarce. În momentul în care tensiunea pe C depăşeşte valoarea
de prag Vth+, tensiunea la ieşirea porţii devine „0”. C începe să se descarce (tot prin R) până
când tensiunea uc devine egală cu Vth- şi ieşirea comută din nou în „1”. În continuare începe
un nou proces de încărcare…
Dacă EN = „0” ieşirea este tot timpul pe „1”.
Pentru determinarea duratei stărilor cvasistabile se porneşte de la diagramele de

funcţionare:
uC
VoH
V1
V2
VOL+IiLR
t
uo
T1 T2 t
u (t ) = u (∞) − [u (∞) − u (0)]e RC

Pentru determinarea duratei T1 se particularizează relaţia:
−
t
considerând u (∞) = VOL + I iL R şi u (0) = V1 şi punând condiţia că, la momentul t = T1 ,

u (T1 ) = V2 .
114
V2 = VOL + I iL R − [VOL + I iL R − V1 ]e
Se obţine:
−
T1
RC
V1 − I iL R − VOL
adică:
T1 = RC ln sau: T1 = k1 RC
V2 − I iL R − VOL
u (t ) = u (∞) − [u (∞) − u (0)]e

−
t
RC
considerând u (∞) = VOH şi u (0) = V2 şi punând condiţia că, la momentul t = T2 , u (T2 ) = V1 .
V1 = VOH − [VOH − V2 ]e
Se obţine:
−
T2
RC
VOH − V2
adică:
T2 = RC ln sau: T2 = k 2 RC
VOH − V1
1). Perioada (frecvenţa) semnalului generat este T = T1 + T2 = (k1 + k 2 ) RC .

Observa ii:
2). Factorul de umplere al semnalului generat are o valoare fixă: F = =

T2 k2
T1 + T2 k1 + k 2
3). Valorile celor două componente pasive se aleg ţinând cont de restricţiile impuse de
familia de circuite integrate din care face parte poarta ŞI-NU (pentru TTL, R are o valoare redusă –
maxim 10KΩ iar pentru familia CMOS, R are o valoare mare – sute de KΩ - iar C<100nF).
Exemplu de calcul:
a). Pentru o poartă 74HCT132, V1 = 1,9V; V2 = 1,1V; VOL=0,2V; VOH=3,6V; IILR=0,3V. Se obţine:
T1=0,85RC
T2=0,39RC
f = 1/1,24RC şi F = 0,31
b). Pentru o poartă 4093 cu VDD = 10V, V1 = 5,9V; V2 = 3,9V; VOL=0 V; VOH=10V; IILR=0V. Se obţine:
T1=0,41RC
T2=0,40RC
f = 1/0,81RC şi F = 0,49
4). Pentru a obţine un factor de umplere dorit trebuie separată calea de încărcare de
calea de descărcare a condensatorului. Se folosesc două diode şi două rezistenţe
D1 R1
descărcare C
T2 = k2R2C
încărcare C T1 = k1R1C
D2 R2
5). Modificarea continuă a frecvenţei generate se face înlocuind rezistenţa R cu un

potenţiometru P. P R
T = (k1+k2)(P+R)C
uo
C
115
4.1.3.2. Astabil cu inversoare
uA
VoH + Vd
VoH
I1 I2 Vth
A B
R vo
C -Vd
t
vA vc uo
T1 T2 t
CBA este format din două inversoare CMOS (VOL = 0V şi VOH = VDD) şi un circuit de
temporizare RC (nu există restricţii asupra valorii lui R).
Condensatorul C se încarcă prin R. Comutarea se produce când se atinge tensiunea de
prag Vth = VDD . Din cauza diodelor de protecţie de la intrarea unei porţi CMOS, saltul de
1
2
tensiune este limitat la valorile –Vd respectiv, VOH + Vd.
Funcţionare:
La conectarea tensiunii de alimentare, C este descărcat. Astfel V0 = 0, VA = 0 şi VB =
„1”. C se încarcă prin R. În momentul în care VA = Vth cele două inversoare comută şi
furnizează la ieşiri VB = „0” şi Vo = „1”. Deoarece ieşirea trece pe „1”. Tensiunea pe armătura
din stânga a lui C suferă un salt de tensiunea în valoarea de VOH. Acest salt trebuie să fie
resimţit şi pe armătura din dreapta dar el este limitat la valoarea VOH + Vd.
În continuare C se descarcă peste R până când tensiunea pe el atinge din nou valoarea
de prag. În acest moment porţile comută din nou revenind la valorile V0 = 0, VA = 0 şi VB =
„1”. Deoarece tensiunea pe armătura din stânga a lui C suferă un salt de tensiunea în valoarea
de -VOH pe armătura din dreapta lui C se va resimţi un salt de tensiune (limitat) până la –Vd.
Apoi fenomenul se repetă până la deconectarea sursei de alimentare.
u (t ) = u (∞) − [u (∞) − u (0)]e

−
t
RC
considerând u (∞) = VOH şi u (0) = −Vd şi punând condiţia că, la momentul t = T1 , u (T1 ) = Vth .
Vth = VOH − [VOH + Vd ]e

Se obţine:
−
T1
RC
VOH + Vd
adică:
T1 = RC ln
VOH − Vd
.
u (t ) = u (∞) − [u (∞) − u (0)]e RC

−
t
considerând u (∞) = 0 şi u (0) = VOH + Vd şi punând condiţia că, la momentul t = T2 ,

u (T2 ) = Vth .
116
Vth = [VOH + Vd ]e
Se obţine:
−
T2
RC
VOH + Vd
adică:
T2 = RC ln .
Vth
La modificarea tensiunii de alimentare, se modifică şi tensiunea de prag. Pentru a
asigura o stabilitate mai bună şi o excursie mai mare de tensiune la bornele condensatorului C
(fără limitări) se conectează o rezistenţă .
4.1.3.3. Astabil realizat cu monostabile 74HCT123

Este compus din două CBM care se declanşează succesiv; unul (1) furnizează durata
impulsului celălalt (2) durata pauzei. Astfel, cele două durate pot fi reglate independent.
R1 C1 R2 C2 Q1
VDD VDD
C/R C C/R C Q2 t
OUT
1Q 2Q
A A
Q Q
B R VDD B R t
/Q2
VDD VDD
T1 T2 t
CBM1 furnizează la ieşirea Q1 un impuls. Terminarea acestuia (frontul descrescător)

declanşează CBM2. În momentul când se termină impulsul de la ieşirea Q2, (front crescător la
/Q) se declanşează din nou CBM1.
Semnalul, de frecvenţa dorită, se obţine la oricare din ieşirile Q1, /Q1, Q2, /Q2.
Frecvenţa semnalului generat se determină cu relaţia:

f = unde T1 = R1C1 ln 2 şi T2 = R2 C 2 ln 2 .
1
( R1C1 + R2 C 2 ) ⋅ ln 2
Se recomandă R = 1…40KΩ şi C = 0 … 1000μF.
Ex: Pentru obţinerea unui semnal cu frecvenţa f = 500KHz şi F = 1/3 şi considerând ca ieşire Q2, se
obţine: T2 = 2T1. Dacă se adoptă R1 = R2 = 1kΩ se obţine C1 = 0,94nF şi C2 = 1,88nF. Se adoptă C1 = 1nF şi
C2 = 2nF.
Temă: 1). Să se corecteze circuitul astfel încât el să devină complet funcţional!! (circuitul de
iniţializare – un scurt impuls la conectarea sursei de alimentare).
2). Să se proiecteze un CBA realizat din două CBM din care unul să furnizeze perioada şi
celălalt durata oscilaţiilor.
4.1.3.4. Astabil cu cuar

Cristalul de cuarţ asigură o stabilitate foarte mare a frecvenţei generate, atât în timp cât
şi cu temperatura. El oscilează pe o anumită frecvenţă determinată de dimensiunile reţelei sale
cristaline. Oscilaţiile sunt foarte stabile (în timp şi cu temperatura) dar au o amplitudine
redusă. Din acest motiv ele trebuie amplificate folosind unul sau două amplificatoare
numerice.
117
Acestea sunt compuse dintr-un inversor şi un rezistor R care asigură polarizarea porţii
în regiunea de câştig ridicat a caracteristicii de transfer (acolo unde tensiunea de la intrarea
inversorului este egală cu tensiunea de la ieşirea sa). Valoarea rezistenţei depinde de seria din
care face parte inversorul (KΩ pentru familia TTL şi sute KΩ pentru familia CMOS).
X1 X2
X1 X2
R R
R
C1 C C2
C1 C2
C1 poate regla frecvenţa de oscilaţii cu sute de Hz în jurul frecvenţei de oscilaţie a

cuarţului fcuarţ.
C se calculează astfel încât frecvenţa circuitului oscilant RC să nu influenţeze
frecvenţa de oscilaţie a cuarţului (să fie de 100 de ori mai mică) adică fcuarţ > 100/RC.
Se obţin oscilaţii cu frecvenţa de oscilaţie a cuarţului şi cu factorul de umplere ½.
Temă: 1). Se vor studia problemele rezolvate 5.7, 5.8, 5.10, 5.12 (CBM), respectiv 5.16, 5.17, 5.18,
5.19, 5.21, 5.24, 5.25 (CBA).
2). Se vor rezolva problemele 5.11, 5.13, 5,14, 5.15 (CBM), respectiv 5.20, 5.22, 5.23 (CBA).
4.1.4. EXCERCI II ŞI PROBLEME CU MONOSTABILE ŞI

ASTABILE
1. Să se proiecteze circuitul din figura de mai jos astfel încât:
CL2 B
A
CL1
CL3 C
•circuitul CL1 să fie un astabil realizat cu o poartă cu trigger Schmitt care să

genereze un semnal cu frecvenţa de 50kHz şi factorul de umplere ½;
• circuitul CL2 să fie un circuit care să genereze un impuls de durată 5µs la
• circuitul CL3 să genereze la ieşirea sa un semnal cu frecvenţa de 12,5kHz

fiecare front crescător al semnalului aplicat la intrarea sa;
şi factorul de umplere ½;
• să se deseneze, la scară semnalele în punctele A, B şi C.
Se pot folosi circuite numerice din familiile TTL sau CMOS studiate.
118
2. La intrarea A a circuitului de mai jos se aduce un semnal având frecvenţa de

100kHz şi factorul de umplere 1/3.
A B
CL1
C D
CL2
a). Să se proiecteze circuitul CL1 astfel încât acesta să furnizeze un impuls de durată
3,3µs la fiecare front descrescător al semnalului aplicat la intrarea sa.
b). Să se proiecteze circuitul CL2 astfel încât acesta să fie un divizor cu doi.
c). Să se deseneze schema electronică completă a circuitului de mai sus.
d). Să se deseneze formele de undă ale semnalelor în punctele A, B, C şi D.
Se pot folosi circuite numerice din familiile TTL sau CMOS studiate.
4.2. REGISTRE DE DEPLASARE ŞI MEMORARE
Un registru este format din mai multe bistabile de tip D. El permite, pe baza
• încărcarea – serială (bit după bit) sau paralelă (toţi biţii simultan) – a informaţiei
impulsurilor de tact, realizarea următoarelor func ii:
• deplasarea informaţiei într-un singur sens sau în ambele sensuri;

prezente la intrarea de date serială respectiv intrările de date paralele;
• citirea informaţiei – serial sau paralel (la ieşirea serială sau la ieşirile paralele).
Suplimentar, un registru poate memora informaţia sau, cu ajutorul unor conexiuni

potrivite, poate roti informaţia la dreapta (Rotate Right), respectiv la stânga (Rotate Left).
Un registru care îndeplineşte două sau mai multe funcţii se numeşte registru universal.
• SISO (Serial Input - Serial Output);

Tipurile fundamentale de registre:
• cu deplasare la dreapta a informaţiei - SISO-SR (Shift Right);

• cu deplasare la stânga a informaţiei - SISO-SL (Shift Left);
• bidirecţionale;
• SIPO (Serial Input - Parallel Output);
• PISO (Parallel Input - Serial Output);
• PIPO (Parallel Input – Parallel Output).
Se fabrică următoarele tipuri de registre de deplasare: 74HCT164, 74HCT165,

74HCT166, 74HCT95, 74HCT194, 74HCT195, 74HCT594, 74HCT595 (74LS174, 74LS374,
74LS574), respectiv 4006, 4014, 4015, 4021, 4031, 4035, 4042, 4076, 4094, 4517.
119
4.2.1. REGISTRU CU ÎNSCRIERE SERIAL SISO, SIPO

Schema unui registru de deplasare pe 4 biţi, cu intrare serială şi ieşiri paralele şi
serială:
• 4 bistabile de tip D care comută pe frontul descrescător al impulsului de tact;

Descriere:
intrarea D a primului bistabil reprezintă intrarea serială SIN a registrului; intrarea
• cele patru ieşiri Q0 – Q3 ale bistabililor reprezintă ieşirile paralele ale registrului;
D a bistabilului k + 1 este conectată la ieşirea Q a bistabilului k.
ieşirea Q3 reprezintă şi ieşirea serială SO a registrului.

• /CLR intrare asincronă activă pe „0” permite ştergerea simultană a tuturor
• CLK intrarea de tact a registrului.

bistabililor.
Obs: Bistabilele D utilizate (provin din două latch-uri SR-MS) comută pe frontul
scăzător al impulsului de tact. Dacă nu s-ar folosi bistabile care comută pe front, ci latch-uri D
cu validare, registrul nu ar funcţiona corect, deoarece latch-urile ar deveni transparente pe
palierul semnalului de tact, iar pentru SIN = 1, la primul palier „1” al tactului toate ieşirile Q
ar trece pe „1”.
Func ionare:
Deplasarea informaţiei se face de la stânga spre dreapta, de la intrarea serială SIN
(Serial Input) spre ieşirea paralelă SO (Serial Output).
A. Înscrierea serială
Începerea înscrierii seriale nu trebuie precedată de ştergerea registrului deoarece nouă
informaţie o va înlocui pe cea existentă anterior în registru.
Înscrierea se face cu /CLR = „1”, într-un număr de tacte egal cu numărul de biţi ai
registrului (ai informaţiei înscrise).
La intrarea SIN se aplică primul bit al informaţiei Di3 urmat de un impuls de tact CLK,
apoi următorul bit de informaţie şi un nou impuls de tact. După aducerea la intrarea SIN a lui
Di0 şi aplicarea celui de al 4-lea impuls de tact registru s-a încărcat cu informaţia dorită.
Funcţionarea se exemplifică cu ajutorul tabelului de funcţionare şi a formelor de undă,

considerând ca date de intrare Di3= „1”, Di2= „0”, Di1= „1”, Di0= „1”.
120
B. Citirea serială
Se face cu ajutorul ieşirii SO. Primul bit înscris în registru devine disponibil la ieşire
doar după aplicarea celui de al 4-lea impuls de tact. Pentru a citi şi ceilalţi 3 biţi înscrişi mai
trebuie aplicate 3 impulsuri de tact.
C. Citirea paralelă
Dacă registrul de deplasare are şi ieşirile paralele Q0 (D00), … Q3 (D03) atunci
informaţia înscrisă în registru se poate citi şi paralel. Citirea este corectă numai după aplicarea
a 4 impulsuri de tact.
4.2.2. REGISTRU CU ÎNSCRIERE PARALEL PISO, PIPO
Acest tip de registru asigură

deplasarea informaţiei (într-un singur sens)
înscrisă paralelă sau serial. Citirea se poate
face atât serie cât şi paralel. Astfel se pot
obţine următoarele variante: PIPO, PISO,
SIPO şi SISO.
Logica de conectare a intrărilor D ale
bistabililor asigură deplasarea serială a
informaţiei şi înscrierea paralelă prin
utilizarea unor multiplexoare (cu 2 intrări/o
ieşire formate cu porţile ŞI-SAU) comandate
cu linia de intrare SH / LD (SHift/LoaD).
Bistabilele sunt de tip D-MS sau D active pe front (dacă s-ar utiliza latch-uri D cu
intrare de validare, funcţionarea registrului nu ar mai fi corectă).
Func ionare:
A. Înscrierea paralelă
Datele care trebuie înscrise în registru se aduc la intrările Di0...Di3. Linia SH / LD se
pune pe „0” şi se aplică un impuls de tact. În acest fel datele sunt memorate simultan de cele
patru bistabile. Nu este necesară ştergerea prealabilă a bistabililor deoarece datele de intrare
se încarcă indiferent de conţinutul iniţial al registrului.
B. Înscrierea serială
Înscrierea serială se face la fel ca la registru SIPO punând intrarea SH / LD = „1”, (se
aplică Di0 urmat de un impuls de tact apoi Di1 urmat de încă un impuls de tact s.a.m.d.).
C. Deplasarea datelor spre dreapta
Se pune intrarea SH / LD = „1” validând porţile care asigură accesul datelor de la
ieşirea unui bistabil la intrarea următorului. Astfel, la fiecare impuls de tact datele de la ieşirea
unui bistabil sunt memorate în următorul asigurându-se deplasarea serială a datelor.
D. Citirea serială
Citirea serială se face în n-1 tacte la ieşirea SO (Do3).
E. Citirea paralelă
Se poate face dacă registrul este prevăzut cu toate ieşirile Do0...Do3.
Obs.: Registrele cu încărcare paralelă pot fi fabricate atât în varianta PIPO cât şi PISO
şi pot funcţiona şi ca registre SISO şi SIPO dacă SH / LD = „1”.
121
4.2.3. REGISTRU DE DEPLASARE UNIVERSAL
Pentru acoperirea unei game cât mai largi de aplicaţii se fabrică aşa numitele registrele
• înscriere:
universale care îndeplinesc următoarele funcţii:
•
•
paralelă,
• citire:
serială.
•
•
paralelă,
• deplasare în ambele sensuri

serială.
Din această categorie fac parte registrele 74HCT194 şi 74HCT195.
74HCT194 este un registru de deplasare universal pe 4 biţi. El are intrări şi ieşiri

paralel, două intrări de date seriale pentru deplasare dreapta RIN respectiv stânga LIN, două
intrări de control al modului de operare S0, S1 şi o intrare prioritară de ştergere CLR.
• încărcare paralelă;
Registrul permite 4 moduri de funcţionare:
• deplasarea informaţiei spre dreapta (în direcţia Q0 Q3);

74HCT194
• deplasarea informaţiei spre stânga (în direcţia Q3 Q0);

S0
• memorare.
S1
RIN
Funcţionarea registrului 74HCT194 este reliefată de tabelul: LIN Q0
CLK Q1
D0 Q2
D1 Q3
D2
D3
CLR
Indiferent de modul de operare selectat, înainte de fiecare front cresc tor a

semnalului de tact, informaţia la intrările de date paralel sau serie trebuie actualizată,
respectând timpii de stabilire şi de menţinere.
Încărcarea paralel: pentru S0 = S1 = „1”, aducând informaţia la intrările D0, D1, D2 şi
D3, memorarea în registru se realizează pe frontul crescător al semnalului de tact; la ieşirile
Q0, Q1, Q2 şi Q3 această informaţie devine disponibilă, tot paralel, după tp (maxim 35ns). Pe
durata încărcării paralel, circulaţia serie a informaţiei este inhibată.
Deplasarea spre dreapta a informaţiei prezente la intrarea RIN este realizată pentru
fiecare front crescător al semnalului de tact dacă S0 = „1” şi S1 = „0”.
Deplasarea spre stânga se realizează similar, pentru S0 = „0” şi S1 = „1”, iar intrarea
serială de date este în acest caz LIN.
Memorarea informaţiei se realizează dacă S0 = „0” şi S1 = „0”.
4.2.4. REGISTRE DE DEPLASARE CU REAC IE LINIAR

LFSR (LINEAR FEEDBACK SHIFT REGISTER)
Registrele LFSR sunt registre de deplasare SISO prevăzute cu o reacţie, realizată în
general cu o poartă – sau mai multe – de tip SAU-EXCL. Ele reprezintă componente ale
• sunt foarte potrivite pentru implementări hardware;

generatoarelor de impulsuri deoarece:
122
• pot genera la ieşirea SO secvenţe largi de impulsuri repetabile;

• pot produce secvenţe de impulsuri cu proprietăţi statistice foarte bune;
• datorită structurii lor, pot fi analizate şi proiectate cu ajutorul teoriei polinoamelor.
Un registru LFSR de lungime L este format dintr-un registru pe L biţi la care, la
intrarea serială, se stabileşte o valoare logică determinată printr-o însumare modulo 2 a
stărilor anterioare ale anumitor ieşiri.
Funcţia îndeplinită de reacţia unui registru LFSR poate fi întâlnită sub mai multe
denumiri: SAU-EXCL, detector de imparitate, sumă modulo 2. Oricare i-ar fi numele, ea
• adună valorile logice ale biţiilor selectaţi;

realizează următoarele operaţii:
• dacă suma rezultată este impară, ieşirea reacţiei este pe „1” iar dacă suma rezultată
este pară, ieşirea reacţiei este pe „0”.
În tabelul 4.1 se prezintă ieşirea reacţiei unui registru LSFR determinată de trei ieşiri
ale registrului notate generic cu QA, QB şi QC.
Tabelul 4.1.
Ieşirea reacţiei unui LSFR.
QA QB QC Ieşire reac ie
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
74HCT194
1
S0
Un LSFR de 4 biţi, realizat cu 74HCT194, care 0 S1
porneşte din starea 0001 este prezentat în figură. RIN
0
Secvenţa de ieşire este: 0001 → 0010 → 0100 → 1001 LIN Q0
→ 0011 → 0110 → 1101 → 1010 → 0101 → 1011 → CLK

1
CLK Q1
D0 Q2
0111 → 1111 → 1110 → 1100 → 1000 → 0001 → … 0 D1 Q3
0
Dacă se consideră ieşirea serială Q3, se obţine 0
D2
D3
secvenţa: 00010011010111100010011.. 1
CLR
Obs:
1). Un LSFR de n biţi are 2n-1 stări. El se poate completa cu a 2n – a stare (starea
0…0) folosind o poartă SAU-NU cu n-1 intrări conectată la ieşirile Q0, Q1, …, Qn-2. Ieşirea
porţii SAU-NU împreună cu ieşirea porţii SAU-EXCL se conectează la o a altă poartă SAU-
EXCL care va comanda intrarea serială a registrului.
Aplica ii:
1). Generarea celor 2n stări într-o secvenţă pseudoaleatoare este un avantaj valorificat
de testoarele logice. Vectorii de test obţinuţi în acest mod uşurează detectarea erorilor.
2). Registrele LSFR se folosesc la codarea şi decodarea informaţiei, la detecţia şi
corecţia codurilor la modem-urilor rapide.
3). Registrele LSFR se utilizează la implementarea numărătoarelor sincrone
ultrarapide deoarece introduc întârzieri foarte mici. Asemenea numărătoare se pot folosi
numai în aplicaţiile în care secvenţa de numărare nu este importantă (analizoare logice,
memorii FIFO).
Temă: problemele 7.7, 7.8, 7.10
123
4.2.5. APLICA II ALE REGISTRELOR DE DEPLASARE
4.2.5.1. Conversia serie-paralel a unui cuvânt binar

Necesită utilizarea unui registru SIPO. Conversia se face în n tacte corespunzătoare
celor n biţi ai cuvântului binar.
Func ionare:
Se şterge conţinutul registrului punând intrarea /CLR
la „0” (cu toate că principial nu este necesară iniţializarea
conţinutului registrului, deoarece el se va suprascrie oricum
după n impulsuri de tact).
Considerând un registru SIPO de 8 biţi, secvenţa de înscriere a informaţiei este D7, D6
,..., D0 – fiind necesare 8 impulsuri de tact pentru ca bitul D7 (cel mai semnificativ) să ajungă
la ieşire pe poziţia corectă – Q7. În acest moment cuvântul este înscris în totalitate în registru
şi poate fi citit paralel.
Ritmul în care sunt aduşi biţii la intrarea serială SIN trebuie să fie corelat cu secvenţa
de aplicare a impulsurilor de tact. Registrul comută pe frontul crescător al tactului (chiar dacă
bistabilele comută pe frontul descrescător). Secvenţa care se converteşte este 101011..
Di7 Di6 Di5 Di4 Di3 Di2
SIN
t
CK
t
Obs.: Fiecare ieşire Qi poate fi folosită ca ieşire serială (circuitul se poate folosi ca
SISO1, ... SISO8).
Aplica ie: Extinderea numărului de ieşiri într-un sistem cu microcontroler cu ajutorul

registrelor SIPO 74HCT594. Carte pag. 160-161.
4.2.5.2. Conversia paralel-serie a unui cuvânt binar

Necesită utilizarea unui registru PISO. Conversia se face în n tacte corespunzătoare
celor n biţi ai cuvântului binar.
Pentru înscrierea paralelă a datelor Di7, ..., Di0 se pune intrarea SH//LD = „0” şi se
aplică un impuls de tact (înscrierea propriu-zisă se face pe frontul crescător al semnalului de
tact). Pentru citirea serială a datelor (a cuvântului de n biţi) se pune intrarea SH//LD = „1” şi
se aplică n-1 impulsuri de tact.
Întreaga operaţie de conversie necesită n perioade de tact, prima fiind destinată pentru
încărcarea paralelă, iar restul pentru citirea serială.
124
4.2.5.3. Realizarea unei întârzieri în transmiterea serial a informa iei

Se utilizează un registru SISO. Dacă
acesta este de n biţi ai registrului, atunci
ΔT = (n − 1)TCLK .
întârzierea produsă în propagarea informaţiei va fi
4.2.5.4. Realizarea unei num r tor în inel

Un numărător în inel este un registru universal (intrări, ieşiri seriale şi paralele) cu
reacţie directă de la ieşirea SO la intrarea SIN. El generează secvenţial semnale de comandă
destinate comutării succesive a unui număr n de circuite digitale.
Prin încărcare paralelă, numărătorul în inel se iniţializează cu un cuvânt binar de n biţi,
(în general un bit pe „1” şi ceilalţi pe „0”). Ieşirile paralel sunt necesare pentru a obţine cele n
semnale de comandă, fără a mai utiliza un decodificator.
• se pune SH//LD = „0” şi intrările

Ini ializare:
• se aplică un impuls de tact.

Di0, Di1, Di2, Di3 pe 1000;
Funcţionare: (vezi tabelul şi formele de undă)

• se trece SH//LD = „1” şi se aplică impulsuri de tact.
• un numărător cu n stări;
Obs: Despre acest circuit se poate spune că reprezintă:
• un divizor de frecvenţă cu n ( f Q = CLK );

f
• un comutator secvenţial care poate fi folosit pentru comanda unor relee

n
electromagnetice sau a înfăşurărilor unui MPP.
4.2.5.5. Realizarea unei num r tor Johnson

Un numărător Johnson este un numărător în inel de n biţi, cu reacţie de la ieşirea SO la
intrarea SIN prin intermediul unui inversor.
Func ionare:
Iniţial, registrul se şterge, /CLR = „0” iar apoi se aplică impulsuri de tact.
125
• un numărător cu 2n stări
Obs: Despre acest circuit se poate spune că reprezintă:
• un divizor de frecvenţă cu 2n ( f Q = CLK );

f
• un circuit pentru comanda succesivă, întreţesută, a n elemente de execuţie

2n
(actuatoare).
4.2.5.6. Memoria temporar FIFO (First In First Out)

Memoriile temporare sunt organizate pe n cuvinte binare de câte b biţi compuse din b
registre de deplasare seriale SISO de câte n biţi fiecare.
Memoria FIFO se realizează cu ajutorul unor registre SISO care permit deplasarea
într-un singur sens (spre dreapta).
Înscrierea cuvintelor binare de b biţi în
memorie se face în paralel pe cele b intrări
seriale prin aplicarea a câte unui impuls de tact şi
deplasarea acestora spre dreapta.
Memorie este plină atunci când s-au
înscris toate cele n cuvinte binare. După
umplerea completă a memoriei, primul cuvânt
citit (paralel pe cele b ieşiri seriale) este primul
cuvânt înscris în memorie.
În procesul de citire, informaţia se deplasează în continuare spre dreapta cu fiecare
impuls de tact aplicat. Prin citire, informaţia se pierde!
Acest tip de memorie poate fi utilizat la gestionarea adreselor altor memorii pe durata
întreruperilor unui sistem cu microprocesor.
4.2.5.7. Memoria temporar LIFO (Last In First Out)

Această memorie temporară necesită registre SISO care pot deplasa informaţia în
ambele sensuri (o intrare R / L - Right//Left - specifică sensul deplasării).
Înscrierea cuvintelor se face ca la memoria FIFO, prin deplasarea spre dreapta a
datelor ( R / L = 1 ) iar citirea se face prin deplasarea acestora spre stânga ( R / L = 0 ).
Astfel ultimul cuvânt înscris va fi primul citit.
Memoria LIFO se utilizează ca memorie stivă în sistemele cu microprocesoare.
Temă: problemele 7.2, 7.3, 7.4, 7.5, 7.6
126
4.3. NUM R TOARE
Sunt CLS-uri care numără, în binar, impulsurile aplicate la o intrare de tact. Numărul
stărilor distincte dintr-un ciclu de numărare se numeşte modulul numărătorului m.
Numărătoarele în inel şi Johnson, realizate cu registre de deplasare formate din n
bistabile D, aveau modulul m=n respectiv m=2n.
Numărul maxim de stări distincte care se pot obţine cu n bistabile este m=2n. Pentru
atingerea sa se folosesc bistabile de tip T realizate din bistabile de tip JK-MS sau D-MS (cu
T=1 permanent) care comută pe frontul descrescător al tactului.
• după modul de aplicare a impulsurilor de tact:

Clasificarea num r toarelor:
• asincrone (ripple counters) – impulsul de tact se aplică numai bistabilului cu

semnificaţia minimă, următoarele bistabile au CK conectată la ieşirea Q sau /Q
• sincrone (synchronous counters)– impulsul de tact (CK) se aplică simultan

a bistabilului precedent;
• după modulul m:
tuturor bistabilelor.
• binare – m= 2n;
• zecimale m=10.
• după sensul de numărare:
• directe –numără doar în sens direct adică crescător;
• reversibile - numără în ambele sensuri.
Ştergerea numărătorului se face cu ajutorul intrării CLR (CLEAR), activă pe „1” sau
• asincron dacă se face în momentul în care intrarea CLR devine activă şi

„0”. Ea se poate realiza:
• sincron, dacă se face în momentul apariţiei frontul activ al tactului după activarea
independent de semnalul de tact;
intrării CLR.
Anumite numărătoare poate fi ini ializate (înc rcate) cu orice stare dacă au intrări de
încărcare paralel şi o intrare adiţională LD (LOAD), activă pe „1” sau pe „0”. Încărcarea se
• asincron, dacă survine îndată ce semnalul LD este activ;

poate face:
• sincron, dacă se face numai în momentul apariţiei frontul activ al tactului după ce
semnalul LD a devenit activ.
4.3.1. NUM R TOARE ASINCRONE

4.3.1.1. Num r torul asincron, binar, direct pe 4 bi i
Este format din 4 bistabile de tip T (provenite din JK-MS) cu T permanent pe „1”.
Impulsurile de tact se aplică doar primului bistabil. Următoarele bistabile au ca semnal de tact
ieşirea Q a bistabilului anterior (MR – Master Reset este o denumire sinonimă cu R - Reset
sau CLR).
127
fCLK
fCLK/2
fCLK/4
fCLK/8
fCLK/16
Obs:
1). Numărătorul numără în sens crescător (direct) adică cu fiecare impuls de CK
aplicat, valoarea numărătorului creşte cu o unitate.
2). Numărătorul este modulo 16 (are 4 bistabile), al 16-lea impuls de tact încheie
ciclul, el aducând numărătorul pe zero. Cel de-al 17-lea tact global este primul impuls de tact
din cel de-al doilea ciclu.
3). La un moment dat, codul binar obţinut citind ieşirile corespunde cu numărul de
impulsuri de tact aplicate în ciclul respectiv (citind ieşirile după 11 tacte rezultă Q3Q2Q1Q0 =
1011 care corespunde cu numărul 11 codat binar). Aceasta este practic funcţia de numărare.
4). Bistabilele funcţionează ca divizoare de frecvenţă cu 2. Ieşirea Q0 divizează cu 2
frecvenţa tactului, Q1 divizează cu 2 frecvenţa semnalului Q0 şi cu 4 frecvenţa tactului, etc.
5). Pentru extinderea capacităţii de numărare se pot conecta mai multe numărătoare în
cascadă prin conectarea ieşirii Q3 la intrarea de tact a următorului numărător.
4.3.1.2. Num r torul asincron, binar, invers

Acest numărător numără în sens invers, adică îşi micşorează conţinutul cu câte o
unitate la fiecare impuls de tact. Pentru obţinerea unui numărător în sens invers semnalul de
CK a bistabilului următor este ieşirea /Q a bistabilului anterior.
Când ieşirea Q trece din „1” în „0”, ieşirea /Q trece din „0” în „1”, (bistabilul următor
nu comută), dar când Q trece din „0” în „1”, /Q trece din „1” în „0” şi determină comutarea
bistabilului următor. Acest lucru poate fi verificat în tabelul de mai jos.
128
Formele de undă aferente sunt prezentate mai jos:
Tem : Să se analizeze funcţionarea numărătoarelor din figurile următoare:
Se va indica tipul numărătorului şi se vor desena formele de undă aferente (bonifica ie

0,5p la nota final de le CID pentru primul!).
4.3.1.3. Num r torul asincron, binar, reversibil

Pentru a obţine un numărător reversibil, între bistabile se conectează un MUX cu 2
intrări care, cu ajutorul unui semnal de sens S ( S = U / D - Up//Down), va stabili care ieşire Q
sau /Q se conectează la intrarea de tact a bistabilului următor.
Mux cu 2 intrări
Dacă S = „1” Q se conectează la CK şi numărătorul numără în sens direct.

Dacă S = „0” /Q se conectează la CK şi numărătorul numără în sens invers.
4.3.1.4. Num r torul asincron cu modulul p =/ 2n

(diferit de o putere întreag a lui 2)
2 n−1 < p < 2 n .

Pentru realizarea unui numărător cu modul p se foloseşte un numărător de n biţi unde:
129
Acesta va fi prevăzut cu un circuit de reacţie care va permite ştergerea numărătorului

după aplicarea a p impulsuri de tact.
Determinarea structurii unui numărător modulo p=51.

Num rul de bistabile necesare n este: 2n-1<51<2n
Relaţia este îndeplinită pentru n=6 (32<51<64).
Funcţionarea numărătorului cu p=51 implică resetarea sa după aplicarea celui de al

51-lea impuls de tact. Acest lucru este posibil prin identificarea st rii 51 cu ajutorul unui
circuit (o poartă ŞI/ŞI-NU) şi ştergerea num r torului prin activarea liniei CLR.
Tabelul de funcţionare al numărătorului este:

Nr. impuls tact Q5 Q4 Q3 Q2 Q1 Q0
0 0 0 0 0 0 0
1 0 0 0 0 0 1
.
1→ 0 1→ 0 1→ 0 1→ 0
50 1 1 0 0 1 0
51 (0) 0 0
Determinarea acestei stări se face cu o poartă ŞI-NU cu 4 intrări conectate la ieşirile

Q5, Q4, Q1, Q0 care sunt simultan pe „1” doar când apare stare 51. În acel moment se
activează intrarea /CLR (ieşirea porţii ŞI-NU este „0” doar în această stare) care şterge
numărătorul transformând starea 51 în starea 0. În acest fel numărul stărilor distincte ale
numărătorului este redus la 51.
Schema prezentată nu prezintă o funcţionare sigură datorită dispersiei timpilor de
propagare tCLR-Q. Bistabilul cu timpul de propagare cel mai scurt se şterge primul şi ieşirea sa
Q (care este una din intrările porţii ŞI-NU) trece pe „0”. Astfel, ieşirea porţii trece pe „1” şi
întrerupe procesul de resetare integrală a numărătorului (celelalte bistabile nu se mai şterg).
Pentru înlăturarea acestui dezavantaj este necesar un circuit de memorare a semnalului
de ştergere (/CLR) pe o durată care să fie mai mică decât perioada impulsului de tact, dar
suficient de mare pentru ştergerea sigură a tuturor bistabilelor. Acest circuit – un bistabil /S/R
se intercalează între X1 şi X2.
Funcţionarea circuitului de memorare a impulsului de ştergere:

Ieşirea porţii ŞI-NU, X1 se afla pe „1” până la apariţia celui de al 51-lea front
descrescător al impulsului de tact. În acest moment X1 trece pe „0”, determină setarea
bistabilului SR, punerea liniei X2 pe „0” şi începerea procesului de ştergere a numărătorului.
Ieşirea porţii ŞI-NU, X1 rămâne pe „0” un timp foarte scurt, mai exact până când una din
ieşirile Q5, Q4, Q1 sau Q0 trece pe „0”. Deşi X1 trece pe „1”, bistabilul nu-şi modifică starea
(memorează impulsul de ştergere) menţinând în continuare linia X2 pe „0” până la apariţia
unui front crescător al impulsului de tact.
În acel moment /CK devine „0”, şterge bistabilului SR, pune ieşirea X2 pe „1” şi
încetează procesul de ştergere a numărătorului. Se observă că lăţimea noului impuls de
ştergere X2=/CLR este egală cu durata cât semnalul de tact este pe „0”. Acest interval de timp
este suficient de mare pentru ştergerea tuturor bistabilelor din componenţa numărătorul.
130
4.3.1.5. Num r torul asincron decadic

(zecimal, în cod BCD)
Este un numărător pe 4 biţi care are doar 10 stări distincte: 0,1,2,3,4,5,6,7,8,9,0,1...Se

utilizează pentru numărarea în zecimal (şi comanda afişajelor prin intermediul DCD 4/7).
El se bazează pe structura unui numărătorului asincron binar la care se adaugă un
circuit de decodificare a stării 10, format dintr-o poartă ŞI-NU cu două intrări cunectate la
ieşirile Q3 şi Q1. Când numărătorul ajunge în starea 10, ieşirea porţii ŞI-NU trece pe „0” şi
şterge numărătorul. Astfel acesta revine în starea „0” după care urmează un nou ciclul de
funcţionare.
Numărător asincron zecimal direct: schema electrică, diagramele de semnal, diagrama
de stări:
4.3.1.6. Num r toare asincrone disponibile pe pia
• 74LS93 (binar direct), 74LS90 (zecimal direct), 74LS92 (modulo 12);

Cele mai utilizate numărătoare asincrone:
• 74HCT293 şi 74HCT290 (identice cu cele de mai sus dar cu alimentare la pinii

8 (GND) şi 16 (VCC));
• 74HCT393 (conţine 2 numărătoare 74HCT293) şi 74HCT390 (conţine
• 4020, respectiv circuitele compatibile pin la pin 74HC4020, 74HCT4020 –

2x74HCT290).
numărător pe 14 biţi cu intrare de tact activă pe frontul descrescător, intrare de

ştergere asincronă, activă pe „1” şi 14 ieşiri Q0,…Q13;
• 4040 respectiv circuitele compatibile pin la pin 74HC4040, 74HCT4040 –
numărător pe 12 biţi cu intrare de tact activă pe frontul descrescător, intrare de
ştergere asincronă, activă pe „1” şi 12 ieşiri Q0,…Q11 (identice cu 4020 doar că
• 4060 respectiv circuitele compatibile pin la pin 74HC4060, 74HCT4060 –

sunt pe 12 biţi);
numărător pe 14 biţi cu oscilator încorporat (poate fi înlocuit de un semnal de

tact extern), cu intrare de ştergere asincronă, activă pe „1” şi 10 ieşiri
disponibile Q3 - Q9 şi Q11 - Q13.
131
Num r torul 74LS93
Acest numărător este format din patru bistabile de tip T- A NC QA QD GND QB QC

MS şi porţi aferente conectate intern astfel încât să rezulte un
divizor cu 2 (intrare A, ieşire QA) şi un divizor cu 8 (intrare B, 14 13 12 11 10 9 8
ieşiri QB QC şi QD). 74LS93

Pentru obţinerea unui numărător binar pe 4 biţi (divizor 1 2 3 4 5 6 7
cu 16) se conectează intrarea B la ieşirea QA iar tactul se aplică
intrării A. B R0 R1 NC VCC NC NC
Circuitul are două intrări de ştergere R0 şi R1.

Funcţionarea acestora este prezentată în tabelul alăturat.
Obs.: Circuitul integrat are 4 pini neconectaţi intern NC
(Not Connected). Evident la aceşti pini nu are nici un sens să se
conecteze vreun semnal extern!!
Num r torul 74LS90

A NC QA QD GND QB QC
Acest numărător este format din patru bistabile de tip T-

14 13 12 10 8
MS şi porţi aferente conectate intern astfel încât să rezulte un
11 9
divizor cu 2 (intrare A, ieşire QA) şi un divizor cu 5 (intrare B, 74LS90

ieşiri QB QC şi QD). 1 2 3 4 5 6 7
Pentru obţinerea unui numărător decadic (divizor cu 10)
se conectează intrarea B la QA iar tactul se aplică intrării A. B R0(1) R0(2) NC VCC R9(1) R9(2)
Circuitul are două intrări de ştergere R0(1), R0(2) şi două
intrări de iniţializare pe cifra 9 - R9(1), R9(2). Funcţionarea
acestora este prezentată în tabelul alăturat.
Obs.: Circuitul integrat are 1 pin neconectat intern NC
(Not Connected). Evident la acest pin nu are nici un sens să se
conecteze vreun semnal extern!!
4.3.1.7. Dezavantajul num r toarelor asincrone

Principalul avantaj al numărătoarelor asincrone îl constituie simplitatea arhitecturii.
Dezavantajul major al acestora îl constituie frecvenţa maximă de operare redusă,
datorată propagării succesive a semnalului de tact.
Întârzierea produsă de un bistabil este egală cu t pCLK →Q . Pentru stabilirea frecvenţei
maxime de operare trebuie ţinut cont de cazul cel mai defavorabil în care comută toate cele n
bistabile. Impulsul de tact următor se poate aplica numai după stabilizarea efectului
impuls de tact trebuie să dureze un interval de timp Δt necesar citirii stării sale. Din aceste
impulsului de tact anterior. Uzual, starea stabilă a numărătorului înaintea aplicării unui nou
TCLK min = nt pCLK →Q + Δt

motive, în cazul cel mai defavorabil, perioada minimă de repetiţie a tactului, este:
Dacă numărătorul este reversibil trebuie ţinut cont şi de întârzierea introdusă de
TCLK min = nt pCLK →Q + ( n − 1)t pMUX + Δt

multiplexoare:
Astfel frecvenţa maximă de funcţionare este:

f CLK max =
1
TCLK min
132
Acest fenomen limitează frecvenţa maximă de tact la care pot funcţiona numărătoarele
asincrone la valoarea tipică de 16 MHz.
Concluzie: Numărătoarele asincrone lungi sunt relativ lente!!
4.3.2. NUM R TOARE SINCRONE

Numărătoare sincrone sunt numărătoare la care impulsul de tact se aplică simultan
tuturor bistabilelor (de tip T) permiţând, astfel funcţionarea la frecvenţe de tact mult mai mari
(tipic 35MHz).
În cadrul unui ciclu de numărare, la trecerea dintr-o stare în alta, unele bistabile trebuie
să comute, altele nu. Înseamnă că numărătoarele trebuie realizate cu bistabile de tip T care au
intrarea T accesibilă (adică bistabile JK-MS la care intrările J şi K sunt legate împreună şi
formează intrarea T) pentru a permite ca, înaintea aplicării următorului impuls de tact, intrarea
T a bistabilului ce trebuie să comute să fie conectată la „1” iar intrarea T a bistabilului ce nu
trebuie să comute să fie conectată la „0”.
Apare, astfel, necesitatea utilizării unor circuite logice pentru generarea valorilor T ce
corespund celor n bistabile folosite pentru ca funcţionarea numărătorului să decurgă în
conformitate cu tabelul de funcţionare dorit.
Din tabel se deduc următoarele:

• bistabilul Q0 trebuie să basculeze la fiecare impuls de tact,
deci T0 = 1 ;
• bistabilul Q1 basculează numai dacă înaintea aplicării tactului
Q0 = 1 deci T1 = Q0 ;
• bistabilul Q2 basculează numai dacă înaintea aplicării tactului
Q0 şi Q1 sunt pe „1” adică: T2 = Q0 ⋅ Q1 = Q1 ⋅ T1 .
• bistabilul Q3 basculează numai dacă înaintea aplicării impulsului de tact Q0 , Q1 şi Q2 sunt pe

„1” deci T3 = Q0 ⋅ Q1 ⋅ Q2 = Q2 ⋅ T2 .
• în general se poate scrie: Tn −1 = Q0 ⋅ Q1 ⋅ ... ⋅ Qn − 2 = Tn − 2 ⋅ Qn − 2 .
În funcţie de modul de scriere al valorilor T se disting două metode de generare a
• serială – dacă valoarea curentă a lui T se obţine din cea anterioară:

acestora:
T2 = T1 ⋅ Q1
T3 = T2 ⋅ Q2
• paralelă – dacă valorile lui T se obţin direct din valorile lui Q:
T2 = Q0 ⋅ Q1 
T3 = Q0 ⋅ Q1 ⋅ Q2
4.3.2.1. Num r tor sincron direct pe 4 bi i cu T generat prin metoda serial

În cazul generării seriale a valorilor T în cazul cel mai defavorabil, durata minimă a
TCLK min = t PCLK →Q + (n − 2 )t PSI + Δt .

impulsului de tact este data de:
133
Schema numărătorului sincron obţinut prin metoda serială:
Dezavantaj: - tp mai mare decât în cazul generării paralele a valorilor T.

Avantaj: - se utilizează numai porţi ŞI cu două intrări.
4.3.2.2. Num r tor sincron direct pe 4 bi i cu T generat prin metoda

paralel
Schema numărătorului sincron obţinut prin metoda paralelă:
TCLK min = t PCLK →Q + t PSI + Δt .

În cazul generării paralele a valorilor T durata minimă a impulsurilor de tact este:
Se observă că tp este mai mic ceea ce conduce la o frecvenţa de tact mai ridicată. Din
acest motiv aceasta este varianta preferată la realizarea numărătoarelor sincrone integrate.
Semnalul Carry (semnalul de transport) se generează din semnalele Q0, Q1, Q2, şi Q3.
Cy = Q0 ⋅ Q1 ⋅ Q2 ⋅ Q3 şi se aplică intrării T a numărătorului (bistabilului) următor în cazul
extinderii capacităţii de numărare (cascadarea numărătoarelor).
4.3.2.3. Num r tor sincron în cod BCD

Funcţionează ca un numărător binar pe 4 biţi doar că starea 10 devine noua stare 0 a
ciclului următor de numărare.
• T0 = „1”
Din tabelul de funcţionare se deduce că:
• T1 = Q0Q3
• T2 = Q1Q0
• T3 = Q2Q1Q0+Q3Q0
Prin implementare, se obţine schema:
134
Formele de undă şi diagrama stărilor unui numărător asincron zecimal direct sunt:
4.3.2.4. Num r tor sincron reversibil
Schema unui numărător sincron reversibil pe 4 biţi:
Formele de undă aferente:
4.3.2.5. Cascadarea num r toarelor sincrone
• conectarea ieşirii Cy la intrarea T0 a numărătorului următor;

Interconectarea a două (sau a mai multor) numărătoare sincrone pe 4 biţi presupune:
• legarea împreună a intrărilor de tact;

• legarea împreună a intrărilor de stergere.
4.3.2.6. Num r tor sincron up/down 74HCT193, 74HCT192

Este un numărător binar, respectiv decadic care are următoarele caracteristici:
• comută (numără) pe frontul crescător al semnalului de tact;
135
• prezintă două intrări de tact UP şi DOWN; pentru numărare în sens direct impulsurile de tact se
aplică intrării UP în timp ce intrarea DOWN este pe „1” iar pentru numărare în sens invers
•
impulsurile de tact se aplică intrării DOWN în timp ce intrarea UP este pe „1”;
ştergere asincronă comandată de semnalul CLR;
•
•
încărcare asincronă cu datele aflate la intrările paralel A, B, C, D comandată de /LOAD;
ieşire /CY (CARRY) utilizată pentru cascadarea numărătoarelor, activă pe „0” în cazul numărării în
•
sens direct, pe durata ultimei jumătăţi a celui de-al 15-lea impuls de tact;
ieşire /BO (BORROW) utilizată pentru cascadarea numărătoarelor, activă pe „0” în cazul numărării
în sens invers, pe durata ultimei jumătăţi a impulsul de tact numărul 0;
Pentru numărare: CLR = „0”, LOAD = „1”, impulsurile de tact se aplică unei dintre
intrările UP sau DOWN, cealaltă fiind pe „1”.
• ieşirea /CY la intrarea UP a numărătorului următor;

Pentru cascadare se leagă:
• ieşirea /BO la intrarea DOWN a numărătorului următor.
4.3.2.7. Num r tor sincron up/down 74HCT191, 74HCT190

•
•
comută (numără) pe frontul crescător al semnalului de tact aplicat intrării CP;
are o intrare pentru stabilirea sensului de numărare /UP/DOWN (dacă este pe „0” numără în sens
•
direct, dacă este pe „1” în sens invers);
ştergere asincronă comandată de semnalul CLR;
•
•
încărcare asincronă cu datele aflate la intrările paralel A, B, C, D comandată de /PL;
•
o intrare de validare activă pe „0” /CE;
două ieşiri TC (Terminal Count) şi /RC (Ripple Clock) care indică transportul şi împrumutul;
Ieşirea TC este activă în starea „0” la numărarea în sens invers şi în starea 15 la
numărarea în sens direct. Ea nu se foloseşte pentru cascadare!! Ea se utilizează intern pentru
validarea ieşirii /RC.
Ieşirea /RC reproduce impulsul de tact când ieşirea TC este pe „1” şi circuitul este
validat (/CE = „0”). Ea se utilizează pentru cascadare.
136
4.3.2.8. Num r tor sincron 74HCT163, 74HCT162

•
•
comută (numără) pe frontul crescător al semnalului de tact aplicat la intrarea CLK;
ştergere sincronă comandată de semnalul /CLR;
•
•
încărcare sincronă cu datele aflate la intrările paralel A, B, C, D comandată de /LOAD;
două intrări de validare ENT şi ENP;
• ieşire RCO activă pe „1” pe durata celui de-al 15-lea impuls de tact utilizată pentru cascadarea
numărătoarelor.
Pentru numărare (numai în sens direct): ENT = ENP = /CLR = /LOAD = „1”
Pentru cascadare:
•
•
semnalul de tact se aplică tuturor numărătoarelor;
•
ieşirea RCO se leagă la intrarea ENT a următorului numărător;
toate intrările ENP se leagă împreună şi formează intrarea de validare a numărătorului.
4.3.2.9. Num r tor sincron 74HCT161, 74HCT160

Sunt identice cu numărătoarele 74HCT163, respectiv 74HCT162 cu excepţia ştergerii
care se realizează asincron.
137
4.3.2.10. Num r tor sincron binar up/down 74HCT169

Este un numărător binar pe 4 biţi care are următoarele caracteristici:
•
•
comută (numără) pe frontul crescător al semnalului de tact aplicat la intrarea CLK;
•
are o intrare pentru stabilirea sensului de numărare U//D;
•
încărcare sincronă cu datele aflate la intrările paralel A, B, C, D comandată de /LOAD;
două intrări de validare /ENT şi /ENP active pe „0”;
• ieşire /RCO activă pe „0” pe durata celui de-al 15-lea impuls de tact utilizată pentru cascadarea
numărătoarelor.
• sens direct: ENT = ENP = „0”, /LOAD = „1” şi U//D = „1”

Pentru numărare:
• sens invers: ENT = ENP = „0”, /LOAD = „1” şi U//D = „0”

Cascadarea se face similar cu cea a circuitelor 74HCT163
4.3.2.11. Alte num r toare sincrone

•
•
74HCT269 up/down pe 8 biţi cu încărcare paralelă sincronă (similar cu 74HCT169;
74HCT579 up/down pe 8 biţi cu pinii comuni de intrare/ieşire şi ieşiri cu trei stări (24 pini);
• 74HCT779 up/down pe 8 biţi cu pinii comuni de intrare/ieşire şi ieşiri cu trei stări (16 pini);
4.3.3. DIVIZOARE DE FRECVEN
Orice CBB de tip T cu intrarea T conectată în permanenţă la „1” este un divizor cu 2 a

frecvenţei impulsurilor aplicate intrării de tact.
Orice numărător binar poate fi privit şi ca divizor de frecvenţă a impulsurilor aplicate
intrării de tact. Notând cu fCLK frecvenţa acestora, la ieşirea Q0 se obţine un semnal cu
f f f
frecvenţa CLK , la ieşirea Q1 cu frecvenţa CLK 2
, la ieşirea Q2 cu frecvenţa CLK , etc.
2 2 23
Obs.:
1). Toate aceste divizoare de frecvenţă sunt fixe (raportul de divizare este o putere a
lui 2).
2). Factorul de umplere al semnalului de la ieşirea divizorului este ½.
138
4.3.3.1. Divizoare de frecven cu p =/ 2n

În cazul în care raportul de divizare este un număr diferit de o putere a lui 2 se
utilizează un numărător modulo p. Ieşirea divizorului de frecvenţă este ieşirea X2 a
bistabilului de memorare a impulsului de ştergere.
Obs.: Factorul de umplere al semnalului de la ieşirea divizorului este diferit de ½. Dacă într-o aplicaţie
acest aspect este deranjant, mai trebuie adăugat un CBB-T care furnizează la ieşirea sa un semnal cu factorul de
umplere ½ dar mai şi divide suplimentar cu 2.
4.3.3.2. Divizoare de frecven programabile

Sunt divizoare de frecvenţă la care raportul de divizare se poate modifica de la un ciclu
la următorul.
Varianta 1 – cu num rare în sens invers şi încarcare paralel .
Este cea mai utilizată metodă de obţinere a unui divizor programabil. Se bazează pe utilizarea
unui numărător reversibil cu posibilitatea de a fi încărcat paralel. Numărul cu care se
realizează divizarea (k) se aduce la intrările paralel şi se încarcă în numărător prin activarea
liniei /LD. Numărătorul este decrementat cu frecvenţa fCLK aplicată la intrarea Dn până când el
ajunge în starea 0000. În acel moment ieşirea /Bo trece pe „0”, activează intrarea /LD, şi
iniţiază o nouă încărcare a numărătorului cu numărul k.
Deoarece bistabilele din componenţa fCLK/k

numărătorului nu au acelaşi timp de încărcare şi,
74HCT193
CLR X2
astfel apare riscul unei încărcări incomplete, este LD
necesar intercalarea unui bistabil SR de memorare Q
fCLK Dn Bo
a impulsului de încărcare (la fel ca la „1” Up Cy X1
numărătoarele modulo p). Q0
A
Astfel, la ieşirea /Q a acestuia se obţine B Q1
k C Q2
semnalul fCLK/k.
D Q3
Varianta 2 – cu num rare în sens direct şi comparator.

Metoda utilizează un numărător asincron (4040) şi două comparatoare pe 4 biţi (74LS85) care
specifică raportul de divizare k. Numărătorul numără în sens direct, de la 0 până la valoarea k
prestabilită de comutatoarele [KPD1 şi KPD2]. În acel moment comparatoarele sesizează
egalitatea şi activează semnalul de ştergere /MR. Schema prezentată este pe 8 biţi.
139
Pentru obţinerea unui divizor de frecvenţă pe 12 biţi sunt necesare un numărător şi un

comparator pe 12 biţi.
Schema prezentată este una care funcţionează foarte bine în regim de simulare digitală,
dar nu în realitate deoarece foloseşte circuite CMOS şi TTL LS în acelaşi montaj. Pentru a
rezolva acest neajuns, cel mai bine este să se folosească variantele HC sau HCT ale circuitelor
prezentate: 74HCT4040 şi 74HCT85, caz în care schema nu va mai prezenta nici un neajuns.
Varianta 3 – combinat , cu posibilitatea num r rii în ambele sensuri.

Este cea mai versatilă metodă. Se bazează pe folosirea numărătoarelor 4029 la care intrarea de
încarcare este comandată de o poartă SAU-NU cu un număr de intrări egal cu numărul de
circuite 4029 utilizate.
Circuitul oferă:
• numărare în sens crescător, de la numărul prestabilit k la 255 (dacă U / D = 1 );
• numărare în sens descrescător, de la p la 0 (dacă U / D = 0 );
• numărare binară (dacă B / D = 1 );
• numărare zecimală (dacă B / D = 0 ).
4.3.4. APLICA II CU NUM R TOARE
ieşirilor va fi: Q2Q1Q0 = 000 → 001 → 010 → 011 → 100 → 101 → 000 → ... .
1. S se proiecteze, cu bistabile JK, un num r tor sincron modulo 6. Starea
Se construieşte tabelul tranziţiilor:

a) trecerea dintr-o stare în alta se face confirm tabelului:
Qn Qn +1 J K
0 0 0 x
0 1 1 x
1 0 x 1
1 1 x 0
140
b) tabelul complet al tranziţiilor este:

Intrări Intrări Intrări
Stare iniţială Stare viitoare
CBB0 CBB1 CBB2
Q2 Q1 Q0 Q2' Q1' Q0' J0 K0 J1 K1 J2 K2
0 0 0 0 0 1 1 x 0 x 0 x
0 0 1 0 1 0 x 1 1 x 0 x
0 1 0 0 1 1 1 x x 0 0 x
0 1 1 1 0 0 x 1 x 1 1 x
1 0 0 1 0 1 1 x 0 x x 0
1 0 1 0 0 0 x 1 0 x x 1
c) se obţin formele minime: J0 = 1 J1 = Q0 Q2 J 2 = Q0Q1

K0 = 1 K1 = Q0Q1 K 2 = Q0Q2
d) schema circuitului secvenţial este:
Q0 Q1 Q2
1 J0 Q J1 Q J2 Q
0 1 2
CK CK CK
Q0 Q Q2
1 K0 K1 1 K2
CK
ieşirilor va fi: Q2Q1Q0 = 000 → 001 → 010 → 011 → 100 → 101 → 000 → ... .
2. S se proiecteze, cu bistabile D, un num r tor sincron modulo 6. Starea
3. Folosind un num r tor binar 74HCT163 şi por i convenabil alese, s se

realizeze un num r tor decadic (secven a de num rare va fi: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 0,
1, 2, …).
Pentru obţinerea secvenţei de numărare se utilizează o

poartă ŞI-NU care detectează starea 10 (QA = „0”, QB = „1”, QC =
„0”, QD = „1”,) şi, prin activarea intrării de ştergere /CLEAR, o
transformă în starea 0 a următorului ciclu de numărare.
4. Folosind un num r tor binar 74HCT163 şi por i convenabil alese, s se

realizeze un num r tor modulo 10 cu secven a de num rare: 3, 4, 5, 6, 7, 8, 9, 10, 11, 12,
3, 4, ….
Pentru obţinerea secvenţei de numărare se utilizează o poartă

ŞI-NU care detectează starea 13 (QA = „1”, QB = „0”, QC = „1”, QD =
„1”,) şi, prin activarea intrării de încărcare /LOAD, o transformă în
starea 3 a următorului ciclu de numărare prin încărcarea paralelă a
numărătorului cu informaţia existentă la intrările paralel A, B, C, D.
141
5. Folosind num r toare binare 74HCT161 şi alte circuite convenabil alese, s se

realizeze un num r tor modulo 244. Schema va fi prev zut cu circuit de memorare a
impulsului de ştergere.
Vezi problema 7.14 din carte!!
6. Presupunând fix (şi de 50Hz) frecven a re elei, s se realizeze, pe baza ei un

ceas.
Schema circuitului este prezentată în figură.
Schema unui numărător modulo 60 este:
Tensiunea reţelei se reduce prin transformatorul TR. Prin redresare monoalternanţă cu dioda D şi apoi
printr-o poartă trigger Schmitt se obţine un semnal dreptunghiular cu frecvenţa de 50Hz. Acest semnal divizat
printr-un numărător modulo 50, se transformă într-un semnal cu perioada de 1s, care se aplică la intrarea
circuitului pentru contorizarea şi afişarea secundelor, minutelor şi orelor.
Cele două circuite pentru secunde şi minute sunt identice şi conţin fiecare: un divizor modulo 60,
rezultat prin înserierea unui numărător modulo 10 (numărătorul BCD 74xx160) cu un numărător modulo 6 şi un
convertor BCD/7 segmente (7449) + afişaj 7 segmente. Numărătorul modulo 10 generează prin biţii Q3Q2Q1Q0
cifra unităţilor (0-9) iar numărătorul modulo 6 generează prin biţii Q3Q2Q1Q0 cifra zecilor (0-5).
Numărătorul modulo 6 se obţine din circuitul numărător BCD (74xx160) care, în momentul detectării
stării Q3Q2Q1Q0 = 0110, se şterge prin activarea intrării CLEAR = 0. Totodată, se identifică şi starea Q3Q2Q1Q0
= 0101 care se utilizează ca semnal de validare (Enable) pentru divizorul următor. În mod similar se obţine şi
numărătorul modulo 5 din circuitul de divizare cu 50 a frecvenţei generate de triggerul Schmitt.
Numărătorul divizor cu 12 pentru ore, se obţine prin înserierea unui numărător BCD (74xx160) pentru
unităţi, cu un numărător modulo 2 pentru zeci. Acesta este un bistabil JK care comută pe frontul descrescător al
tactului (comandat de Q3 când numărătorul BCD realizează tranziţia din 9 în 0). La ieşirea divizorului de ore
trebuie să existe o poartă care să identifice starea corespunzătoare timpului de 12 ore şi care să comande, cu
ajutorul semnalului LOAD, o nouă stare iniţială (ce se obţine când numărătorul de minute şi cel de secunde trec
de la valorile de 59 la 00).
142
7. S se proiecteze un circuit care s permit determinarea num rului exact de

autoturisme aflate în orice moment într-o parcare. Capacitate maxim a parc rii este de
100 autoturisme. În momentul în care parcarea este plin nu se va mai permite accesul
nici unui autoturism pân în momentul plec rii unuia.
Structura acestui circuit este prezentată în figură. De la câte un senzor optic, unul plasat pe sensul de
intrare iar altul pe sensul de ieşire, la trecerea unui autoturism se generează un impuls care se aplică pe intrarea
de numărare în sens direct (D) sau pe intrarea de numărare în sens invers (I) ale unui numărător reversibil
modulo 100 (modulul numărătorului este egal cu numărul maxim de autoturisme care se pot parca).
Semnalul de depăşire capacitate RCO,
printr-o interfaţă, activează semnalul luminos şi
închiderea barierei.
Numărătorul modulo 100 este compus din
două numărătoare decadice (74xxx190) comandate
pe intrarea de sens de numărare, D / I , de către
ieşirea negată QN a unui latch SR iar intrările de tact
CLK = S + R .
de către frontul pozitiv al semnalului
La apariţia unui impuls S sau R, de la

senzorii optici, ieşirea QN a latch-ului SR prescrie
sensul de numărare (QN = „0” – sens direct, QN = „1”
– sens invers) iar pe frontul negativ al respectivului
impuls (frontul pozitiv al semnalului CLK = S + R)
se comandă numărătoarele 74xx190.
Tem : 7.11, 7.12, 7.13, 7.14, 7.15, 7.16, 7.18, 7.19, 7.22 – 7.28,
143
CAPITOLUL 5
MEMORII SEMICONDUCTOARE
5.1. INTRODUCERE, CLASIFICARE
Memoriile sunt circuite integrate care asigură stocarea (memorarea) informaţiei sub
formă binară. Ele reprezintă, în prezent, cele mai răspândite şi cele mai vândute circuite
integrate din lume atât în formă distinctă cât şi în componenţa altor circuite integrate cum ar fi
microprocesoarele, microcontrolerele, FPGA, etc.
• în mod tradi ional:

Memoriile semiconductoare se pot clasifică:
• memorii care pot fi doar citite, denumite ROM (Read Only Memory)
înscrierea informaţiei – numită programarea memoriei - se realizează într-
• memorii care pot fi scrise şi citite, RAM (Random Access Memory).

o etapă anterioară utilizării ei;
• după tehnologia de fabrica ie:

• memorii cu tranzistoare bipolare;
• MOS;
• CMOS;
• BiCMOS.
• după organizarea magistralei de date:
• memorii paralele;
• memorii seriale, (se fabrică memorii seriale EEPROM şi SRAM).
• după modul de utilizare:
• memorii de program;
• memorii de date.
În general memoriile ROM sunt folosite pentru stocarea programelor iar memoriile
RAM pentru memorarea datelor.
• memorii volatile care pierd informaţiile memorate la deconectarea alimentării;

De asemenea există:
• memorii nevolatile care nu pierd informaţia memorată chiar dacă tensiunea de

alimentare se deconectează.
În general memoriile ROM sunt nevolatile, iar cele RAM sunt volatile.
• capacitate ridicată de memorare;

O memorie ideală se caracterizează prin:
• informaţie nevolatilă;
• timp de acces redus;
144
• programabilitate în circuit;
• putere disipată scăzută;
• preţ mic.
Memoriile prezentate în tabelul 5.1 au două sau mai multe caracteristici din cele
enunţate mai sus – singura care le îndeplineşte pe toate este memoria Flash.
Tabelul 5.1
Comparaţie între caracteristicile diverselor tipuri de memorii.
Tipul Celulă elementară Programare
Capacitate Volatilă Reprogramabilă
memoriei cu 1 tranzistor în montaj
ROM Mare NU DA NU NU
PROM Mică NU DA NU NU
EPROM Medie NU DA DA NU
OTP Medie NU DA NU NU
EEPROM Medie NU NU DA DA
Flash Mare NU DA DA DA
NV RAM Medie NU NU - -
SRAM Mare DA NU - -
DRAM Foarte mare DA DA - -
5.1.1. PARAMETRII UNEI MEMORII

În memorii, informaţia este organizată fizic pe 1 bit, 4 biţi, 8 biţi, 16 biţi sau 32 de biţi.
O locaţie de memorie de 8 biţi se mai numeşte octet (byte), se notează cu B şi are ca multipli
kB, MB, GB, TB.
Mărimea logică ce caracterizează lăţimea unei adrese de memorie se numeşte cuvânt.
Timpul de acces - tACC - cel mai important parametru dinamic al unei memorii -
reprezintă durata dintre momentul adresării memoriei şi momentul în care la ieşirea de date
devine disponibilă informaţia. Timpul de acces este cuprins între câteva ns la cele mai rapide
memorii SRAM la câteva sute de ns la cele mai lente memorii EPROM.
Capacitatea memoriei (exprimată în multipli de biţi sau de octeţi) este C = m× k unde:
m = numărul de cuvinte distincte ce pot fi adresate (numărul locaţiilor de memorie);
k = numărul de biţi ai fiecărui cuvânt memorat.
Capacitatea de memorare foloseşte următoarele unităţi de măsură:
1 Kilobyte = 1024 bytes (210 bytes);
1 Megabyte = 1024 KB (210 kilobytes) = 220 bytes;
1 Gigabyte = 1024 MB (210 megabytes) = 230 bytes;
1 Terabyte = 1024 GB (210 gigabytes) = 240 bytes;
1 Pentabyte = 1024 TB (210 terabytes) = 250 bytes;
1 Exabyte = 1024 PB (210 petabytes) = 260 bytes;
1 Zettabyte = 1024 EB (210 exabytes) = 270 bytes;
1 Yottabyte = 1024 ZB (210 zettabytes) = 280 bytes;
Progresul tehnologic se reflectă permanent prin creşterea capacităţii de stocare şi
reducerea timpului de acces (creşterea vitezei de funcţionare a memoriilor).
5.1.2. SELEC IA UNUI CUVÂNT DIN MEMORIE
• liniar;
Se poate face:
• prin coincidenţă.
145
Selecţia liniară a unui cuvânt din memorie se face prin utilizarea unui singur
decodificator. Ieşirile acestuia reprezintă liniile de adresă ale memoriei.
Linii de adresă
Loca ie de
memorie de 8 bi i
Selecţia prin coincidenţă se bazează pe organizarea memoriei într-o formă patrată şi

utilizarea a două decodificatoare: unul pentru decodificarea adresei liniei şi altul pentru
decodificarea adresei coloanei.
Linii de adresă de linie
Loca ie de
memorie de 1 bit
Linii de adresă de coloană
Selecţia prin coincidenţă este singura utilizată la memoriile de capacitate mare. De

exemplu în cazul unei memorii având o capacitate de 1M x 1bit, sunt necesare 20 de linii de
adresă. Utilizarea selecţiei liniare ar presupune utilizarea unui singur DCD cu 1.048.576 linii
de ieşire, pe când utilizarea selecţiei prin coincidenţă se bazează pe două decodificatoare cu
10 intrări şi 1024 de ieşiri (fiecare). Astfel se reduce mult dimensiunea decodificatorului şi
implicit numărul componentelor necesare pentru decodificarea adresei.
5.2. MEMORII ROM - Read Only Memory
Memoriile ROM sunt memorii semiconductoare nevolative care pot fi doar citite. Se
• ROM – sunt memorii programate prin mască la producător; informaţia se scrie la

întâlnesc următoarele variante constructive:
locul fabricaţiei şi nu poate fi modificată de utilizator; utilizatorul furnizează

producătorului conţinutul memoriei. Sunt ieftine şi se execută numai pentru
• PROM (programmable ROM)– sunt memorii programabile de către utilizator o

comenzi mari (peste 10.000 buc.);
singură dată prin întreruperea sau realizarea unor conexiuni interne folosind un
• EPROM (Erasable PROM)– sunt memorii reprogramabile electric de către

dispozitiv denumit programator;
utilizator; programarea se face electric cu ajutorul unui programator iar ştergerea

se face prin expunerea la radiaţii UV (ultraviolete) câteva zeci de minute. Sunt
memorii MOS la care capsulele sunt prevăzute cu o fereastră de cuarţ prin care
• OTPROM (One Time Programmable ROM) – sunt o variantă de EPROM care nu

radiaţia UV poate pătrunde până la structura de siliciu;
au fereastră şi permit doar o singură programare la utilizator;
146
• EEPROM (Electrical Erasable PROM) – sunt memorii reprogramabile care pot fi

şterse electric (în câteva ms); ele pot fi programate şi în timpul funcţionării;
• FLASH – sunt o variantă de EEPROM la care ştergerea se face mult mai repede
(în câteva µs.).
În momentul actual se utilizează preponderent ultimele 4 categorii de memorii
realizate în tehnologie CMOS.
5.2.1. SCHEMA BLOC A UNEI MEMORII ROM

Schemă bloc a unei memorii ROM conţine un decodificator (DCD) urmat de un
codificator (CD). Semnificaţia liniilor este:
• A0 - An-1 - liniile de adresă prin intermediul cărora
se specifică locaţia de memorie (cuvântul) ce va fi
•
citită;
W0, ..., Wm-1 - sunt m = 2n linii de cuvânt (linii de
adresă decodificate), ele selectează intern locaţia
•
de memorie;
D0, ..., Dk-1 sunt k linii de date, k fiind numărul de
biţi memoraţi într-o locaţie de memorie.
Aplicând o adresă la liniile A0 – An-1, la ieşirea DCD se activează o singură linie Wi
selectându-se o singură locaţie de memorie. La ieşirea CD se obţine informaţia înmagazinată
în locaţia selectată.
5.2.2. MEMORII ROM ŞI PROM

Carte pag.190-191 (NU e obligatoriu!!).
5.2.3. MEMORII EPROM

Schema simplificată a unei memorii EPROM cu m locaţii de memorie, a 4 biţi fiecare
(fără partea de programare) este prezentată în figura următoare.
matrice de
memorare
Vp1 VDD Vp2
D0 D1 D2 D3
• cele 4 tranzistoare MOS din partea superioară sunt sarcinile active ale
Descriere:
tranzistoarelor care formează matricea de memorie; nu se utilizează rezistenţe de

sarcină deoarece un tranzistor MOS ocupă o arie de Si mai mică şi consumă mai
puţină putere;
147
• tranzistoarele matricei de memorare sunt tranzistoare MOS cu grilă flotantă;

Acestea au o grilă suplimentară numită grilă flotantă Gf care prin încărcare cu sarcini
negative deplasează spre dreapta caracteristica iD - Ugs a tranzistorului MOS. Ele vor intra în
conducţie numai dacă tensiunea aplicată în grilă este mai mare decât Vp2 (care este mai mare
decât tensiunea de alimentare VDD).
Dacă aceste tranzistoare ar fi tranzistoare MOS obişnuite, la activarea liniei de cuvânt
Wi, toate ieşirile D0 - D3 ar fi puse la masa (0000) şi nu se poate memora starea „1”. Prin
• starea „0” dacă grila flotantă nu este polarizată;

utilizarea tranzistoarelor cu grilă flotantă se poate memora:
• starea „1” dacă grila flotantă este polarizată.

Prin ştergere, se încarcă grila flotantă a tuturor tranzistoarelor matricii de memorare
(şi toate ieşirile vor fi pe „1”) iar prin programare se descarcă grilele flotante ale
tranzistoarelor care trebuie să memoreze valoarea „0”.
Programarea se face cu ajutorul unui impuls de programare (având amplitudinea

tipică de VPP = 12V, uneori 12,5V) aplicat, după selectarea liniei de cuvânt Wi = U0H, între
drena şi sursa tranzistorului, cu durata de câteva zeci de ms.
Ştergerea informaţiilor se face iradiind matricea de memorare cu radiaţii UV. Prin

ştergere toţii biţii locaţiilor de memorie vor fi pe „1”. Dacă lungimea de undă a radiaţiei
ultraviolete este mai mică de 4000Å, distanţa dintre lampa UV şi cip mai mică de 2,5cm, iar
puterea radiaţiei 12000mW/cm2; ştergerea se face în 15-20 minute.
De asemenea expunerea continuă a unei memorii EPROM la lumina fluorescentă din
camera poate determina ştergerea informaţiei în circa 3 ani iar expunerea la lumina solară
directă în circa 1 saptamână.
Numărul garantat de programări şi de ştergeri este mai mare de 100, dar defecte sunt
frecvente chiar după câteva cicluri ştergere – programare.
Durata de menţinere a informaţiei memorate este minim zece ani.
Pentru circuitele EPROM moderne, de capacitate mare, (peste 64 kbiţi), o programare
octet cu octet (durează zeci de ms pentru un octet) este inacceptabil de lungă (la un EPROM
27512 de 512 kbiţi, programarea ar dura 20ms x 65536 octeţi = 22 minute). Pentru reducerea
timpului de programare a întregii memorii au fost realizaţi algoritmi de programare rapidă,
• tensiunea de alimentare mărită la VDD = 6V;

caracterizaţi prin:
• tensiunea de programare de VPP = 12,5V.

În acest mod, durata impulsului de programare se poate reduce la 1ms sau în unele
cazuri chiar de 100µs! Prin aceasta chiar la memoriile EPROM de capacitaţi relative ridicate
(peste 1 Mbit), programarea durează maxim câteva minute.
Memoria 27C64A
Este o memorie EPROM (codul 27) realizată în tehnologie CMOS de 64kbiţi
organizată ca 8k cuvinte de 8 biţi (8k locaţii de memorie, în fiecare locaţie se memorează 8
biţi). Ea are următorii pinii:
- 13 linii de adresă A0 – A12 (8k = 213) – magistrala de adrese; 27C64A
- 8 ieşiri de date D0 – D7 – magistrala de date; 13 A0

.
- /CE - Chip Enable (nevalidat trece circuitul în mod aşteptare: toate ieşirile .
A 8
12 D0
sunt în stare de înaltă impedanţă (HiZ) iar consumul de curent este redus substanţial); .
CE .
- /OE – Output Enable (pune bufferele de ieşire în stare HiZ); OE D7
- /PGM – Intrare de Programare (se aplică impulsul de programare); PGM
Vpp
- VPP - pin la care se aplică tensiunea de progamare de 12,5V.
148
Funcţionarea memoriei EPROM este reflectată de tabelul 5.2.

Tabelul 5.2
A0 ÷ A12 D0 ÷ D7
Operaţiile efectuate de memoriile EPROM.
Opera ie CE OE PGM V pp
Aşteptare (Standby), nevalidare 1 X X VDD X HiZ
Inhibare ieşiri (Output Disable) 0 1 1 VDD X HiZ
Citire (Read) 0 0 1 VDD X Data Out
Programare (Program) 0 1 impuls VPP X Data In
Inhibarea programării (Program Inhibit) 1 X X VPP X HiZ
Verificare (Verify) 0 0 1 VPP X Data Out
• în starea de aşteptare (standby) memoria nu este validată CE = „1”;

• pentru operaţia de citire a memoriei (read) se efectuează, în ordine, următoarele:
Adresă stabilă
D0 – D7 Date ieşire valide
• se furnizează adresa locaţiei de memorie în care se găseşte informaţia care se

va citi;
• după stabilizarea adresei se validează memoria ( CE se pune pe „0”);
• apoi se validează ieşirile ( OE se pune pe „0”);
• după trecerea timpului de acces (tACC), la ieşirile D0 ÷ D7 se obţine informaţia
dorită (vezi diagramele temporale alăturate!!).
Pentru funcţionarea corectă este necesară respectarea anumitor condiţii temporale,

principalii parametrii de timp fiind:
• t RC - durata ciclului de citire (intervalul de timp între două schimbări de adresă);
• t ACC - timpul de acces la memorie (timpul scurs din momentul stabilizării adreselor până
•
la obţinerea datelor la ieşiri);
tCE - intervalul de timp între validarea memoriei şi obţinerea datelor la ieşiri;
• tOE - intervalul de timp între validarea ieşirilor şi obţinerea datelor la ieşiri;
• tOH - timpul de menţinere a datelor la ieşiri după ce adresele au fost modificate.
• programarea memoriei, conform algoritmului de programare rapidă, presupune:

• furnizarea adresei locaţiei de memorie în care se va memora informaţia
prezentă la pinii D0 ÷ D7 ;
• prezenţa datelor care se vor memora pe magistrala de date (Data In);
• creşterea tensiunii de alimentare la 6V şi a tensiunii de programare la 12,5V;
• aplicarea impulsului de programare la pinul PGM de durată tPW (pe durata
acestuia datele de intrare nu se vor modifica!);
149
Program Program Read Verify

Verify
A0 ÷ A12
ViH
Adrese stabile Adrese valide
ViL
tAS tACC
D0 ÷ D7 Data In Data Out Data Out HiZ

tDS tDH
12,5V
VPP ViH
6V
VCC 5V
CE ViL
PGM ViH
ViL
tPW tOES tOE tAH tOE
OE ViH
ViL
În acest mod se programează fiecare locaţie de memorie. După programare se poate

face o verificare a operaţiei de programare (Program Verify) şi/sau o citire. Formele de undă
aferente acestor operaţii sunt prezentate mai sus.
Capsula memoriei EPROM 27C64A (prezentată în figură) are 28 de pini şi o fereastră

circulară din cuarţ prin intermediul căreia radiaţiile UV ajung la matricea de memorare.
• timp de acces: 150 ns;

Principalii parametrii ai memoriei 27C64A sunt:
• curent de alimentare în repaus: 100µA;

• curent de alimentare în funcţionare normală: 30mA;
• tensiune de programare VPP = 12,5V;
• algoritm de programare rapid (durata totală de programare este sub 1 minut);
Vezi şi Anexa 3 Memorii EPROM din „Circuite Integrate Numerice. Aplica ii şi Proiectare”.
5.2.4. Memoria OTP – One Time Programmable

Este tot o memorie EPROM programată electric o singură dată (la producător sau la
utilizator). Nu are fereastră de cuarţ pentru ştergere, este disponibilă în capsule de plastic
ieftine având un preţ cu 40% mai mic decât EPROM-ul.
Utilizatorul nu o mai poate reprograma ulterior. Este rentabilă în producţia de masă.
5.2.5. Memoria EEPROM

Elimină dificultăţile de extragere din soclu şi expunere la lumina ultravioletă. Atât
programarea cât şi ştergerea se fac electric. Prin perfecţionarea tehnologiei şi micşorarea
grosimii stratului izolator al grilei flotante există posibilitatea programării şi ştergerii electrice
cu tensiuni mici aplicate între drenă şi poartă. Polaritatea căderii de tensiune drenă-poartă este
inversată la ştergere faţă de programare.
Sunt mai scumpe decât memoriile Flash; se pot rescrie în timpul funcţionarii, numărul
de ştergeri şi reprogramari fiind cu un cel puţin un ordin de mărime mai mare decât la
memoriile Flash.
150
Memoria 2864B
Este o memorie EEPROM (codul 28) realizată în tehnologie CMOS de 64kbiţi

organizată ca 8k cuvinte de 8 biţi. Modurile de operare sunt reprezentate în tabelul 5.3.
Tabelul 5.3
A0 ÷ A12 D0 ÷ D7
Operaţiile efectuate de memoriile EEPROM.
Opera ie CE OE WE
Citire (Read) 0 0 1 X Data Out
Scriere (Write) 0 1 0 X Data In
X X 1 X -
Inhibare scriere (Write Inhibit)
X 0 X X -
Aşteptare (Standby) 1 X X X HiZ
• timp de acces – 150 ns;

Caracteristici principale pentru memoria EEPROM 2864B:

• curent de alimentare în funcţionare normală: 30mA;
• număr minim de ştergeri şi de reprogramări: 105;
• durata de menţinere a informaţiei memorate: minim 10 ani;
5.2.6. Memoria FLASH
Memoriile Flash permit atât citirea cât şi înscrierea informaţiei în timpul functionării
normale. Sunt memorii de densitate mare, nevolatile, folosite în cele mai diverse aplicaţii – de
la aparatele de fotografiat digitale la înlocuirea de hard-diskuri.
Celula de memorare a unui bit constă dintr-un singur tranzistor MOS cu grilă
flotantă. Stocarea propriu-zisă este realizată prin prezenţa sau absenţa sarcinilor în grila
flotantă. O sarcină relativ ridicată acumulată în grila flotantă este echivalentă cu memorarea
lui „0” logic, iar o sarcină redusă sau absentă cu memorarea lui „1” logic.
Programarea
În stare neprogramată, toate celulele memoriei sunt în „1” (sarcini reduse sau nule în
grila flotantă). Dacă în procesul de programare se doreşte memorarea unui „0”, grila de
control Gc se aduce la un potential pozitiv +Vprog. Astfel electronii sunt atraşi spre grila
flotantă, ea încarcându-se negativ. O dată programată, sarcina grilei flotante se menţine un
timp îndelungat – minim 10 ani. În cazul în care se doreşte stocarea unui „1”, în timpul
programarii celula respectivă este lăsată nemodificată.
151
Citirea
Pe durata operaţiei de citire, la grila de control se aplică o tensiune pozitivă +Vread.
Cantitatea de sarcina stocată în grila flotantă va determina în acest caz dacă sub acţiunea
• dacă se memorează un „0”, datorită numărului mare de electroni de pe grila

acestei tensiuni, tranzistorul MOS va conduce sau nu:
• dacă se memorează un „1”, grila flotantă conţine puţini electroni astfel încât sub
flotantă, tranzistorul ramâne blocat;
influenţa tensiunii +Vread tranzistorul MOS va conduce.
Ştergerea - se rezumă la înlăturarea electronilor din grila flotantă prin aducerea grilei
de control la potenţialul masei şi sursa la o tensiune pozitivă (+Verase). Electronii vor fi atraşi
spre sursă şi prin aceasta grila flotantă nu va mai conţine sarcini negative sau numărul
acestora va fi foarte redus.
O memorie Flash este întotdeauna ştearsă înainte de a fi programată. La memoriile

Flash moderne ştergerea se realizează pe blocuri sau paginat, dar important este că un octet
singular din cadrul unui bloc nu poate fi scris (programat) decât după ce este şters împreună
cu întregul bloc din care face parte.
Memoriile Flash ofera suplimentar posibilitatea ştergerii globale rapide (bulk erase).
Schema simplificată a unei memorii Flash de capacitatea m x n (nu conţine partea

aferentă programării memoriei):
Aria de memorie conţine m cuvinte a n biţi fiecare, adică un total de m x n tranzistoare

MOS cu grilă flotantă pentru acelaşi număr de biţi de informaţie. La fiecare linie de bit un
tranzistor MOS formează sarcina activă.
Pentru citire se activează o linie de cuvânt, fiecare din cele n comparatoare furnizând
la ieşire „1” sau „0”, după cum tranzistoarele MOS de memorare conduc sau nu („1” dacă
tranzistorul conduce, „0” în caz contrar).
• timp de acces: 45 – 150ns;

Caracteristici generale ale memoriilor Flash:
152
• numărul de ştergeri şi de reprogramări de ordinul 104 – 105;

•
•
durata de menţinere a informaţiei memorate este de minim 10 ani;
•
sunt cele mai ieftine memorii nevolatile;
se pot rescrie în timpul funcţionării.
Memoria 29F010
Este o memorie FLASH (codul 29) realizată în tehnologie CMOS de 1Mbiţi

organizată ca 128k cuvinte de 8 biţi. Modurile de operare sunt reprezentate în tabelul 5.4.
Tabelul 5.4
A0 ÷ A12 I / O0 ÷ I / O7
Operaţiile efectuate de memoriile FLASH.
Opera ie CE OE WE
Citire (Read) 0 0 1 X Data Out
Scriere (Write) 0 1 0 X Data In
Inhibare ieşire (Output Disable) 0 1 1 X HiZ
Aşteptare (Standby) 1 X X X HiZ
• timp de acces – 45ns;

Caracteristici principale ale memoriei flash 29F010:

• curent de alimentare în funcţionare normală: 30mA la citire, 50mA la programare
sau ştergere;
• număr minim de ştergeri şi de reprogramări: 105;
• permite ştergerea întregului circuit sau a oricărui sector;
• ştergerea şi verificarea unui sector durează sub 1 secundă;
• durata de menţinere a informaţiei memorate: minim 10 ani;
Suplimentar (nu obligatoriu!) vezi anexa Memorii Flash!
5.3. MEMORII RAM
Sunt memorii volatile care permit, în timpul functionării, atât citirea cât şi scrierea
informaţiei în locaţia de memorie adresată.
• RAM statice (SRAM – Static Random Access Memory) la care celula elementară
Memoriile RAM se clasifică în:
• RAM dinamice (DRAM – Dynamic Random Access Memory) - celula elementară

de memorare este un latch D realizat în tehnologie bipolară sau unipolară;
este o capacitate; sunt realizate numai în tehnologie unipolară NMOS sau CMOS.
Memoria SRAM păstrează datele pentru o perioadă de timp nelimitată, până în
momentul în care ea este rescrisă. În schimb, memoria DRAM necesită rescrierea
permanentă, la câteva fracţiuni de secundă, altfel informaţiile fiind pierdute.
Avantajele memoriei SRAM: utilitatea crescută datorită modului de funcţionare şi
viteza foarte mare (raportul de timp de acces SRAM/DRAM = 8-16).
Dezavantajele memoriei SRAM: densitatea de integrare mai redusă şi preţul mult mai
mare decât al memoriei DRAM (de obicei raportul de capacitate DRAM/SRAM = 4-8 iar
raportul de cost SRAM/DRAM = 8-16).
Aplica iile de bază ale memoriilor RAM se regăsesc la PC-urile. Memoria SRAM este
folosită cel mai adesea ca memorie intermediară/cache, pe când DRAM-ul este utilizat ca
memorie principală a oricărui sistem.
153
Selec ia cuvântului adresat se poate face liniar sau prin coincidenţă.

Selecţia liniară se realizează similar cu selecţia omonimă prezentată la memoriile
ROM. Memoria din figură este organizată pe m = 2n octeţi. Dacă toate liniile de adresă (A0,
A1,…,An-1) sunt pe „0”, linia de cuvânt W0 trece pe „1” şi se selectează primul octet. Acesta se
va regăsi la ieşire (10111011).
Selecţia prin coincidenţă utilizează două decodificatoare de adresă, unul pentru linii şi
unul pentru coloane. Nodul selectat din memoria din figură corespunde adresei de linie A0,
A1,...,Ax-1 = 011 ...1 şi adesei de coloană Ax, Ax+1,...,Ax+y-1 = 0010 ... 0.
Pentru o folosire eficientă a ariei de siliciu ocupate se caută ca matricea de memorare

să fie pătrată sau cât mai aproape de un patrat în cazul unui numar impar de adrese,
dimensiunile celor doua DCD fiind egale sau apropiate.
La memoriile RAM de capacitate mare (de peste 1Mbit) decodificarea bidirecţională

nu mai este suficientă, deoarece numărul de linii ale fiecăruia dintre cele doua DCD va depăşi
1000. Din acest motiv informaţia stocată este dispusă într-o matrice tridimensională. De
exemplu la memoria 628128A de 128 x 8 kbiţi, matricea de memorare se prezintă în figură.
În acest caz decodificarea se face bidimensional, existând 512 rânduri a 256 de

coloane, dar în punctul de selecţie, cuvântul nu are lungimea de 1 bit, ci de 8 biţi.
154
5.3.1. MEMORII SRAM
• capacitate de memorare de până la:

Memoriile SRAM, disponibile, în momentul actual, sunt caracterizate de:
• 4Mbiţi, organizată pe 4, 8 sau 16 biţi (512Kx8, 256Kx16, 128Kx16, 256Kx4,
• 18Mbiţi, organizată pe 9, 18 sau 36 biţi (512Kx36, 512Kx18, 256Kx36,

128Kx8, 64Kx16);
• tensiuni de alimentare de 5V, 3,3V şi 2,5V;

512Kx9, 256Kx18, 128Kx36,), al 9-lea bit memorat fiind de control;
• timp de acces de până la 8ns.
Celula elementară de memorie pentru 1 bit este realizată cu un D latch.
Pentru efectuarea unei operaţii de citire/scriere este necesar ca celula de memorie să

fie selectată cu ajutorul liniei de cuvânt Wi (linia de adresă decodificată) activă pe „1”. Linia
de cuvânt furnizează semnalul SEL ce acţionează asupra porţii ŞI (P) şi a bufferului B. O dată
selectat, bufferul se află în stare normală de funcţionare. Cealaltă intrare a porţii P se foloseşte
pentru stabilirea operaţiei ce se va efectua: citire (/WE = „1”) sau scriere (/WE = „0”).
• citirea: se selectează celula (SEL = „1”) şi se pune semnalul /WE = „1”. În acest
Descrierea funcţionării:
caz intrarea C a latch-ului este „0” şi oricare ar fi datele pe linia de intrare ele nu
pot modifica informaţia existentă în D-latch, în schimb bufferul B, fiind în stare
normală de funcţionare, asigură transmiterea la ieşirea DOUT a informaţiei
• scrierea: se selectează celula (SEL = „1”) şi semnalul /WE = „0”. În acest caz
memorate în latch.
deoarece C = „1”, informaţia existentă la intrarea de date DIN se înscrie în D-latch.

Obs.: Dacă celula nu este selectată (SEL = „0”) atunci C = „0” şi bufferul B se afla în
starea de impedanţă ridicată. Locaţia de memorie este în stare de aşteptare (standby).
O memorie SRAM de 1024 cuvinte a 4 biţi fiecare are schema bloc prezentată mai jos.
Descriere şi func ionare:
• memoria are o magistrală de adrese de 10 linii ( A0 ÷ A9 ), o magistrală de date de
intrare de 4 linii ( DIN 0 ÷ DIN 3 ), o magistrală de date de ieşire de 4 linii
( DOUT 0 ÷ DOUT 3 ) şi semnalele de comandă CE , OE şi WE ;
• selecţia se face liniar cu decodificatorul DCD cu 10/1024;
• fiecare din cele 1024 de ieşiri ale DCD reprezintă o linie de cuvânt; prin activarea
sa, se selectează o anumită locaţie de memorie în care se memorează 4 biţi de
informaţie; linia de cuvânt se conectează la intrările de selecţie SEL ale latch-
• toate intrările de date de acelaşi rang (1024 de intrări) se conectează împreună;

urilor care formează locaţia de memorie;
astfel se formează magistrala de date de intrare DIN 0 ÷ DIN 3 ;
155
• toate ieşirile de date de acelaşi rang (1024 de ieşiri) se conectează împreună şi

formează magistrala de date de ieşire DOUT 0 ÷ DOUT 3 ;
• intrările WE şi CE formează semnalul de selecţie a operaţiei şi se conectează la
toate intrările WE ale latch-urilor;
• intrările OE şi CE formează semnalul de validare a bufferelor de ieşire
Pentru reducerea numărului de pini, se realizează memorii cu pini unici pentru

datele de intrare şi ieşire I/O. Structura I/O este prezentată în figură.
Dacă WE = „1”, se validează doar bufferul 2 şi pinul I/O este

definit ca o ieşire; la această ieşire se pot citi datele memorate în
2
locaţia de memorie selectată. 1
Dacă WE = „0”, se validează doar bufferul 1 şi pinul I/O este /

definit ca o intrare; la această intrare se aduc datele care se vor
memora în locaţia de memorie selectată.
Reprezentarea simbolică a memoriei SRAM este prezentată mai jos. Funcţionarea
memoriei SRAM se bazează tabel 5.4.
6204 Tabelul 5.4
Operaţiile efectuate de memoriile SRAM.
10 A0
.
4
Opera ie CE OE WE
A9 I/O0
. Citire (Read) 0 0 1
WE I/O3
OE
Scriere (Write) 0 1 0
CE Memorare (Hold) 1 X X
Memoria SRAM 6264 de 8Kx8 bi i
• A0 ÷ A12 - magistrala de adrese de 13 biţi;

Memoria SRAM 6264 are 8K locaţii de memorie a câte 8 biţi. Pinii săi sunt:
• I / O0 ÷ I / O7 - magistrala de date de 8 biţi;

6264
13 A0
•
.
A12
CE şi CE - intrări de validare (Chip Enable); I/O0 8
•
WE .
I/O7
OE - intrare de validare ieşiri;
•
OE
CE
WE - intrare de selecţie a operaţiei efectuate. CE
156
• citirea: după stabilizarea adresei, se validează intrările /CE şi /OE; se aşteaptă

Analiza funcţionării se face considerând în permanenţă intrarea CE = „1”.
trecerea timpului tACC după care datele memorate la adresa specificată devin
disponibile la ieşiri; tACC = 10 - 150ns, tRCmin = 100ns.
• scrierea: după stabilizarea adresei, se validează memoria CE = „0” ( OE se
menţine inactivă) şi se pune WE pe „0”; în momentul în care semnalul WE revine
pe „1”, datele prezente la intrare sunt memorate în locaţia de memorie selectată
(vezi diagramele temporale).
Data Out Data In
Vezi şi Anexa 4 Memoria SRAM din „Circuite Integrate Numerice. Aplica ii şi Proiectare” (Nu este obligatoriu).
5.3.2. MEMORII DRAM

Memoriile DRAM au capacitate de memorare mai mare şi sunt mai ieftine decât
memoriile SRAM. În schimb, timpul de acces mai mare, necesitatea reîmprospătării
informaţiei memorate (refresh) de câteva zeci de ori pe durata unei secunde şi modul mai
complicat de operare reprezintă dezavantajele lor.
• capacitate de memorare de peste 256Mbiţi organizată pe 1 bit, (sunt disponibile şi bancuri de

În momentul actual, sunt disponibile memorii DRAM caracterizate de:
• tensiuni de alimentare de 5V, 3,3V şi 2,5V;

memorie organizate pe 4, 8, 16, 32 biţi);
• timp de acces de până la 50ns.

Memoriile DRAM sunt memorii volatile de mare capacitate, realizate cu tranzistoare
MOS. Memorarea se realizează prin încărcarea sau descărcarea unei capacităţi (integrate sau
parazite) Cm :
• dacă Cm este încărcată înseamnă că se memorează „1”;
• dacă Cm este descărcată înseamnă că se memorează „0”.
Celula de memorare conţine un singur tranzistor MOS (T) cu canal n. Ea funcţionează
în regim de impulsuri. Schema celulei:
Descriere şi func ionare:

Bufferul B deserveşte toate celulele conectate la
linia de bit LB (s-a desenat o singură celulă). Cu ajutorul
lui B se alimentează, în impuls, linia de bit. Fiecare linie
de bit este prevăzută cu un comparator K şi un D-latch
utilizate la citirea informaţiei. Linia de cuvânt LC este
activă pe „1” fiind acţionată tot în impulsuri.
Celula de memorare propriu-zisă se compune din
tranzistorul de comutaţie T şi capacitatea integrată de /WE
memorare de valoare foarte mică Cm.
157
Înscrierea informaţiei în celula de memorare:

a) Înscrierea unui „1” în celulă se face punând un „1” pe linia Di. Prin validarea
bufferului B, linia de bit LB trece pe „1” (UH). În acest timp se aplică un impuls liniei de
cuvânt LC (Wi = „1”) care determină intrarea în conducţie a tranzistorului T şi încărcarea
capacităţii Cm la UH.
Di UH Di
UL UL
t UH t
Wi Wi
Ucm t Ucm t
UH UH
UL UL
t t
b) Înscrierea unui „0” în celulă se face în mod asemănător. Se pune Di pe „0”, se

activează bufferul B şi linia LB rămâne pe „0”. Tranzistorul, adus în conducţie printr-un
impuls aplicat liniei de cuvânt LC, determină descărcarea Cm .
Citirea informaţiei memorate într-o celulă de memorie

UH
La intrarea Di se aduce o tensiune după care bufferul se aduce în stare de
2
U
funcţionare normală. Condensatorul C p se încarcă la H după care bufferul trece în stare de
2
înaltă impedanţă izolând linia de bit LB. Se aplică un impuls UH pe LC care aduce în
conducţie tranzistorul T.
1. Dacă a fost memorat un „1” ( Cm → U H ), atunci Cm se descarcă parţial peste C p iar
tensiunea pe LB va fi U cp = + Δu . Ieşirea comparatorului K trece pe „1”. Latchul D este

UH
2
transparent (/WE = „1” ceea ce determină C = „1”) şi astfel „1” de la ieşirea lui K este
transmis la Dout.
2. Dacă a fost memorat un „0” ( Cm → U L ), atunci C p se descarcă parţial peste Cm iar
tensiunea pe LB va fi U cp = − Δu . Ieşirea comparatorului K trece pe „0”. Latchul D este

UH
2
transparent (/WE = „1” ceea ce determină C = „1”) şi astfel „0” de la ieşirea lui K este
transmis la Dout.
După fiecare operaţie de citire se alterează nivelul de tensiune de la bornele Cm .

Pentru păstrarea în continuare a informaţiei nealterate trebuie efectuată o operaţie de
reînscriere a bitului citit folosind ieşirea D-latchului (reîmprospătarea informaţiei alterate prin
citire).
Nu numai prin citire are loc o alterare a informaţiei înscrise în Cm ci şi datorită
descărcării exponenţiale în timp a acesteia datorită curenţilor de pierdere. Din acest motiv,
chiar dacă nu se efectuează citiri, este necesară reîmprospătarea informaţiei (REFRESH)
memorate în Cm la fiecare 2-4ms (funcţie de tipul memoriei).
Timpul necesar unei împrospătări este în medie de 0,3µs. Dacă reîmprospătarea s-ar
4 ⋅10 −3
= 13.333 de celule
3 ⋅10 − 7
face bit cu bit, în intervalul de 4ms s-ar putea doar reîmprospăta
fără a mai fi timp şi pentru alte operaţii utile.
158
Pentru o memorie de 64kbiţi (65.536biţi) satisfacerea timpului disponibil de

reîmprospătare impune adaptarea unei structuri pătrate a matricii de celule de memorie, de
256/256 biţi (adică o structură organizată pe 256 de linii şi 256 de coloane) şi reîmprospătarea
simultană a tuturor celulelor de pe o linie. Astfel timpul necesar pentru reîmprospătarea
întregii memorii va fi de 256 × 0,3 ⋅ 10 −6 = 76,8μs , care constituie: 100 = 1,92% din timpul
76,8
4000
disponibil pentru reîmprospătare.
Deci 98% din intervalul de timp dintre două reîmprospătări succesive poate fi folosit
pentru efectuarea unor operaţii utile de citire şi înscriere a informaţiei.
Memoria DRAM de 64kbiţi organizată pe cuvinte de 1bit. Selecţia se face prin

coincidenţă. Schema bloc este prezentată mai jos.
Descriere:
Adresele sunt în număr de 16 (A0…A15). Pentru reducerea numărului de pini adresele
sunt multiplexate folosindu-se doar 8 linii de adresă. Întâi se aplică prima jumătate a adresei
A0…A7 (adresa de linie) iar apoi a doua jumătate A8…A15 (adresa de coloană).
Circuitul de comandă conţine două
registre D-latch de memorare a celor două
jumătăţi ale adresei. Prin intermediul liniilor
A0…A7 se comandă DCD care selectează linia.
Încărcarea A0…A7 în registrul din circuitul de Adrese linii
Adrese coloane
comandă se face prin activarea liniei /RAS (Row
Address Strobe). Cu liniile A8…A15 se comandă
blocul MUX/DMUX prin care se selectează o Control
singură coloană din cele 256 ale unei linii (la

citire prin MUX, iar la înscriere prin DMUX).
Încărcarea adreselor A8…A15 în registrul
corespunzător din circuitul de comandă se face
prin activare liniei /CAS (Column Address
Strobe). Linia de control stabileşte care dintre 4164
cele două circuite (MUX sau DMUX) este activ
8 A0 Dout
(la citire MUX-ul iar la scriere DMUX-ul). .
A7 Din
Schema bloc mai conţine un registru de
linii format din 256 de D-latchuri în care se RAS
CAS
memorează linia selectată. Schimbul de WE
informaţii între matrice şi registru este
bidirecţional.
La citire este activată şi linia ce validează bufferul de pe linia datelor de ieşire Dout.
Func ionare:
Citirea informaţiei memorate
La liniile de adresă se aduce adresa de linie A0…A7. După ce aceasta s-a stabilizat se
activează linia /RAS pentru încărcarea adresei de linie în registrul din circuitul de comandă. În
continuare adresa se decodifică, se selectează linia şi conţinutul tuturor celulelor de memorare
aferente liniei se scrie în registrul de linii.
Apoi se aduce la intrare adresa de coloane A8…A15. După ce aceasta s-a stabilizat se
activează semnalul /CAS. Pe frontul descrescător al /CAS se investighează linia /WE. Aceasta
trebuie să fie pe „1” deoarece se execută o operaţie de citire. Tot pe frontul descrescător al
semnalului /CAS se memorează adresa coloanei A8…A15 în registrul corespunzător din
circuitul de comandă. Cu ajutorul lor şi al MUX-ului, se selectează una dintre cele 256 de
159
coloane ale liniei memorate în registrul de linii, şi conţinutul celulei selectate se transmite,
prin buffer (aflat în stare normală), spre ieşire Dout.
În continuare se dezactivează /RAS-ul (conţinutul registrului de linii se reînscrie în
matricea de memorare) apoi se dezactivează şi /CAS-ul şi linia Dout trece pe Z.
7 7
Citirea informaţiei Scrierea informaţiei
Scrierea informaţiei în memorie

Furnizarea adresei locaţiei de memorare în care urmează să se scrie informaţia se face
la fel ca la operaţia de citire.
Deosebirile apar pe frontul descrescător al /CAS când în urma investigării se găseşte
linia /WE pe „0”. Acest fapt înseamnă că urmează o operaţie de scriere şi, tot în acel moment
datele care urmează a fi scrise trebuie să fie prezente pe linia Din. În continuare se memorează
adresa coloanei A8…A15 în registrul corespunzător din circuitul de comandă. Cu ajutorul lor
şi al DMUX-ului, se selectează una dintre cele 256 de coloane ale liniei memorate în registrul
de linii, şi informaţia de pe Din se memorează în această celulă.
În continuare se dezactivează /RAS-ul (conţinutul registrului de linii se reînscrie în
matricea de memorare) apoi se dezactivează şi /CAS-ul.
Reîmprospătarea informaţiei memorate
Se foloseşte un numărător pe 8 biţi, cu funcţionare continuă (nefigurat în schema bloc)
care generează adresele celor 256 de linii.
Pe frontal descrescător al semnalului /RAS se selectează o linia ce corespunde adresei.
Conţinutul fiecărei celule ale acestei linii se înscrie în registru de linii.
Pe frontul crescător al semnalului /RAS se reînscrie informaţia din registru de linii,
regenerată în celulele corespunzătoare.
În continuare se trece la următoarea adresă şi se reîmprospătează informaţiile din
celulele liniei următoare.
Vezi şi Anexa 5 Memoria DRAM din „Circuite Integrate Numerice. Aplica ii şi Proiectare” (Nu este obligatoriu).
Temă: 8.1, 8.2, 8.3, 8.5, 8.6, 8.10, 8.11
160
Anexa 1 2009/2010
CARDURI DE MEMORIE FLASH
Astăzi, orice persoană care utilizează un dispozitiv electronic portabil, cu siguranţă că

a întâlnit cardurile de memorie flash. Pe piaţă sunt prezente cinci formate de baza, dintre care
trei au un standard deschis (CompactFlash - CF, SecureDigital - SD şi MultiMediaCard -
MMC) şi două au standard închis (MemoryStick - MS produse de Sony şi de Samsung, şi xD-
Picture - de Olympus şi de Fuji). Faptul ca standardul acestora este deschis a permis primelor
doua formate - CompactFlash şi SecureDigital, să câştige o popularitate enormă printre
utilizatori şi să umple piaţa de carduri de memorie cu variantele lor, propuse de diferiţi
producători.
1. CARDURILE COMPACTFLASH - CF
1.1. Istoricul standardului CompactFlash
La apariţia memoriei flash, producătorii de dispozitive electronice au văzut

posibilitatea ca, fără mari probleme şi cheltuieli, să-şi doteze produsele cu noile tipuri de
medii de stocare. Avantajele erau evidente: consumul energetic redus, fiabilitatea ridicată (din
cauza lipsei pieselor mobile) şi rezistenţă la mediul înconjurător şi la sarcini electrice. Însă
principala problemă era dimensiunea acestora. A apărut ideea de a crea un nou format de
memorii flash, care să aibă dimensiuni reduse şi care, în acelaşi timp, să fie compatibil cu
sloturile PCMCIA existente, fapt care în principiu însemnă compatibilitate cu comenzile
ATA/ATAPI.
Logo-ul CompactFlash Association Card de memorie CompactFlash
În anul 1994, corporaţia SanDisk a prezentat prima revizie a specificaţiilor

CompactFlash. Stabilitatea promovării standardului pe piaţă a dus la crearea, peste un an, a
CompactFlash Association (CFA), care astăzi are peste 200 de membri. În componenţa
consiliului director al asociaţiei intră giganţi ai electronicii precum Canon, Eastman Kodak
Company, Hewlett-Packard, Hitachi Global Systems Technologies, Lexar Media, Renesas
Technology, SanDisk şi Socket Communications. Astăzi, CFA se ocupă cu asistenţa şi
dezvoltarea continuă a standardului, îmbunătăţind viteza de transfer a datelor.
Cardurile CF au fost create, luând în calcul utilizarea acestora în slotul PCMCIA Type
II, ceea ce este posibil cu ajutorul unui adaptor pasiv. Mufa constă din 50 de pini, în două
rânduri (slotul PCMCIA Type II are 68 de pini, dar păstrează specificaţiile PCMCIA ATA).
Pentru anul 1994, dimensiunile cardului erau extraordinare 43x36x3,3mm, adică, de
două ori mai subţire decât un card PCMCIA.
1
Anexa 1 2009/2010
CompactFlash PCMCIA Adapter şi cardurile de memorie
Simultan cu creşterea cerinţelor pentru capacitatea cardurilor, standardul a fost

împărţit în două tipuri. Vechiul standard, mai subţire a fost numit CompactFlash type I, iar
cel nou, mai „încăpător” - CompactFlash type II, dar care are o grosime de 5mm.
În CardReader-urile pentru CompactFlash type II, se pot utiliza ambele tipuri, însă în
CardReader-ul type I, celălalt card, pur şi simplu, nu încape.
În prezent, dezvoltarea tehnologiilor de fabricaţie a cardurilor flash permite crearea de
chip-uri încăpătoare dar de dimensiuni minuscule, ceea ce a nivelat avantajele cardurilor „mai
groase”. De aceea, în prezent, cardurile CF type II nu mai sunt foarte răspândite şi slotul type
II este utilizat mai ales pentru conectarea Microdrive-ului de la IBM/Hitachi sau a controller-
elor periferice.
Principalii producători de carduri CF sunt: Apacer, A-Data, Canon, FujiFilm, Kingston
Technology, Kodak, Lexar, Olympus, Panasonic, Sandisk, Samsung, Sony, Toshiba,
Transcend, Verbatim Corporation, UMAX.
1.2. Caracteristicile cardului CompactFlash
• conectare facilă, cu adaptorul PCMCIA şi/sau cu Multi-Card Reader/Writer;

• rezistenţa la şocuri deoarece în interiorul acesteia nu e nici o piesă mobilă;
cardurile îşi păstrează funcţionalitatea chiar şi la suprasarcini de 2000g;
•
•
durata de viaţă este de aproximativ 100 de ani;
•
numărul de cicluri de scriere suportate: între 10.000 – 1.000.000;
tensiunea de alimentare de 3,3V sau 5V, ceea ce permite utilizarea lor în ambele
•
sisteme de alimentare;
viteza de scriere este specificată sub forma 8x, 20x, 133x… (la fel ca la CD-uri) în
care numărul din stânga lui „x” se multiplică cu 150kB/s (de exemplu un card cu
•
viteza 20x, are viteza de scriere de 3MB/s);
consum redus: cardurile necesită în jur de 5% din consumul hard disk-urilor de 1,8
inch sau 2,5 inch (acest fapt face din cardurile CF o alternativă fiabilă pentru
•
dispozitivele portabile, pentru care autonomia este decisivă);
compabitilitate extinsă: comenzile ATA sunt compatibile cu majoritatea sistemelor
de operare, deci, cardurile sunt „recunoscute” fără probleme şi funcţionează
•
practic pe orice sistem;
domeniul temperaturilor de operare: -45° - 85°C.
1.3. Performan e şi utilizări ale cardului CompactFlash
Limita capacităţii teoretice a cardurilor CF este de 137Gb. În momentul actual, sunt

disponibile modele, cu capacităţi de la 16Mb (care, treptat, devin piese de muzeu) până la
64Gb. Însă cele mai vândute sunt cele cu capacităţi între 512Mb şi 8Gb.
În ajutorul amatorilor foto care preferă formatul RAW, producătorii de carduri CF au
realizat carduri CF de capacitate tot mai mare. În ianuarie 2008 Transcend lansează cardul CF
2
Anexa 1 2009/2010
de 32GB urmaţi imediat de Samsung cu carduri CF de 16GB, 32GB şi 64GB. În martie 2008
cei de la Pretec au lansat pe piaţă carduri CF de 48GB (cu viteza de scriere de 233x,
35Mb/sec) şi de 24GB (cu viteza de scriere de 333x), www.protec-europe.com.
Cardul CF a fost până în anii 2005-2006 cel mai popular format în sectorul foto
profesional. În domeniul camerelor digitale SLR el rămâne, în continuare, cel mai popular
card datorită posibilităţii obţinerii unor capacităţi de memorare mari şi a raportului foarte bun
între capacitate şi preţ.
Totuşi, în ultimii ani, a crescut numărul modelelor care utilizează doar carduri SD:
gama completă de la Pentax din 2004, Nikon D50 din 2005, D40, D80 din 2006, D40X din
2007 şi D60 din 2008. Cel mai recent: Canon EOS 450D/Rebel XSi.
Pentru o mai mare flexibilitate, mai mulţi producători de DSLR-uri profesionale, în
speţă Canon's EOS-1Ds Mark III şi EOS-1D Mark III suportă atât carduri CompactFlash cât
şi SD.
2. CARDUL SECUREDIGITAL - SD
2.1. Istoricul cardului SD
Procesul miniaturizării permanente a dispozitivelor electronice, a dus la situaţia în care

marii producători au început să se gândească la crearea unui nou standard. Deja în anul 2000
majoritatea dispozitivelor portabile (telefoane mobile, mp3 playere, pda-uri) s-au miniaturizat
într-atât, încât cardurile CompactFlash nu au mai putut fi utilizate.
În anul 2000, companiile SanDisk, Matsushita Electric şi Toshiba au creat o alianţă,
denumită SecureDigital Card Association. Cine sunt aceste companii? În primul rând,
compania SanDisk, este pionierul industriei cardurilor de memorie; puteau sa concureze cu
aceasta, din punctul de vedere al volumului producţie, doar membrii CompactFlash
Association: Lexar Media şi Renesas. În cel de-al doilea rând, gigantul pieţei produselor Hi-
Fi, Matsushita, renumită prin brandurile sale - Panasonic, Technics şi alte zeci de branduri. În
cel de-al treilea rând, unul din liderii pieţei de laptop-uri (în special pe piaţa asiatică):
Toshiba. Printre ceilalţi membri se numără: HP, Hitachi, AMD, Intel, Samsung, întreaga
familie de companii Fujitsu, producătorii de echipamente de reţea Agere, Broadcom, Atheros,
Freescale, Motorola, cât şi giganţii pieţei telefoanelor mobile precum Nokia, NTT DoCoMo,
Symbian şi Vodafone.
SD Card Association totalizează azi peste 600 de membri şi este cea mai mare
asociaţie care se ocupă cu cercetarea, dezvoltarea şi producţia de carduri de memorie.
Denumirea SD provine din necesitatea conformării cardurilor cu recomandările SDMI
(Secure Digital Music Initiative) „scrise” de giganţii industriei muzicale.
Noile carduri erau destinate luptei împotriva distribuţiei ilegale a conţinutului media.
De aceea, controller-ul cardului are un modul de criptare, care efectuează criptarea fluxurilor
informaţionale ce intră pe card. Această metodă se aplică la înregistrarea conţinutului media
comercial (video sau audio). Când cardul se conectează la un alt calculator, controller-ul
analizează „cheia” înregistrată în controller-ul cardreader-ului. Cardul verifică disponibilitatea
drepturilor calculatorului de înregistrare sau citire a conţinutului, iar calculatorul, la rândul
sau, verifică cardul. După o verificare reciprocă controller-ul cardului deschide accesul spre
înregistrare a conţinutului acestuia. Conţinutul înregistrat se criptează în conformitatea cu
key-ul/semnătura respectivului conţinut.
Al doilea factor care a impus denumirea SecureDigital este comutatorul Lock aflat pe
una din marginile cardului (la cardurile miniSD şi microSD acest „întrerupător” lipseşte).
3
Anexa 1 2009/2010
2.2. Caracteristicile cardului SD
Ca baza a standardului SD, a fost preluat cel deja existent în 1997: standardul
MultiMediaCard (MMC). A fost păstrată toată partea mecanică şi electrică. Însă în practică,
numai unele carduri MMC rulează normal în CardReader-ele pentru SD.
Numărul contactelor, plasate pe o singura parte a carcasei de plastic, a crescut de la 7
(în cazul MMC) la 9. Acest fapt a permis creşterea numărului de fluxuri de date simultane
până la 4 (datele pot fi transferate prin 1, 2 sau 4 căi simultan). Regimul de transfer al datelor
este ales de controller-ul cardului.
Cardul SD şi semnificaţia pinilor.
Cardul SD poate fi conectat la PCMCIA cu ajutorul unui adaptor special. Adaptorul

SD PCMCIA este capabil să ruleze la frecvenţe de până la 25MHz (comparativ cu 20MHz la
MMC).
Adaptorul SD PCMCIA.
• dimensiuni de 32x24x2,1mm şi o greutate de circa 2g (cardurile CF au 10g);

Cardurile SD au următoarele caracteristici:
• sunt asimetrice pentru a nu permite inserarea lor greşită;

• contactele electrice sunt dispuse pe o singură parte şi protejate cu o margine de
• sunt mai groase decât cardurile MMC;

plastic;
• viteza de scriere este specificată sub forma 6x, 40x, 66x, 133x… (la fel ca la CD-
uri) în care numărul din stânga lui „x” se multiplică cu 150kB/s; se obţin, astfel,
• numărul minim de cicluri de scriere: 10.000;

viteze de 0,9MB\s, 6MB/s, 10MB/s respectiv 20MB/s.
• tensiunea de alimentare 2,7 - 3,6V la cardurile SD simple şi de 1,6V la cardurile
• capacitatea de memorare este de maxim 2GB datorată protocolului utilizat.

SDLV (Low Voltage);
4
Anexa 1 2009/2010
2.3. Performan e şi utilizări ale cardului SD
A-Data oferea la începutul anului 2008 o nouă generaţie de carduri SD: A-Data Flash
SD Turbo 150x. Cardul SD A-Data Turbo oferă o viteză de citire superioară de până la
22,5MB/s, fiind cel mai rapid card din lume (la momentul respectiv). Acest tip de card este
dotat cu tehnologie ECC (Error Correction Code), pentru a preîntâmpina şi corecta erorile
care pot apărea în urma transferului de date. Suporta comenzi Hybernate şi Power Down şi
are o durabilitate de minim 10.000 cicluri de scriere. Pentru a creşte compatibilitatea cu
diferitele medii folosite de useri, acest card SD foloseşte o tehnologie ISP (In-System
Programing) pentru a face update de driver automat în cazul în care mediul respectiv nu
beneficiază de ultimele drivere.
Sfera de utilizare a cardurilor SD.
2.4. Cardul SDHC – Secure Digital High Capacity
Standardul SDHC – apărut în a doua jumătate a anului 2006 – reprezintă o extensie a

standardului SD care, bazându-se pe adresarea de tip pagină în locul adresării pe octet,
permite obţinerea unor capacităţi de memorare mai mari de 4GB (teoretic până la 2048GB).
SD Card Association a definit artificial capacitatea maximă a cardurilor SDHC la 32GB.
Cardul SDHC.
De asemenea SD Card Association a definit trei clase de carduri SDHC funcţie de
• clasa 2: viteză de scriere minimă 2MB/s;

viteza minimă de scriere:
• clasa 4: viteză de scriere minimă 4MB/s;

• clasa 6: viteză de scriere minimă 6MB/s.
• dispozitivele care nu suportă standardul SDHC, nu recunosc carduri SDHC;

Incompatibilitatea SD - SDHC a creat multă confuzie în rândul utilizatorilor deoarece:
• cardurile SD sunt formatate tipic cu FAT16 iar SDHC cu FAT32.
5
Anexa 1 2009/2010
2.5. Standardul SDIO – SD Input Output
Pe lângă cardurile de memorie SD clasice, SD Card Association a dezvoltat şi

standardul SDIO pentru diverse dispozitive de input/output, create în forma cardului SD.
Dispozitive care suportă SDIO – în special PDA-uri, dar şi laptop-uri, telefoane celulare – pot
utiliza dispozitive diverse, cum ar fi GPS, Wi-Fi, Bluetooth, modem-uri, Ethernet, adaptoare
IrDA, tunere radio FM, tunere TV, camere digitale, etc., dacă acestea sunt proiectate astfel
încât au forma cardurilor SD.
Sfera de utilizare a cardurilor SDIO
Trebuie notat ca lipsa standardului SDIO condiţiona avantajul major al cardurilor CF

până în 2002-2003 asupra standardului SD. După publicarea specificaţiilor SDIO, SD a
început să acapareze teren, în detrimentul lui CF. Deja în 2004 SD înregistra vânzări mai mari
decât mai vechiul CF.
2.6. Cardul miniSD
Carduri miniSD au fost prezentate de SanDisk Corporation la 13 martie 2003 (CeBIT

2003). Au dimensiunile 2,51x20x1,4mm şi greutatea de 1g. fiind destinate utilizării în
dispozitive miniaturale (PDA-uri, telefoane mobile, aparate foto digitale, MP3-playere.).
Cardurile miniSD si microSD.
Ele se pot folosi şi în locul cardurilor SD cu ajutorul unui adaptor. Capacitatea

maximă de memorare este de 2GB. Pentru capacităţi de memorare cuprinse între 4GB şi
32GB s-au creat carduri miniSDHC (vezi standardul SDHC de la paragraful 2.4).
2.7. Cardul TransFlash
SD Card Association şi-a continuat calea către o miniaturizare continuă a cardurilor de

memorie. În toamna lui 2004, compania SanDisk a prezentat standardul TransFlash, destinat,
6
Anexa 1 2009/2010
mai ales telefoanelor mobile. Simultan, TransFlash a fost anunţat ca următorul standard
adoptat de SD Card Association. Dimensiunile noului card erau de mărimea unghiei degetului
mare. Primul dintre clienţii SanDisk a fost Motorola, care a asigurat compatibilitatea cu
TransFlash pentru o gamă întreagă de produse. După care, în această tabără a intrat Samsung
şi ulterior - LG.
Intrarea în forţă a acestui standard a obligat SD Card Association să obţină certificarea
standardului TransFlash. Acest lucru s-a întâmplat în 13 iulie 2005, când SecureDigital Card
Associtation a publicat oficial specificaţiile acestui standard.
Cardurile de memorie TransFlash.
Dimensiunile cardurilor TransFlash sunt de 11x15x1mm şi greutate aproximativ 1g.

Incontestabil, aceşti parametri fac din acest standard cea mai bună soluţie pentru dispozitivele
electronice ultraportabile.
În august 2005 au fost prezentate cardurile cu capacitatea de 512Mb în decembrie
2005 a apărut cardul de 1Gb iar în prima parte anului 2006 s-a lansat cardul de 2Gb.
2.8. Cardul microSD
Carduri microSD derivă din cardurile TransFlash produse de SanDisk şi sunt utilizate
preponderent în telefonia mobilă. SD Card Association a afirmat că îşi propune să facă din
microSD standardul „principal” pentru telefoanele mobile (se folosesc, însă, şi la consolele
jocurilor video, dispozitivele GPS, playerele audio portabile). Sunt cele mai mici carduri de
memorie disponibile comercial (în 2008) având dimensiunile 11x15x0,7mm şi greutatea sub
1g (au dimensiunea unei unghii, mai puţin de un sfert dintr-un SD).
Cardul de memorie microSD.
Ele se pot folosi şi în locul cardurilor SD şi miniSD cu ajutorul unor adaptoare dar nu
sunt universal compatibile.
Cardurile TransFlash şi microSD sunt identice, ele se pot interschimba, cu observaţia
că microSD-urile suportă şi standardul NFC (Near Field Communication).
Capacitatea maximă de memorare este de 2GB. Pentru capacităţi de memorare
cuprinse între 4GB şi 32GB (valoare maximă limitată) s-au creat carduri microSDHC (vezi
standardul SDHC de la paragraful 2.4). În ianuarie 2008, la CES, SanDisk a prezentat cardul
microSDHC de 12GB.
7
Anexa 1 2009/2010
3. ALTE CARDURI DE MEMORIE

3.1. Cardul MultiMedia - MMC
Aceste carduri arată, în exterior, la fel cu cardurile SD dar principiu lor de funcţionare
este diferit. Ele erau interschimbabile în anumite dispozitive (nu în marea majoritate) şi SD-ul
a devenit favorizat pentru viteza sa mare în comparaţie cu MMC-ul leneş.
Cardul MMC Cardul SM
3.2. Cardul Smart Media - SM
Acest card, doar de memorie (nu are controller încorporat dar acesta trebuie să existe
în dispozitiv pentru a fi folosit), este folosit cu dispozitive digitale dinainte de anul 2001. Are
capacitatea de memorare maximă de 128MB. Fiind depăşite de tehnologia avansată, aceste
carduri sunt totuşi disponibile, dar stau însă în umbra majorităţii cardurilor, în special a
cardurilor xD-Picture.
3.3. Cardul xD-Picture - xD
Acest card a fost creată de Olympus împreună cu Fuji pentru a înlocui cardurile SM,
pe cale de dispariţie (iniţial favorizate de ambele companii). De mărimea unui timbru, acest
„mic uriaş” poate stoca până la 8BG, înlocuind cardul SM cu capacitate de până la 128MB.
Cardul xD.
3.4. Cardul Memory Stick - MS
Sony a realizat Memory Stick-ul în 1999 pentru a crea loialitatea faţă de camerele sale
digitale şi video. Uneori, ele vin odată cu camera sau aparatul în cauză. Majoritatea notebook-
urilor de la Sony includ un Reader Memory Stick astfel încât utilizatorul să rămână în sfera
mărcii, ştiind ca produsele acesteia vor funcţiona perfect unul în compania celuilalt.
Cardurile Memory Stick, Memory Stick PRO, Memory Stick DUO şi Memory Stick PRO DUO.
Cardul Memorie Stick PRO (MS PRO) a fost realizat pentru a avea mai multă
capacitate de memorare decât MS (până la 4GB în comparaţie cu MS-ul de până la 128MB) şi
8
Anexa 1 2009/2010
viteza de transfer mai mare. Cele mai multe aparate pre-2003 nu vor fi compatibile cu acest
card, la fel şi unele cititoare de carduri (e necesar un adaptor).
Memory Stick DUO (MS DUO) este exact la fel ca şi MS doar că este pe jumătate ca
dimensiune. Sony a dezvoltat unele produse pentru a utiliza cardul compact dar este necesar
un adaptor pentru cititoarele de medii pentru a accesa datele.
Memory Stick PRO DUO (MS PRO DUO) este o combinaţie a cardurilor de mai sus,
fiind o combinaţie perfectă în ceea ce priveşte mărimea, viteza de transfer şi capacitatea de
memorare.
4. COMPARA IE ÎNTRE CARDURILE DE MEMORIE
Compararea principalilor parametri ai cardurilor de memorie este redată succint în

tabelul 1.1
Tabelul 1.1
Comparaţie între caracteristicile diverselor tipuri de carduri de memorie.
Tip Capacitate de Capacitatea Viteza de
Anul Dimensiuni
Card Organiza ie Variantă memorare de memorare scriere
apari iei - mm -
actuală -max teoretic max Mbytes/s
Compact I 1994 43 x 36 x 3,3 32 GB 137 GB 20
SanDisk
Flash II 1994 43 x 36 x 5 8 GB 137 GB 20
Smart
Toshiba 3,3V/5V 1995 37 x 45 x 0,76 128 MB 128 MB 2
Media
MMC 1997 24 x 32 x 1,4 4 GB 128 GB 20
Multi
Siemens, RS-MMC 2003 24 x 18 x 1,4 2 GB 128 GB 2
Media
SanDisk MMC
Card 2005 24 x 18 x 1,4 2 GB 128 GB 8/52
mobile/plus
Standard 1998 50 x 21,5 x2,8 128 MB 128 MB 1,8
Memory Sony PRO 2003 50 x 21,5 x2,8 4 GB 32 GB 20
Stick SanDisk DUO 2003 31 x 20 x 1,6 128 MB 32 GB 20
PRO DUO 2002-06 31 x 20 x 1,6 16 GB 32 GB 20
SD 1999-08 32 x 24 x 2,1 2 GB 2 GB 20
miniSD 2003 21,5 x 20 x1,4 2 GB 2 GB 12
SanDisk
Secure microSD 2005 11 x 15 x 1 2 GB 2 GB 10
Panasonic
Digital SDHC 2006 32 x 24 x 2,1 32 GB 128 GB 20
Toshiba
miniSDHC 2007 21,5 x 20 x1,4 8 GB 128 GB 12
microSDHC 2007 11 x 15 x 1 8 GB 128 GB 10
Standard 2002-07 20 x 25 x 1,78 512 MB 512 MB 3
Olympus
xD Tip M 2005 20 x 25 x 1,78 2 GB 8 GB 2,5
Fujifilm
Tip H 2005 20 x 25 x 1,78 2 GB 8 GB 9
USB
Diferiti USB 1.1/2.0 2001 64 GB Fără limite 40
flash

Curs CIRCUITE DIGITALE

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Curs CIRCUITE DIGITALE

Încărcat de

Drepturi de autor:

Formate disponibile

Circuite Integrate Digitale 2009/2010

CIRCUITE INTEGRATE DIGITALE

• exactitate în func ionare (nu au nevoie de puncte de ajustare, circuite de

• precizia CID-urilor poate fi foarte mare; reprezentând mărimile pe un număr

• programarea opera iilor;

• proiectarea cu CID-uri este relativ simplă;

• lumea înconjurătoare este, în mare măsură, analogică.

CIRCUITE LOGICE ELEMENTARE

1.1 SISTEME DE NUMERA IE

1.1.1 SISTEMUL BINAR

a N 2 N + a N −1 ⋅ 2 N −1 + ... + a0 ⋅ 2 0 + a−1 ⋅ 2 −1 + ... + a−M ⋅ 2 − M .

1.1.2 SISTEMUL HEXAZECIMAL

Sistemul hexazecimal este utilizat, în special, Număr Număr binar Număr

1.2. FUNC II LOGICE

Pentru func ia f de două variabile A şi B, un tabel de adevăr poate fi definit astfel:

Completarea tabelului de adev r al unei func ii definite prin cuvinte.

Determinarea expresiei analitice pentru o func ie definit prin tabel de adev r.

TEM : S se scrie tabelul de adev r pentru func ia de patru variabile:

1.3. PROPRIET I, POSTULATE ŞI TEOREME

Opera ii cu func ii logice

1.4. POR I LOGICE ELEMENTARE

Fiecare func ie logică se implementează cu ajutorul unei por i logice. În categoria

1. Poarta ŞI (AND) – implementează func ia ŞI descrisă de rela ia Y = A ⋅ B (care se

Tabelul de func ionare: Reprezentarea simbolică:

Comportarea por ii ŞI, în regim dinamic, este ilustrată în figură:

2. Poarta SAU (OR) – implementează func ia SAU descrisă de rela ia Y = A + B (care

Tabelul de func ionare: Reprezentarea simbolică:

Comportarea por ii SAU, în regim dinamic, este ilustrată în figură:

3. Inversorul (NOT) – implementează func ia NEGA IE descrisă de rela ia Y = A

Tabelul de func ionare: Reprezentarea simbolică:

Comportarea inversorului, în regim dinamic, este ilustrată în figură:

4. Poarta ŞI-NU (NAND) – implementează func ia ŞI-NU. Are 2, 3, 4 sau 8 intrări

5. Poarta SAU-NU (NOR) – implementează func ia SAU-NU. Are 2, 3, 4 sau 8 intrări

Tabelul de func ionare: Reprezentarea simbolică:

Obs.: Prin implementarea teoremelor lui De Morgen în formele:

6. Operatorul neinversor (buffer-ul de magistrală, amplificatorul de linie). Are o

Tabelul de func ionare: Reprezentarea simbolică:

7. Poarta SAU-EXCLUSIV (XOR) şi SAU-EXCLUSIV NEGAT (XNOR).

Comportarea por ii SAU-EXCLUSIV, în regim dinamic, este ilustrată în figură:

Tabelul de func ionare: Reprezentarea simbolică:

Comportarea por ii SAU-EXCLUSIV NEGAT, în regim dinamic, este ilustrată în

1.5. NIVELURI LOGICE

• de impuls, dacă se urmăreşte detectarea prezen ei sau absen ei unor impulsuri;

• de nivel, dacă se urmăreşte detectarea nivelului tensiunii.

• pozitivă – asociază nivelului ridicat de tensiune starea „1”;

• negativă– asociază nivelului ridicat de tensiune starea „0”.

care au factorul de amplificare β şi frecven a maximă de utilizare mai mari ca ale

tranzistoarelor pnp şi, în plus, se alimentează de la o tensiune pozitivă.

Este foarte dificil de realizat un circuit care să asigure la ieşire

Impulsurile utilizate în tehnica digitală au următoarele caracteristici:

Diagramele de semnal aferente circuitelor numerice de cele mai multe ori nu

1.6. APLICA II SIMPLE ALE POR ILOR LOGICE

1. Poarta ŞI utilizat ca un circuit de validare

Schema bloc a unui frecven metru numeric

2. Poarta SAU utilizat într-o schem de supraveghere

Schema bloc a unui circuit de alarmă cu trei zone de supraveghere.

3. Poarta SAU- EXCLUSIV utilizat ca element de comparare

1.7. EXERCI II ŞI PROBLEME

3. Să se exprime cu ajutorul func iilor ŞI şi NEGA IE func ia:

FAMILII DE CIRCUITE INTEGRATE DIGITALE

2.1. FAMILIA TTL

Familia TTL (Transistor Transistor Logic) a fost introdusă de firma Texas

Familia TTL cuprinde următoarele serii: