Circuite Integrate Digitale

Circuite Integrate Digitale
2009/2010
CIRCUITE INTEGRATE DIGITALE
Circuitele Integrate Digitale denumite de unii autori i circuite integrate logice sau circuite integrate discrete - sunt circuite integrate (CI) care acioneaz asupra unor mrimi (n special tensiuni) discrete, mrimi care pot lua doar anumite valori specifice. Lumea digital Exist dou modaliti distincte de reprezentare a unei mrimi msurabile: analogic i numeric (digital). Mrimile analogice au o variaie continu, pe cnd cele numerice au o variaie discontinu, pas cu pas. Electronica digital s-a dezvoltat de la nceputul secolului XX (tuburi electronice), dar mai ales dup 1948, anul descoperirii tranzistorului. Ea a cunoscut o dezvoltare accentuat ncepnd cu 1972, anul introducerii primului microprocesor. Prin excelen, omul este o fiin analogic, adic toate informaiile pe care le percepe din mediul nconjurtor sunt continue. Din acest motiv, tendina prezent i foarte probabil viitoare a electronicii este de-a realiza analogic interfaa cu omul. Anumite excese cum ar fi ceasurile cu indicaie numeric sau vitezometrele numerice ale autoturismelor au pierdut teren n faa variantelor analogice ceasul cu ace indicatoare (dar numeric n interior), respectiv vitezometrul cu ac (dar legat la un calculator numeric). Aceasta deoarece efortul suplimentar de procesare a mrimii reprezentate numeric este o problem suplimentar pentru creierul uman, care poate ns interpreta instantaneu o reprezentare analogic. Avantajele CID-urilor: stabilitate n funcionare (au imunitate foarte mare la perturbaii fiind afectate foarte puin de zgomote); siguran n funcionare (funcioneaz corect chiar dac anumii parametri electrici variaz); exactitate n funcionare (nu au nevoie de puncte de ajustare, circuite de compensare); precizia CID-urilor poate fi foarte mare; reprezentnd mrimile pe un numr suficient de mare de bii se pot obine precizii mult mai bune dect n tehnica analogic; memorarea informaiei este simpl, ieftin i posibil la capaciti de memorare tot mai mari; programarea operaiilor; proiectarea cu CID-uri este relativ simpl; densitatea de integrare a CID-urilor este tot mai mare; preul lor este mic i n continu scdere. Dezavantajul major al CID-urilor: lumea nconjurtoare este, n mare msur, analogic.
2009/2010
CAPITOLUL 1
CIRCUITE LOGICE ELEMENTARE
1.1 SISTEME DE NUMERAIE

1.1.1 SISTEMUL BINAR
Conceptul de numr, folosit de majoritatea oamenilor, este de obicei echivalat cu sistemul zecimal, sistem cu care sunt mai familiarizai. Acesta nu prezint nici o particularitate special, alegerea sa fiind, mai degrab, arbitrar.
Pentru circuitele numerice cel mai indicat sistem este cel binar, care permite efectuarea cu uurin a calculului aritmetic i logic (foarte dificil sau chiar imposibil dac s-ar implementa direct sistemul zecimal). El este format din cifrele binare 0 i 1 cu ajutorul crora se caracterizeaz cel mai bine, din punct de vedere electric, comportarea sistemelor digitale (numerice). Cifra 0 este asociat nendeplinirii anumitor condiii electrice (inexistena unei tensiunii sau a unui curent). Ea reprezint, din punct de vedere logic, starea 0 logic sau starea de fals. Cifra 1 este asociat ndeplinirii condiiilor electrice (existena unui tensiuni ntre dou puncte ale circuitului, apariia unui curent printr-o latur a circuitului, etc.). Ea reprezint starea 1 logic sau starea de adevr.
Un numr reprezentat n baza 2 se scrie ca o sum de multipli de puteri ai bazei 2:
a N 2 N + a N 1 2 N 1 + ... + a0 2 0 + a1 2 1 + ... + aM 2 M .
(1.1)
Numerele a N . a M se numesc cifre binare (binary digits). Valoarea fiecreia este 0 sau 1. Un numr exprimat prin relaia (1.1) are o reprezentare normal sub forma unui ir de cifre de forma: a N a N 1...a1a0 a 1...a M Cifrele, reprezentnd puteri negative ale bazei, sunt separate de puterile pozitive de o virgul (numit i virgul zecimal, virgul binar etc., funcie de sistemul de reprezentare folosit).
Conversia Binar-Zecimal
Aceast conversie se bazeaz pe utilizarea direct a relaiei (1.1). De exemplu: 101001,1012 = 125 + 024 + 123 + 022 + 021 + 120 + 12-1 + 02-2 + 12-3 = = 32 + 8 + 1 + 0,5 + 0,125 = = 41,625
Conversia Zecimal-Binar Se face prin mpriri repetate cu 2. Resturile obinute formeaz, n ordine invers, cifrele numrului binar (primul rest calculat este bitul binary digit - cifra binar
2
2009/2010
- de semnificaie minim LSB, iar ultimul, bitul de semnificaie maxim MSB). De exemplu, la conversia n binar a numrului 99810:
998/2 499/2 249/2 124/2 62/2 31/2 15/2 7/2 3/2 = 499 = 249 = 124 = 62 = 31 = 15 = 7 = 3 = 1 0 rest = 0 rest = 1 rest = 1 rest = 0 rest = 0 rest = 1 rest = 1 rest = 1 rest = 1 LSB Least Significant Bit
1/2 =
rest = 1
MSB Most Significant Bit
se obine: 99810 = 11111001102.
Pentru facilitarea identificrii cifrelor binare din componena unui numr binat, acestea se noteaz:
a).
A bitul care nmulete pe 20; - bitul de semnificaie minim; B - bitul care nmulete pe 21; C - bitul care nmulete pe 22; D, E, i aa mai departe. b). X0 - bitul care nmulete pe 20; - bitul de semnificaie minim; X1 - bitul care nmulete pe 21; X2 - bitul care nmulete pe 22; X3, X4, i aa mai departe.
1.1.2 SISTEMUL HEXAZECIMAL

Sistemul hexazecimal este utilizat, n special, pentru abrevierea lungimii numerelor binare. Conversia ntre sistemul zecimal i cel hexazecimal se realizeaz prin:
conversia numrului zecimal n binar; divizarea numrului binar n grupuri de patru bii ncepnd de la punctul binar; grupurile finale vor fi completate, dup caz, cu zero-uri la stnga pentru partea ntreag respectiv, la dreapta pentru partea fracionar. nlocuirea fiecrui grup cu o cifr hexazecimal.
Numr zecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Numr binar
X3
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
X2
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
X1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
X0
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Numr hexazecimal 0 1 2 3 4 5 6 7 8 9 A B C D E F
Exemplu:
TEM:
99910 = 0011 1110 01112 = 3E7H

1.12
1.2. FUNCII LOGICE

Moduri de definire: a). prin cuvinte:
Vin la curs dac se ine cursul, dac nu plou i dac nu este deschis barul.
f = A B C
b). prin tabel de adevr. Un tabel de adevr cuprinde toate valorile logice ale funciei pentru toate variabilele care o definesc.
3

Pentru funcia f de dou variabile A i B, un tabel de adevr poate fi definit astfel:
B 0 0 1 1 A 0 1 0 1 f 0 0 1 1
2009/2010
Completarea tabelului de adevr al unei funcii definite prin cuvinte.

Vin la facultate dac am ore, este deschis barul i nu este prea frig sau dac nu am ore, este deschis barul i nu este prea frig sau dac am ore, nu este deschis barul i este pea frig.
Expresia analitic a funciei definit prin cuvintele de mai sus este:

f = A B C + A B C + A B C
iar tabelul de adevr este:

C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 f 0 0 1 1 0 1 0 0
Determinarea expresiei analitice pentru o funcie definit prin tabel de adevr.

Fie funcia de trei variabile f(A,B,C) definit de urmtorul tabel de adevr:
C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 f 0 1 0 1 0 0 1 0
Din tabelul de adevr se determin suma produselor variabilelor pentru care funcia este adevrat: f = A B C + A B C + A B C Acelai tabel de adevr se poate utiliza i pentru a determina valoarea lui f urmrind suma produselor variabilelor pentru care funcia este fals:
f = A B C + A B C + A B C + A B C + A B C
TEM: S se scrie tabelul de adevr pentru funcia de patru variabile:

f ( A, B, C , D ) = A B + B C + A D
TEM:
1.8
Funciile logice elementare sunt: funcia I (), funcia SAU (+) i funcia NEGAIE
( A ). Cu ajutorul lor, se poate exprima orice funcie logic.
1.3. PROPRIETI, POSTULATE I TEOREME ALE ALGEBREI BINARE

Algebra binar are la baz principiul dualitii potrivit cruia orice identitate este de asemenea adevrat dac se fac urmtoarele substituii:
Circuite Integrate Digitale n loc de + ; + n loc de ; 1 n loc de 0 ; 0 n loc de 1 . Conform acestui principiu, fiecare postulat sau teorem are dou forme.
Proprietile algebrei binare: - asociativitatea:
( A + B) + C = A + ( B + C ) = A + B + C
2009/2010
- comutativitatea: - distributivitatea:
Axiomele algebrei binare: 00 = 0 0+0 = 0 11 = 1 Teoremele algebrei binare: A A = A A+ A = A
A A = 0
( A B) C = A ( B C ) = A B C A+ B = B+ A A B = B A A (B + C ) = A B + A C A + B C = ( A + B) ( A + C ) proprie algebrei binare!

0 1 = 0 0 +1 = 1 1+1 = 1
A0 = 0 A+0 = A
0 =1 1= 0
A 1 = A A +1 = 1
A+ A =1 X Y = X + Y
A= A
Teoremele lui De Morgan realizeaz negarea operaiilor binare:

X + Y = X Y sau prin negarea ambilor termeni:
X + Y = X Y Observaii:
X Y = X + Y
A B A B A+ B A+ B
Operaii cu funcii logice Ordinea normal de efectuare a operaiilor cu funcii logice este: NU, I i SAU. Operaiile de acelai rang se parcurg de la stnga la dreapta. Aceast ordine poate fi modificat prin inserarea parantezelor. Coninutul parantezelor se evalueaz primordial (de la stnga la dreapta), iar apoi restul expresiei.
1.4. PORI LOGICE ELEMENTARE

Fiecare funcie logic se implementeaz cu ajutorul unei pori logice. n categoria porilor fundamentale ntr poarta I, poarta SAU i inversorul. Pori elementare sunt considerate i porile I-NU, SAU-NU, SAU-EXCLUSIV, SAU-EXCLUSIV NEGAT i operatorul neinversor. 1. Poarta I (AND) implementeaz funcia I descris de relaia Y = A B (care se citete y este egal cu A I B). Punctul din expresia logic I nu trebuie confundat cu semnul nmulirii operaia aritmetic de nmulire i operaia logic I sunt chestiuni diferite. Confuzia poate fi sporit de tabelul de adevr al operaiei I, care este identic cu cel al operaiei de nmulire. Poarta I are 2, 3, 4 sau 8 intrri (notate cu A; B; C; ) i o ieire (Y). Ieirea este pe 1 dac i numai dac toate intrrile sunt pe 1.
5

Tabelul de funcionare: B A Y = A B 0 0 0 0 1 0 0 0 1 1 1 1 Reprezentarea simbolic:
A B Y=AB
2009/2010
Comportarea porii I, n regim dinamic, este ilustrat n figur:

A B
Y = A B
2. Poarta SAU (OR) implementeaz funcia SAU descris de relaia Y = A + B (care se citete y este egal cu A SAU B). Semnul + din expresia logic SAU nu trebuie confundat cu semnul adunrii operaia aritmetic de adunare i operaia logic SAU sunt chestiuni diferite. Tabelul de adevr al operaiei SAU nu mai este identic cu cel al adunrii, deoarece n algebra boolean nu se poate depi valoarea 1. Adic 1 + 1 = 1 (aici semnul + indic operaia logic SAU), pe cnd 1 +1 = 2 n aritmetic. Acest lucru este valabil i pentru operaia SAU ntre mai multe variabile, de exemplu 1 + 1 + 1 = 1. Poarta SAU are 2, 3, 4 sau 8 intrri (notate cu A; B; C; ) i o ieire (Y). Ieirea este pe 1 dac cel puin o intrare este pe 1.
Tabelul de funcionare: B A Y = A+ B 0 0 0 0 1 1 1 0 1 1 1 1 Reprezentarea simbolic:
A B Y=A+B
Comportarea porii SAU, n regim dinamic, este ilustrat n figur:

A B
Y = A B
3. Inversorul (NOT) implementeaz funcia NEGAIE descris de relaia Y = A (care se citete y este egal cu A negat sau y este egal cu non A). Are o intrare i o ieire (Y). Ieirea este pe 1 dac intrarea este pe 0.
Tabelul de funcionare: A Y=A 0 1 1 0 Reprezentarea simbolic:
A
Y=A
Cerculeul din figur este asociat inversrii, triunghiul fiind consacrat amplificrii neinversoare a semnalului, amplificare evident n putere n acest caz.
6
2009/2010
Comportarea inversorului, n regim dinamic, este ilustrat n figur:

A
Y=A
Prin combinarea funciilor I i NU se obine funcia I-NU (NAND). Implementarea acesteia este echivalent cu utilizarea unei pori I urmat de un inversor. n mod asemntor, prin combinarea funciilor SAU i NU, se obine funcia SAU-NU (NOR). Cele dou noi tipuri de funcii obinute sunt complet funcionale, ceea ce nseamn c, orice funcie logic poate fi implementat numai cu funcii I-NU, respectiv SAU-NU.
4. Poarta I-NU (NAND) implementeaz funcia I-NU. Are 2, 3, 4 sau 8 intrri (notate cu A; B; C; ) i o ieire (Y). Ieirea este pe 1 dac cel puin o intrare este pe 0.
Tabelul de funcionare: B A Y = A B 0 0 1 0 1 1 1 0 1 1 1 0 Reprezentarea simbolic:
A B
Y = A B
5. Poarta SAU-NU (NOR) implementeaz funcia SAU-NU. Are 2, 3, 4 sau 8 intrri (notate cu A; B; C; ) i o ieire (Y). Ieirea este pe 1 dac toate intrrile sunt pe 0.
Tabelul de funcionare: B A Y = A+ B 0 0 1 0 1 0 1 0 0 1 1 0 Reprezentarea simbolic:
A B
Y = A+ B
Obs.: Prin implementarea teoremelor lui De Morgen n formele:

A B = A + B A + B = A B
se observ c poarta I-NU este echivalent cu poarta NU-SAU (respectiv poarta SAU-NU cu poarta NU-I) care opereaz cu aceleai variabile de intrare. Este bineneles vorba despre aceeai poart, cu deosebirea c, n reprezentarea normal este indicat a se folosi pori cu variabile de intrare active HIGH (porile din partea stng), pe cnd cea echivalent este potrivit la semnalele active LOW (porile din partea dreapt).
A B A B
Y = A B
A B A B
Y = A+ B Y = A B
Y = A+ B
6. Operatorul neinversor (buffer-ul de magistral, amplificatorul de linie). Are o intrare i o ieire (Y). Furnizeaz la ieire acelai nivel logic pe care l primete la intrare. Dei din punct de vedere logic nu ndeplinete nici o funcie, el se utilizeaz pentru mbuntirea parametrilor electrici ai semnalului transmis (niveluri logice, fronturi, curentul de ieire).
7

Tabelul de funcionare: A Y =A 0 0 1 1 Reprezentarea simbolic:
A
2009/2010
Y=A
7. Poarta SAU-EXCLUSIV (XOR) i SAU-EXCLUSIV NEGAT (XNOR). Implementeaz funcia SAU-EXCLUSIV, respectiv SAU-EXCLUSIV NEGAT. Au numai dou intrri i o ieire. Ele pot fi implementate i cu ajutorul porilor I, SAU i NU pe baza relaiile de definiie.
Tabelul de funcionare: Y = A B B A 0 0 0 1 1 0 1 0 1 0 1 1 Reprezentarea simbolic:
A B
Y = A B
Funcia SAU-EXCLUSIV este adevrat dac, i numai dac, intrrile sunt diferite (poarta SAUEXCLUSIV se poate utiliza pe post de comparator). Din tabelul de funcionare se deduce expresia analitic a funciei SAU-EXCLUSIV: X Y = X Y + X Y
Comportarea porii SAU-EXCLUSIV, n regim dinamic, este ilustrat n figur:

A B
Y = A B
Funcia SAU-EXCLUSIV NEGAT este adevrat dac, i numai dac, intrrile sunt identice (poarta SAU-EXCLUSIV NEGAT se poate folosi ca indicator de echivalen). Tabelul de funcionare: Y = A B B A 0 0 1 0 1 0 1 0 0 1 1 1 Reprezentarea simbolic:
A B
Y = A B
Din tabelul de funcionare se deduce expresia analitic a funciei SAU-EXCLUSIV NEGAT: X Y = X Y + X Y
Comportarea porii SAU-EXCLUSIV NEGAT, n regim dinamic, este ilustrat n figur:

A B
Y = A B
2009/2010
1.5. NIVELURI LOGICE

Porile logice funcioneaz pe baza sistemului binar, fiind constituite din elemente electronice care se pot afla doar n dou stri distincte: starea HIGH sau starea LOW. Sesizarea strii se poate face prin mai multe metode, n funcie de mrimea urmrit (o tensiune, prezena unui curent, starea unui contact electric, etc). n prezent cea mai folosit metod folosete drept mrime electric monitorizat tensiunea, mai concret tensiunea colector emitor a unui tranzistor care lucreaz n regim blocat-saturat. Astfel se poate vorbi despre o logic de tensiune. Aceasta poate fi: de impuls, dac se urmrete detectarea prezenei sau absenei unor impulsuri; de nivel, dac se urmrete detectarea nivelului tensiunii. Se prefer logica de nivel, care asociaz celor dou niveluri de tensiune VCE corespunztoare strilor blocat-saturat, strile logice 1 i 0. Logica de nivel poate fi: pozitiv asociaz nivelului ridicat de tensiune starea 1; negativ asociaz nivelului ridicat de tensiune starea 0.
n practic este mai rspndit logica de nivel pozitiv (tehnic de calcul, echipamente numerice de comand), dar se utilizeaz i logica negativ (portul serial al PC).
Se prefer logica de nivel pozitiv deoarece aceasta se bazeaz pe tranzistoare npn care au factorul de amplificare i frecvena maxim de utilizare mai mari ca ale tranzistoarelor pnp i, n plus, se alimenteaz de la o tensiune pozitiv. Este foarte dificil de realizat un circuit care s asigure la ieire niveluri de tensiune corespunztoare celor dou stri foarte precise i constante. Din acest motiv se adopt un interval de valori admise, garantate de productor. Aceste plaje apar datorit variaiei tensiunii VCE determinat de: dispersia tehnologic; variaia cu temperatura; variaia semnalului de comand. Impulsurile utilizate n tehnica digital au urmtoarele caracteristici:
Pentru caracterizarea lor se definesc trei puncte de referin temporale care survin la atingerea pragurilor de 10%, 50 % i 90% din amplitudinea semnalului. Limea impulsului se noteaz de obicei cu tw , timpul de ridicare cu tr iar timpul de coborre sau cdere cu t f ,
2009/2010
toi indicii provenind de la iniialele din limba englez (width, rise, fall). Timpul de ridicare, respectiv de coborre se msoar ntre pragurile de 10% i 90% deoarece se dorete evitarea regiunilor neliniare de racordare ntre palierul i frontul impulsului. Diagramele de semnal aferente circuitelor numerice de cele mai multe ori nu reprezint valoarea real a tensiunii n strile 0 i 1, preferndu-se o reprezentare simplificat:
Primul semnal este unul periodic cu perioada T, iar cel de-al doilea este un semnal neperiodic. Un semnal de tact este un exemplu tipic de semnal periodic, iar o linie a unei magistrale de date este un bun exemplu de semnal neperiodic. Caracteristice semnalelor periodice sunt: 1 frecvena f = ; T t factorul de umplere (duty cycle): F = w (exprimat uneori i procentual). T
1.6. APLICAII SIMPLE ALE PORILOR LOGICE

1. Poarta I utilizat ca un circuit de validare Poarta permite numrtorului s numere impulsurile prezente la intrarea I n doar un interval de timp bine stabilit 1ms. Cu ct frecvena impulsurilor este mai mare, cu att numrul impulsurilor numrate de numrtor va fi mai mare i, implicit, numrul afiat
Schema bloc a unui frecvenmetru numeric
2. Poarta SAU utilizat ntr-o schem de supraveghere Dac cel puin un senzor este activ, ieirea porii SAU trece pe 1 i pune n funciune alarma.
Schema bloc a unui circuit de alarm cu trei zone de supraveghere.
10
2009/2010
3. Poarta SAU- EXCLUSIV utilizat ca element de comparare Comportarea unui DUT (Device Under Test) se compar cu cea a unui circuit martor. Dac ea este diferit, ieirea porii SAU-EXCLUSIV trece pe 1 i semnalizeaz apariia unei erori.
1.7. EXERCIII I PROBLEME

Exerciii: 1. S se demonstreze c: A ( A + B) = A A ( A + B) = A A + A B = A + A B = A (1 + B) = A 1 = A R: 2. S se demonstreze c: A B C + A B C + A B C = A (B + C) R: A B C + A B C + A B C = A (B C + B C + B C) =
= A (C ( B + B) + B C ) = A (C + B C ) = A (C + B) (C + C ) = A ( B + C )
3. S se exprime cu ajutorul funciilor I i NEGAIE funcia:

f = A + B (C + D ) + ( A + B ) (C + D )
R:
f = A + B C + B D + AC + A D + B C + B D
= A + B (C + C ) + B ( D + D) + A C + A D =
= A (1 + C + D) + B + B = A + B = A B
11
2009/2010
CAPITOLUL 2
FAMILII DE CIRCUITE INTEGRATE DIGITALE
2.1. FAMILIA TTL

Familia TTL (Transistor Transistor Logic) a fost introdus de firma Texas Instruments (SUA) n anul 1965 i a fost realizat n tehnologie bipolar. Este cea mai rspndit familie de circuite integrate digitale i a influenat constant dezvoltarea echipamentelor numerice. n prezent aria de utilizare a circuitelor TTL este limitat (datorit dezvoltrii aplicaiilor cu microcontroler i a circuitelor de tip ASIC) dar conceptele i blocurile funcionale din aceast familie sunt utilizate n majoritatea proiectelor moderne. Familia TTL cuprinde urmtoarele serii:
seria normal (standard): se noteaz cu indicativul 74xxx; 74 caracterizeaz familia TTL n general, iar xxx reprezint cifre prin intermediul crora se definete funcia efectuat de circuit; se mai produc circuite notate 54XXX pentru aplicaii profesionale sau militare; seria rapid (High Speed) se noteaz cu indicativul 74Hxxx; nu se mai utilizeaz n prezent; seria de mic putere (Low Power) se noteaz cu indicativul 74Lxxx; este astfel realizat, nct consumul de energie de la sursa de alimentare s fie ct mai mic; nu se mai utilizeaz n prezent; seria Schottky: se noteaz cu indicativul 74Sxxx; este realizat cu tranzistoare Schottky; seria Schottky de mic putere: 74LSxxx; seria Schottky performant: 74ASxxx; (A-advanced); seria Schottky de mic putere performant: 74ALSxxx. Ultimele patru serii sunt larg rspndite i se utilizeaz n echipamente numerice moderne.
Circuitele logice din familia TTL sunt fabricate cu tranzistoare bipolare npn, funcioneaz n logica de nivel pozitiv i sunt alimentate cu o tensiune pozitiv fa de masa de 5V.
2.1.1. SERIA TTL STANDARD 2.1.1.1. Parametrii electrici ai circuitelor TTL standard
Parametrii electrici reprezint valori medii determinate static, n anumite condiii de funcionare. Ei se msoar n condiii specificate n catalog cu privire la tensiunea de alimentare Vcc, temperatura mediului ambiant T, factorul de branament N, valoarea capacitilor parazite CP, etc.
12
2009/2010
A). Tensiunea de alimentare Vcc

Tensiunea de alimentare a circuitelor TTL este 5V (4,75 5,25V) pentru serii uzuale i (4,5 5,5V) pentru seriile militare. Este o restricie grav!!
B). Gama temperaturilor de lucru

- 0 - 70C pentru seriile uzuale; -55 - 125C pentru seriile militare;
C). Niveluri logice garantate

Sunt: - niveluri logice acceptate la intrrile circuitelor U iL min , U iL max , U iH min , U iH max ; - niveluri logice furnizate de ctre circuite la ieiri U oL min , U oL max , U oH min ,
U oH max ;
UiHmax = 5V 1 logic UiHmin = 2V Zon interzis UiLmax = 0,8V 0 logic UiLmin = 0V 0 logic UoLmin = 0V Zon interzis UoLmax = 0,4V 1 logic UoHmin = 2,4V UoHmax = 5V
Niveluri logice de intrare
Niveluri logice de ieire
D). Marginea de zgomot de curent continuu Marginea de zgomot de curent continuu reprezint amplitudinea maxim pozitiv/negativ a unor semnale perturbatoare (tensiuni) induse de cmpuri electromagnetice la intrarea unui circuit logic (aflat n stare L sau H) care nu-i afecteaz funcionarea. Se noteaz cu: - U ZH cnd intrarea se afl n starea H; - U ZL cnd intrarea se afl n starea L.
Se determin cu relaiile:
U ZH = U iH min U oH min = 2 2,4 = 0,4V U ZL = U iL max U oL max = 0,8 0,4 = +0,4V Marginea de zgomot de curent continuu, garantat este: U Z = 0,4V dar n practic ea depete 1V.
E). Marginea de zgomot de curent alternativ

Marginea de zgomot de curent alternativ reprezint energia unui semnal perturbator (impuls scurt de durat comparabil cu timpul de propagare prin circuit) care se manifest la intrarea circuitului i nu determin comutri false.
Energia impulsului perturbator depinde de amplitudinea i de durata sa. Cu ct durata sa este mai mic cu att amplitudinea sa trebuie s fi mai mare pentru a putea determina comutarea circuitului. Pentru o poart TTL standard imunitatea la tranziia ieirii din 0 n 1 este mai bun dect la tranziia din 1 n 0 datorit timpului de propagare mai lung (8ns i 4V resp. 8ns i 2V). 13
2009/2010
F). Curenii de intrare maxim garantai

- curent de intrare n stare L: IiLM = -1,6mA; - curent de intrare n stare H: IiHM = 40A. (orice curent care intr n integrat, este pozitiv i orice curent care iese din integrat este negativ!!!)
G). Curenii de ieire maximi furnizai

- curent de ieire n stare L: IoLM = 16mA; - curent de ieire n stare H: I0HM = -800A.
H). Factorul de branament (FAN-out)

Factorul de branament reprezint numrul maxim de intrri care pot fi conectate simultan la ieirea unei pori din aceeai serie.
Se determin pe baza ncrcrii statice a ieirii raportnd curenii de ieire la curenii de intrare. NH=20 (pt.0,8mA); NL=10 (pt.16mA). Se obine, pentru seria standard N = 10.
I). Puterea medie consumat de o poart I-NU

Puterea consumat de o poart depinde de starea ieirii: pentru U0L ea este mai mare, pentru U0H este mai mic. Valoarea sa medie este PC = 9mW.
J). Timpul de propagare

Timpul de propagare reflect o relaie temporal ntre semnalul se intrare i de ieire. El reprezint un interval de timp ntre puncte de referin specificate pe formele de und ale semnalelor de intrare i ieire. Mai poate fi definit ca fiind ntrzierea introdus de circuit n propagarea semnalului de la intrare la ieire.
Se definete un timp de propagare la tranziia din 0 n 1 a ieirii (tpLH), un timp de propagare la tranziia din 1 n 0 a ieirii (tpHL) i un timp mediu de propagare:
tp =
t pLH + t pHL . 2
El se determin pentru o poart I-NU avnd semnalul de intrare ui aplicat unei singure intrri, celelalte fiind conectate la nivelul UiH, n condiii normale de temperatur (25C) i tensiune de alimentare (5V).
VCC uo uo ui UiH 0,5UiH UiL UoH 0,5UoH UoL tpHL tpLH t t
ui
Pentru seria standard, valorile tipice sunt:
t pLH = 12ns t p = 10ns t pHL = 8ns
Tem: S se defineasc grafic timpul de propagare pentru o poarta I (respectiv SAU).
K). Factorul de merit

Factorul de merit este un numr prin care se exprim sintetic calitile unui circuit logic. Folosete pentru a putea compara acelai circuit din diferite familii sau serii. Cu ct este mai mic, cu att circuitul este mai performant. 3 9 La seria standard: Fm = PC t p = 9 10 10 10 = 90pJ .
14
2009/2010
2.1.1.2. Poarta I-NU cu ieire n contratimp (totem-pole)

Poarta I-NU constituie circuitul fundamental din cadrul familiei TTL i se poate realiza n dou variante: cu etaj de ieire cu dou tranzistoare funcionnd n contratimp (totem-pole); cu etajul de ieire cu colectorul n gol (OC - open collector).
Schema unei pori I-NU cu dou intrri cu ieire totem-pole, este prezentat n figur:
RC2 RB1
RC4
T4 Y
A T1 B DP DP RE2 T2 T3
A B
Etaj de intrare
Etaj driver
Etaj de ieire
Rolul componentelor din schem:

T este un tranzistor multiemitor care realizeaz funcia logic I;
1 2
T este folosit ca amplificator de curent (funcioneaz ca repetor); T3 i T4 formeaz etajul final de ieire n contratimp; T realizeaz inversarea;
3 4
T asigur curentul de ieire n stare 1; R limiteaz curentul de baz al lui T ;

B1 1
R limiteaz curentul de colector al lui T ; C2 2 R asigur polarizarea tranzistorul T ;

E2 3
R limiteaz curentul de colector al lui T (curentul de ieire a porii n stare 1);

C4 P 4
D protejeaz T mpotriva eventualelor tensiuni negative;

1
A). Analiza funcionrii porii I-NU n regim static

Regimul static este determinat de valori logice stabile ale nivelurilor logice de intrare. Se vor considera urmtoarele valori de tensiuni: tensiunea de deschidere (de prag) a unei diode: U d = 0,6V ; cderea de tensiune pe o diod n conducie: U = 0,7V;

d
tensiunea baz-emitor n saturaie: U
BEsat
= 0,7V; = 0,2V;
BE
tensiunea colector emitor n saturaie: U
CEsat
tensiunea de deschidere a jonciunii baz-emitor: U tensiunea de intrare n stare 0: UiL = 0,2V; tensiunea de intrare n stare 1: UiH = 5V;
= 0,5V;
15
2009/2010
Cazul 1: A = B = 1, adic uiA = uiB = UiH = 5V.

Parametri electrici i strile tuturor componentelor porii sunt evideniate n figur (efectuarea calculelor este evideniat prin numerotare de la 1 la 13):
T4
T1
T2
T3
Toate jonciunile baz-emitor ale tranzistorului T sunt blocate. Curentul circul de la sursa de alimentare prin jonciunea baz-colector a lui T1 i prin jonciunile baz-emitor ale tranzistoarelor T porii este: u =U
0 CEsat3 0L 2 3 1
Valorile rezistenelor din circuit sunt alese astfel nct T i T s conduc la saturaie. Tensiunea de la ieirea = U = 0,2V; adic ieirea este pe 0.
i T .
3
Tensiunea n baza lui T4 este: Ub4 = Ubesat3 + Ucesat2 = 0,7V + 0,2V = 0,9V Pentru ca T4 s intre n conducie ar avea nevoie de o tensiune n baza sa egal cu: Ub4 = Ucesat3 + Ud + Ube4 = 0,2V + 0,6V + 0,5V = 1,3V n concluzie, T4 este blocat. Dac lipsea dioda D, tranzistorul T4 ar fi fost n conducie. Astfel dioda D are rolul de a mpiedica conducia simultan a celor dou tranzistoare din etajul de ieire. Acest fapt constituie un avantaj deoarece prin ramura Rc4 T4 D T3 nu circul dect un curent rezidual i, implicit, n aceast stare, nu se disip putere.
Cazul 2: A = 0 B = X, adic uiA = 0,2V.

Parametri electrici i strile tuturor componentelor porii sunt evideniate n figur (efectuarea calculelor este evideniat prin numerotare de la 1 la 7):
T4
T1
T2
T3
16
2009/2010
Jonciunea baz-emitor a tranzistorului T , corespunztoare intrrii A, va conduce. Curentul se nchide de la sursa de tensiune V , prin R, jonciunea baz-emitor a tranzistorului T corespunztoare intrrii A i mas. n baza lui T1 se va stabili un potenial de valoare: + U = 0,7 + 0,2 = 0,9 V U=U
b BE1A iA CC 1 1
Aceast tensiune este insuficient pentru a deschide lanul de jonciuni baz-colector T1, baz-emitor T2 i baz-emitor T3 (pentru a le deschide ar trebui ca, tensiunea n baza lui T1 s fie cel puin egal cu: U = U +U +U = 0,6 + 0,5 + 0,5 = 1,6V). Astfel T2 i T3 sunt blocate. Tranzistorul T4 este polarizat n baz de RC2. Considernd ieirea circuitului n gol, tensiunea de ieire este: u0 = Vcc RC 2 ( I C 2 + i B 4 ) U BE 4 U D = 5 0,3 0,5 0,6 = 3,6V adic ieirea este pe 1.
b BC1 BE2 BE3
B). Analiza funcionrii porii I-NU n regim dinamic (comutaie)

Tranzistoarele T2 i T3 conduc la saturaie (u0=U0L) iar T4 este blocat. Iniierea comutaiei din L n H se face prin trecerea a cel puin uneia din intrri pe 0. Tranzistoarele T2 i T3 se blocheaz iar T4 va conduce la saturaie. Se presupune c iniial capacitatea parazit CP (care se manifest la ieirea porii) este ncrcat cu tensiunea U0L i c are loc blocarea brusc a tranzistoarelor T2 i T3. Curentul iC4, n primul moment al comutaiei, se poate determina din urmtoarea relaie:
iC 4 (t = 0) = Vcc U cesat 4 U D U 0 L 5 0,2 0,7 0,2 = = 39mA 0,1 RC 4
Comutaia ieirii din LH (U0LU0H)
Curentul iC4 ncarc exponenial capacitatea CP de la tensiunea U0L la tensiunea U0H. Curentul are, iniial valoarea de 39mA dup care scade pe msur ce capacitatea CP se ncarc. Tranzistorul T4 iese din saturaie, i se atinge rapid U0H=3,6V.
u0, ic4 39mA Y Cp UoL iC4 t uo UoH
T2 i T3 sunt blocate iar T4 este saturat. Dup comutaie T4 se va bloca relativ mai ncet dect intr T3 n conducie (intervine i timpul de stocare a purttorilor n baz). Pentru un timp foarte scurt conduc ambele tranzistoare (T3 i T4), de aceea e necesar rezistena Rc4. Sarcina stocat n Cp se descarc peste T3.
Comutaia ieirii din HL (U0HU0L)
Obs.: Interconectarea ieirilor a dou sau mai multe pori cu etaj de ieire contratimp este interzis deoarece ieirile pot ajunge n stri logice diferite (carte pag.39).
17
2009/2010
Dei RC4 limiteaz curentul dinspre surs spre mas n intervalele de timp n care T4 i T3 sunt simultan n conducie, puterea disipat pe R4 i D este relativ ridicat i conduce n timp la degradarea parametrilor electrici pentru circuit sau chiar la distrugerea sa. Pentru perioade de timp scurte (sub 1 secund), aceast legare este totui posibil, dar nivelul tensiunii n punctul, Y este greu de pronosticat.
C). Determinarea curentului de intrare IiL iIiH

Sensul i valoarea curentului de intrare depinde de nivelul tensiunii aplicate la intrarea respectiv. Stabilirea mrimii acestui curent este util deoarece permite determinarea numrului de intrri care pot fi conectate la ieirea unui circuit logic similar, fr a depi valoarea maxim a curentului pe care aceast ieire o poate furniza.
Determinarea curentului IiL se face considernd o intrare a porii pe 0. n acest caz
V U BE1A U iL 5 0,7 0,2 I iL = CC = = 1,025mA R 4k
Datorit dispersiei tehnologice, a posibilitii variaiei cderii de tensiune pe jonciunea baz-emitor a tranzistorului T1, a toleranei valorii rezistenei R i a domeniului permis pentru tensiunea de alimentare (5V 0,25V), valoarea curentului IiL poate diferi de cea calculat mai sus. De aceea productorii garanteaz o valoare maxim a curentului de intrare, pentru cele mai defavorabile condiii, IiLmax = 1,6mA. Este important de subliniat c unei intrri a unei pori I-NU (sau I) i corespunde curentul IiLmax doar cnd este singura n starea 0 logic. Dac dou sau mai multe intrri sunt n 0 logic, atunci curentul de 1,6mA se mparte uniform ntre numrul de intrri conectate la tensiunea UiL. Pentru porile SAU i SAU-NU, curentul IiLmax corespunde fiecrei intrri legate la 0 logic.
Determinarea IiH presupune conectarea intrrii la tensiunea UiH. Jonciunea bazemitor corespunztoare este blocat. Curentul IiH va fi curentul rezidual al unei diode polarizate n sens invers. Productorii garanteaz o valoare maxim IiHmax = 40A. Sensul curentului de intrare este dinspre intrare spre circuit, invers fa de IiL. Valoarea maxim de 40A revine fiecrei intrri polarizate cu tensiunea UiH, indiferent de tipul porii. D). Caracteristica de transfer a circuitului I-NU
Caracteristica de transfer a porii I-NU reprezint dependena tensiunii de ieire de tensiunea de intrare n condiii bine precizate (de temperatur, tensiune de alimentare, polarizare intrri nefolosite):
uo = f (ui )
Schema utilizat pentru determinarea caracteristicii de transfer:
ui
VCC uo Vcc = 5V
18
Circuite Integrate Digitale Pe caracteristica de transfer se disting patru regiuni:
2009/2010
regiunea a b n care Ui < 0,6V, T2 i T3 sunt blocate, T4 conduce iar la ieire se obine o tensiune U0 = 3,6V; regiunea b c n care 0,6V < Ui < 1,2V, Tranzistorul T2 ncepe s se deschid n timp ce T3 rmne blocat. Deoarece
tensiunea de ieire scade liniar cu creterea curentului Ic2. Cnd tensiunea de intrare atinge valoarea Ui = 1,2V, intr n conducie i T3. regiunea c d, n care 1,2V < Ui < 1,5V conduc toate cele trei tranzistoare. T3 intr treptat n saturaie n timp ce T4 se blocheaz Cnd tensiunea de intrare atinge valoarea Ui = 1,5V, T2 i T3 sunt saturate, T4 blocat iar la ieire se obine o tensiune Uo = Ucesat3 = 0,2V. Obs: Pe poriunea c-d are loc conducia simultan a trei tranzistoare, care se comport ca i un circuit cu reacie pozitiv, producnd oscilaii de nalt frecven la ieirea circuitului. Pentru a evita apariia acestor oscilaii (care provoac ambiguitate cu privire la nivelul logic de ieire), trecerea valorii tensiunii de intrare prin intervalul [1,2V; 1,5V] trebuie s se fac ntr-un timp (t) mai scurt dect o semiperioad a oscilaiilor T0/2.
Ui
U0 = Vcc Rc2 (Ic2 + Ib4) Ube4 - Ud = 5 - Rc2 Ic2 0,3V - 0,5V 0,6V = 3,6V - Rc2 Ic2,
UiH = 3,6V
1,5V 1,2V UiL = 0,2V t t
Se constat c pentru eliminarea oscilaiilor este necesar ca durata fronturilor semnalelor de comand s fie mai mic de 100ns (tfront < 100ns), De durata conduciei simultane ia natere curentul IC3 prin Rc4 T4 D T3 care, practic, scurtcircuiteaz sursa de alimentare. Acesta, avnd o valoare de 20 de ori mai mare dect curentul mediu consumat de poart determin o putere disipat mare care poate distruge circuitul integrat dac fenomenul dureaz un timp ndelungat.
Aceast stare trebuie evitat!!
regiunea d -, n care Ui > 1,5V, T2 i T3 sunt saturate, T4 blocat iar tensiunea de ieire: Uo = 0,2V.
19
2009/2010
E). Aplicaii ale circuitelor cu ieire n contratimp 1. Comanda unui LED

Un LED cu diametrul de 3 sau 5 mm are pentru o iluminare normal dac tensiunea pe el este de 1,7 ... 2 V (variaz n funcie de culoare), la un curent tipic de 10mA. Pentru LED-urile de diametre mai mici sau cele SMD, acest curent este mai redus (civa mA). Deoarece curentul I0L (16 mA) este mult mai mare dect curentul I0H (0,8 mA), schema tipic de comand a LED-ului este:
VCC = 5V IoL = ILED = 10mA Ud = 1,8V
R
UoL = 0,2V
U d U oL V 3V Rezistena R are valoarea: R = CC = = 300 10mA I LED
Obs: LED-ul se aprinde cnd ieirea porii este pe 0 i se stinge cnd ieirea este pe 1!
2. Comanda unei sarcini rezistive de putere mare

Pentru comanda acestei sarcini este necesar utilizarea unui etaj de putere extern realizat cu un tranzistor. Acesta este blocat pentru u0 = U0L i conduce pentru u0 = U0H.
Curentul de baz pentru T1 este: V BE V 3,6 0,7 R1 = 3,6 K i B = oH 800 A adic: 0,8 R1 La un curent de baz de 0,8 mA, curentul de colector tipic pentru T1 va fi de 80 ... 300 mA. Dac este necesar un curent de sarcin mai mare, trebuie utilizat un tranzistor Darlington.
n funcie de factorul de amplificare al tranzistorului T2 de tip Darlington, curentul de sarcin poate fi de 1 A sau chiar mai mult. O metod eficient se bazeaz pe utilizarea unui etaj de putere cu un tranzistor MOS cu canal n. Acesta se comand n tensiune, curentul su de gril fiind practic nul. Alte avantaje oferite: rezistena n conducie dren surs la tranzistoarele MOS este extrem de redus (0,05 sau chiar mai puin), de aceea puterea disipat pe T3 este redus chiar i la comanda unor cureni ridicai (de ordinul amperilor), T3 nu necesit radiator. Rezistena R3 este opional, avnd o valoare de zeci ... sute de ohmi.
Tem: 3.2, 3.3, 3.23, 3.25,
2.1.1.3. Poarta I-NU cu colector n gol (OC - Open Collector)

Structura intern a unei pori I-NU OC cu dou intrri i reprezentarea simbolic pentru o poart I-NU cu trei intrri, sunt redate n figurile de mai jos. Circuitele OC se produc pentru valori maxime ale lui Vext ntre 15V i 30V.
20
2009/2010
Cele mai utilizate (chiar i n prezent) circuite cu colector n gol sunt: 7406 (6 inversoare, Vext = 30V, I0L = 40mA), 7407 (6 neinversoare, Vext = 30V, I0L = 40mA), 7416 (6 inversoare, Vext = 15V, I0L = 40mA), respectiv 7417 (6 neinversoare, Vext = 15V, I0L = 40mA).
A). Avantajele oferite de circuite cu colector n gol n colectorul tranzistorului T3 pot fi conectate sarcini care necesit o tensiune de alimentare mai mare de 5V (pn la 30V), cum ar fi relee electromagnetice, dispozitive de afiaj, micromotoare de curent continuu, etc.; curentul de ieire I0LMax = 40mA (fa de 16mA la seria standard, cu ieire n contratimp); curentul de ieire poate fi dublat prin legarea n paralel a dou pori (aceast conectare este posibil legnd n paralel i intrrile corespunztoare); posibilitatea interconectrii a dou sau mai multe ieiri ale unor circuite OC n vederea obinerii unei funcii logice suplimentare denumite I-CABLAT.
Vcc Ya Yb Rext Y
Funcionarea circuitului rezultat este descris n tabelul de mai jos: Ya 0 0 1 1 Yb 0 1 0 1 Y 0 0 0 1
n care s-a notat cu Ya i Yb valorile logice ce corespund celor dou ieiri nainte de interconectare. Se obine Y = Ya Yb, iar pentru n circuite cu ieirile interconectate: Y = Y1 Y2 Y3 ... Yn.
Nu conteaz tipul porilor OC. Prin interconectarea ieirilor lor se poate obine numai funcia I CABLAT!! Pentru interconectare este suficient o singur rezisten exterioar Rext a crei valoare (interval de valori permise) se determin conform problemei 3.4 (Tem!!). B). Dezavantajele furnizate de circuitul OC durata mare tLH a tranziiei ieirii din starea L n starea H. Valoarea capacitii parazite totale care se manifest la ieirea porii (Cp) se exprim prin relaia: Cp = NCi + Co + Ccon , n care: - Ci este capacitatea proprie a unei intrri (fa de mas), - Co este capacitatea de ieire a tranzistorului T3, - Ccon este capacitatea traseelor de interconectare (fa de mas).
21
2009/2010
Trecerea ieirii din U0H n U0L se face relativ rapid datorit rezistenei reduse n conducie a tranzistorului T3 (RCEsat mpreun cu Cp reprezint o constant de timp mic). n cazul comutaiei inverse (U0L U0H), tranzistorul T3 trece din starea saturat n stare blocat. n acest caz capacitatea parazit Cp se va ncrca de la tensiunea U0L la U0H prin intermediul rezistenei Rext. Aceasta, mpreun cu capacitatea Cp reprezint o constant de timp mult mai mare RextCp (deoarece Rext >> RCEsat) i determin o comutare mai lent a ieirii.
u0 UoH
UoL tHL tLH t
puterea disipat pe rezistena Rext atunci cnd ieirea circuitului este n starea 0 este de valoare relativ mare:
Pd = (Vext VoL ) 2 Rext Rext = 1k, rezult Pd = 23 mW; Rext = 1k, rezult Pd = 888 mW.
De exemplu pentru: iar pentru:
Vext = VCC = 5V, U0L = 0,2V, Vext = 30V, U0L = 0,2V,
C). Aplicaii ale circuitelor OC 1. Comanda unor sarcini rezistive
2. Comanda unor sarcini inductive (relee sau MCC):
Dioda montat n paralel pe releu protejeaz tranzistorul de ieire a porii T3 mpotriva tensiunii de autoinducie ce apare la bornele releului n cazul comutrii ieirii din conducie (stare Low) n starea blocat (stare High). Tem: problema 3.12
22
Circuite Integrate Digitale 3. Multiplexarea unor tensiuni mai mari de 5V
2009/2010
Circuitele TTL, funcionnd la o tensiune de alimentare standard de 5V, nu pot comanda direct tensiuni mai ridicate. Exist situaii n care ntr-un punct al unei scheme electrice este necesar prezena mai multor tensiuni de exemplu la programarea unui EPROM sau EPLD, pe un pin al circuitului este necesar prezena secvenial a trei tensiuni: 0V (0 logic), 5V (1 logic) i o valoare cuprins de obicei ntre 12 i 24V (tensiunea de programare, notat de obicei cu VPP). Comutarea acestor tensiuni se realizeaz comod cu un tranzistor pnp (T) comandat de o poart cu colector n gol. Este obligatorie folosirea unui circuit cu colector n gol deoarece tensiunea extern Vext poate determina strpungerea ireversibil a etajului final din circuitul de comand dac acesta nu poate suporta o tensiune ridicat colector-emitor.
2.1.1.4. Alte circuite din seria TTL standard

A). Circuitul I Obinerea circuitului I se face prin adugarea unui etaj inversor la schema circuitului I-NU. Prin aceast adugare timpul de propagare devine cu aproximativ 50% mai mare: tpI = 1,5tpI-NU Componentele suplimentare sunt:

T5 asigur inversarea necesar pentru a trece la circuitul I; D asigur o deplasare de nivel continuu de la colectorul lui T5 la baza lui T2; T6 este blocat cnd T5 este blocat i conduce cnd T5 conduce; el accelereaz comutaia lui T2 i T3 asigurnd o cale de scurgere spre mas a curentului de baz a lui T2 i T3 la comutarea acestora din stare de saturaie n stare de blocare.
B). Circuitul SAU-NU Circuitul SAU-NU se obine adugnd n schema inversorului TTL elementele T1B, R1B, DB i T2B. Funcia SAU este ndeplinit de T2B legat n paralel cu T2 (simultan cu funcia de inversare). Datorit structurii sale, circuitul SAU-NU are un timp de propagare apropiat de cel al porii fundamentale I-NU tpSAU-NU = tpI-NU.
Este important de menionat c spre deosebire de porile I, respectiv I-NU, la porile SAU i SAUNU intrrile A i B sunt independente, fiecare dintre ele constituindu-se ntr-o sarcin TTL att n starea SUS, ct i n starea JOS.
23
2009/2010
C). Circuitul SAU Poarta SAU se obine din poarta SAU-NU adugnd un etaj suplimentar inversor, format din T6 i cele dou rezistene aferente. Dioda D realizeaz i n acest caz o deplasare de nivel de tensiune. Evident timpul de propagare al porii SAU este mai mare dect al porii fundamentale, fiind apropiat de cel al porii I: tpSAU = 1,5tpI-NU.
2.1.1.5. Reguli de utilizare ale circuitelor logice din familia TTL

Nici o intrare a unui circuit logic TTL nu se las n gol (flotant); ea se conecteaz la un potenial bine stabilit: UL sau UH n funcie de tipul circuitului. Este interzis interconectarea ieirilor a dou sau mai multe circuite logice, dac exist posibilitatea ca aceste ieiri s ajung la niveluri logice diferite. Ieirile se pot interconecta doar pentru creterea capabilitii de curent. n acest caz se leg n paralel att intrrile ct i ieirile unor pori din aceeai capsul. Niciodat ieirile circuitelor logice nu se conecteaz direct la mas sau VCC. Intrrile nefolosite nu se las niciodat neconectate.
a. O posibilitate de conectare pentru porile I-NU, respectiv I este polarizarea cu o tensiune UiH prin intermediul unei rezistene R (rezisten de pull-up). Aceeai R se poate utiliza pentru polarizarea mai multor circuite logice. Dimensionarea R se face respectnd relaia Vcc RnI iH max U iH min , unde R este rezistena de polarizare, n este numrul de intrri astfel polarizate. b. La circuitele SAU, respectiv SAU-NU polarizarea se realizeaz prin legare direct la mas sau mai rar prin intermediul unei rezistene R (rezisten de pull-down) de valoare potrivit conectat la mas. Dimensionarea R se realizeaz n acest caz respectnd relaia RnI iL max U max , unde R este rezistena de polarizare, n este numrul de intrri astfel polarizate. c. Conectarea intrrilor nefolosite la intrri folosite:
24
2009/2010
Intrrile porilor nefolosite pot fi conectate ori la mas, ori la un potenial UiH prin intermediul unui rezistor. Alegerea depinde de tipul porii, urmrind ca puterea consumat s fie ct mai mic. n cazul porilor I-NU minimizarea puterii se obine legnd intrrile la mas. Decuplarea circuitelor integrate TTL este obligatorie.
Deoarece pe durata frontului, consumul unei pori crete de circa 20 de ori fa de curentul mediu de alimentare, iar sistemele numerice sunt n general sincrone (toate circuitele comut simultan), rezult c pe durata fronturilor prin traseele de alimentare va curge un curent important, uneori de ordinul zecilor de amperi. Acest curent poate determina o cdere de tensiune pe traseele de alimentare mai mare de 0,5 V, ceea ce va mpiedica buna funcionare a circuitelor din echipament. Acest neajuns important se rezolv prin decuplare, adic prin plasarea unui condensator nepolarizat ct mai aproape de pinii de alimentare ai fiecrui circuit integrat digital.
Determinarea valorii condensatorului de decuplare se face pe baza legii conservrii sarcinii electrice. n repaus, sarcina acumulat pe condensator este: Q = C VCC . Aceast sarcin va asigura, la comutare, surplusul de curent necesar circuitului numeric. Tensiunea la bornele condensatorului nu poate varia brusc i, n condiiile conservrii sarcinii electrice, se obine: Q = ICC t unde: - ICC este curentul consumat de sursa de alimentare n momentul comutrii 39mA/poart sau 156mA/circuit integrat care conine patru pori; - t este durata comutrii - care din considerente prezentate anterior trebuie s fie cel mult egal cu 100ns. Prin egalarea celor dou relaii, rezult o valoare a capacitii egal cu: I t 156mA 100ns C = CC = 3nF VCC 5V Deoarece circuitele numerice nu sunt doar de complexitatea unor pori I-NU (cele mai simple), ci conin arhitecturi evoluate, curentul I CC considerat pentru cele 4 pori I-NU din cadrul unui circuit integrat este n practic de pn la 15 ori mai mare. n concluzie, valoarea capacitii de decuplare este de 10 100nF i se poziioneaz n proximitatea fiecrui circuit integrat numeric. n figur sunt redate dou circuite integrate (U1 i U2) i condensatoarele de decuplare aferente (C1 i C2). U1 i C1 sunt componente cu terminale (capsule DIP14 i Radial 0.2), iar U2 i C2 sunt componente SMD.
Condensatoare de decuplare
Circuite integrate digitale
n figur traseul rou corespunde prii superioare a cablajului (top), iar cel albastru prii inferioare (bottom). Componentele SMD sunt poziionate pe partea superioar. Traseele de alimentare au limea de 0,5mm, mai groase dect traseele obinuite pentru semnal care sunt realizate de obicei de 0,25mm.
25
2009/2010
2.1.2. ALTE SERII DIN FAMILIA TTL

2.1.2.1. Seria rapid 74Hxxx
La realizarea sa s-a urmrit creterea frecvenei maxime de funcionare prin reducerea timpului de propagare. Pentru aceasta s-a acionat simultan n trei direcii: supracomanda n baz a tranzistoarelor prin reducerea valorilor tuturor rezistoarelor din schem; reducerea valorii rezistenei de ieire a porii prin nlocuirea tranzistorului T4 cu un tranzistor Darlington, accelernd, astfel, ncrcarea capacitii parazite de la ieire pe durata tranziiei din L n H a ieirii; nlocuirea rezistorului RE2 cu o rezisten activ neliniar, care accelereaz intrarea n conducie a tranzistorului T3 i l menine ntr-o stare de saturaie moderat astfel nct s comute mai repede din saturaie n blocare (funcionare explicat la seria LS).
n acest mod pentru poarta I-NU s-au obinut tp = 6ns (fa de 10ns la seria standard); Pd = 22mW; IiLM = 2mA; IiHM = 50A i un factor de merit (slab) Fm = 132pJ.
2.1.2.2. Seria de mic putere 74Lxxx

La realizarea sa, s-a urmrit reducerea puterii consumate prin creterea valorilor rezistenelor utilizate. S-a obinut Pd = 1 - 2mW dar tp = 20 - 33ns. Curenii de intrare sunt: IiLM = 0,2mA; IiHM = 10A.
2.1.2.3. Seria Schottky 74Sxxx

Se bazeaz pe nlocuirea tranzistoarelor npn convenionale cu tranzistoare Schottky. Tranzistoarele Schottky nu se pot satura. Din acest motiv, comutarea lor invers (blocarea lor) este mai rapid.
Tranzistorul Schottky se obine prin conectarea unui tranzistor npn convenional cu o diod Schottky. Dioda Schottky este un contact punctiform ntre un strat conductor metalic (aluminiu) cu un strat semiconductor de tip n slab dotat cu impuriti donoare.
Principalele proprieti ale diodei Schottky sunt: valoarea mic a cderii de tensiune n conducie: Ud = 0,3 - 0,4V; timpul de comutaie din conducie n starea blocat foarte scurt: tc = 1 - 2ns.
Funcionarea tranzistorului Schottky: dac icd are valoare mic, el revine n totalitate bazei tranzistorului (id = 0, icd = ib), dioda Schottky este blocat;
26
2009/2010
pe msur ce icd crete, tranzistorul intr n conducie, uce scade n aa msur nct dioda Schottky intr n conducie. Din momentul intrrii n conducie a diodei Schottky ib rmne constant i surplusul de curent furnizat de icd > ib se nchide prin dioda Schottky i tranzistorul T la mas. Din acest moment uce nu mai scade, iar tranzistorul nu se satureaz. Cderea de tensiune pe dioda Schottky este de 0,35V care nu poate deschide jonciunea baz-colector a tranzistorului (ex. UBE = 0,7V care se mparte n Ud = 0,35V i UCE = 0,35V, respectiv UBE = 0,8V care se mparte n Ud = 0,35V i Uce = 0,45V).
Schema porii I-NU din aceast serie este practic identic cu cea din seria H, cu deosebirea c tranzistoarele sunt de tip Schottky. Parametri obinui denot o mbuntire a performanelor: tp= 3ns, Pd = 20mW, rezultnd un factor de merit Fm = 60pJ. Trebuie subliniat aspectul important al creterii tensiunii U0L datorit nesaturrii tranzistorului T3 (U0LMax = 0,5V).
2.1.2.4. Seria Schottky de mic putere 74LSxxx

n deceniul trecut a fost cea mai rspndit i utilizat serie din familia TTL. La realizarea ei se combin dorina de a consuma o putere ct mai mic cu un timp de propagare ct mai scurt. Schema porii I-NU este similar cu aceea a circuitului din seria S doar c valorile rezistoarelor sunt mai mari. De asemenea funcia I nu mai este realizat cu un tranzistor multiemitor, ci cu diode Schottky pentru a putea exploata viteza mare de comutaie a acestora. D
1
Rezistena RE2 din schema seriei standard D2 este nlocuit cu o rezisten neliniar format din T2, RB2 i RC2. Tranzistorul T4 este completat cu T5, realizndu-se o pereche Darlington, care fa de varianta T4 singular prezint o amplificare de curent mai mare i o rezisten de ieire mult mai redus, ceea ce permite ncrcarea mai rapid a capacitii CP n procesul de comutare a ieirii din starea L n starea H. Rezistena RE5 stabilete punctul static de funcionare pentru T5, mrind amplificarea de curent a acestuia. Cele dou diode din baza tranzistorului T5 accelereaz comutarea ieirii din starea HIGH n starea LOW. Atunci cnd are loc aceast comutare, T2 trece din stare blocat n stare conductoare, determinnd blocarea lui T4, intrarea n conducie a lui T3 i descrcarea capacitii parazite CP. Prin D1 se nchide curentul invers de baz a lui T4, accelernd blocarea acestui tranzistor. Dioda D2 intr n conducie dup intrarea lui T2 n conducie, dar nainte de a conduce T3, determinnd descrcarea capacitii CP prin T2.
27
2009/2010
Rezistena neliniar RE2, realizat cu T2, RB2 i RC2 are o valoare ce depinde de tensiunea UBE3. Pentru UBE3 de 0,5V rezistena RE2 are o valoare relativ mare i tot curentul de emitor al lui T1 este dirijat spre baza tranzistorului T3, accelernd intrarea sa n conducie. n acest fel jonciunile baz-emitor ale tranzistoarelor T1 i T3 se deschid simultan. Cnd uBE3 = 0,75V, RE2 scade i preia o parte tot mai mare din curentul iE2, asigurnd o saturare moderat pentru T3 (timpul de ieire din saturaie va fi mai mic). Caracteristica de transfer difer de cea a seriei standard datorit faptului c T1 i T3 intr simultan n conducie. Se obine, astfel, o caracteristic mai abrupt (o alt mbuntire asociat seriei LS). Parametrii seriei LS sunt relativi buni: tp = 9,5ns; Pd = 2mW, rezultnd un factor de merit Fm = 19pJ; IiLM = 0,4mA; IiHM = 20A; U0Lmax = 0,5V; U0Hmin = 2,7V; NL = NH = 20.
2.1.2.5. Seriile performante 74Asxxx i 74ALSxxx

Aceste serii nu prezint modificri mari ale structurii schemei circuitului. Procesul de fabricare utilizeaz o tehnologie nou. Prin perfecionri tehnologice se realizeaz componentele i traseele de conectare dintre ele de dimensiuni geometrice mai mici ceea ce conduce la micorarea valorii capacitilor parazite fa de mas i a inductanei parazite pe care le prezint traseele de interconectare. Pentru seria AS timpul de propagare tp = 1,7ns ceea ce reprezint cel mai mic timp de propagare pentru circuitele logice din familia TTL. Puterea disipat pentru poarta fundamental este Pd = 8mW, ceea ce corespunde unui factor de merit Fm = 13,6pJ. Curenii de intrare sunt IiLmax = 2mA i IiHmax = 0,2mA iar U0Lmax = 0,5V; U0Hmin = 2,7V. Pentru seria ALS modificarea esenial fa de seria LS o reprezint nlocuirea diodelor Schottky de la intrri cu tranzistoare pnp care asigur o cretere a vitezei de comutare a tranzistorului T1. Principalii parametri sunt: tp = 4ns, Pd = 1,2mW, ceea ce duce la Fm = 4,8pJ reprezentnd cel mai bun factor de merit pentru familia TTL. Principalii parametrii ai seriilor TTL sunt redai comparativ n tabelele de mai jos.
28
2009/2010
2.1.3. CIRCUITE CU TREI STRI DIN FAMILIA TTL

Se fabric pentru toate seriile TTL prezentate. Au fost realizate pentru a obine un circuit care s prezinte att avantajele oferite de circuitele cu etaj de ieire n contratimp ct i posibilitatea interconectrii ieirilor a dou sau mai multe circuite ca n cazul variantei OC. Circuitul cu trei stri se poate afla n dou regimuri de funcionare: regimul de funcionare normal ce corespunde funcionrii ca i circuit logic cu etaj de ieire n contratimp fiind posibile la ieire cele dou stri logice, 0 i 1; regimul de nalt impedan (notat cu Z sau HiZ) ce corespunde blocrii ambelor tranzistoare din etajul de ieire n contratimp (decupleaz ieirea att de la plusul tensiunii de alimentare ct i de la mas lsnd-o practic n gol). Un astfel de circuit logic este prevzut pe lng intrrile obinuite cu o intrare suplimentar de validare EN. Dac aceast intrare este validat, circuitul logic va funciona normal (ieirea y poate avea valorile logice obinuite 0 sau 1). Dac aceast intrare este invalidat, circuitul este inhibat (invalidat), ieirea sa fiind n stare de nalt impedan. Funcionare: Dac /EN = 0, ieirea inversorului este n starea H i acesta nu influeneaz funcionarea porii; de asemenea dioda D este blocat deoarece inversorul fiind cu ieirea blocat nu permite nchiderea curentului prin diod. n acest caz starea ieirii y este determinat doar de valoarea lui A, circuitul funcionnd n stare normal. Dac /EN = 1, ieirea inversorului este n starea L, tensiunea la ieirea sa este de circa 0,2V. Jonciunea baz-emitor corespunztoare inversorului este n conducie i asigur blocarea tranzistoarelor T2 i T3. Deoarece D conduce, potenialul bazei lui T4 este UB4 = UD + UCES = 0,7 + 0,2 = 0,9V, T4 fiind blocat. Astfel ambele tranzistoare ale etajului de ieire sunt blocate i ieirea este n stare de nalt impedan
29
2009/2010
Circuitul cu trei stri se fabric de cele mai multe ori ca inversor cu 3 stri, operator neinversor cu 3 stri i poart I-NU cu 3 stri. Acestea pot fi cu intrarea de validare activ pe 0 sau pe 1.
Intrare de validare activ pe 0 Intrare de validare activ pe 1
A X 0 1 0 1
B X 0 0 1 1
EN 1 0 0 0 0
Y Z 1 1 1 0
A X 0 1 0 1
B X 0 0 1 1
EN 0 1 1 1 1
Y Z 1 1 1 0
Intrarea de validare se consider activ atunci cnd asigur funcionarea n regim normal a circuitului.
Aplicaii ale circuitelor cu trei stri Linia partajat reprezint un traseu conductor la care sunt conectate simultan ieirile mai multor circuite cu trei stri i intrrile altor circuite (pot fi circuite obinuite sau circuite cu 3 stri). n sistemele de calcul mai multe astfel de linii partajate sunt grupate n magistrale de semnal: de date, de adrese, de control sau combinaii ale acestora. Reguli de validare a circuitelor cu 3 stri ce au ieirile conectate la LP: un singur circuit cu trei stri conectat la LP va fi n stare normal de funcionare, toate celelalte vor fi n stare Z (Ex.: EN1 = 0, EN2 = 0 i EN3 = 1conduce la LP = /A sau EN1 = 1 EN2 = 1i EN3 = 1conduce la LP = /B) prima regul trebuie respectat i pe durata procesului tranzitoriu de comutare a circuitelor care au ieirea conectata la LP din starea N n starea Z sau invers. Considernd un multiplexor cu dou intrri A i B i ieirea LP, pentru o funcionare corect rezult din grafic tpNZ < tpZN;
La calculul ncrcrii n curent a ieirii unui circuit cu trei stri conectat la LP se ine seama (mai ales dac LP este n starea H), att de curenii de intrare ai circuitelor conectate la LP ct i de curenii de ieire ai circuitelor cu trei stri aflate n starea Z i conectate cu ieirea la LP.
30
2009/2010
Linia de transmisie bisens - permite transferul informaiei n ambele sensuri. Dac DIR = 0, sensul este de la A la B fiind validat inversorul de sus i invalidat cel de jos iar pentru DIR = 1, direcia de transmitere a informaiei se inverseaz deoarece se valideaz inversorul de jos i se invalideaz cel de sus.
2.1.4. CIRCUITE TRIGGER SCHMITT DIN FAMILIA TTL

Scopul dezvoltrii acestor circuite a fost eliminarea a dou dezavantaje ale porilor din familia TTL: imposibilitatea comandrii circuitelor TTL cu semnale care au fronturi cu o durata tf > 100ns; valoarea mic a marginii de zgomot de curent continuu: Uz = 0,4V. Se fabric seriile familiei TTL. Se bazeaz pe includerea (de obicei n inversoare sau pori I-NU) a unui circuit basculant de tip trigger Schmitt. Acest circuit basculant prezint la ieire dou stri stabile (VOH i VOL). Trecerea dintro stare n cealalt se realizeaz atunci cnd nivelul de tensiune la intrare devine egal cu dou praguri cu valori diferite. n cazul unui circuit inversor ieirea basculeaz din VOH n VOL dac tensiunea de intrare devine mai mare dect tensiunea de prag Vpsus i comut din VOL n VOH dac tensiunea de intrare devine mai mic dect tensiunea de prag Vpjos (unde Vpsus > Vpjos).
Circuitul trigger Schmitt a fost conceput mai demult, existnd variante cu tranzistoare, cu amplificatoare operaionale, etc. n familia TTL este utilizat schema cu dou tranzistoare npn.
Explicaii privind funcionarea: carte pg.60
Caracteristica de transfer a circuitului basculant trigger Schmitt este prezentat n figur. Histereza este: .Uhist = UTH - UTL.
2.1.4.1. Poarta I-NU cu trigger Schmitt din seria standard

Schema unei pori I-NU cu dou intrri cu trigger Schmitt din seria standard conine circuitul basculant prezentat anterior, realizat cu T5 i T6, i un circuitul de adaptare la baza lui T2 format din D care realizeaz o deplasare de nivel continuu de 0,6V, compatibiliznd astfel tensiunea din colectorul lui T6 cu cea necesar n baza lui T2.
31
2009/2010
Caracteristica de transfer:
Dac tensiunea de intrare este mic, tensiunea de ieire are valoarea VOH. Cnd tensiunea Ui > Upsus, ieirea porii comut trecnd pe 0. Dac tensiunea de intrare scade, ieirea nu mai comut n momentul cnd la intrare este o tensiune egal cu Upsus ci cnd Ui < Upjos .
Pentru circuitele TTL valoarea tensiunilor de prag este: UPJos = 1,1V i UPSus = 1,9V. Pori cu trigger Schmitt din familia TTL simbol i exemple:
Marginea de zgomot de curent continuu: cnd ieirea circuitului de comand este n starea H: UZH = UPJos - U0Hmin = 1,1 - 2,4 = - 1,3V. cnd ieirea circuitului de comand este n starea L: UZL = UPSus - U0LMax = 1,9 - 0,4 = 1,5V.
Valorile astfel obinute sunt sensibil mai mari dect marginea de zgomot de 400mV specific seriei standard TTL.
2.1.4.2. Aplicaii ale circuitelor cu trigger Schmitt

1. Circuit de intrare pentru semnale puternic perturbate
permite discriminarea dup amplitudine a semnalelor de la intrare
2. Circuit de intrare pentru semnale lent variabile

permite transformarea unor semnale cu o forma alterat (fa de cea dreptunghiular) n semnale dreptunghiulare obinute la ieire
3. Circuite de ntrziere Realizarea unui circuit de ntrziere cu un trigger Schmitt:
32
2009/2010
Pentru a evalua ntrzierea, se scrie expresia tensiunii pe condensator n funcie de timp: t u C = u C () [u C ( ) u C (0)] e RC . Pentru ncrcarea condensatorului, se particularizeaz: u C (0) = VOL + I IL R i u C () = VOH . Rezult:
VOH U PSus Pentru exemplu din figur: VOL = 0,2V , VOH = 3,6V , I IL R = 0,125V , U PSus = 1,9V , se obine: 1 = RC ln 1,926 = 0,66 RC = 7,35s . Pentru ncrcarea condensatorului, se particularizeaz: uC (0) = VOH i uC () = VOL + I IL R . Rezult:
VOH VOL I IL R . U PJos VOL I IL R Pentru exemplu din figur: VOL = 0,2V , VOH = 3,6V , I IL R = 0,125V , U PSus = 1,1V , se obine: 2 = RC ln 4,38 = 1,48RC = 16,59s .
1 RC , adic: U PSus = uC ( 1 ) = VOH (VOH VOL I IL R) e
VOL I IL R V 1 = RC ln OH .
2 U PJos = u C ( 2 ) = VOL + I IL R (VOL + I IL R VOH ) e RC ,
adic: 2 = RC ln
4. Detecia fronturilor (funcionare ca circuit basculant monostabil). 5. Generarea impulsurilor dreptunghiulare periodice (funcionare ca circuit basculant astabil).
2.1.5. EXERCIII I PROBLEME

2.1.5.1. Dimensionarea rezistenelor conectate n circuite cu pori TTL
Toate calculele se fac pentru pori TTL din seria LS. Pentru celelalte serii se pstreaz metodele de calcul dar se modific valorile mrimilor care intervin.
1. Rezistor conectat ntre ieirea unei pori i intrarea altei pori:

a.) ieirea porii 1 pe 1 logic
R 1
b.) ieirea porii 1 pe 0 logic

R
2
I IH = 20 A
ViH min = 2V
I IL = 0,4mA
2 ViL max = 0,8V
VOH min = 2,7V
VOL max = 0,5V
V VIHmin 0,7V Rmax = OHmin = = 35K I IH 20 A
V VOLmax 0,3V Rmax = ILmax = = 750 I IL 0,4mA
Din determinrile practice se constat c maxim care se poate utiliza este Rmax = 1 .
I IL 0,3mA .
Astfel
Rmax 1
iar valoarea standardizat
33
2009/2010
2. Conectarea intrrii unei porii la nivelul 0 logic prin intermediul unei rezistor:
IIL VILmax R V 0,8V Rmax = ILmax = = 2 I IL 0,4mA
Obs: Dac prin intermediul aceluiai rezistor se conecteaz n intrri la 0 logic atunci valoarea sa maxim se determin cu
relaia:
V 0,8V Rmax = ILmax = = 2 n I IL 0,4mA
3. Conectarea intrrii unei porii la nivelul 1 logic prin intermediul unei rezistor:
VCC R IIH VIHmin V V IHmin 3V Rmax = CC = = 150 K I IH 20 A
Obs: Dac prin intermediul aceluiai rezistor se conecteaz n intrri la 1 logic atunci valoarea sa maxim se determin cu V V IHmin relaia: Rmax = CC n I IH
Tem: S se determine valorile maxime ale rezistoarelor calculate anterior pentru seriile AS ( I iL = 0 ,5mA , I iH = 20A , VoH min = 2,5V , VoL max = 0,5V ) i ALS ( I iL = 0,1mA , I iH = 20A , VoH min = 2,5V , VoL max = 0,5V ). Mrimile nespecificate sunt identice cu cele ale seriei LS.
2.1.5.2. Dimensionarea rezistenei RC. conectat ntre ieirea cablat i plusul tensiunii de alimentare pentru circuitele OC
Dimensionarea se face pentru cele mai defavorabile cazuri.
1. toate ieirile porilor cu colector n gol sunt pe 1 logic

VCC RC A B C D
1 2
Y1 Irez Y2 Irez
MIiH
IiH IiH IiH IiH
VoH min = 2 ,7V
E F
Yk Irez
IiH M intrri pe 1
k pori OC cu ieirea pe 1
Deoarece toate ieirile sunt pe 1 logic: Y = Y1 Y2 K Yk ="1" . Tranzistoarele T3 ale porilor OC, fiind blocate, permit trecerea spre mas doar a unui curent rezidual I rez = 150 A . Fiecare intrare comandat absoarbe un curent I iH = 20 A . Prin rezistorul R circul curentul I. 34

Condiia de funcionare corect este:
I = K I rez + M I IH => U RC = I RC
U RC VCC VOHmin
2009/2010
RCmax =
VCC VOHmin K I rez + M I IH
2. k-1 ieiri ale porilor cu colector n gol sunt pe 1 logic i o singur ieire pe 0.
VCC RC A B C D
1 2
Y1 Irez Y2 Irez
NIiL
IiL
1
VoL max = 0 ,5V
IiL/2
2
IiL/2 IiL/3
N
E F
Yk
Ik
IiL/3 N pori comandate cu intrri pe 0
Primele k-1 pori OC cu ieirea pe 1 ultima poart OC cu ieirea pe 0
Deoarece ieirea porii k este pe 0 logic: Y = Y1 Y2 K Yk ="0" . Tranzistoarele T3 ale primelor k-1 pori OC, fiind blocate, permit trecerea spre mas doar a unui curent rezidual I rez = 150 A . Prin tranzistorul T3 al porii k poate trece spre mas un curent maxim egal cu I k = N L I iL = 8 mA (NL este factorul de branament n stare 0 i are valoarea 10). Prin rezistorul R circul curentul I. Fiecare poart comandat debiteaz un curent maxim egal cu I iL = 0 ,4 mA . Dac o singur intrare este la nivelul 0 logic atunci tot acest curent trece prin acea intrare. Dac mai multe intrri sunt conectate la nivelul 0 logic atunci acest curent se mparte n mod egal prin acele intrri.
VCC Rb VCC Rb
1 IiL
1 IiL/2
IiL/2
Condiia de funcionare corect impune ca prin poarta care are ieirea pe 0 s treac un curent maxim egal cu: I k = N L I iL = 8 mA .
Se obine: sau: Dar: Rezult:
N L I iL I + N I iL (K 1) I rez (N L N) I iL + (K 1) I rez I
V VOL max ] I = CC RC RCmin = VCC VOLmax (N L - N) I IL + ( K - 1) I rez
Observaii: 1. Se adopt o rezisten apropiat de valoarea minim n aplicaiile care necesit frecvene de utilizare mai mari dar crete i puterea disipat. Dac se urmrete o putere disipat ct mai redus se va alege o rezisten apropiat de valoarea maxim dar frecven de utilizare devine mai mic.
35
2009/2010
2. Dac ieirile cablate comand i o alt sarcin reprezentat de rezistorul R apar urmtoarele modificri:
VCC VCC RC RC A B C D
1 2
Y1 Irez Y2 Irez VoH min = 2 ,7V IiH IiH IiH Irez IR IiH M intrri pe 1 I
MIiH
IiH
A B C D
1 2
Y1 Irez Y2 Irez
NIiL
IiL
1
VoL max = 0 ,5V IiL/2
2
IiL/2 IiL/3
E F
Yk
E F
Yk
N Ik
IR IiL/3 N pori comandate cu intrri pe 0
k pori OC cu ieirea pe 1
Primele k-1 pori OC cu ieirea pe 1 ultima poart OC cu ieirea pe 0
Apare suplimentar curentul IR care se comport, din punct de vedere al sensului, ca i curenii reziduali. Acest curent are valorile specificate mai jos n funcie de nivelul logic al ieirii.
V I R = OHmin R V I R = OLmax R
n aceste condiii valorile extreme ale rezistorului RC devin:

RCmax = VCC VOHmin V K I rez + M I IH + OH min R
RCmin =
V (N L - N) I IL + ( K - 1) I rez + OL max R
VCC VOLmax
Exerciiu:
Pentru circuitul din figur realizat cu circuite TTL-LS se cunosc: I iL = 0,4mA , I iH = 20A , I rez = 150A , VoL max = 0 ,5V , VoH min = 2,7V . Se cere: a.) s se exprime ieirea Y n funcie de intrri; b.) s se dimensioneze RC1 i RC2.
A B C D E F G
1
VCC RC1 Y1 Y Y2 3
VCC RC2
Y3
Y 5 sarcini TTL-LS
Y4
R=10K
a.) Y = Y3 Y4 = FG EY' = FG E AB CD
VCC VOHmin 5 2,7V 2,3V = = = 7 ,18K 2 0,15mA + 1 0,02mA 0,32mA K I rez + M I IH VCC VOLmax 5 0,5V 4,5V RC1min = = = = 0,58K (N L - N) I IL + (K - 1) I rez (20 1) 0,4mA + 1 0,15mA 7,75mA VCC VOHmin 5 2,7V 2,3V RC2max = = = 3,43 K = K I rez + M I IH + I' R 2 0,15mA + 5 0,02mA + 0,27mA 0,67mA
b.)
RC1max =
RC2min =
VCC VOLmax 5 0,5V 4,5V = = = 726 (N L - N) I IL + (K - 1) I rez + I R (20 5) 0,4mA + 1 0,15mA + 0,04mA 6,19mA
36
2009/2010
Tem:
1. S se recalculeze valorile rezistoarele RC1 i RC2 din exerciiul precedent dac porile sunt din seriile standard ( I iL = 1,6 mA , I iH = 40 A , I rez = 250 A , VoL max = 0,4V , VoH min = 2,4V ; N L = 10 ) i ALS ( I iL = 0,1mA , I iH = 20 A , I rez = 50 A , VoH min = 2,5V , VoL max = 0,5V , N L = 20 ).
VCC RC1 VCC RC2
2. Pentru circuitul din figur realizat cu circuite TTL-LS se cunosc: I iL = 0,4mA , I iH = 20A , I rez = 150A , VoL max = 0,4V , VoH min = 2,7V . Se cere: a.) s se exprime ieirea Y n funcie de intrri; b.) s se dimensioneze RC1 i RC2.
A B C D E F G H
Y1 Y Y2 3 4 5 Y3 Y4 Y5 Y 7 sarcini TTL-LS
R=5K
2.1.5.3. Funcionarea porilor n regim dinamic

Presupunnd c poarta 1 are timpii de propagare t pHL1 , t pLH 1 i poarta 2 t pHL 2 , t pLH 2 , iar la intrrile A i B se aplic semnalele din figur, s se deseneze formele de und ale ieirilor Y1 i Y2 .
A
A B=1 C
Y1 Y2 C
Y1
t tpHL1 tpLH1
Se traseaz formele de und conform tabelelor de funcionare ale porilor, decalate spre dreapta cu cte un timp de propagare pentru fiecare poarta parcurs.
Y2
tpHL2
tpLH2
tpHL2
tpLH2
2.1.5.4. Linia partajat

Pentru circuitul din figur se cunosc timpii de propagare prin inversorul (I) t pHL( I ) = 6 ns , t pLH ( I ) = 7 ns , timpul de propagare din stare normal de funcionare n stare de nalt impedan t pNZ = 6 ns i timpul de propagare din stare de nalt impedan n stare normal de funcionare t pZN = 7 ns ale operatoarelor cu trei stri (1) i (2). S se determine
37
2009/2010
timpii de propagare ai operatorului neinversor (O), t pHL(O) i t pLH (O) , astfel nct schema s funcioneze corect.
E t
1 O
E E
Y1
tpLH(O)
tpHL(O)
Magistral/ Linie partajat

Y2
tpHL(I)
tpLH(I)
I
B
t Y1 tpZN tpNZ
Circuitul funcioneaz corect dac n permanen (chiar i pe durata tranziiilor) o singur ieire, conectat la linia partajat, este n stare de funcionare normal, cealalt (celelalte) fiind n stare de nalt impedan.
t Y2 tpNZ tpZN
t Stare de funcionare normal Stare de nalt impedan
Considernd iniial intrarea de validare E ="0" , rezult c: - E ' ="0" , operatorul (1) este invalidat i ieirea sa este n stare de nalt impedan; - E ="1" , operatorul (2) este validat iar ieirea sa este n stare normal de funcionare n momentul cnd intrarea E trece pe 1 se petrec urmtoarele modificri: - ieirea inversorului (I) trece pe 0 dup un timp egal cu t pHL(I ) . n acel moment operatorul (2) nu mai este validat. Dup o ntrziere egal cu t pNZ ieirea Y2 trece n stare de nalt impedan. - ieirea operatorului neinversor (O) trece pe 1 dup un timp egal cu t pLH (O) . Astfel se valideaz operatorul (1) i dup o nou ntrziere egal cu t pZN , ieirea Y1 trece n stare normal de funcionare. Condiia de bun funcionare impune ca:
t pHL( I ) + t pNZ t pLH (O ) + t pZN
adic:
t pLH (O) t pHL( I ) + t pNZ t pZN = 6 ns + 6 ns 7 ns = 5 ns
n momentul cnd intrarea E trece pe O se petrec urmtoarele modificri: - ieirea inversorului (I) trece pe 1 dup un timp egal cu t pLH (I ) . Astfel se valideaz operatorul (2) i dup o nou ntrziere egal cu t pZN , ieirea Y2 trece n stare normal de funcionare. - ieirea operatorului neinversor (O) trece pe 0 dup un timp egal cu t pHL(O) . n acel moment operatorul (1) nu mai este validat. Dup o ntrziere egal cu t pNZ ieirea Y1 trece n stare de nalt impedan. Condiia de bun funcionare impune ca:
t pHL(O) + t pNZ t pLH ( I ) + t pZN
adic:
t pHL(O ) t pLH ( I ) + t pZN t pNZ = 7 ns + 7 ns 6 ns = 8 ns
38
2009/2010
2.2. FAMILIA CMOS

Familia de circuite integrate CMOS a fost dezvoltat aproximativ n aceeai perioad cu familia TTL, dar iniial a avut o extindere mai redus datorit timpilor de propagare mai mari i implicit a frecvenei de operare mai reduse (cuprins tipic ntre 1 i 10MHz). La realizarea acestor circuite sunt folosite tranzistoare MOS cu canal n i canal p, evitndu-se utilizarea rezistenelor. Familia CMOS ofer o serie de avantaje fa de circuitele TTL: densitatea de integrare este de aproximativ zece ori mai mare dect la circuitele TTL ceea ce permite integrarea unor funcii suplimentare; rezistena de intrare este foarte mare, curenii de intrare foarte mici (neglijabili), ceea ce conduce la un factor de branament mult mai mare dect la TTL-uri; tehnologia de fabricaie este mai simpl, i astfel, CMOS-irile sunt mai ieftine; puterea consumat n regim static este foarte mic (neglijabil); tensiune de alimentare are o plaj larg (pentru seria 4000, 318 V); marginea de zgomot este mult mai mare dect cea a circuitelor TTL; Dezavantajul major al seriei 4000 l constituie timpul de propagare mult mai mare dect la TTL, dar datorit perfecionrilor tehnologice ulterioare timpul de propagare a fost redus considerabil la seriile CMOS rapide. Seriile CMOS utilizate n prezent sunt:
seria 4000 (CD4xxx), aprut n 1972 care se folosete i n prezent n aplicaii industriale datorit marginii de zgomot foarte mari. Poate fi utilizat n aplicaii n care frecvena semnalelor de la intrri nu depete civa MHz, tensiunea de alimentare fiind VDD = 3 15 V, iar marginea de zgomot depinde de tensiunea de alimentare: .Uz = 30% VDD; seriile CMOS rapide (74HCxxx, 74HCTxxx) dezvoltate dup 1980 au performane superioare seriei 4000, prima variant fiind compatibil cu niveluri de tensiune de intrare CMOS (tensiunea de alimentare fiind cuprins ntre 2 - 6V), iar cea de-a doua cu niveluri de tensiune de intrare TTL, tensiunea de alimentare fiind cuprins ntre 4,5 5,5 V; seriile performante (74ACxxx, 74ACTxxx) au proprieti mbuntite fa de HC, prima variant fiind compatibil cu niveluri de tensiune de intrare CMOS (tensiunea de alimentare ntre 2 - 6V), iar cea de-a doua cu niveluri de tensiune de intrare TTL, tensiunea de alimentare fiind cuprins ntre 4,5 5,5 V.
2.2.1. SERIA 4000 SERIA STANDARD

Seria 4000 se utilizeaz nc n aplicaii industriale datorit: marginii de zgomot de curent continuu de valoare ridicat (0,3VDD); plajei largi a tensiuni de alimentare (tipic 3 - 15V i maxim 18V); frecvenei maxime de operare de ordinul MHz.
2.2.1.1. Parametrii electrici ai circuitelor CMOS standard

Parametrii electrici reprezint valori medii determinate static, n anumite condiii de funcionare. Ei se msoar n condiii specificate n catalog cu privire la tensiunea de alimentare VDD, temperatura mediului ambiant T, factorul de branament N, valoarea capacitilor parazite CP, etc. 39
2009/2010
A). Tensiunea de alimentare VDD

Tensiunea de alimentare a circuitelor CMOS seria 4000 este cuprins ntre 3 - 15V (3 18V pentru unele variante). Plusul tensiunii de alimentare se noteaz cu VDD iar masa cu VSS.
B). Gama temperaturilor de lucru

- 0 - 70C pentru seriile uzuale; - 55 - 125C pentru seriile militare;
C). Niveluri logice garantate

Sunt denumite la fel ca n cazul circuitelor TTL (niveluri logice acceptate la intrrile circuitelor
U iL min , U iL max , U iH min , U iH max ; respectiv niveluri logice furnizate de ctre circuite la ieiri U oL min , U oL max , U oH min , U oH max ;) dar depind de tensiunea de alimentare:
ViL = 0 30% VDD ; ViH = 70% VDD VDD ; VoL = 0 0,05V ;

VoH = (VDD 0,05V ) VDD .
De exemplu, pentru VDD = 5V , nivelurile logice sunt:
D). Marginea de zgomot de curent continuu

Marginea de zgomot de curent continuu reprezint amplitudinea maxim pozitiv/negativ a unor semnale perturbatoare (tensiuni) induse de cmpuri electromagnetice la intrarea unui circuit logic (aflat n stare 0 sau 1) care nu-i afecteaz funcionarea. Pentru VDD = 5V , se obine: U ZH = U iH min U oH min = 3,5 4,95 = 1,45V U ZL = U iL max U oL max = 1,5 0,05 = +1,45V Rezult o margine de zgomot de curent continuu a circuitelor CMOS de Uz 30% VDD adic 1,45 V n cazul particular al alimentrii la 5V.
n practic marginea de zgomot de curent continuu este i mai mare deoarece tensiunea de prag Uth la care are loc comutarea ieirii dintr-o stare n alta este cuprins ntre 0,45 VDD i 0,55 VDD. Aceste valori conduc la o margine de zgomot practic (dar negarantat de productori) de 0,45 VDD adic de 2,2V n cazul alimentrii la 5V, valoarea foarte apropiat de cea ideal (2,5V).
E). Curenii de intrare maxim garantai

- curent de intrare n stare L: IiLM=0 (0,1 - 1A); - curent de intrare n stare H: IiHM=0 (0,1 - 1A).
F). Curentul de alimentare

Curentul de alimentare n regim static este neglijabil (A) iar n regim dinamic depinde de frecvent, Cp i VDD.
40
2009/2010
G). Factorul de branament (FAN-out)

Factorul de branament reprezint numrul maxim de intrri care pot fi conectate simultan la ieirea unei pori din aceeai serie.
Datorit valorii extrem de mici a curentului de intrare i a curentului de ieire I0 = 3 4mA, factorului de branament n regim static N este foarte mare. n practic factorul de branament este limitat de valoarea Cp care se determin cu relaia:
Cp = C0 + Ccon + Ci
n care C0 reprezint capacitatea de ieire a porii (aprox 8pF), Ccon este capacitatea traseelor conductoare i Ci - capacitatea parazit a tuturor intrrilor porilor conectate la ieire (Ci a unei intrri este 5pF n regim static dar crete de 5 10 n regim dinamic). Din acest motiv, factorul de branament se limiteaz n regim dinamic la o valoare maxim de 50.
H). Puterea disipat pe o poart CMOS

Puterea consumat n regim static are valoare foarte mic corespunztoare curentului rezidual al tranzistorului blocat (10W pentru un circuit la care poarta este realizat dintr-un strat de Al, respectiv de 1W pentru poart din Si). Puterea medie disipat este specificat. pentru un semnal dreptunghiular cu factor de umplere 50% aplicat la intrarea circuitului. Din figur se observ c la frecvene de pn la circa 1 MHz, un circuit CMOS disip o putere mai mic dect unul TTL LS; peste aceast limit, mai avantajoase sunt circuitele LS.
I). Timpul de propagare

Timpul de propagare se definete similar cu cel de la circuitele TTL. Se folosete o poart I-NU cu dou intrri, una fiind conectat la VDD. Punctele de msur sunt specificate tot la 50% din nivelul UoH.
n cazul seriei 4000, tpHL i tpLH sunt egali, iar tp = 40 ... 100 ns. Factorii care influeneaz tp sunt: tensiunea de alimentare VDD (mod pozitiv); sarcina capacitiv care se manifest la ieire (mod negativ).
J). Factorul de merit

Factorul de merit (un numr prin care se exprim sintetic calitile unui circuit logic Fm = PC t p ) este dependent de frecvena de operare.
Are valori cuprinse ntre 0,1pJ n regim static i 50 pJ la 10 MHz.
2.2.1.2. Inversorul CMOS

Inversorul CMOS constituie circuitul fundamental din cadrul familiei CMOS. El se bazeaz pe un tranzistor MOS cu canal n i unul cu canal p (ambele cu canal indus). Deoarece n schemele circuitelor integrate CMOS, substratul tranzistorului cu canal p se leag la cel mai pozitiv potenial din schem (VDD), iar substratul tranzistorului cu canal n la cel mai negativ potenial (VSS), pentru simplificarea reprezentrilor se vor utiliza simbolurile alternative inspirate de tranzistoarele bipolare npn i pnp.
41
2009/2010
Caracteristica de ieire Id = f(UGS) a tranzistoarelor MOS cu canal indus subliniaz faptul c pentru UGS = 0V nici unul dintre tranzistoare nu conduce. Conducia ncepe la depirea (n modul) a unei tensiuni de prag Up care are o valoare tipic de 1,5V pentru seria 4000. Perfecionrile tehnologice constante realizate n ultimele decenii au condus la reducerea acestei tensiuni de prag la 1,25V i ulterior chiar sub 1V, permind astfel apariia unor serii alimentate la 3,3V (3V), apoi la 2,5V i mai nou la 1,8V.
La dimensiuni geometrice identice cele dou tranzistoare au parametri diferii. Cele cu canal n sunt superioare din punct de vedere al conduciei, au o tensiune de prag mai mic i o rezisten n conducie R0N (rezistena dintre dren i surs n conducie) mai redus i funcioneaz la frecvene mai ridicate.
Schema complet i simplificat a inversorului CMOS:
Rolul elementelor din schem: R1 i D1 - limiteaz tensiunea pozitiv de intrare la valoarea UiMax = VDD + Ud;

R2 i D2 (diod distribuit) protejeaz stratul de oxid al porii fa de tensiunile de intrare negative care pot apare n regim tranzitoriu; T1 i T2 formeaz etajul inversor cu dou tranzistoare complementare ce funcioneaz n contratimp; fiecare tranzistor e nsoit de o diod parazit intrinsec conectat n antiparalel cu tranzistorul.
Pentru a obine timpi de comutare apropiai pentru tranziiile ieirii din L n H i din H n L, este necesar egalizarea rezistenelor dren-surs n conducie R0N1 = R0N2, de aceea Z Z dimensiunile geometrice ale celor dou tranzistoare sunt diferite: = (2 3) L T1 L T2
A). Analiza funcionrii inversorului CMOS n regim static
Analiza funcionrii n regim static se face pe baza analizei grafice prin suprapunerea caracteristicilor id1 = f(UGS1) i id2 = f(UGS2), innd cont c UGS1 = ui i UGS2 = ui VDD, iar ieirea este n gol. Dac: 0 < ui < UP1 , T1 este blocat, iar T2 ar putea conduce (dac ar avea pe unde);
42
Circuite Integrate Digitale UP1 < ui < VDD UP2, ambele tranzistoare conduc i curentul de conducie simultan (cu ieirea n gol) este iT1,T2 = min{iD1, iD2}; VDD UP2 < ui < VDD , T2 este blocat, iar T1 ar putea s conduc (dac ar avea pe unde).
2009/2010
Pentru a evita regiunea de conducie simultan, VDD se alege astfel nct s respecte condiia: VDD Up1 + |Up2|. Deoarece tensiunea de prag la seria 4000 este Up1 = - Up2 = 1,5V, rezult VDDmin = 3V. Dac VDD Up1 + |Up2|, inversorul va prezenta o caracteristic de transfer cu histerez.
Considernd VDD Up1 + |Up2| se va analiza funcionarea inversorului CMOS: Cazul 1: A = 0 logic, adic ui = UiL, rezult c T1 este blocat, iar T2 conduce. Tensiunea de ieire este u0
Cazul 2: A = 1 logic, ui = UiH = VDD, T1 conduce (uGS1 = VDD), T2 este blocat (uGS2 = ui - VDD = 0), de
unde rezult c uo = 0V, ieirea Y fiind n 0 logic. = U0H = VDD. Ieirea Y este n 1 logic.
B). Analiza funcionrii inversorului CMOS n regim dinamic (comutaie)
Comportarea dinamic este determinat de constantele de timp CpRON1 i CpRON2. pentru tranziia ieirii din H n L, T1 intr n conducie i CP se va descarc pe R0N1; pentru tranziia ieirii din L n H, T2 intr n conducie, CP se ncarc prin R0N2 n aproximativ aceeai durat. Cp = C0 + Ccon + Ci n care C0 reprezint capacitatea de ieire a porii, Ccon este capacitatea traseelor conductoare i Ci - capacitatea parazit a tuturor intrrilor porilor conectate la
Cp se determin cu relaia: ieire. Dei tranzistorul MOS comut mai rapid dect cel bipolar, din cauza capacitii parazite CP relativ mari aferente seriei 4000, timpul de propagare tp este relativ mare.
C). Puterea consumat n regim dinamic
Puterea disipat n regim dinamic are dou componente Pd = Pd1 + Pd2: Pd1 este puterea consumat datorit condiiei simultane a tranzistoarelor ntr-un interval relativ scurt de timp; Pd2 este puterea consumat datorit ncrcrii/descrcrii repetate a capacitii parazite Cp de la ieirea circuitului. Puterea Pd1 se determin cu relaia: t tf 1 f Pd 1 = 2VDD iT 1,T 2 dt = 2 fVDD iT 1,T 2 dt; T 0 0 1 = f n care: T
Reducerea Pd1 implic reducerea tensiunii de alimentare VDD i a duratei fronturilor tf. Pentru tf < 100ns, Pd1 este neglijabil fa de Pd2.
43
2009/2010
Pentru determinarea puterii Pd2, trebuie avut n vedere c n fiecare perioad, la tranziia din L n H a ieirii, are loc ncrcarea Cp. Energia necesar ncrcrii este: 2 C pVDD WCp = 2 ncrcarea se face prin R0N2. Energia disipat pe aceast rezisten poate fi exprimat prin urmtoarea integral: 2 WR0 N 2 = iCp R0 N 2 dt 2t V2 0 R Cp DD t WR0 N 2 = 2 e 0 N 2 R0 N 2 dt = 0 RON 2 V iCp = DD e R0 N 2 Cp R0 N 2
Cp V2 R = DD 0 N 2 [e R0 N 2 Cp ] | 0 2 R0 N 2 Energia absorbit n fiecare perioad este: 2 Wdin = WCp + WRoN 2 = C pVDD
2 iar Pd 2 = fWdin = fC pVDD .
2t
2 CpVDD 2
n foile de catalog se specific de obicei capacitatea de calcul a puterii dinamice cu ieirea n gol. Cp se determin cu relaia: Cp = C0 + Ccon + Ci n care C0 reprezint capacitatea de ieire a porii, Ccon este capacitatea conexiunilor i
Ci - capacitatea de intrare a porilor conectate la ieire.
D). Caracteristica de transfer a inversorului
Depinde de tensiune de alimentare VDD i se reprezint pentru o anumit valoare a acesteia.
2.2.1.3. Alte circuite din seria CMOS standard

n aceste scheme nu se mai reprezint circuitele de protecie cu rezistene i diode, deoarece ele nu au nici un rol n funcionarea normal a circuitelor.
A). Circuitul I-NU

Funcionare:

A = 0, B = 0, T1A, T1B blocate; T2A, T2B conduc i se comport cu nite rezistene relativ mici (zeci, sute ) astfel nct VDD este transmis la ieire; A = 0(1) i B = 1(0) T1A (T1B) blocat i T1B (T1A) ar putea conduce. Unul din tranzistoarele T2A, sau T2B conduce la ieire apare VDD Y=1; A = 1, B = 1: T2A, T2B blocate dar T1A, T1B conduc i conecteaz ieirea la mas Y=0.
44
2009/2010
B). Circuitul SAU-NU

Carte pag 71-72
2.2.1.4. Reguli de utilizare ale circuitelor logice din familia CMOS

1) Nici o intrare a unui circuit logic CMOS nu se las n gol; ea se conecteaz la un potenial bine stabilit (0 sau 1 n funcie de tipul circuitului):

intrrile nefolosite ale porilor I/I-NU, se conecteaz direct la VDD; intrrile nefolosite ale porilor SAU/SAU-NU, se conecteaz direct la mas intrrile nefolosite se pot lega i mpreun cu alte intrri folosite, cu dezavantajul legat de multiplicarea capacitii de intrare Ci (crete proporional i curentul de intrare, dar rmne la o valoare neglijabil).
iiA = 3ii CiA = 3Ci
2). Intrrile porilor nefolosite pot fi conectate direct la mas sau la VDD, puterea consumat fiind n ambele situaii neglijabil. 3). Ieirile a dou sau mai multe circuite logice CMOS nu sunt interconectabile cu excepia situaiei n care se urmrete creterea capabilitii de curent a ieirii. n acest caz se leag n paralel att intrrile ct i ieirile unor pori din aceeai capsul. 4). Niciodat ieirile circuitelor logice nu se conecteaz direct la mas sau VDD. 5). Cerinele de decuplare ale circuitelor CMOS sunt mult diminuate fa de TTL-uri datorit consumului de curent mai redus. Sunt suficiente:

un condensator electrolitic de 10 - 100 F pentru ntreaga plac; cte un condensator de 100 nF la fiecare rnd de 10 15 circuite CMOS.
6. Dac se interconecteaz dou sau mai multe plci echipate cu circuite CMOS care sunt alimentate de la surse diferite i comandate de la un generator de impulsuri, este necesar respectarea unei anumite succesiuni n conectarea (i deconectarea) surselor de alimentare i a generatorului de impulsuri.
45
2009/2010
La conectare ordinea este: VDD2 VDD1 GI. La deconectare ordinea este invers: GI VDD1 VDD2. Dac VDD2 este deconectat atunci tensiunea pe Cf este nul. Prin conectarea lui VDD1 (VDD2 rmne neconectat), atunci Cf ajunge n starea H (prin RON2 de pe placa C1 R D1). Curentul care determin aceast ncrcare este limitat doar de R0N2 i R i el duce la distrugerea termic a diodei D1. Acelai lucru se ntmpl dac apar impulsuri la intrarea plcii 2 prin conectarea generatorului de impulsuri nainte de VDD1.
7). Exist cerine speciale referitor la manipularea i stocarea acestor circuite derivate din dorina de a minimiza efectele descrcrilor electrostatice (carte pag.74).
2.2.2. POARTA DE TRANSMISIE CMOS

Poarta de transmisie (poarta de transfer) este un circuit specific tehnologiei CMOS. Rolul acestei pori este de ntreruptor (comandat digital) att pentru semnale analogice ct i pentru semnale numerice. Dac intrarea de control (E) este n 1 logic, ntreruptorul este nchis. Dac E = 0, atunci ntreruptorul este deschis. Rezistena ntreruptorului este: RON zeci sute de ohmi dac este nchis; ROFF zeci de megaohmi dac este deschis. Pentru o funcionare corect este necesar ca rezistena de sarcin conectat la ieire s fie mult mai mic dect ROFF i mult mai mare dect RON: RON << RS << R0FF.
u gs
1
E T 1 B T 2 E R 1 u0
Particulariti constructive:

T1 cu canal n, are substratul conectat la mas; T2 cu canal p, are substratul conectat la VDD; circuitul se realizeaz simetric, ceea ce d posibilitatea permutabilitii intrrii cu ieirea
ui
n ii A p
u
gs 2
2.2.2.1. Funcionarea porii de transmisie n cazul alimentarii asimetrice

Analiza funcionrii se face considernd tensiunea de intrare ui variabil i intrarea de control (E) lund cele dou valori logice posibile.
a). E = 1, E = 0. Tensiunile gril-surs ale celor dou tranzistoare sunt: UGS1 = VDD ui; E= 1 id UGS2 = Vss ui = - ui.
T1 conduce pentru valori negative ale ui i pentru ui < VDD UP1; T2 conduce pentru ui > UP2;
id1 ii = i d1 i d2 + Up2 Up1 Ud

46
id2 ui
2009/2010
pentru |VP2| < ui < VDD VP1 conduc ambele tranzistoare; curentul are valoarea: ii = id1 + id 2 .
b). E = 0, E = 1. Tensiunile gril-surs ale celor dou tranzistoare sunt: UGS1 = ui; UGS2 = VDD ui. id E= 0 i
d1
id2
T1 conduce pentru ui< -VP1; T2 conduce pentru u i> VDD + |VP2|

ambele tranzistoare sunt blocate pentru:
VP1 < ui < VDD + |VP2|
- Up1 Ui0
Ud Up2
ud
n concluzie: pentru o alimentare nesimetric, dac intrarea de control este E = 1, prin poarta de transfer se poate transmite orice semnal (numeric sau analogic) avnd amplitudinea cuprins ntre Vp1 i VDD + |VP2|; pentru a putea transmite printr-o poart de transfer alimentat nesimetric un semnal analogic alternativ cu o variaie simetric, acestuia i trebuie adugat o component continu Uio; n cazul unei alimentri simetrice a porii de transfer (Vss = -VDD), dac intrarea de control este E = 1, prin poarta de transfer se poate transmite orice semnal (numeric, analogic) avnd amplitudinea cuprins ntre Vp1 VDD i VDD + |VP2|. Circuitul integrat 74HC4016 este format din patru pori de transmisie. Dac tensiunea de alimentare este VDD = 5 V i VSS = 0 V, circuitul poate multiplexa tensiuni analogice cuprinse ntre 0,5V i VDD 0,5 V, adic ntre 0,5 i 4,5V, n condiiile n care comanda se realizeaz la niveluri de tensiune CMOS. Pentru a putea multiplexa tensiuni alternative, circuitul trebuie alimentat la VDD = 5V i VSS = - 5V, ceea ce nu reprezint o problem deosebit. Mai complicat este ns este comanda intrrii de control E, care n acest caz este 1 logic pentru 5V i 0 logic pentru 5V, fiind necesar o translatare a nivelului de tensiune continu. Acest lucru se poate face prin utilizarea: unui circuit integrat CMOS care realizeaz aceast deplasare de nivel (74HC4054); unui circuit integrat de tip 74HC4316 care nglobeaz i etajul de deplasare de nivel de tensiune (mai eficient).
2.2.2.2. Aplicaii ale porii de transmisie

1. Multiplexor cu dou intrri (74HC4053)
Format din dou pori de transmisie comandate cu semnale de control complementare. Dac E = 1, intrarea X este conectat la ieirea Z; Dac E = 0, intrarea Y este conectat la ieirea Z;
X E Y Z
47
2009/2010
2. Demultiplexor analogic cu dou ieiri (alimentare nesimetric)
3. Demultiplexor analogic cu dou ieiri (alimentare simetric)
4. Amplificator cu ctig controlat digital (carte pg 83) 5. Poarta SAU-EXCLUSIV realizat cu pori de transmisie (carte pg 83-84)
2.2.3. CIRCUITE CU TREI STRI DIN FAMILIA CMOS

Circuitele cu trei stri din familia CMOS se pot realiza n urmtoarele variante de implementare: cu tranzistoare de izolare pentru trecerea n starea de impedan ridicat; folosind o poart de transmisie ntre ieire i sarcin; folosind un inversor CMOS i circuite logice suplimentare pentru asigurarea blocrii ambelor tranzistoare din etajul de ieire; 1. Cu tranzistoare de izolare pentru trecerea n starea de impedan ridicat:
Dac EN = 0: Tiz2 i Tiz1 conduc iar inversorul este n starea N (normal) de funcionare: A=0Y=1 A = 1 Y = 0 Dac EN = 1: Tiz2 i Tiz1 sunt blocate iar circuitul se afl n starea de nalt impedan Z.
Dezavantaj: n starea normal de funcionare, rezistenelor RON1 sau RON2 li se adaug RONiz a tranzistoarelor de izolaie. Capacitatea parazit nu se mai ncarc numai prin rezistena R0N ci prin R0N+R0Niz. Durata tranziiei, a ncrcrii i descrcrii Cp crete
48

datorit constantei de timp (R0N2+R0Niz2)CP. Astfel frecvena maxim de operare scade iar aria de Si ocupat mai mare.
2009/2010
Tem: S se deseneze schema unui inversor cu trei stri cu intrare de validare activ pe 1. 2. Conectarea unei pori de transmisie la ieirea unui inversor standard
EN = 1 Y = A ; EN = 0 Y Z
Dac:
3. Utilizarea unui circuit logic suplimentar pentru blocarea ambelor tranzistoare de la ieire pentru obinerea strii Z.
Pentru EN = 1 P1 i P2 funcioneaz ca buffere; Dac A = 1 T1 conduce i T2 blocat Y = 0. Dac A = 0 T2 conduce i T1 blocat Y = 1. Pentru EN = 0: poarta P1 are ieirea n permanen pe 1, iar P2 pe 0, indiferent de valoarea lui A. Astfel, T2 si T1 sunt blocate i Y = Z.
Tem: S se deseneze schema unui buffer cu trei stri cu intrare de validare activ pe 1. Se fabric circuite cu 3 stri pentru toate seriile CMOS. De cele mai multe ori circuitele cu 3 stri sunt inversoare, neinversoare, mai rar I-NU sau SAU-NU.
2.2.4. CIRCUITE TRIGGER SCHMITT DIN FAMILIA CMOS
Funcionare identic cu cea a circuitelor TTL cu histerez. Caracteristica de transfer a unui inversor CMOS alimentat la VDD = 5V:
Pentru circuitele CMOS alimentate la VDD = 5V, valoarea tensiunilor de prag este: UPJos = 2,1V i UPSus = 2,9V iar histereza de 0,8V. Sfera aplicaiilor identic cu cea prezentat la circuitele TTL.
2.2.5. CIRCUITE CU DRENA N GOL DIN FAMILIA CMOS

Sunt pori similare cu porile cu colector n gol din familia TTL. Ele nu conin tranzistoarele cu canal p din structurile de la ieirile circuitelor CMOS.
49

VDD VDD R Y A A B VDD R Y B A R Y
2009/2010
O ieire cu drena n gol necesit un rezistor pull-up (de forare n stare H) extern pentru a asigura nivelul H. Valoarea acestei rezistene trebuie s fie ct mai mic posibil pentru a asigura cea mai mare vitez de comutare. Valoarea sa nu poate fi aleas arbitrar, valoarea sa minim depinde de curentul maxim absorbit de ieirea cu dren n gol. Pentru seria HC, IOLmax = 4mA, astfel nct Rmin = 5V 4 mA = 1,25 K . Aceast valoare este mult mai mare dect Ron a tranzistorului cu canal p dintr-o poart standard, ceea ce face ca tranziiile ieirii din L n H s fie mai lente i frecvena de operare mai mic. Aplicaii ale circuitelor cu drena n gol: comanda LED-urilor i a altor dispozitive; realizarea circuitelor logice cablate; comanda magistralelor cu mai multe surse.
2.2.6. ALTE SERII DIN FAMILIA CMOS

Sunt realizate cu diferene mici privind schema dar fabricate ntr-o tehnologie nou care a permis reducerea dimensiunilor componentelor i a Cp conducnd la obinerea unor performane superioare.
2.2.6.1. Seria CMOS rapid 74HCxxx, 74HCTxxx

Reprezint o singur serie, cu dou variante, HC se alimenteaz de la 26V, iar HCT de la 4,5 la 5,5V. Au frecvene de operare mai mari i pot furniza/absorbi cureni de ieire mai mari dect circuitele din seria 4000.
Varianta HC a fost realizat n vederea utilizrii optime n sisteme realizate numai cu circuite CMOS. Reducerea tensiunii de alimentare a contribuit la creterea frecvenei de utilizare (timpul de propagare este mai mic deoarece Cp trebuie ncrcat la o tensiune mai mic) i la diminuarea puterii disipate. Un circuit HC alimentat la 5V poate comanda circuite TTL dac IOM este suficient de mare (depinde de numrul intrrilor comandate), dar nici un circuit din familia TTL nu poate comanda un circuit HC deoarece V0HTTL nu este suficient de ridicat (sunt necesari minim 3,5V). Varianta HCT poate comanda direct circuite TTL i datorit nivelurilor de tensiune de intrare TTL, orice circuit TTL poate comanda un circuit HCT. Aceast compatibilitate se asigur prin reducerea pragurilor de deschidere a celor dou tranzistoare complementare de la intrare prin modificarea dimensiunilor canalelor tranzistoarelor. Curentul de ieire al variantei HCT este de obicei mai mare dect la HC.
50
Circuite Integrate Digitale Parametrii ambelor variante:
2009/2010 Caracteristica de transfer:
tp=9ns; IOM=4mA (HC); IOM=6mA (HCT); Pd = 2,55W/inversor
2.2.6.2. Seriile CMOS performante 74ACxxx, 74ACTxxx (Advanced) respectiv 74VHCxxx 74VHCTxxx (Very)
Seriile 74ACxxx i 74ACTxxx produse de firmele Texas Instruments i Philips sunt compatibile (au caracteristici similare dar nu sunt identice) cu seriile 74VHCxxx i 74VHCTxxx produse de firmele Motorola i Toshiba. Produse la nceputul anilor 90 sunt cele mai recente i cele mai utilizate circuite CMOS la ora actual. Ele lucreaz la frecvene aproape duble fa de seriile HC/HCT i furnizeaz/absorb un curent de ieire mult mai mare. ntre AC (VHC) i ACT (VHCT) exist aceleai deosebiri ca ntre HC i HCT. Parametrii: tp = 3-4ns; IOM = 24mA; Pd = 5W/inversor
2.2.6.3. Seria FCT i FCT-T (74FCTxxx, 74FCTxxxT) Fast CMOS, compatibil TTL (with TTL VoH)
Realizat tot la nceputul anilor 90 are avantajul egalrii i chiar a depirii vitezei celor mai performante circuite TTL, concomitent cu reducerea puterii disipate i meninerea unei compatibiliti totale cu circuitele TTL. Seria FCT are dezavantajul unei tensiuni de ieire n stare H la nivelul CMOS maxim (5V) ceea ce conduce la un consum mare de putere. Seria FCT-T are tensiunea de ieire n stare H sczut (valoare tipic 3,3V, valoare minim 2,4V) ceea ce asigur un consum de putere redus. Seria FCT/FCT-T este utilizat n prezent (foarte des) pentru comanda magistralelor i a altor sarcini care absorb/debiteaz cureni mari (IOLM = 64mA, IOHM = 15mA).
2.3. FAMILIA BiCMOS

Este o combinaie ntre tehnologia cu tranzistoare bipolare i tranzistoare MOS. Se folosesc n aplicaii n care circuitele logice trebuie s furnizeze la ieire cureni mari la o rezisten de ieire ct mai mic adic pentru comanda magistralelor din circuitele integrate pe scara larg i foarte larg. Ele combin puterea disipat redus n regim static de circuitele CMOS cu viteza mare de comutare (rezisten de ieire sczut) cu capabilitatea de curent sporit a etajelor de ieire cu tranzistoare bipolare Schottky.
51
2009/2010
Astfel, seria BiCMOS are circuitul de intrare realizat cu tranzistoare CMOS iar etajul de ieire cu tranzistoare Schottky. Dac se compar un inversor TTL cu unul BiCMOS se constat:
2 inversoare CMOS
att pentru Y = 0 ct i pentru Y = 1 se elimin puterea disipat pe R; densitatea de integrare este cuprins ntre cea a circuitelor TTL i cea a circuitelor CMOS (2, 3-ori mai mare dect la TTL); dac intrrile sunt pe 1, consumul celor dou circuite n regim static nu difer prea mult; dac intrrile sunt pe 0, datorit curentului de intrare n stare L, puterea consumat de inversorul BiCMOS este mult mai mic.
Se fabric i seria ABT (Advanced BiCMOS Tehnology) care este destinat tot pentru comanda magistralelor.
2.4. FAMILIA LOW VOLTAGE LV (de tensiune redus)

S-au produs n anii 90 n scopul reducerii puterii absorbite n regim dinamic, mai ales 2 pentru echipamentele portabile. Puterea disipat se determin cu relaia Pd = fCpVDD . Tensiunea de alimentare este VDD = 2,7 3,6V, tipic VDD = 3,3V. Dac tensiunea de alimentare scade, atunci scad nivelurile logice, crete rezistena R0N a tranzistorului n conducie. Pentru a compensa creterea rezistenei R0N se reduc tensiunile de prag ale tranzistoarelor MOS folosite. Se fabric urmtoarele serii: LV (Low Voltage 74LVxxx), fabricat n tehnologie CMOS:

tp = 9ns IoM = 8mA. tp = 4ns IoM = 24mA. tp = 2,4ns IoM = 32mA.
LVC, fabricat n tehnologie CMOS performant: LVT, fabricat n tehnologie BiCMOS:
2.5. INTERFEE DINTRE FAMILIILE TTL I CMOS

Proiectanii de sisteme cu circuite integrate digitale i aleg pentru realizarea sistemului o anumit familie de circuite integrate pe baza unor considerente generale legate de vitez, putere i pre. Totui n unele situaii se impune utilizarea unor circuite integrate
52
2009/2010
aparinnd altor familii fie din cauza faptului c sunt singurele disponibile, fie datorit unor cerine speciale (nu toate componentele din seria 74LS se produc i n seria 74HCT i invers). La realizarea unei interfee TTL/CMOS (sau oricare alta) trebuie luai n considerare urmtorii factori: marginea de zgomot de curent continuu (nivelurile logice acceptate de intrri, respectiv furnizate de ieiri); HC sau HCT (alimentate la 5V) comand direct un TTL; TTL comand direct HCT, VHCT, AHCT sau FCT; TTL nu poate comanda direct HC, VHC i AC deoarece n stare H tensiunea de ieire furnizat de TTL poate fi VoHmin = 2,4V iar CMOS-urile au nevoie de ViHmin = 3,5V. fan-outul trebuie inut cont de suma curenilor de intrare necesari circuitelor comandate i comparat cu capabilitatea de curent a ieirii; dac TTL comand un CMOS, fan-outul nu constituie o problem deoarece intrrile CMOS necesit un curent de intrare neglijabil; intrrile TTL, n special n stare L, necesit un curent semnificativ n comparaie cu posibilitile ieirilor HC sau HCT; o ieire HC sau HCT poate comanda 10 intrri TTLLS i numai 2 S-TTL. sarcina capacitiv care se manifest la ieirea circuitelor mrete timpul de propagare (cu 1ns la fiecare 5pF de sarcin pentru HC i HCT, 0,1ns la fiecare 5pF
2 pentru FCT) i puterea disipat n comutaie ( fC pVDD ); la TTL putere disipat este mai mic deoarece excursia de tensiune ntre nivelurile TTL H i L este mai mic.
O prezentare foarte sugestiv a nivelurilor logice a familiilor TTL, CMOS i LV este prezentat n figura urmtoare:
Exemplu de interfa TTL - CMOS

VDD = 5 - 6V
R 1 Vi 74LS01 Cp 74HC00
Dimensionarea rezistenei R se face pentru a obine: - un timp de tranziie minim; - putere disip minim pe R. (Cartea de probleme 3.11/pag59)
53
2009/2010
2.6. EVOLUIA CIRCUITE INTEGRATE DIGITALE

Firma Texas Instruments prezint n Logic Selection Guide poziia principalelor serii de circuite integrate digitale pe curba de via. Primul grafic este realizat n anul 2000 iar al doilea n anul 2007.
Se remarc urmtoarele: n anul 2000: ncepuse declinul circuitelor TTL dar seriile F i ALS erau la maturitate; circuitele CMOS HC erau la deplina maturitate iar AHC de abia erau introduse; BiCMOS-urile erau n faza de cretere accentuat, BCT atingnd deja maturitatea; ncepuse dezvoltarea seriilor de circuite digitale de tensiune redus LV, LVC; n anul 2007: toate TTL-urile sunt n declin!!! circuitele CMOS domin (chiar dac seriile CD4000 i HC au intrat n declin) i AHC ajunge la maturitate; BiCMOS-urile ncep declinul (BCT);
54
2009/2010
seriile de circuite digitale de tensiune redus LV, LVC, LVT, ALVT sunt la maturitate; ncepe dezvoltarea unor noi serii de circuite CMOS.
O caracterizare a principalelor serii de circuite integrate digitale prin prisma curentului de ieire (IOL) i a timpului de propagare este prezentat n diagrama de mai jos.
Se remarc seria HC/HCT ca fiind cea mai lent, seriile CBT i CBTLV ca cele mai rapide respectiv ALVT, LVT, ABT, BCT i F cele cu capabilitatea de curent cea mai mare.

2.7.1. Pori CMOS cu trei stri
Exerciii: 1. S se implementeze cu numr minim de pori I-NU cu 2 intrri circuitul logic (CL) din figura 1, astfel nct schema s funcioneze conform reprezentrii simbolice din figura 2.
VDD F1 A E
CL
T1 Y T2
A E
F2
Figura 1.
Figura 2.
Observaii: Etajul de ieire CMOS este format din tranzistoarele MOS T1 i T2. Acestea sunt n conducie dac tensiunea gril-surs are o valoare ridicat i, n stare blocat dac tensiunea gril-surs este nul.
Comportarea tranzistorul cu canal n (T2) avnd sursa conectat la mas: - dac semnalul n gril este F2 ="0" VGS 2 = 0V T2 este blocat, el comportndu-se ca un ntreruptor deschis. - dac semnalul n gril este F2 ="1" VGS 2 V DD T2 este n conducie, el comportndu-se ca un ntreruptor nchis.
F2 VGS2
T2
55

Comportarea tranzistorul cu canal p (T1) avnd sursa conectat la VDD: - dac semnalul n gril este F1 ="0" VGS 1 V DD T1 este n conducie, el comportndu-se ca un ntreruptor nchis. - dac semnalul n gril este F1 ="1" VGS 1 = 0V T1 este blocat, el comportndu-se ca un ntreruptor deschis.
2009/2010
VDD T1
VGS1 F1
Rezolvare: - se descrie, printr-un tabel, funcionarea porii din figura 2 (dac intrarea de validare E este pe 0, inversorul este n stare normal de funcionare avnd Y = 0 dac A = 1 i Y = 1 dac A = 0 , iar dac intrarea E este pe 1, ieirea inversorului este n stare de nalt impedan indiferent de semnalul de la intrarea A). A 0 1 0 1 E 0 0 1 1 Y 1 0 Z Z A 0 1 0 1 E 0 0 1 1 Y 1 0 Z Z F1 0 1 1 1 F2 0 1 0 0
Acest tabel reflect i legtura ntre ieirea i intrrile circuitului din figura 1. Pentru a putea proiecta circuitul logic (CL) trebuie determinat o relaie ntre ieirile i intrrile sale. n acest scop, tabelul se completeaz cu F1 i F2. Starea acestora depinde doar de starea ieirii Y. Astfel: - Y = 1 dac T1 este n conducie i T2 blocat, adic F1 = 0 i F2 = 0 ; - Y = 0 dac T1 este blocat i T2 n conducie, adic F1 = 1 i F2 = 1 ; - Y = Z dac ambele tranzistoare, T1 i T2, sunt blocate, adic F1 = 1 i F2 = 0 ; - pe baza ultimului tabel, se scrie expresia analitic a ieirilor F1 i F2.
F2 = AE
1.1 sau:
iar:
F1 = AE + A E + AE = AE + E
F1 = F2 + E = F2 E F1 = (A + E)(E + E) = A + E = A E
1.2 1.3
Tot din tabel se poate scrie i funcia negat:
F1 = A E
adic:
F1 = A E
- implementarea relaiilor 1.1 i 1.2 presupune utilizarea unui numr minim de porii I-NU cu dou intrri:
A E
F2 E
F2 F1
2. S se implementeze cu un numr minim de pori I-NU cu 2 intrri i SAUEXCL, circuitul logic (CL) din figura 1 astfel nct aceast schem s corespund reprezentrii simbolice din figura 2.
VDD A B E F1
CL
T1 Y T2
A B E
F2
Figura 1.
Figura 2.
56
2009/2010
Rezolvare: Se descrie printr-un tabel, funcionarea porii din figura 2 (dac intrarea de validare E este pe 1, circuitul funcioneaz ca o poarta SAU-EXCL obinuit iar dac intrarea E este pe 0, ieirea circuitului este n stare de nalt impedan indiferent de semnalele de la intrrile A i B). A 0 1 0 1 0 1 0 1 B 0 0 1 1 0 0 1 1 E 1 1 1 1 0 0 0 0 Y 1 0 0 1 Z Z Z Z A 0 1 0 1 0 1 0 1 B 0 0 1 1 0 0 1 1 E 1 1 1 1 0 0 0 0 Y 1 0 0 1 Z Z Z Z F1 0 1 1 0 1 1 1 1 F2 0 1 1 0 0 0 0 0
Tabelul se completeaz cu F1 i F2. Starea acestora depinde doar de starea ieirii Y. Astfel: - Y = 1 dac T1 este n conducie i T2 blocat, adic F1 = 0 i F2 = 0 ; - Y = 0 dac T1 este blocat i T2 n conducie, adic F1 = 1 i F2 = 1 ; - Y = Z dac ambele tranzistoare, T1 i T2, sunt blocate, adic F1 = 1 i F2 = 0 ; - pe baza ultimului tabel, se scrie expresia analitic a ieirilor F1 i F2:
F2 = AB E + A BE = E(AB + A B) = E (A B)
2.1
E
0
A
1
1 5
Din tabel se observ direct: 1

2 6
1 1
3 7
1 1
A B
F1 = F2 + E = F2 E
Prin utilizarea diagramei VK se obine:
2.2
A B
F1 = E + AB + A B = E A B
2.3
Implementarea relaiilor 2.1 i 2.2 conduce la utilizarea unui numr minim de porii.
A B E
A B
F2
F2
F1
3. S se implementeze cu un numr minim de pori I-NU cu 2 intrri i SAU-NU cu 3 intrri, circuitul logic (CL) din figura 1 astfel nct aceast schem s corespund reprezentrii simbolice din figura 2.
VDD A B C E F1
CL
T1 Y T2
F2
A B C E
Figura 1.
Figura 2.
57
2009/2010
Rezolvare: Se descrie printr-un tabel, funcionarea porii din figura 2 (dac intrarea de validare E este pe 0, circuitul funcioneaz ca o poarta SAU-NU obinuit iar dac intrarea E este pe 1, ieirea circuitului este n stare de nalt impedan indiferent de semnalele de la intrrile A, B i C).
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
E 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Y 1 0 0 0 0 0 0 0 Z Z Z Z Z Z Z Z
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
E 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Y 1 0 0 0 0 0 0 0 Z Z Z Z Z Z Z Z
F1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
F2 0 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
Tabelul se completeaz cu F1 i F2. Starea acestora depinde doar de starea ieirii Y. Astfel: - Y = 1 dac T1 este n conducie i T2 blocat, adic F1 = 0 i F2 = 0 ; - Y = 0 dac T1 este blocat i T2 n conducie, adic F1 = 1 i F2 = 1 ; - Y = Z dac ambele tranzistoare, T1 i T2, sunt blocate, adic F1 = 1 i F2 = 0 ; - pe baza ultimului tabel, se scrie expresia analitic a ieirilor F1 i F2:
F1 = A B C E
AE
CE
0 1
F1 = A B C E = A + B + C + E = A + B + C E
BE
3.1
A
1 1
5 13 9 7 15 11 3
Pentru determinarea lui F2 se folosete diagrama VK. Se obine: F2 = AE + BE + CE = E (A + B + C) sau:
1 1
2 6
1 1
12 8
14 10
F2 = E + A + B + C Din tabel se obine direct:
3.2 3.3
F1 = F2 + E = F2 E
Implementarea relaiilor 3.2 i 3.1 conduce la utilizarea unui numr minim de porii.
A B C E
E F1 A+ B +C
F2
Tem:
3.18, 3.19, 3.20

58
2009/2010
CAPITOLUL 3
CIRCUITE LOGICE COMBINAIONALE
Sunt circuite logice cu n intrri, m ieiri i una sau mai multe intrri de validare la care nivelurile logice de ieire depind numai de valoarea momentan a nivelurilor logice de intrare. Se fabric ca i circuite integrate distincte sau sunt incluse n sisteme numerice integrate pe scar larg. Un CLC real poate avea zeci de intrri i ieiri. Pentru descrierea funcionrii lui ar putea fi necesare sute, mii i chiar milioane de termeni produs ai unei sume sau tabele de adevr coninnd miliarde de rnduri. Din aceast cauz, majoritatea problemelor de proiectare a CLC-urilor reale sunt de dimensiuni mult prea mari pentru a putea fi rezolvate prin aplicarea metodelor teoretice. n proiectarea CLC-urilor se lucreaz cu cteva structuri de baz (decodificatoare, multiplexoare, comparatoare, etc.) care apar n mod regulat ca blocuri structurale ale sistemelor de mari dimensiuni.
3.1. DECODIFICATOARE
Funcie: Servete la identificarea unui cod de intrare cu n bii prin activarea unei singure ieiri (din cele m). Fiecare ieire corespunde unei anumite combinaii a valorilor de intrare. n general ntre n i m exist relaia m = 2n, dar exist i DCD la care m < 2n.
n schemele bloc cele n linii de intrare (care formeaz codul de selecie) sunt notate A,B,C,sau x0, x1, ..., xn-1, iar cele m ieiri (active pe 1 n varianta a, respectiv pe 0 n varianta b) sunt liniile y0, y1, ..., ym-1. En este o intrare de validare care poate inhiba simultan toate ieirile DCD. n tehnologie CMOS, n seria 4000 ieirile DCD disponibile sunt active fie pe 1, fie pe 0, iar n tehnologie TTL (implicit i n seriile CMOS 74HC, 74HCT, 74AC, 74ACT, 74LV, etc.) ieirile DCD sunt active pe 0.
59
2009/2010
Cel mai simplu DCD are o intrare i dou ieiri, fiind realizat cu un inversor.
DCD 1:2 DCD 1:2
Y0 A Y1
0 1
Y0 A Y1
1 0
Un DCD 2/4 cu ieirile active pe 0 se realizeaz cu 4 pori I-NU i dou inversoare.
Se produc circuitele integrate 74LS139, 74HC(T)139, 74AHC(T)139, 74VHC(T)139 i 74FCT139(T) care conin dou decodificatoare 2/4 ( n = 2 i m = 4 ) complet independente, fiecare avnd o intrare de validare proprie activ pe 0 (G), dou intrri de selecie (A corespunde lui 20, B corespunde lui 21) i patru ieiri (Y0, Y1, Y2, Y3).
74HCT139 74HCT139 74HCT139 74HCT139
G Y0 Y1 A Y2 B Y3
G Y0 Y1 A Y2 B Y3
1 1 1 1
0 0 0
G Y0 Y1 A Y2 B Y3
0 1 1 1
0 0 1
G Y0 Y1 A Y2 B Y3
1 1 0 1
Schema electric pentru un DCD 3/8 necesit 8 pori I-NU cu cte 3 intrri. Intrrile sunt urmate de perechi de inversoare pentru a asigura ca fiecare intrare s reprezinte o singur sarcin (TTL sau CMOS).
74HC138
Se produc circuitele integrate 74LS138, 74HC(T)138, 74AHC(T)138, 74VHC(T)138 i 74FCT138(T) care conin un decodificator binar 3/8 avnd o intrare de validare activ pe 1 (G1), dou intrri de validare active pe 0 (G2A, G2B), trei intrri de selecie (A, B, C) i opt ieiri (Y0, Y7,). Funcionarea DCD 74HC138:
74HC138 74HC138 74HC138 74HC138
G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 0 1 0 0
G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 1 1 1 1 1 1 1
1 0 0 1 0 0
G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 0 1 1 1 1 1 1
1 0 0 0 0 1
G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 1 1 1 0 1 1 1
1 0 0 0 1 1
G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 1 1 1 1 1 0 1
- validarea DCD presupune G1 ="1" i G2 A = G2 B ="0" . Dac una din aceste condiii nu este ndeplinit, toate ieirile sunt inactive (adic sunt pe 1) indiferent de codul de selecie A, B, C (figura 1). 60
2009/2010
- dac DCD este validat corect, este activ (pe 0) linia de ieire corespunztoare codului de selecie. De exemplu, dac A = 1 i B = C = 0 atunci linia Y1 = 0 (figura 2), dac A = 0, B = 0, i C = 1 atunci linia Y4 = 0 (figura 3) i dac A = 0, B = 1, i C = 1 atunci linia Y6 = 0 (figura 4).
74HC138
Obs: Ieirile DCD reprezint termenii canonici disjunctivi negai ai unei funcii descrise de un numr de variabile egal cu numrul de bii ai codului de selecie al DCD. De exemplu n cazul circuitului 74HC138,
G1 G2A G2B A B C
ieirile reprezint n ordine termenii canonici P0 = A B C , P1 = A B C , P = A B C 7
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
P0 = A B C P1 = A B C P2 = A B C P3 = A B C P4 = A B C P5 = A B C P6 = A B C P = A B C 7
3.1.1. ALTE TIPURI DE DECODIFICATOARE

Principalele DCD realizate n tehnologie TTL sunt: 74LS42 DCD care servete pentru decodificarea cifrelor zecimale de la 0,..,9, codificate binar; pentru acest DCD m < 2n (DCD 4/10); nu are intrare de validare; 74LS154 DCD binar avnd n = 4 i m = 16 (DCD 4/16); are dou intrri de validare active pe 0. Principalele DCD realizate n tehnologie CMOS sunt: 4555 dou DCD 2/4 independente cu ieirile active pe 1, fiecare avnd dou intrri, patru ieiri i o intrare de validare activ pe 0; 4556 dou DCD 2/4 independente cu ieirile active pe 0, fiecare avnd dou intrri, patru ieiri i o intrare de validare activ pe 0; 4028 DCD 4/10 avnd n = 4 i m = 10, cu ieiri active pe 1 fr intrri de validare; 4514 DCD 4/16 cu ieiri active pe 1, intrare de validare activ pe 0; 4515 DCD 4/16 cu ieiri i intrare de validare active pe 0.
O categorie aparte de decodificatoare sunt utilizate pentru comanda afiajelor cu 7 segmente. n tehnologie CMOS se fabric circuitele 4511 i 4543, cu 4 intrri i 7 ieiri, iar n tehnologie TTL se produc circuitele 74ALS47 i 74ALS247 pentru afiaje cu anod comun, respectiv 74ALS48 i 74ALS248 pentru afiaje cu catod comun. 4511 este un latch, decodificator i etaj de ieire capabil s furnizeze la ieire un curent de 25mA, potrivit pentru comanda afiajelor cu 7 LED-uri cu catod comun. Poate afia i memora doar cifrele 0...9 (afieaz cifrele 6 i 9 de forma: );
61
2009/2010
4543 este un latch, decodificator i etaj de ieire capabil s furnizeze la ieire un curent de 25mA, potrivit pentru comanda afiajelor cu 7 LED-uri cu catod comun (dac intrarea PH = 1), cu anod comun (dac PH = 0), respectiv a afiajelor cu cristale lichide. Poate afia i memora doar cifrele 0...9 (afieaz cifrele 6 i 9 de forma: ); 74ALS47 i 74ALS247 sunt decodificatoare realizate pentru comanda afiajelor cu 7 LED-uri cu anodul comun (ieirile sunt cu colector n gol), care pot afia 16 combinaii (cifrele 0...9 i alte 5 semne, plus afiaj stins); 74ALS48 i 74ALS248 sunt decodificatoare realizate pentru comanda afiajelor cu 7 LED-uri cu catodul comun, care pot afia 16 combinaii (cifrele 0...9 i alte 5 semne, plus afiaj stins); au la ieiri rezistene interne pull-up (2k) ne mai fiind necesar conectarea unor rezistoare externe ntre ieirile sale i afiaj); 74ALS49 i 74ALS249 sunt decodificatoare realizate pentru comanda afiajelor cu 7 LED-uri cu catodul comun (ieirile nu au rezistene interne pull-up), care pot afia 16 combinaii (cifrele 0...9 i alte 5 semne, plus afiaj stins); 74ALS49 este identic cu 74ALS48 dar are numai intrarea de validare BI capsula sa fiind de 14 pini. Decodificatoarele 74ALS47, 74ALS48, 74ALS49 afieaz cifrele 6 i 9 de forma , iar 74ALS247, 74ALS428, 74ALS249 de forma .
3.1.2. EXTINDEREA CAPACITII DE DECODIFICARE

Extinderea capacitii este una din cele mai comune probleme din aria de utilizare a circuitelor integrate digitale, aplicabil practic la toate tipurile de circuite logice: decodificatoare, codificatoare, multiplexoare, numrtoare, memorii, etc. Tem!!! problemele de la sfritul capitolului - inclusiv problemele indicate din cartea de aplicaii.
3.1.3. APLICAII ALE DECODIFICATOARELOR

1. Identificarea unui cod este chiar funcia fundamental a unui DCD. 2. Implementarea funciilor logice de n variabile, unde n corespunde cu numrul intrrilor de selecie ale DCD.
Implementarea funciilor logice folosind DCD este foarte avantajoas pentru c ieirile unui DCD binar reprezint termenii P din exprimarea canonic disjunctiv a funciilor logice. Cu un DCD se pot implementa mai multe funcii. Numrul funciilor (de acelai numr de variabile binare) ce pot fi implementate nu este limitat dect de factorul de branament la ieire, ce corespunde ieirilor DCD.
62
2009/2010
Exista dou variante de implementare: un DCD + o poart I-NU un DCD + o poart I.

n primul caz la intrrile circuitului I-NU se conecteaz ieirile DCD ce corespund termenilor
P cuprini n funcie. Pentru a doua variant, la intrrile circuitului I se conecteaz ieirile DCD ce corespund termenilor P (termenii necuprini n funcia pe care dorim s-o implementm).
De exemplu: pentru implementarea funciei: F = P0 + P3 + P5 + P7 + P , n = 4 se 15 folosete un DCD 4/16.
a). implementarea cu DCD + I-NU:
F = P0 + P3 + P5 + P7 + P = P0 P3 P5 P7 P 15 15
Y0 P0 Y3 P3
etc.
Y0 Y3 Y5 Y7 Y15
Y1 Y2 Y4 Y6 Y8 Y9 Y10 Y11 Y12 Y13 Y14 F
b). implementarea cu DCD + I:
F = P1 + P2 + P4 + P6 + P8 + P9 + P10 + P11 + P12 + P13 + P14 = = P1 .P2 .P4 .P6 .P8 .P9 .P10 .P11 .P12 .P13 .P14
Ca s reducem numrul de intrri folosite, se utilizeaz varianta cu I-NU pentru funcii cu maxim 8 termeni P, iar varianta cu I atunci cnd numrul termenilor care nu apar n funcie este mai mic de 8. Circuitele I-NU se fabric cu 2, 3, 4, 8, 13 intrri, pe cnd circuitele I se fabric cu 2, 3, 4, 8 intrri.
Tem!!! problemele de la sfritul capitolului - inclusiv problemele indicate din cartea de aplicaii.
3. Comanda afiajelor cu 7 segmente
comanda afiajelor cu anod comun utiliznd circuite 74HC(T)47:

74HCT47
)
1 1 0 0 1 1 1
VCC a b c d e f g R a f g e d c b Anodul Comun
74HCT47
A B C D LT BI RBI
Y0 Y1 Y2 Y3 Y4 Y5 Y6
1 0 0 1 1 1 1
VCC a b c d e f g R a f g e d c b
A B C D LT BI RBI
Y0 Y1 Y2 Y3 Y4 Y5 Y6
1 1 0 0 1 1 1
comanda afiajelor cu catod comun utiliznd circuite 74HC(T)49:

74HCT49 74HCT49
A B C D LT BI RBI
Y0 Y1 Y2 Y3 Y4 Y5 Y6
a b c d e f g R
a f g e d c b Catodul Comun
0 1 1 0 1 1 1
A B C D LT BI RBI
Y0 Y1 Y2 Y3 Y4 Y5 Y6
a b c d e f g R
a f g e d c b
Valoarea rezistoarelor R se determin n funcie de tensiunea de alimentare i de caracteristicile LEDurilor afiajului (curentul i tensiunea n conducie). Tipic valoarea acestora este cuprins ntre 100 - 500. Rezistoarele R nu sunt necesare dac se folosesc circuite 74HC(T)48.
63
Circuite Integrate Digitale Intrri de validare:

2009/2010
LT (Lamp Test) activ pe 0, determin aprinderea tuturor segmentelor, permind astfel verificarea afiajului; BI/RBO este un pin care poate fi folosit i ca intrare (BI) i ca ieire (RBO). Ca intrare (BI Blanking Input) poate comanda stingerea tuturor segmentelor afiajului sau se poate folosi pentru modulare n intensitate luminoas a afiajului prin aplicarea unui semnal cu o frecven mai mare de 100Hz i cu factor de umplere variabil (dac factorul de umplere este mic, intensitatea luminoas va fi mic i invers). Ca ieire (RBO) este ieirea corespunztoare intrrii RBI;
74HCT47
X X X X 0 1 1
VCC a b c d e f g R a f g e d c Afiaj aprins b
74HCT47
A B C D LT BI RBI
Y0 Y1 Y2 Y3 Y4 Y5 Y6
X X X X 1 0 1
VCC a b c d e f g R a f g e d c b Afiaj stins
A B C D LT BI RBI
Y0 Y1 Y2 Y3 Y4 Y5 Y6
RBI (Ripple Blank Input) este intrarea de mascare a zerourilor nesemnificative.
Prin legarea la mas a intrrii RBI, nu se afieaz cifra 0 i, numai n acel moment, la ieirea RBO se obine 0. Pentru stingerea zerourilor nesemnificative se realizeaz urmtoarele conexiuni ntre decodificatoarele care comand afiajul: intrarea RBI a primului DCD se leag la 0; ieirea sa RBO se conecteaz la intrarea RBI a urmtorului DCD. Funcionare: afiarea oricrui numr avnd cifra miilor diferit de zero (de ex. 5306):
mii sute zeci uniti
7 0 RBI 1 RBO
74HC47
7 1 RBI 2 RBO
74HC47
7 1 RBI 3 RBO
74HC47
7 1 RBI 4 RBO
74HC47
Primul DCD va afia orice cifr cu excepia lui zero i i va menine ieirea RBO pe 1. Astfel urmtorul DCD (i toate celelalte) vor afia orice cifr, inclusiv zero, i vor avea ieirea RBO pe 1.
afiarea oricrui numr avnd cifra miilor egal cu zero (de ex. 0308):
mii sute zeci uniti
7 0 RBI 1 RBO
74HC47
7 0 RBI 2 RBO
74HC47
7 1 RBI 3 RBO
74HC47
7 1 RBI 4 RBO
74HC47
Primul DCD nu va afia cifr zero (va rmne stins) i i va pune ieirea RBO pe 0. Urmtorul DCD va afia orice cifr cu excepia lui zero i i va menine ieirea RBO pe 1. Astfel toate celelalte DCD vor afia orice cifr, inclusiv zero, i vor avea ieirea RBO pe 1. n acest mod se va afia numrul 308.
Pentru un numr formate din patru sau mai multe cifre devine mult mai economic utilizarea unui singur decodificator i folosirea unor metode de multiplexare a afirii.
64
2009/2010
4. Validarea mai multor surse de date conectate la o linie partajat.

P
La linia partajat de 1 bit sunt conectate 8 surse de date. Acestea sunt validate individual de ctre un DCD 3/8 cu ajutorul unui cod de selecie de 3 bii A, B, C. Dac 74HCT138 este validat i codul este A = B= 1 i C = 0 rezult Y3 = 0 i singura surs de date validat este S.
74HCT138
Q R S T U V W
Linie partajat
G1 G2A G2B A B C
G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
3.2. DEMULTIPLEXORUL (DMUX)

Funcie: asigur transmiterea datelor provenite de la o singur surs de date unul din cei m receptori. Selecia receptorului se realizeaz printr-un cod de selecie de n bii (m = 2n).
Schema bloc a unui DMUX:
Nu se fabric DMUX-uri dedicate. Funcia pe care o ndeplinete indic posibilitatea folosirii pe post de DMUX a oricrui DCD care are cel puin o intrare de validare. Dac intrarea de date Di se conecteaz la o intrare de validare este activ pe 0 datele se transmit nemodificate la ieirea selectat (se obine un DMUX neinversor) iar dac intrarea de date se conecteaz la o intrare de validare este activ pe 1 datele se transmit inversate la ieirea selectat (se obine un DMUX inversor). Modul n care un DCD 74HCT138 devine DMUX i noua semnificaie a intrrilor:
74HC138 74HC138
1 Di: 0, 1 0 1 1 0
G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 1 1 0, 1 = Di 1 1 1 1
Di: 0, 1 0 0 1 1 0
G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 1 1 1, 0 = /Di 1 1 1 1
Dac Di = G2A i codul de selecie este A = 1, B = 1, C = 0, datele prezente la intrarea de date Di se vor regsi nemodificate la ieirea Y3 dac circuitul este validat corect. Dac Di = G1, pentru acelai cod de selecie, datele ajung inversate la ieirea Y3. Extinderea capacitii de demultiplexare se face similar cu extinderea capacitii de decodificare (Tem!!! - problemele de la sfritul capitolului).
65
2009/2010
3.3. MULTIPLEXORUL (MUX)

Funcie: permite transmiterea succesiv a datelor provenite de la m surse de date spre
un receptor unic cu ajutorul unui cod de selecie de n bii ( m = 2 n ).

n cazul general, un MUX este prevzut cu: m canale de date de intrare de cte b bii (D0, D1,, Dm-1); un canal ieire pe b bii (Y); un cod de selecie al canalului de intrare (SEL) de n bii (m = 2n); cel puin o intrare de validare a funcionrii (EN).
n
MUX
EN SEL b D0 Dm-1 Y b
Cel mai simplu MUX are 2 intrri (D0 i D1), o ieire (Y) i o intrare de selecie (A). Funcionare: Y = D 0 dac A = 0 ; Y = D1 dac A = 1 . Ecuaia care descrie funcionarea sa este: Y = A D0 + A D1 .
Un MUX 4/1 necesit 4 pori I-NU, o poart SAU i minim 2 inversoare. Funcionare: Y = D 0 dac A = B = 0 ; Y = D1 dac A = 1 i B = 0 ; Y = D 2 dac A = 0 i B = 1 ; Y = D 3 dac A = B = 1 ; Ecuaia care-i descrie funcionarea este: Y = Do A B + D1 A B + D2 A B + D3 A B .
D0 D1 A Y
D0 D1 D2 D3 AB Y
3.3.1. EXEMPLE DE MULTIPLEXOARE
74HC(T)151: - este un multiplexor cu m = 8 canale de intrare de 1 bit, 3 linii de selecie A, B, C, i un canal de ieire de 1 bit.
Structura la nivel de pori i reprezentarea simbolic:

D0 C B A /EN D1 D2 D3 D4 D5 D6 D7
74HC151
EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y
74HC151
74HC151
EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y 0 1
0 1 1 0 D0 D1 D2 D3 D4 D5 D6 D7
EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y D3
66
2009/2010
Dac EN = 1 ieirea este Y = 0 Dac
EN = 0 , i A = B = 1 i C = 0 , la ieire se regsesc datele de la intrarea D3.
Ecuaia care descrie funcionarea MUX 74HC151 este: Y = EN [ D0 ( A B C ) + D1 ( A B C ) + D2 ( A B C ) + D3 ( A B C ) +

Y = EN [D0 P0 + D1 P + ...... + D7 P7 ] . 1
+ D4 ( A B C ) + D5 ( A B C ) + D6 ( A B C ) + D7 ( A B C )]
74HC(T)251: este aproape identic cu circuitul 74HC(T)151 cu urmtoarele deosebiri: ieirile Y i Y prevzute cu inversor i operator neinversor cu trei stri validate cu semnalul OE activ pe 0 (Output Enable); nu mai exist (i nici nu mai este necesar) intrarea EN (nlocuit cu OE ). Dac OE = 1 , ambele ieiri sunt n stare de impedan ridicat Z.
74HC(T)157 (4019 i 4519 n tehnologie CMOS): conine patru multiplexoare cu dou intrri i o ieire fiecare (2/1) cu intrare de validare activ pe 0 ( EN ) i intrare de selecie (A) comune; m = 2 canale, b = 4 bii, n = 1 bit.
Structura la nivel de pori i reprezentarea simbolic:
Funcionare: EN EN = 1 , liniile L1 i L2 sunt pe 0 ceea ce determin ca i toate ieirile Y0,,Y3 s fie pe 0; EN = 0 , porile P1, P2 funcioneaz pentru semnalul de selecie ca inversoare: dac A = 0 atunci L1 = 1 i L2 = 0 ; ieirile porilor 4 sunt pe 0, porile 3 sunt validate i la ieiri se regsesc datele canalului 1 ( Yi = 1Di ); dac A = 1 atunci L1 = 0 i L2 = 1 ; ieirile porilor 3 sunt pe 0, porile 4 sunt validate i la ieiri se regsesc datele canalului 2 ( Yi = 2 Di );
74HC157 74HC157 74HC157
L1 L2 1D0 2D0 1D1 2D1 1D2 2D2 1D3 2D3
P3 P4 P3 P4 P3 P4 P3 P4
Y0
Y1
Y2
Y3
A EN 1D0 2D0 1D1 2D1 1D2 2D2 1D3 2D3 Y0 Y1 Y2 Y3
A EN 1D0 2D0 1D1 2D1 1D2 2D2 1D3 2D3 Y0 Y1 Y2 Y3 0 0 0 0
0 0 1D0 2D0 1D1 2D1 1D2 2D2 1D3 2D3
A EN 1D0 2D0 1D1 2D1 1D2 2D2 1D3 2D3 Y0 Y1 Y2 Y3 1D0 1D1 1D2 1D3
1 0 1D0 2D0 1D1 2D1 1D2 2D2 1D3 2D3
74HC157
A EN 1D0 2D0 1D1 2D1 1D2 2D2 1D3 2D3 Y0 Y1 Y2 Y3 2D0 2D1 2D2 2D3
67
2009/2010
Dac EN = 1 toate ieirile sunt Yi Dac
= 0.
EN = 0 , i A = 0 la ieiri se regsesc datele de la intrrile 1Di. Dac EN = 0 , i A = 1 la ieiri se regsesc datele de la intrrile 2Di.
74HC(T)153 (4539 n tehnologie CMOS): dou multiplexoare cu 4 linii de intrare, o ieire i o intrare de validare fiecare (4/1 avnd m = 4 canale, b = 2 bii, n = 2 bit), codul de selecie (A, B) este comun ambelor multiplexoare.
74HC153
Dac intrrile de validare EN = 1 ieirile sunt Yi = 0 . Dac 1EN = 0 , i A = 0 i B = 1 la ieirea 1Y se regsesc datele de la intrarea 1D2 iar la ieirea 2Y se regsesc datele de la intrarea 2D2.
A B 1EN 1D0 1D1 1Y 1D2 1D3 2EN 2D0 2D1 2Y 2D2 2D3
74HC153
0 1 0 1D0 1D1 1D2 1D3 0 2D0 2D1 2D2 2D3
74HC153
A B 1EN 1D0 1D2 1D1 1Y 1D2 1D3 2EN 2D0 2D2 2D1 2Y 2D2 2D3
3.3.2. EXTINDEREA CAPACITII DE MULTIPLEXARE

1. Extinderea numrului de canale m, fr modificarea numrului de bii b pe canal; 2. Extinderea numrului de bii b, fr modificarea numrului de canale m; 3. Extinderea numrului de canale m i a numrului de bii b pe canal. Tem!!! problemele de la sfritul capitolului - inclusiv problemele indicate din cartea de aplicaii.
3.3.3. APLICAII ALE MULTIPLEXOARELOR

1. Transmiterea succesiv a datelor de la m surse de date la un singur receptor (aplicaia fundamental).
De exemplu: transmiterea succesiv a datelor de 1 bit provenite de la 8 surse de date spre un unic receptor se face cu un 74HC151. Cele 8 emitoare se conecteaz la intrrile de date. Ieirea reprezint receptorul. Codurile de selecie sunt furnizate de ctre un numrtor pe 3 bii. Acest circuit are, n principiu, o intrare de tact (CK) i trei ieiri. n starea sa iniial, toate ieirile sunt pe 0, apoi la fiecare impuls aplicat intrrii de tact, ieirile comut n strile urmtoare (000, 001, 010, 011, 100, 101, 110, 111, 000, 001, .). Astfel se genereaz, n ordine, toate codurile de selecie i, la ieire, se vor regsi, n ordine datele furnizate de cele 8 emitoare. 68
74HC151
EN CK Num. 3 bii A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y 1 receptor de 1 bit
8 emitoare de 1 bit
2009/2010
2. Conversia paralel-serie a unui cuvnt binar de m bii se bazeaz pe utilizarea unui MUX cu m canale de cte 1 bit. 74HC151
De exemplu, pentru conversia paralel-serie a unui cuvnt binar de 8 bii se poate folosi MUX 74HC151. Cei 8 bii ai cuvntului binar se aplic paralel la intrrile de date ale MUX-ului. Codurile de selecie sunt furnizate, n ordine, de ctre un numrtor pe 3 bii. La ieirea MUX-ului apar succesiv, bit cu bit, cei 8 bii ai cuvntului binar. Dup 8 impulsuri de tact (CK) la ieire se obine ntregul cuvnt, n form serial.
EN CK Num. 3 bii A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y Ieirea serie
8 intrri paralel
3. Implementarea funciilor logice

Spre deosebire de DCD care permit implementarea unui numr orict de mare de funcii n acelai timp, MUX-ul, avnd o singur ieire, permite implementarea unei singure funcii logice. n acest scop, se utilizeaz MUX-uri care au b = 1. Implementarea se bazeaz pe relaia de funcionare a MUX-ului care exprima dependena ieirii Y de codul de selecie i datele de intrare. Prin utilizarea unui MUX care are codul de selecie de n bii se pot implementa orice funcii de: n variabile (conectate la intrrile codului de selecie, intrrile de date fiind conectate la 0 sau 1); n + 1 variabile (n variabile conectate la intrrile de selecie i o variabil la intrrile de date); n + 2(3,4,5,) variabile dac una (2,3,4,..) se pot da factor comun (variabilele care se dau factor comun se conecteaz direct sau prin intermediul unor pori logice la intrarea de validare).
Tem!!! problemele de la sfritul capitolului - inclusiv problemele indicate din cartea de aplicaii.
3.4. CODIFICATORUL (CD)

Funcie: furnizeaz, la ieire, un cod de n bii corespunztor aceleia dintre cele m intrri ale sale care este activat. De regul, CD are m linii de intrare iar codul este furnizat pe n biii. Fiecrei linii de intrri i corespunde un cod distinct, fiind valabil relaia: nlog2m. Exemplificarea structurii interne a unui codificator se face considernd codificarea n binar a cifrelor zecimale 0,, 9. n acest caz sunt necesare m = 10 intrri iar numrul de bii ai codului de ieire este nlog210 = 3,33. Deoarece numrul de bii trebuie s fie un numr ntreg, se alege n 4. Reprezentarea simbolic a unui astfel de CD evideniaz cele 10 intrri (I0, , I9) i cele 4 ieiri (Y0, , Y3). Cu ajutorul celor 4 bii de la ieire s-ar putea codifica 16 intrri. n aceast aplicaie 6 dintre codurile posibile nu se vor utiliza (sunt redundante). Din cele 16 coduri posibile, se aleg primele 10 coduri n ordine natural cresctoare. Tabelul de funcionare al codificatorului este:
CD
I9 I8 I7 I6 I5 I4 I3 I2 I1 I0
Y3 Y2 Y1 Y0
Linia activ I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
Y3 0 0 0 0 0 0 0 0 1 1
Y2 0 0 0 0 1 1 1 1 0 0
Y1 0 0 1 1 0 0 1 1 0 0
Y0 0 1 0 1 0 1 0 1 0 1
69
2009/2010
Cele 4 ieiri se determin cu relaiile:

Y3 = I 8 + I 9 , Y2 = I 4 + I 5 + I 6 + I 7 ,
Y1 = I 2 + I 3 + I 6 + I 7 , Y0 = I1 + I 3 + I 5 + I 7 + I 9 .
Obs.1:. n aceste funcii nu intervine I0. nseamn c dac intrrile I1,....I9 sunt inactive (adic sunt toate pe 0), codul furnizat la ieiri trebuie s fie 0000. Obs.2: CD nu se fabric ca i circuite integrate distincte. Ele fac parte din structura intern a unor circuite cu complexitate mai mare. CD Dezavantajul major al acestor codificatoare (denumite neprioritare) este acela c, nu funcioneaz corect n situaii n care se activeaz simultan dou sau mai multe intrri. De exemplu dac se activeaz simultan intrrile I6 si I9, atunci codul de ieire este 1111.
CD neprioritare se pot utiliza n aplicaii n care nu sunt activate simultan dou sau mai multe intrri.
1 1 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y0 1 1 1 1
3.4.1. CODIFICATOARE PRIORITARE (CDP)

Principalele proprieti ale CDP: CDP se fabric ca i CI distincte, dar pot fi i integrate n CID mai complexe; nltur principalul dezavantaj al CD-urilor neprioritare. n cazul activrii simultane a dou sau mai multe intrri, CDP furnizeaz la ieire codul corespunztor intrrii cu cea mai mare prioritate dintre cele activate. CDP atribuie prioriti intrrilor. Uzual, intrarea cu indice mai mare este prioritar fa de intrrile cu indicele mai mic. n cazul activrii simultane a dou sau mai multe intrri, codul de ieire va corespunde intrrii cu prioritate maxim. Gradul de prioritate al intrrii se stabilete prin structura intern a circuitului integrat Un CDP cu 8 intrri prioritare are reprezentarea simbolic: I7 - intrarea cu prioritate maxim; I0 intrarea cu prioritate minim; Y0, Y1, Y2 cele trei ieiri la care se obine codul corespunztor intrrii activate; EI (ENABLE INPUT) intrare de validare (dac circuitul nu este validat, ieirile Y0, Y1, Y2 sunt pe 0); EO (ENABLE OUTPUT) ieire de validare, utilizat pentru validarea intrrii EI a unui circuit similar cu intrri avnd prioritate imediat inferioar n cazul n care nu este activat nici o intrare I7,...I0. Funcionarea ieirii EO poate fi descris de relaia: EO = EI ( I 7 I 6 ... I 0 ) .
70
2009/2010
3.4.2. DETERMINAREA STRUCTURII UNUI CODIFICATOR PRIORITAR CU 8 INTRRI I 3 IEIRI

Prima etap: - reprezentarea tabelului de funcionare pentru un CD neprioritar cu 8 intrri i un cod de ieire pe 3 bii. Linia activ
I7 I6 I5 I4 I3 I2 I1 I0
' Y2
Y1'
1 1 0 0 1 1 0 0
' Y0
1 1 1 1 0 0 0 0
1 0 1 0 1 0 1 0
' Y2 = I 7 + I 6 + I 5 + I 4 ,
Y1' = I 7 + I 6 + I 3 + I 2 ,
' Y0 = I 7 + I 5 + I 3 + I1 .
Etapa 2: Fiecrei intrri i se atribuie o anumit prioritate. Atribuirea se face cu ajutorul unor variabile intermediare Z care substituie variabilele I:
Z 7 = I 7 corespunde intrrii cu prioritate maxim; Z 6 = I 7 I 6 dac I7 nu este activat, I6 rmne cea mai prioritar intrare;
Z 5 = I 7 I 6 I 5 dac I7 i I6 sunt inactivate, I5 rmne cea mai prioritar intrare; Z 0 = I 7 I 6 I 5 I 4 I 3 I 2 I1 I 0 dac I7, I6, , I1 sunt inactivate, I0 rmne cea mai prioritar intrare;
Etapa 3: Funciile de ieire ale codificatorului prioritar sunt: Y2 = Z 7 + Z 6 + Z 5 + Z 4 , Y1 = Z 7 + Z 6 + Z 3 + Z 2 , Y0 = Z 7 + Z 5 + Z 3 + Z1 . n ultimele relaii se nlocuiesc variabilele Z cu relaiile lor de definire (conform etapei 2) i se obin dependenele ieirilor Y n funcie de intrrile prioritare. Acestea se minimizeaz i apoi se implementeaz.
3.4.3. CODIFICATORUL PRIORITAR 74HC(T)148

74HC(T)148 este cel mai utilizat CDP. Caracteristicile sale sunt: 8 intrri active pe 0 I7, , I0 dintre care: I7 este intrarea cu prioritate maxim; I0 este intrarea cu prioritate minim; Y0, Y1, Y2, trei ieiri active pe 0 la care se obine codul corespunztor intrrii activate. EI (Enable Input) intrare de validare activ pe 0;
71
74HCT148
EI I7 I6 I5 I4 I3 I2 I1 I0
Y2 Y1 Y0 GS EO
2009/2010
EO (Enable Output) ieire de validare activ pe 0 dac circuitul este validat i nici una dintre intrrile I0,,I7 nu este activat; GS (Group Select) ieire activ pe 0 dac circuitul este validat i cel puin una dintre intrrile circuitului este activ.
Exemplificarea funcionrii circuitului 74HC(T)148:

74HCT148 74HCT148 74HCT148 74HCT148
EI I7 I6 I5 I4 I3 I2 I1 I0
Y2 Y1 Y0 GS EO
1 1 1 1 1
0 1 1 1 1 1 1 1 1
EI I7 I6 I5 I4 I3 I2 I1 I0
Y2 Y1 Y0 GS EO
1 1 1 1 0
0 1 0 1 1 1 1 1 1
EI I7 I6 I5 I4 I3 I2 I1 I0
Y2 Y1 Y0 GS EO
0 0 1 0 1
0 1 1 0 1 1 0 1 1
EI I7 I6 I5 I4 I3 I2 I1 I0
Y2 Y1 Y0 GS EO
0 1 0 0 1
dac EI = 1 , circuitul nu este validat, toate ieirile sunt pe 1; dac EI = 0 : toate intrrile sunt pe 1, Y0, Y1, Y2, i GS sunt pe 1, EO = 0 ; numai intrarea I6 = 0, Y0 = 1, Y1 = Y2 = 0, GS = 0 i EO = 1 ; intrrile I5 i I2 activate simultan, se obine la ieiri codul corespunztor intrrii cu prioritate mai mare adic I5; Y0 = 0, Y1 = 1, Y2 = 0, GS = 0 i EO = 1 .
3.4.4. EXTINDEREA NUMRULUI DE INTRRI ALE CDP

Pentru obinerea unui CDP cu 16 intrri se folosesc dou circuite 74HC(T)148 conectate ca n figur. Primul circuit este prioritar fa de al doilea. Intrrile, active pe 0, sunt I15, I14, , I0 (I15 are prioritate maxim). Ieirea Y0 este ieirea Y01 a primului circuit sau ieirea Y02 a circuitului 2 ( Y0 = Y01 + Y02 ). Ieirea Y3 este chiar ieirea EO1 deoarece ea este activ cnd este activat una dintre liniile I15, ., I8.
74HCT148
Funcionare: Dac circuitul 1 are cel puin o intrare activ GS1 = 0 (implicit GS = 1 ) i EO1 = 1 i circuitul 2 nu este validat. Codul de ieire va corespunde intrrii activate cu prioritatea cea mai mare a circuitului 1. De ex. dac cea mai prioritar intrare este I13, se obine la ieire codul Y3Y2Y1Y0 1101, Y3 = 1 deoarece EO1 = 1 ; Dac circuitul 1 nu are nici o intrare activ EO1 = 0 , atunci circuitul 2 este validat. Dac una din intrrile circuitului 2 este activ, atunci GS 2 = 0 (implicit GS = 1 ). Dac, de ex. este activ linia I4 se obine la ieire codul Y3Y2Y1Y0 0100, Y3 = 0 deoarece EO1 = 0 ;
I15 I14 I13 I12 I11 I10 I9 I8
EI I7 I6 I5 I4 I3 I2 I1 I0
1 Y2 Y1 Y0 GS EO
y2 = y21 + y22 y1 = y11 + y12

y0 = y01 + y02
y3 = EO1
74HC148
I7 I6 I5 I4 I3 I2 I1 I0
EI I7 I6 I5 I4 I3 I2 I1 I0
2 Y2 Y1 Y0 GS EO
GS = GS 1 + GS 2
72
2009/2010
Dac nici una din cele 16 intrri nu este activ, ambele circuite sunt validate, iar codul de ieire este Y3Y2Y1Y0 0000 i GS = 0 .
3.4.5. APLICAII ALE CDP

Aplicaia principal: arbitrarea ntreruperilor ntr-un microsistem realizat cu un microprocesor sau microcontroler:
Cerere ntrerupere periferic 7
74HCT148
Periferice
0 1 1 1 1 1 1 1
EI I7 I6 I5 I4 I3 I2 I1 I0
Y2 Y1 Y0 GS EO 0 1
0 0 0
Microprocesor
- acestea prelucreaz informaia ntr-o anumit succesiune stabilit de programul principal; - microsistemul este interconectat cu periferice; - programul principal poate fi ntrerupt printr-o solicitare din partea unui periferic; - satisfacerea unei solicitri de ntrerupere din partea unui periferic are loc astfel: - perifericul pune pe 0 linia de intrare care-i corespunde; - astfel se activeaz GS ( GS = 0 ), atenionnd microprocesorul c a fost cerut o ntrerupere; - microprocesorul termin secvena de lucru din programul principal i trece la deservirea ntreruperii; - el citete codul furnizat de CDP, i pe baza acestuia face un salt la adresa de nceput a subrutinei de deservire a perifericului; - se execut subrutina de deservire a perifericului; - dup terminarea acesteia, microprocesorul revine la programul principal; - dac mai sunt i alte cereri de ntrerupere, microprocesorul le deservete n ordinea prioritii, pn cnd GS = 1 .
3.5. COMPARATORUL NUMERIC (CN)

Funcie: determin valoarea relativ a dou numere binare, A i B, care au acelai numr de bii. Dac numerele sunt de b bii A (ab-1ab-2a1a0) i B (bb-1bb-2b1b0), comparatorul are 2b intrri i urmtoarele ieiri: Fe activ dac cele dou numere sunt egale (A = B); Fs activ dac numrul A este mai mare dect numrul B (A > B); Fi activ dac numrul A este mai mic dect numrul B (A < B); Obs: 1. Nu ntotdeauna comparatorul numeric are trei ieiri. Fi poate lipsi, ea obinndu-se cu relaia Fi = Fs .Fe .
73
2009/2010
2. Sunt adevrate i relaiile Fe = Fs .Fi i Fs = Fe .Fi . Un CN pentru dou numere binare A i B de b bii se compune din b comparatoare elementare pentru dou numere binare de cte un bit (acelai bit pentru A i B) i din alte circuite auxiliare.
3.5.1. COMPARATOARE NUMERICE ELEMENTARE

Comparatoarele numerice elementare compar dou numere binare A = (a0) i B = (b0) de 1 bit. Ele funcioneaz pe baza urmtorului tabel:
a0
0 0 1 1
b0
0 1 0 1
Fe
1 0 0 1
Fs
0 0 1 0
Fi
0 1 0 0
a0 b0 Fe
Ieirile comparatorului se determin cu relaiile: Fe = a0 b0 + a0 b0 = a0 b0

Fs = a0 b0
Fs
Fi = a0 b0 Schema comparatorului numeric elementar:
Fi
3.5.2. COMPARATOARE NUMERICE PE 4 BII

Compar dou numere binare de cte 4 bii: A = (a3a2a1a0) i B = (b3b2b1b0). a). Cele dou numere A i B sunt egale dac toi biii de acelai rang sunt egali ntre ei. Aceast condiie se scrie sub forma: Fe = f e3 f e 2 f e1 f e0 ; b) Condiia de superioritate Fs: A > B dac (a3>a3) SAU (a3=b3 I a2>b2) SAU (A3=B3 I A2=B2 I A1>B1) SAU (A3=B3 I A2=B2 I A1=B1 I A0>B0) adic: Fs = f s3 + f e3 f s 2 + f e3 f e 2 f s1 + f e3 f e 2 f e1 f s 0 c) Condiia de inferioritate Fi: A < B se obine la fel ca cea de superioritate: Fi = f i3 + f e3 f i 2 + f e3 f e 2 f i1 + f e3 f e 2 f e1 f i 0 Relaiile obinute se implementeaz cu pori I i SAU.
3.5.3. COMPARATOR NUMERIC PE 4 BII 74HC(T)85

74HC(T)85 este un CN pentru dou numere binare A i B de cte 4 bii. Are: de dou ori cte 4 intrri pentru biii numerelor A i B;
74

3 intrri de interconectare Fe' , Fs' , Fi' , cu un comparator de 4 bii cu semnificaie imediat inferioar; trei ieiri Fe, Fs i Fi. Implementarea lui Fe se face pe baza relaiei: Fe = f e0 f e1 f e 2 f e3 Fe'
2009/2010
a0 , a1 , a 2 , a3 b0 , b1 , b2 , b3
4
' Fe ' Fs Fi'
4
Fe
74HCT85
Fs
Fi
Dac se compar biii de rang 0...3, Fe' se pune pe 1 iar dac se compar biii de rang 47 (sau mai mare), Fe' se conecteaz la ieirea Fe a circuitului anterior. Implementarea lui Fs se face pe baza relaiei:
Fs = f s3 + f e3 f s 2 + f e3 f e 2 f s1 + f e3 f e 2 f e1 f s 0 + f e3 f e 2 f e1 f e0 Fs' .
Dac se compar biii de rang 03, Fs' se leag la 0 iar dac se compar biii de rang 4...7 (sau mai mare) Fs' se conecteaz la ieirea Fs a circuitului anterior. Implementarea lui Fi se face la fel ca implementarea lui Fs.
3.5.4. COMPARATOR NUMERIC PE 8 BII REALIZAT CU CIRCUITE 74HCT85

Schema comparatorului pentru dou numere binare pe 8 bii A (a7a6a1a0) i B (b7b6b1b0) este: a4 , a5 , a6 , a7 b4 , b5 , b6 , b7 a , a , a , a b ,b ,b ,b
0 1 2 3
0 1 2 3
+5V
' Fe ' Fs Fi'
4
Fe
' Fe ' Fs Fi'
4
Fe
74HCT85
Fs Fi
74HCT85
Fs Fi
Comparatorul 1 are influen asupra deciziei comparatorului 2, doar dac a4=b4, a5=b5, a6=b6, a7=b7.
3.5.5. COMPARATOR NUMERIC PE 8 BII 74HC(T)682

74HC682
74HC(T)682 are 2 x 8 intrri active pe 1 i dou ieiri Fe, Fs active pe 0. Obinerea ieirii Fi necesit utilizarea unei pori I-NU cu dou intrri.
8 A B 8 A Fe B Fs
Fe
Fs Fi
3.5.6. COMPARATOR NUMERIC PE 16 BII REALIZAT CU CIRCUITE 74HC(T)682

Se utilizeaz dou circuite 74HC(T)682 conectate ca n figur. Realizarea sa se bazeaz pe relaiile:
Fe = Fe1 Fe 2 = Fe1 + Fe 2
75

Fs = Fs 2 + Fe 2 Fs1 = Fs 2 + Fe 2 + Fs1 = Fs 2 ( Fe 2 + Fs1 ) .
74HC682
2009/2010
8
a0 ,..., a7
A Fe 8 B Fs 1
74HC682
Fe1 Fs1
Fe
b0 ,..., b7
8
a8 ,..., a15 b8 ,..., b15
A Fe 8 B Fs 2
Fe2 Fs 2
Fs
3.6. SUMATORUL
Funcie: permite efectuarea operaiilor aritmetice de adunare (sau scdere) cu dou numere binare avnd un numr egal de bii. Orice sumator pe mai muli bii este construit din sumatoare elementare pe un bit. Sumatoarele elementare pe un bit pot fi: semisumatoare (sumatorul pentru bitul zero) care nu ine seama de transportul de la bitul cu semnificaie imediat inferioar; sumatoare complete pe un bit care in cont de transportul de la bitul cu semnificaie imediat inferioar.
3.6.1. SEMISUMATORUL
Semisumatorul are: dou intrri pentru cele dou numere binare de 1 bit notate cu x0 i y0; dou ieiri care genereaz: S0 suma celor dou numere; C1 transportul ctre bitul 1 (Carry). Pe baza tabelului de funcionare se deduce structura intern a semisumatorului.
x0 0 1 0 1 y0 0 0 1 1 S0 0 1 1 0 C1 0 0 0 1
3.6.2. SUMATORUL COMPLET PE UN BIT

Sumatorul complet pe un bit ine cont de transportul de la bitul de semnificaie imediat inferioar Cn. Are intrrile Xn, Yn, Cn i ieirile Sn, Cn+1. Funcionarea sa se bazeaz pe tabelul:
76
2009/2010
xn 0 0 1 1 0 0 1 1
yn 0 0 0 0 1 1 1 1
Cn 0 1 0 1 0 1 0 1
Sn 0 1 1 0 1 0 0 1
Cn+1 0 0 0 1 0 1 1 1
Din tabel se deduc relaiile care-i descriu funcionarea:

S n = X n Yn Cn + X n Yn Cn + X nYn Cn + X nYn Cn = Cn( X n Yn + X nYn ) + + Cn ( X nYn + X n Yn ) = Cn X n Yn + Cn X n Yn = Cn X n Yn
Cn +1 = X n Yn C n + X nYn Cn + X nYn Cn + X nYn Cn = = Cn ( X nYn + X nYn ) + X nYn (Cn + Cn ) = = Cn X n Yn + X nYn Prin implementarea relaiilor obinute anterior, se obine urmtoarea schem a sumatorului complet de 1 bit. Timpii de propagare de la intrri la ieiri (considernd t p XOR = 3 t p I NU i t p I = t p SAU = 1,5 t p I NU ) sunt: t p S = 2 t p XOR = 6 t p I NU t pC = t p XOR + t p I + t p SAU = 6 t p I NU
Pentru realizarea unor sumatoare rapide pe mai muli bii este esenial ca generarea transportului s se fac ntr-un timp ct mai scurt. Prin nlocuirea porilor I i SAU cu pori I-NU se obine:
t pC = t p XOR + 2 t p I NU = 5 t p I NU .
Reducerea, n continuare, a timpului de propagare se poate face, prin minimizarea relaiei lui transportului Cn+1 cu ajutorul diagramei VK. Relaia de definirea a lui Cn+1 este:
C n +1 = X n Yn C n + X nYn C n + X nYn C n + X nYn C n
Xn
0 1 5 3
XnYn 1 1
2
Dac se consider Xn bitul de semnificaie minim (A), Yn bitul (B) i Cn bitul (C) atunci diagrama VK este: Cn +1 = X n Cn + Yn Cn + X nYn
XnCn
Cn
1 6 Yn
XnCn
77
Circuite Integrate Digitale Prin implementare se obine schema (i reprezentarea simbolic aferent):
2009/2010
Co
Timpul de propagare obinut este t pC = t p I + t p SAU = 3 t p I NU . Prin nlocuirea porilor I i SAU cu pori I-NU se obine t pC = 2 t p I NU
3.6.3. SUMATORUL BINAR PE 4 BII 74HC(T)83

Schema acestui sumator este format din patru sumatoare complete pe un bit interconectate ca n figur
Intrarea C0 se conecteaz la 0 dac circuitul este folosit pentru nsumarea a dou numere cu 4 bii, deoarece nu exist transport de la un bit cu semnificaie mai mic. Cnd se extinde numrul de bii folosind dou sau mai multe circuite conectate n cascad se leag intrarea C0 la ieirea C4 a circuitului anterior. Acest sumator este un sumator cu propagarea succesiv a transportului. Valorile corecte ale sumelor se stabilesc succesiv n timp ncepnd cu S0 i terminnd cu S3 pe msura generrii succesive a transportului de la un sumator elementar la altul.
ntrzierea cea mai mare apare pentru numerele: cnd fiecare sumator de 1 bit genereaz un transport de 1. Timpul n care se obine suma corect la ieiri, n cel mai defavorabil caz, poate fi de sute de ns (foarte, foarte mare i deranjant!)
3.6.4. SUMATORUL BINAR PE 4 BII 74HC(T)283

Circuitul 74HC(T)283 reprezint un sumator cu transport anticipativ, care prin creterea complexitii schemei sumatoarelor de 1 bit permite generarea anticipativ, mult mai rapid, a transporturilor C4, C3, C2, C1. Acest lucru asigur obinerea unui timp de propagare pn la stabilirea unor valori ferme la toate ieirile de cel mult 50ns. Suma aferent bitului i se obine cu relaia: si = xi yi ci .
78
2009/2010
Transportul ci se genereaz de ctre blocul CLA din intrrile x0, xi-1, y0, yi-1 i c0. Blocul (matricea) de anticipare a transportului Carry Lock Ahead (CLA) funcioneaz pe baza urmtoarelor principii: xi yi etajul i genereaz transport (ci+1=1) dac xi = yi = 1;
si
etajul i propag transportul venit din exterior (ci+1=1) dac cel puin una din intrrile xi sau yi este pe 1.
Notnd: pi = xi + yi i ieirea de transport se scrie sub forma: Ci +1 = qi + pi ci
xo xi-1 yo yi-1 co
CLA
ci
q i = xi y i
Dezvoltnd recursiv aceast relaie, se obine: c1 = q0 + p0 c0 c2 = q1 + p1 c1 c2 = q1 + p1 q0 + p1 p0 c0 c3 = q 2 + p 2 c 2 c3 = q2 + p2 q1 + p2 p1 q0 + p2 p1 p0 c0 c 4 = q 3 + p 3 c3 c4 = q3 + p3 q2 + ..

Astfel transportul aferent bitului i (ci) se genereaz cu o ntrziere de 4,5tpI-NU datorat celor dou pori SAU i a porii I necesare pentru implementarea lui ci. Exist i 74HC(T)583 care adun 2 numere zecimale codate binar. Se genereaz semnalul C4 dac suma depete numrul 9. Dac la o intrare se aplic un cod ntre 10-15 el face automat conversia i genereaz carry.
3.6.5. DIFERENIATORUL PENTRU DOU NUMERE BINARE PE 4 BII REALIZAT CU 74HC83 SAU 74HC283
Sumatoarele pot fi folosite i pentru a obine diferena a dou numere binare. Diferena X-Y se scrie sub forma unei adunri de forma X + (-Y). Numrul Y este inversul numrului Y i se obine n complement fa de doi, adic se inverseaz bit cu bit i la rezultatul final se adaug un 1 ( Y = Y + 1 ).
De ex. 7 = 0111 -7 = 1000+0001=1001
Un difereniator se obine dac: se conecteaz 4 inversoare la intrrile Y; se leag C0 la 1; se modific semnificaia transportului Carry n mprumut /Barrow.
Obs: Orice sumator de n bii poate fi fcut s funcioneze ca un circuit de scdere complementnd bit cu bit scztorul i tratnd semnalele de transport (din i spre exterior) ca semnale de mprumut (din i spre exterior) cu nivel activ opus.
79
2009/2010
3.6.6. UNITI ARITMETICE-LOGICE (ALU)

Sunt CLC-uri care pot realiza diferite operaii aritmetice i logice cu doi operanzi de b bii. Operaia ce urmeaz a fi executat este selectat cu ajutorul unor intrri de selecie. ALU tipice lucreaz cu doi operanzi de cte 4 bii i au ntre 3 i 5 intrri de selecie permind realizarea a pn la 32 de funcii diferite.
Cel mai reprezentativ circuit: 74HC(T)181: 2x4 intrri active pe 0 pentru cei doi operanzi; 4 ieiri active pe 0 (Y0,,Y3); 4 intrri (active pe 1) de selecie a funciei ndeplinite (S0,,S3); intrare M prin care se selecteaz tipul operaiei efectuate: M = 0 operaii aritmetice; M = 1 operaii logice; intrare de transport de la bitul de semnificaie inferioar CIN; ieire de transport spre bitul de semnificaie superioar COUT;
74HCT181 4
S0,,S3 b0,,b3 a0,,a3
4 4
A B C
Y0 Y1 Y2 Y3 COUT
M CIN
Dac M = 1 se efectueaz operaii logice, fiecare ieire fiind funcie numai de intrrile celor doi operanzi. ntre etaje nu se propag transport iar CIN i COUT sunt ignorate. Dac M = 0 se efectueaz operaii aritmetice, ntre etaje se propag transporturi, se ine cont de intrarea CIN i se genereaz transport la ieirea COUT. Circuitele 74HC181 se pot cascada obinndu-se ALU pentru operanzi cu mai mult de 4 bii. Alte ALU sunt 74HC(T)381 i 74HC(T)382. Acestea au numai 3 intrri de selecie a funciilor realiznd cele mai uzuale operaii (A minus B, B minus A, A plus B, A B , A+B, AB). Singura deosebire dintre cele dou const n faptul c la 381 generarea transportului se face succesiv iar la 382 anticipativ.
3.7. DETECTOR/GENERATOR DE PARITATE/IMPARITATE

Este un CLC care determina paritatea sau imparitatea numrului de intrri aflate pe 1, genernd un bit de paritate sau imparitate. Este utilizat pentru detectarea erorilor de transmisie a informaiei binare. Se bazeaz pe detectoare elementare de imparitate/paritate cu dou intrri care funcioneaz conform tabelului:
I0 0 1 0 1 I1 0 0 1 1 IMP 0 1 1 0 PAR 0 0 0 1
I0 I1
IMP
I0 I1
PAR
Obs: Din tabelul de funcionare se deduce c:

- ieirea detectorului de IMPAR este pe 1 dac la intrri se aplic un numr impar de 1. - ieirea detectorului de PAR este pe 1 dac la intrri se aplic un numr par de 1.
Generatoarele de imparitate pentru un numr mai mare de bii se bazeaz pe urmtoarele structuri:
80
2009/2010
1. Structur n lan:
Caracteristicile acestei structuri pentru n intrri sunt: numrul de pori XOR folosite pentru n intrri: n-1; timpul de propagare pe traseul cel mai lung t p = (n 1) t pXOR ;
I0 I1 I2 In-1
1 0 0 0 1 1
IMP
1
numrul de intrri n poate fi i par i impar.
2. Structur arborescent:
Caracteristicile acestei structuri sunt: numrul de pori XOR folosite pentru n intrri: n-1; timpul de propagare t p = (log 2 n) t pXOR este mai mic dect la structura n lan;
I0 I1 I2 I3 I5 I6 I7
1(0) 0(0) 1(0) 1(1)
1(0) 1(1) 0(1) 1(1) 0(1) 1(0)
IMP
1(0)
1(1) I4 0(0) 0(0) 1(0)
numrul de intrri n trebuie s fie par.
Orice detector de imparitate se poate transforma ntr-unul de paritate prin folosirea unui inversor suplimentar. Astfel de circuite permit utilizatorului, n funcie de aplicaie, s aleag funcia ndeplinit, stabilind printr-un bit dac circuitul funcioneaz ca un detector de paritate (PAR) sau imparitate (IMPAR). Funcionare:

P = 1, ultimul XOR este un inversor, se obine un detector de paritate; P = 0, ultimul XOR este un operator neinversor, se obine un detector de imparitate.
3.7.1. DETECIA UNEI ERORI LA TRANSMISIA DATELOR

Un sistem de transmisie a datelor este format dintr-o surs de date pe 4 bii i un receptor de date. Pe firele de legtur dintre surs i receptor pot s apar perturbaii care s modifice o anumit dat transmis. Sistemul permite detecia unei singure erori de transmisie. Pentru detecia acesteia se utilizeaz un generator de IMPAR la emisie i un detector de PAR/IMPAR la recepie.
1 Perturbaii 1 0 1 1 1 Perturbaii 1 1 1 1
Surs de date
0 1 1
Receptor de date
Surs de date
0 1 1
Receptor de date
I0 I1 I2 I3 P Y
I0 I1 I2 I3 P Y
Detector de paritate
0 Eroare de transmisie
I0 I1 I2 I3 P Y
I0 I1 I2 I3 P Y
Detector de paritate
1 Eroare de transmisie
Generator de imparitate
Generator de imparitate
Funcionare: n absena unei erori de transmisie: presupunem c se transmit datele 1011. Generatorul de imparitate are 3 intrri pe 1 i-i va pune ieirea Y pe 1. La recepie, detectorul devine de paritate (deoarece intrarea sa P este conectat la ieirea generatorului de imparitate de la emisie care este pe 1). El are la intrri 3 de 1 astfel nct ieirea sa va fi pe 0 semnalnd absena erorii de transmisie.
81
2009/2010
n prezena unei erori de transmisie: presupunnd c se transmit aceleai date, la recepie ajung patru de 1 (sau numai doi de 1). Detectorul de paritate i va pune astfel ieirea pe 1 i va semnala prezena unei erori de transmisie. Obs: Sistemul semnalizeaz apariia unei singure erori de transmisie pe oricare din cele 5 linii (4 linii de date i o linie care indic paritatea/imparitatea datelor transmise).
3.7.2. CIRCUITE INTEGRATE DEDICATE

Cele mai utilizate generatoare/detectoare de paritate/imparitate sunt: 74HC(T)180: are 8 intrri; 2 ieiri PAR i IMPAR; 2 intrri de interconectare; structur arborescent; se folosete pentru detectarea erorilor de transmisie. 74HC(T)280: are 9 intrri; 2 ieiri PAR i IMPAR; structura n lan; este folosit pentru detectarea erorilor de memorare ale unui cuvnt binar de 8 bii. Verific dac informaia citit din memorie are aceeai paritate ca i cea nscris. n
memorie se memoreaz alturi de cei 8 bii de informaie i un al 9-lea bit de paritate. Valoarea acestuia este 1 dac un numr par de bii de informaie sunt pe 1 i 0 n caz contrar. n permanen ntre biii de informaie i bitul de paritate trebuie s existe concordan. n caz contrar exist o eroare.
3.8. HAZARDUL COMBINAIONAL

Studiul funcionrii circuitelor combinaionale se face, cel mai frecvent, doar analiznd strile stabile i ignornd timpii de propagare. Dac se ine cont i de timpii de propagare se observ existena unor glitch-uri (glitch = un impuls scurt, neateptat, care apare la ieire cnd se modific o intrare, determinat de timpul de propagare al porilor). Hazardul combinaional apare la circuitele combinaionale dac se produce un glitch la una dintre ieirile sale datorit modificrii unei intrri. Tipurile hazardului combinaional: hazard static: hazard 1 static cnd ieirea ar trebui s fie pe 1 dar 0 1 1 momentan trece pe 0 datorit modificrii intrrii (apare la circuitele I-SAU); hazard 0 static cnd ieirea ar trebui s fie pe 0 dar 0 0 1 momentan trece pe 1 datorit modificrii intrrii (apare la circuitele SAU-I); hazard dinamic cnd ieirea comut de mai multe ori ca 0 0 1 1 urmare a modificrii o singur dat a unei intrri. Pentru a exemplifica apariia hazardului 1 static se analizeaz comportarea n comutaie a unui multiplexor 2/1. Se consider ambele intrri I0 i I1 pe 1 i se trece intrarea A din 1 pe 0 (pentru simplificare se consider toi timpii de propagare egali tp). Ieirile porilor 1, 2, 3 i 4 se noteaz cu U1, U2, U3 i U4.
82
2009/2010
n regim static: I0 = I1 = A = 1 Y = 1 I0 = I1 = 1 i A = 0 Y = 1
U1
I0 A
4
1 3 2
U4
Y
I1
U2
I0 A
4
1 3 2
Y
Y
t Hazard combinaional
I1
tp
tp
tp
Hazardul apare deoarece ntre intrarea A i ieirea Y exist dou trasee (4-2-3 respectiv 1-3) de lungime diferit (n ceea ce privete timpului de propagare). El se elimin prin egalizarea lungimii traseelor. n exemplul prezentat acest lucru presupune conectarea unui operator neinversor ntre intrarea A i poarta 1. n situaiile n care se implementeaz funcii minimizate cu diagrama VK, eliminarea hazardului combinaional se face formnd toate grupurile posibile (inclusiv cele redundante).

3.9.1. Extinderea capacitii de decodificare/demultiplexare
Exerciii: 1. Folosind circuite 74HC138 s se realizeze un DCD/DMUX cu 16 linii de ieire.
Deoarece un circuit 74HC138 are 8 linii de ieire, pentru obinerea circuitului solicitat, cu 16 linii de ieire, trebuie folosite 2 asemenea circuite. Pentru selectarea celor 16 linii de ieire trebuie utilizat un cod de selecie avnd patru bii A, B, C i D. Se deseneaz cele dou circuite i se noteaz cele 16 linii de ieire cu: - Y0, Y1, , Y7 (ce corespund liniilor Y0, Y1, , Y7 ale decodificatorului notat cu 0); - Y8, Y9, , Y15 (ce corespund liniilor Y0, Y1, , Y7 ale decodificatorului notat cu 1). Se completeaz tabelul de funcionare ncepnd cu DCD-ul validat i linia de ieire activ. Pentru fiecare linie de ieire activ se determin codul de selecie. Se observ c validarea DCD-ului 0 trebuie realizat dac intrarea de selecie D = 0 iar a DCD-ului 1 dac D = 1 Codul de selecie al noului circuit se formeaz: - intrarea de selecie A legnd mpreun intrrile A ale celor dou circuite; - intrarea de selecie B legnd mpreun intrrile B ale celor dou circuite; - intrarea de selecie C legnd mpreun intrrile C ale celor dou circuite;
83
2009/2010
- intrarea de selecie D se leag la intrarea de validare G2B a DCD-ului 0 i la G1 a DCD-ului 1. Linia de ieire activ
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15
D
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
DCD validat
Condiia de validare
74HC138
G / Di
D A B C
G1 G2A G2B 0 A B C G1 G2A G2B
D = 0
74HC138
D = 1
A B C
Prin legarea mpreun a intrrilor G2A a celor dou DCD, se obine o intrare notat G / Di . Aceasta poate fi intrare de validare activ pe 0 ( G ) dac circuitul este folosit pe post de DCD sau intrare de date ( Di ) dac circuitul este un DMUX neinversor. Schema este complet funcional dac intrarea de validare G1 a DCD-ului 0 se leag la 1 iar G2B a DCD-ului 1 la mas.
2. Folosind un numr minim de circuite 74HCT138 i inversoare s se realizeze un DMUX neinversor cu 32 linii de ieire.
Pentru obinerea celor 32 de linii de ieire sunt necesare patru circuite 74HC138. Codul de selecie va avea 5 bii A, B, C, D i E. Se deseneaz cele patru circuite i se noteaz cele 32 linii de ieire cu: - Y0, Y1, , Y7 (ce corespund liniilor Y0, Y1, , Y7 ale decodificatorului notat cu 0); - Y8, Y9, , Y15 (ce corespund liniilor Y0, Y1, , Y7 ale decodificatorului notat cu 1). - Y16, Y17, , Y23 (ce corespund liniilor Y0, Y1, , Y7 ale decodificatorului notat cu 2); - Y24, Y25, , Y31 (ce corespund liniilor Y0, Y1, , Y7 ale decodificatorului notat cu 3). Dup completarea tabelului de funcionare se observ c validarea DCD-ului 0 trebuie realizat dac intrrile de selecie sunt D = 0 i E = 0, a DCD-ului 1 dac D = 1 i E = 0, a DCD-ului 2 dac D = 0 i E = 1, iar a DCD-ului 3 dac D = 1 i E = 1. Prin legarea mpreun a intrrilor G2A a celor patru DCD, se obine o intrare notat G / Di . Aceasta poate fi intrare de validare activ pe 0 ( G ) dac circuitul este folosit pe post de DCD sau intrare de date ( Di ) dac circuitul este un DMUX neinversor. Codul de selecie al noului circuit se formeaz: - intrarea de selecie A legnd mpreun intrrile A ale celor patru circuite; - intrarea de selecie B legnd mpreun intrrile B ale celor patru circuite; - intrarea de selecie C legnd mpreun intrrile C ale celor patru circuite; - intrarea de selecie D se leag la intrrile de validare G2B ale DCD-lor 0 i 2 i la intrrile G1 ale DCD-lor 1 i 3. - intrarea de selecie E se leag la intrarea de validare G2B a DCD-lui 1 i G1 a DCD-lui 2 i, prin intermediul unui inversor, la intrarea G1 a DCD-lui 0 i G2B a DCD-lui 4. 84
2009/2010
74HCT138
E
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
D
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Linia de ieire activ

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15 Y16 Y17 Y18 Y19 Y20 Y21 Y22 Y23 Y24 Y25 Y26 Y27 Y28 Y29 Y30 Y31
DCD validat
Condiia de validare
D = 0 i E = 0
G / Di
D A B C
G1 G2A G2B 0 A B C G1 G2A G2B 1 A B C G1 G2A G2B 2 A B C G1 G2A G2B 3 A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74HCT138
D = 1 i E = 0
74HCT138
D = 0 i E = 1
74HCT138
D = 1 i E = 1
Tem: 1. Folosind un numr minim de circuite 74HCT138 i inversoare s se realizeze un DMUX inversor cu 32 linii de ieire. 2. 4.1; 4.2; 4.5
3.9.2. Implementarea funciilor logice cu ajutorul decodificatoarelor

3. Folosind un singur decodificator 74HC138 i un numr minim de pori I-NU cu trei intrri, s se implementeze funcia: F = P10 + P11 + P13 + P14 + P15 .
Ieirile DCD-ului 74HC138 reprezint termenii canonici ai unei funcii de trei variabile. Ele se vor nota:
Y0 = P0 ' = A B C
Y4 = P4 ' = A B C
Y1 = P1' = A B C
Y5 = P5 ' = A B C
Y2 = P2 ' = A B C
Y6 = P6 ' = A B C
Y3 = P3' = A B C
Y7 = P ' = A B C 7
Funcia F se rescrie cu ajutorul variabilelor A, B, C i D, se pun n eviden termenii Pi' , se d factor comun variabila D i se transform suma n produs:
F = A BC D + ABC D + AB CD + A BCD + ABCD = D (P2 ' + P3 ' + P5 ' + P6 ' + P ' ) = D P2 ' P3' P5 ' P6 ' P ' 7 7
85

74HC138
2009/2010
Variabila comun se folosete pentru validarea circuitului D = G1 . Celelalte intrri de validare se leag la mas. Codul de selecie este furnizat de variabilele A, B i C.
G1 G2A G2B A B C
A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
' P0
' P1 ' P2
' P3
' P4
' P5
' P6 P' 7
4. Folosind un singur decodificator 74HCT138 i un numr minim de pori I-NU cu trei intrri, s se implementeze funcia: F = P16 + P18 + P22 + P26 + P30 .
F = A BC DE + ABC DE + ABC DE + ABC DE + ABCDE = AE ( BC D + BC D + BC D + BC D + BCD )
Variabilele comune se folosesc pentru validarea circuitului: E = G1 i A = G2 A . Cealalt intrare de validare se leag la mas. Codul de selecie este furnizat de variabilele B, C i D. Termenii canonici obinui la ieirea decodificatorului vor fi:
Y0 = P0 ' = B C D Y4 = P4 ' = B C D Y1 = P1' = B C D Y5 = P5 ' = B C D
E A G1 G2A G2B A B C
Y2 = P2 ' = B C D Y6 = P6 ' = B C D
74HCT138
Y3 = P3' = B C D
Y7 = P ' = B C D 7
Funcia devine: ' ' ' ' F = AE ( P0 + P1 + P3 + P5 + P ' ) 7 sau:
' ' ' ' F = AE P0 P1 P3 P5 P ' 7
B C D
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
' P0
' P1 ' P2 ' P3
' P4
' P5 ' P6
P' 7
5. Folosind un circuit 74HCT138 i un numr minim de pori I-NU cu 2 i 4 intrri s se implementeze funcia: F = P0 + P5 + P6 + P8 + P11 + P14 .
F = A BC D + ABC D + ABC D + ABC D + ABC D + ABCD
Funcia se rescrie sub forma:
' ' ' ' ' ' ' ' ' ' F = P0 D + P5 D + P6 D + P0 D + P3 D + P6 D = P0 ' + P3' D + P5 ' D + P6 ' = P0 P3 D P5 D P6
1
74HCT138
G1 G2A G2B A B C D A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
' P0 ' P1 ' P2 ' P3
' P3
' P5
' P4
' P5 ' P6
' P3 D
' P5 D
P' 7
Validarea decodificatorului presupune G1 = 1 i G2A = G2B = 0.

86
2009/2010
6. Folosind dou capsule 74HC139 i un numr minim de pori I-NU cu 3 intrri, s se implementeze funcia: F = P0 + P2 + P9 + P10 + P11 + P14 .
Dou capsule 74HC139 conin patru DCD 2/4 cu care se realizeaz un DCD 4/16. Codul de selecie va avea 4 bii A, B, C i D. Se deseneaz cele patru circuite i se noteaz cele 16 linii de ieire cu: - Y0, Y1, , Y3 (ce corespund liniilor Y0, Y1, , Y3 ale decodificatorului notat cu 0); - Y4, Y5, , Y7 (ce corespund liniilor Y0, Y1, , Y3 ale decodificatorului notat cu 1). - Y8, Y9, , Y11 (ce corespund liniilor Y0, Y1, , Y3 ale decodificatorului notat cu 2); - Y12, Y13, , Y15 (ce corespund liniilor Y0, Y1, , Y3 ale decodificatorului notat cu 3). Dup completarea tabelului de funcionare se observ c validarea DCD-ului 0 trebuie realizat dac intrrile de selecie sunt C = 0 i D = 0, a DCD-ului 1 dac C = 1 i D = 0, a DCD-ului 2 dac C = 0 i D = 1, iar a DCD-ului 3 dac C = 1 i D = 1. Deoarece pentru validarea DCD-urilor trebuie ndeplinite dou condiii iar circuitele au o singur intrare de validare, este necesar un DCD suplimentar care s decodifice strile intrrilor C i D. D
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Linia de ieire activ

DCD validat 0
Condiia de validare
C = 0 i D = 0 C = 1 i D = 0 C = 0 i D = 1 C = 1 i D = 1
Codul de selecie al noului circuit se formeaz: 3 - intrarea de selecie A legnd mpreun intrrile A ale celor patru circuite; - intrarea de selecie B legnd mpreun intrrile B ale celor patru circuite; - intrrile de selecie C i D se leag la intrrile de selecie A i B ale DCD-ului suplimentar.
74HC139
A B
G Y0 0 Y1 A Y2 B Y3
74HC139
P 0 P 1 P2 P3
P P2 P9 0
74HC139
C D
G Y0 Y1 A Y2 B Y3
G Y0 1 Y1 A Y2 B Y3
74HC139
P4 P5 P 6 P 7
Nu este necesar
G Y0 2 Y1 A Y2 B Y3
74HC139
P8 P9 P 10 P 11 P P P 10 11 14 P 12 P 13 P 14 P 15
G Y0 3 Y1 A Y2 B Y3
Ieirile DCD-ului nou format, reprezint termenii canonici ai unei funcii de patru variabile. Se implementeaz forma: F = P0 P2 P9 P10 P11 P14 .
Se observ c nu se folosete nici o ieire a DCD-ului 1. Din acest motiv nu este necesar utilizarea sa. Implementarea funciei necesit dou capsule 74HC139 i cinci pori I-NU cu trei intrri.
Tem: 4.9, 4.10, 4.11, 4.12, 4.18, 4.19,

87
2009/2010
3.9.3. Extinderea capacitii de multiplexare

Exerciii: 1. Folosind multiplexoare 74HCT151 i pori I-NU cu dou intrri s se realizeze un MUX cu 16 canale de intrare.
Deoarece un circuit 74HCT151 are 8 linii de intrare, pentru obinerea circuitului solicitat, cu 16 linii de intrare, trebuie folosite 2 asemenea circuite. Pentru selectarea celor 16 linii de intrare trebuie utilizat un cod de selecie avnd patru bii A, B, C i D. Se deseneaz cele dou circuite i se noteaz cele 16 linii de intrare cu: - D0, D1, , D7 (ce corespund liniilor de intrare D0, D1, , D7 ale multiplexorului notat cu 0); - D8, D9, , D15 (ce corespund liniilor de intrare D0, D1, , D7 ale multiplexorului notat cu 1).
74HCT151
D
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Linia de intrare activ

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15
MUX validat
Condiia de validare
D A B C
EN A B C D0 D1 D2 D3 D4 D5 D6 D7
0 Y0 Y0
D = 0
D0 D1 D2 D3 D4 D5 D6 D7
74HCT151
EN A B C D0 D1 D2 D3 D4 D5 D6 D7
1 Y1 Y1
D = 1
D8 D9 D10 D11 D12 D13 D14 D15
Se completeaz tabelul de funcionare ncepnd cu MUX-ul validat i linia de intrare activ. Pentru fiecare linie de intrare activ se determin codul de selecie. Se observ c validarea MUX-ului 0 trebuie realizat dac intrarea de selecie D = 0 iar a MUX-ului 1 dac D = 1 Codul de selecie al noului circuit se formeaz: - intrarea de selecie A legnd mpreun intrrile A ale celor dou circuite; - intrarea de selecie B legnd mpreun intrrile B ale celor dou circuite; - intrarea de selecie C legnd mpreun intrrile C ale celor dou circuite; - intrarea de selecie D se leag direct la intrarea de validare EN a MUX-ului 0 i, inversat, la intrarea de validare EN a MUX-ului 1. Ieirea MUX-ului creat va fi:
Y = Y0 + Y1 = Y0 Y1 Ea se obine cu ajutorul unei pori I-NU conectate ntre ieirile negate ale celor dou circuite 74HC151.
88
2009/2010
2. Folosind multiplexoare 74HC151 i alte componente aferente s se realizeze un MUX cu 32 linii de intrare.
Pentru obinerea celor 32 de linii de intrare sunt necesare patru circuite 74HC151. Codul de selecie va avea 5 bii A, B, C, D i E. Circuitul solicitat se poate obine prin utilizarea unui DCD la intrare sau prin folosirea unui MUX la ieire. a). Metoda bazat pe utilizarea unui DCD pentru validarea circuitelor
74HC151
Se deseneaz cele patru circuite i se noteaz cele 32 linii de intrare cu: - D0, D1, , D7 (ce corespund liniilor de intrare D0, D1, , D7 ale MUX-ului notat cu 0); - D8, D9, , D15 (ce corespund liniilor de intrare D0, D1, , D7 ale MUX-ului notat cu 1). - D16, D17, , D23 (ce corespund liniilor de intrare D0, D1, , D7 ale MUX-ului notat cu 2); - D24, D25, , D31 (ce corespund liniilor de intrare D0, D1, , D7 ale MUX-ului notat cu 3).
EN A B C A B C D0 D1 D2 D3 D4 D5 D6 D7 EN
0 Y0 Y0
D0 D1 D2 D3 D4 D5 D6 D7
74HC151
E
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
D
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Linia de intrare activ

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18 D19 D20 D21 D22 D23 D24 D25 D26 D27 D28 D29 D30 D31
MUX validat
Condiia de validare
D = 0 i E = 0
G
D E
74HC139
D8 D9 D10 D11 D12 D13 D14 D15
A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7
1 Y1 Y1
G Y0 Y1 A Y2 B Y3 D16 D17 D18 D19 D20 D21 D22 D23
74HC151
D = 1 i E = 0
2 Y2 Y2
D = 0 i E = 1
74HC151
3 Y3 Y3
D = 1 i E = 1
D24 D25 D26 D27 D28 D29 D30 D31
Dup completarea tabelului de funcionare se observ c validarea MUX-ului 0 trebuie realizat dac intrrile de selecie sunt D = 0 i E = 0, a MUX-ului 1 dac D = 1 i E = 0, a MUX-ului 2 dac D = 0 i E = 1, iar a MUX-ului 3 dac D = 1 i E = 1.
89
2009/2010
Deoarece MUX-urile au o singur intrare de validare iar validarea lor presupune ndeplinirea simultan a dou condiii, trebuie utilizat un circuit care s decodifice strile intrrilor de selecie D i E. Acest circuit este 74HC139. Intrarea sa de validare devine intrarea de validare G a MUX-ului cu 32 de linii de intrare iar la intrrile A i B se conecteaz intrrile de selecie D i E. Ieirile Y0, Y1, Y2 i Y3 se conectez la intrarile de validare ale MUX-urilor 0, 1, 2, respectiv 3.
Codul de selecie al noului circuit se formeaz: - intrarea de selecie A legnd mpreun intrrile A ale celor patru circuite; - intrarea de selecie B legnd mpreun intrrile B ale celor patru circuite; - intrarea de selecie C legnd mpreun intrrile C ale celor patru circuite; - intrarea de selecie D se leag la intrarea de selecie A a DCD-ului; - intrarea de selecie E se leag la intrarea de selecie B a DCD-ului.
1 A B C 1 1 1 D0 D1 D2 D3 D4 D5 D6 D7 1
74HC151
EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 A B C 0
1 1 1 1 D0 D1 D2 D3 D4 D5 D6 D7 1
74HC151
EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7
0 Y0 Y0
0 Y0 Y0 0
74HC151
74HC151
1 Y1 Y1 0 D8 D9 D10 D11 D12 D13 D14 D15 0 1 1 1 D16 D17 D18 D19 D20 D21 D22 D23 1
1 Y1 Y1 0
1 G Y0 1 Y1 0 1 D A Y2 1 1 E B Y3
74HC139
D8 D9 D10 D11 D12 D13 D14 D15 1
74HC151
Y 0
74HC139
0 D 1 E
1 G Y0 1 Y1 0 A Y2 1 B Y3
74HC151
Y D23
2 Y2 Y2 0
2 Y2 Y2 D23
D16 D17 D18 D19 D20 D21 D22 D23 1
74HC151
74HC151
3 Y3 Y3 0 D24 D25 D26 D27 D28 D29 D30 D31
3 Y3 Y3 0
D24 D25 D26 D27 D28 D29 D30 D31
Figura 1
Figura 2
90

Ieirea MUX-ului creat va fi:
2009/2010
Y = Y0 + Y1 + Y2 + Y3 = Y0 Y1 Y2 Y3 Ea se obine cu ajutorul unei pori I-NU conectate ntre ieirile negate ale celor patru circuite 74HC151 sau cu ajutorul unei pori SAU conectate ntre ieirile celor patru circuite 74HC151.
Observaie: Dac n loc de circuite 74HC151 se utilizeaz circuite 74HC251, nu mai este necesar utilizarea porii cu patru intrri de la ieirea circuitelor deoarece acestea au ieirea cu trei stri. Etajul de ieire va fi realizat astfel:
Y0 Y1 Y2 Y3 Y
Funcionarea MUX-ului cu 32 de linii de intrare: - la intrrile de selecie A, B, C, D, E se aplic codul 1,1,1,0,1, iar intrarea de validare este G = 1 . Astfel circuitul 74LS139 nu este validat i toate ieirile sale sunt pe 1. Din acest motiv, toate MUX-urile sunt invalidate i au ieirile pe 0 ceea ce face ca ieirea final a circuitului s fie pe 0 (figura 1). - la intrrile de selecie A, B, C, D, E se aplic codul 1,1,1,0,1, iar intrarea de validare este G = 0 . Astfel circuitul 74LS139 este validat i are ieirea Y2 = 0. MUX-ul 2 este validat i la ieirea sa se regsesc datele prezente la intrarea sa D7, adic datele D23. Deoarece toate ieirile celorlaltor MUX-uri sunt pe 0, la ieirea final a circuitului vor fi disponibile datele D23 (figura 2).
b). Metoda bazat pe utilizarea unui MUX suplimentar pentru selecia ieirilor circuitelor Ca i la metoda precedent, se deseneaz cele patru circuite i se noteaz cele 32 de linii de intrare cu: - D0, D1, , D7 (ce corespund liniilor de intrare D0, D1, , D7 ale MUX-ului notat cu 0); - D8, D9, , D15 (ce corespund liniilor de intrare D0, D1, , D7 ale MUX-ului notat cu 1). - D16, D17, , D23 (ce corespund liniilor de intrare D0, D1, , D7 ale MUX-ului notat cu 2); - D24, D25, , D31 (ce corespund liniilor de intrare D0, D1, , D7 ale MUX-ului notat cu 3). Metod presupune validarea tuturor MUX-urilor i se bazeaz pe dou etape de multiplexare. n prima etap se selecteaz cte o linie de intrare a fiecrui MUX cu ajutorul biilor A, B i C ai codului de selecie. Astfel din cele 32 de linii de intrare se aleg acele patru linii de intrare care corespund codului de selecie format numai din biii A, B i C. n cea de a doua etap, cele patru ieiri ale MUX-urilor (cele patru linii de intrare alese n urma primei etape de multiplexare) se conecteaz la intrrile D0 D3 ale unui nou MUX care, pe baza biilor D i E ai codului de selecie, furnizeaz la ieire, datele existente la intrarea selectat (figura 3). Pentru funcionare corect, MUX-ul suplimentar are intrarea de validare conectat la intrarea de validare general a circuitului, intrarea de selecie C la 0 iar intrrile de date D4 D7 la un potenial corespunztor lui 0 sau 1, ele nefiind accesate niciodat.
Observaie: Dac intrarea de selecie C se conecteaz la 1, ieirile MUX-urilor trebuie conectate la intrrile de date D4 D7 iar intrrile D0 D3 la un potenial corespunztor lui 0 sau 1, ele nefiind accesate niciodat. Funcionarea MUX-ului cu 32 de linii de intrare cu MUX la ieire: - la intrarea de validare se aplic G = 1 . Toate MUX-urile sunt invalidate i au ieirea pe 0; - la intrrile de selecie A, B, C, D, E se aplic codul 1,1,1,0,1, iar intrarea de validare este G = 0 . Astfel, n urma primului etaj de multiplexare se selecteaz liniile de intrare corespunztoare codului de selecie A = 1, B = 1 i C = 1 (D7, D15, D23, D31,) iar la ieirea MUX-ului suplimentar se regsete linia D23 conectat la intrarea D2 a acestuia deoarece D = 0 i E = 1 (figura 4).
91
2009/2010
74HC151
0 1 1 1 0 1 1 1 D0 D1 D2 D3 D4 D5 D6 D7 0 1 1 1 D8 D9 D10 D11 D12 D13 D14 D15 0 1 1 1 D16 D17 D18 D19 D20 D21 D22 D23 0 1 1 1 D24 D25 D26 D27 D28 D29 D30 D31
74HC151
EN A B C A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 A B C
EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D7
0 Y0 Y0
0 Y0 Y0 D7
D0 D1 D2 D3 D4 D5 D6 D7
74HC151
74HC151
1
74HC151
1 Y1 Y1 D15 0 0 D 1 E 0
74HC151
D8 D9 D10 D11 D12 D13 D14 D15
Y1 Y1
EN D E A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y
EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y D23
74HC151
74HC151
2 Y2 Y2
2 Y2 Y2 D23
D16 D17 D18 D19 D20 D21 D22 D23
74HC151
74HC151
3 Y3 Y3
3 Y3 Y3 D31
D24 D25 D26 D27 D28 D29 D30 D31
Figura 3
Figura 4
Tem: 4.7; 4.8
3.9.4. Implementarea funciilor logice cu ajutorul multiplexoarelor

Exerciii: 1. Folosind un multiplexor 74HC151 i inversoare s se implementeze funcia:
F = P1 + P4 + P5 + P8 + P9 + P11 + P13 + P15
92
2009/2010
Se rescrie funcia cu ajutorul variabilelor A, B, C i D i se pun n eviden termenii canonici P ' .

ABC ABC ABC A2 BC ABC A BC A2C B F = 13 D + { D + { D + 13 D + 1 3 D + 1 3 D + { D + { D A2C B 2 P5 ' P ' P4 ' P5 ' P3 ' P1 ' P0 ' P1 ' 7 ' D + P ' ( D + D) + P ' 0 + P ' D + P ' D + P ' ( D + D) + P ' 0 + P ' D F = P0 1 1 3 2 3 4 5 1 3 6 7 2 2 1 1 ' ' ' ' ' ' ' F = P0 D + P1 1 + P2 0 + P3 D + P4 D + P5 1 + P6 0 + P ' D 7
Ecuaia care descrie funcionarea MUX-ului 74HC151: ' ' ' ' ' ' ' Y = EN ( D0 P0 + D1 P1 + D2 P2 + D3 P3 + D4 P4 + D5 P5 + D6 P6 + D7 P ' ) 7 Prin identificarea coeficienilor ultimelor dou ecuaii se obine, la ieirea circuitului, funcia F ( F = Y ). Intrarea de validare se leag la mas, variabilele A, B i C la intrrile de selecie A, B i C i celelalte intrri la:
D0 = D D2 = 0 D4 = D D6 = 0 D1 = 1 D3 = D D5 = 1 D7 = D
D 1
74HC151
EN A B C A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y F
Observaie: Cu ajutorul unui multiplexor care are codul de selecie format din n variabile se poate implementa orice funcie de n+1 variabile. 2. Folosind un multiplexor 74HCT151 i inversoare s se implementeze funcia:
F = P17 + P18 + P20 + P23 + P26 + P27 + P31
Se rescrie funcia cu ajutorul variabilelor A, B, C, D i E i se pun n eviden termenii canonici P ' .
F = 1 3 D E + 1 3 D E + 1 3 D E + { D E + 1 3 DE + 1 3 DE + { DE A2 BC A2 BC A2C B ABC A2 BC ABC ABC 2 P ' P ' P1 ' P2 ' P4 ' P2 ' P3 ' 7 7 F = E ( P1 'D + P2 '1 + P4 'D + P3 'D + P '1) 7
E
74HCT151
Prin identificarea coeficienilor funciei de mai sus i a ecuaiei de funcionare a MUX-ului se obine, la ieirea circuitului, funcia F ( F = Y ). La intrarea de validare se leag variabila comun negat ( EN = E ), variabilele A, B i C la intrrile de selecie A, B i C i celelalte intrri la:
D0 = 0 D2 = 1 D4 = D D6 = 0
D1 = D D3 = D D5 = 0
D 1
EN A B C A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y F
D7 = 1
Observaie: Cu ajutorul unui multiplexor care are codul de selecie format din n variabile se pot implementa i funcii de n+2 variabile dac una din variabile este comun tuturor termenilor ce apar n funcie.
93
2009/2010
3. Folosind un multiplexor 74HCT151 i un numr minim de pori logice, s se F = P17 + P19 + P25 + P31 . implementeze funcia:
Se rescrie funcia cu ajutorul variabilelor A, B, C, D i E i se pun n eviden termenii canonici P ' .
F = A BC DE + ABC DE + A BC DE + ABCDE = AE ( BC D + BC D + BC D + BCD ) Dac variabilele B, C i D se leag la intrrile de selecie A, B i C, se obin urmtoarele forme ale funciei F: ' ' ' - F = AE ( P0 + P1 + P4 + P ' ) implementat n figura 5, legnd intrarea de validare la AE , intrrile D0, 7 D1, D4 i D7 la 1 i D2, D3, D5 i D6 la 0. ' ' ' - F = E ( AP0 + AP1 + AP4 + AP ' ) implementat n figura 6, legnd intrarea de validare la E , intrrile 7 D0, D1, D4 i D7 la variabila A i D2, D3, D5 i D6 la 0. ' ' ' - F = AEP0 + AEP1 + AEP4 + AEP ' implementat n figura 7, legnd intrarea de validare la 0, 7 intrrile D0, D1, D4 i D7 la AE i D2, D3, D5 i D6 la 0.
74HCT151 74HCT151 74HCT151
E A
EN B C D 1 A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y F
E B C D A
EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y F E A B C D
EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y F
Figura 5.
Figura 6.
Figura 7.
4. Folosind un multiplexor 74HCT151 i un numr minim de pori cu trei intrri, F = P0 + P4 + P12 + P19 + P27 + P31 s se implementeze funcia:
Se rescrie funcia cu ajutorul variabilelor A, B, C, D i E: F = A B C D E + A B CD E + A B CDE + ABC D E + ABC DE + ABCDE
P0 ' P2 ' P3 ' P0 ' P1 ' P3 ' } } } } } } F = A B E (C D + CD + CD) + ABE (C D + C D + CD)
74HCT153
implementat cu MUX1 implementat cu MUX2 Variabilele C i D se leag la intrrile de selecie A i B. n acest caz ecuaia de funcionare a MUX-ului devine: F = EN ( D0 C D + D1CD + D2 C D + D3CD ) n cazul primului MUX, la intrarea sa de validare se leag:
A B E = A + B + E i 1D0 = 1D1 = 1D3 = 1 respectiv 1D2 = 0.
A B E 1
C D
Pentru cellalt MUX, la intrarea sa de validarea se leag ABE i 1D0 = 1D2 = 1D3 = 1 respectiv 1D1 = 0
Tem: 4.14, 4.15, 4.16

94
2009/2010
CAPITOLUL 4
CIRCUITE LOGICE SECVENIALE - CLS
La fel ca i CLC-urile, CLS-urile sunt tot circuite logice cu mai multe intrri i ieiri dar, la CLS-uri starea logic a ieirilor depinde de valoarea momentan a intrrilor i de starea anterioar a ieirilor. tw
Front cresctor
Modificarea strii ieirilor unui CLS are loc sub aciunea unor impulsuri de tact (CK). Acestea sunt impulsuri dreptunghiulare cu durat tw (sau Ti) i perioad T constante.
Front descresctor
CK T
La majoritatea CLS-urilor modificarea strilor ieirilor se poate face pe front sau pe nivel. Prin convenie, un semnal de tact este activ: pe 1 (n stare HIGH) dac modificarea ieirilor are loc pe frontul cresctor al tactului sau pe ntreaga sa durat; pe 0 (n stare LOW) dac modificarea ieirilor are loc pe frontul descresctor al tactului sau pe durata pauzei dintre dou semnale de tact;
4.1. CIRCUITE BASCULANTE

Sunt cele mai simple CLS-uri. Se clasific n:
CBB - prezint dou stri stabile la ieire; n oricare dintre ele pot sta un timp nedefinit; trecerea dintr-o stare n alta se face printr-o comand extern; CBM prezint o stare stabil i o stare cvasistabil la ieire; pot sta un timp nedeterminat n starea stabil; la o comand extern, trec n starea cvasistabil, rmn n aceast stare un timp bine determinat de ctre un circuit de temporizare dup care revin n starea stabil ateptnd o nou comand; CBA prezint dou stri cvasistabile la ieire; cele dou stri se succed la infinit, durata lor fiind determinat de ctre uncircuit de temporizare
4.1.1. CIRCUITE BASCULANTE BISTABILE

Convenie: dac un CBB are o intrare de tact i i modific ieirea numai la momente de timp determinate de semnalul de tact, acesta va fi denumit, n continuare, bistabil secvenial sau sincron sau, pe scurt bistabil (flip-flop);
95
2009/2010
dac un dispozitiv secvenial i supravegheaz permanent intrrile i i schimb ieirile n orice moment fr a depinde de un semnal de tact sau doar de un semnal de validare, va fi denumit bistabil asincron, nesecvenial sau latch.
4.1.1.1. Bistabilul S-R (Set-Reset)

Este cel mai simplu CBB. Are dou intrri S i R i dou ieiri complementare Q i /Q. Denumirea intrrilor este sugestiv: dac este activ intrarea SET, ieirea CBB se poziioneaz pe 1 (am setat CBB); dac este activ intrarea RESET, ieirea CBB se poziioneaz pe 0 (am resetat, am ters CBB); A) Latchul SR Este format din 2 pori I-NU i eventual dou inversoare pentru ca intrrile s devin active pe 1. Funcionarea sa, n regim static, este ilustrat n tabelul i pe scheme de mai jos:
S 1 0 0 1
1 0 /S
R 0 1 0 1
Q 1 0 1
/Q 0 1 1 Mem.stare anterioar Stare interzis

0 1 /S
/S Q
/Q /R 1 0 /S 1
R 0
1 /R 0
/Q
R 1
0 /R 1
/Q
R 1
0 /R 1
/Q
Acest latch se poate utiliza numai n aplicaiile n care nu exist posibilitatea apariiei combinaiei S = R = 1 . Funcionarea n regim dinamic:
S R Q /Q
Stare interzis
t t t t
Reprezentarea simbolic:
S R
Q Q
96
2009/2010
O alt variant a acestui tip de latch SR se obine dac se nlocuiesc porile I-NU cu pori SAU-NU. Prin deplasarea semnelor de inversare se obine schema:
S /Q
Deoarece: =
/Q
( A B = A + B )
Alt metod de obinere a schemei cu pori SAU-NU se bazeaz pe relaiile care descriu funcionarea latchului SR cu pori I-NU:
Q = QS
Q = QR Prin negarea lor i aplicnd teoremele lui De Morgan, rezult: Q=Q+S

Q=Q+R care, prin implementare, conduc la schema latch-ului SR cu pori SAU-NU.
Obs.: - i n acest caz intrrile sunt active pe 1 (chiar dac lipsesc inversoarele); - intrarea corespunztoare ieirii Q este R (i nu S ca n cazul anterior). Aplicaie: eliminarea comutrilor false la nchiderea/deschiderea unui comutator
n absena latchului, la nchiderea sau deschiderea unui contact lamelar, datorit elasticitii acestuia, apar mai multe contacte mecanice superficiale care determin apariia unor oscilaii nainte de stabilirea unui contact ferm.
prezena latch-ului face ca, din succesiunea de impulsuri produse de nchiderea sau deschiderea contactului, doar primul impuls s genereze bascularea comutatorului (restul impulsurilor nu mai au nici un efect!).
Vcc
Oscilaii la nchidere /S Q
1 2
/Q
nchis Oscilaii la nchidere deschis t t
1 2 Vcc
/R
Valorile recomandate ale componentelor: R = 1K , C = 10nF (TTL), respectiv
R = 1M , C = 100 pF (CMOS).
97
2009/2010
B) Latchul SR cu intrare de comand
Spre deosebire de latchul SR de la punctul A), acesta are: o intrare suplimentar de validare EN; modificarea strii sale se face numai dac intrarea de validare EN este pe 1 n conformitate cu tabelul de funcionare a latchului SR prezentat anterior; poate fi utilizat i n aplicaii nesecveniale caz n care la intrare EN se aplic niveluri logice neperiodice. Schema latchului SR cu intrare de comand i reprezentarea sa simbolic sunt:
S EN P4 P2 /R /Q P3 /S P1 Q S EN R Q Q
Aplicaie: memorarea unui bit de informaie n diverse aplicaii.

C) Bistabilul SR sincron
Este similar cu latchul SR cu intrare de comand doar c, intrarea suplimentar este privit ca o intrare de tact. Schema este identic cu cea prezentat anterior.
Funcionare: Modificarea strii bistabilului se face pe toat durata Ti a impulsului de tact.
dac intrrile S i R sunt modificate pe intervalul Ti , ieirile Q i Q comut imediat (ca n cazul unui latchului SR); dac intrrile S i R sunt modificate pe durata pauzei impulsului de tact, ieirile Q
i Q nu se modific deoarece CK = 0 face ca ieirile porilor P3 si P4 s fie pe 1 indiferent de starea intrrilor S i R. Starea ieirilor se modific numai dup apariia impulsului de tact.
Notaie: starea intrrilor/ieirilor nainte de apariia impulsului de tact n+1: S n , Rn , Qn ; starea intrrilor/ieirilor dup apariia impulsului de tact n+1: S n +1 , Rn +1 , Qn +1 ; Tabelul de funcionare i reprezentarea simbolic: S n Rn Qn +1
0 1 0 1 0 0 1 1
Qn 1 0 Stare interzis
S CK R Q Q
Un astfel de bistabil poate fi folosit doar n aplicaii n care nu apare starea S = R = 1 .
98
2009/2010
Funcionarea n regim dinamic (se remarc modificarea ieirii numai pe durata impulsului de tact i prezena strii interzise):
S R t t CK t Q t /Q
Stare interzis
D) Metode de generare a semnalului de tact activ pe front
Datorit performanelor dinamice superioare i a comoditii utilizrii, n sistemele sincrone moderne se folosesc aproape n totalitate bistabile comandate pe front. Pentru generarea semnalului de tact activ pe fronturi se folosesc dou scheme simple de detectoare de fronturi, una pentru frontul cresctor i alta pentru frontul descresctor. Dei impulsurile de tact generate CLKi+ i CLKi- au o lime mic, (de ordinul timpului de propagare), ele sunt suficiente pentru a declana bistabilul.
E) Particulariti dinamice cu privire la utilizarea bistabilelor comutate pe front
Pentru funcionarea corect a CBB comutate pe front este necesar respectarea a dou intervale de timp: timpul de prestabilire (setup time) - t s - este intervalul minim dintre momentul atingerii unei valori stabile a nivelului logic la intrarea de date i momentul aplicrii frontului activ al impulsului de tact;
99
2009/2010
timpul de meninere (hold time) - t H - reprezint durata minim n care valoarea stabil a nivelului aplicat la intrarea de date trebuie meninut dup apariia frontului activ a impulsului de tact.
Pentru circuitele numerice uzuale, t s = 5 50ns , iar t H = 0 10ns . Dac nu se respect aceti timpi, funcionarea bistabilului, dup aplicarea frontului activ al impulsului de tact, este imprevizibil (pot apare oscilaii, comportri metastabile sau n cel mai fericit caz o stare stabil nedeterminat).
F) Bistabilul SR comandat pe front
Este format dintr-un CBB SR sincron i un detector de fronturi. n funcie de tipul detectorului de fronturi folosit, se obine un bistabil SR comandat pe frontul cresctor sau descresctor al impulsului de tact. Schema, reprezentarea simbolic i formele de und ale CBB comandat pe frontul cresctor al impulsului de tact un redate mai jos.
S R t t CK
Comandat pe frontul cresctor S CK R Q Q Comandat pe frontul descresctor S CK R Q Q
t Q t /Q t
G) Bistabilul SR Master-Slave
Carte pg 134.
4.1.1.2. Bistabilul JK
Acest tip de bistabil poate elimina, n anumite situaii, nedeterminarea care exist n cazul bistabilului SR (dac durata impulsului de tact este mai mic dect timpul de propagare Ti < t p = 2 t pSI NU ).
A) Bistabilul JK sincron
Principalele deosebiri fa de SR: intrrile se noteaz cu J i K (nu au o semnificaie deosebit); apare suplimentar o reacie global de la ieiri la cele dou intrri, astfel nct ieirile porilor P3 i P4 depind nu numai de intrrile de date ci i de starea bistabilului S R ;
100
2009/2010
exist suplimentar dou intrri asincrone prioritare /PR (Preset), /CLR (Clear) pentru stabilirea strii iniiale.
Funcionare: Reprezentarea tabelului de funcionare se face analiznd funcionarea circuitului pentru CLK = 1, /PR = 1, /CLR = 1 i pentru fiecare combinaie a Jn, Kn i Qn.
Obs: modificarea strii ieirii din Qn n Qn+1 se face numai pe durata Ti a impulsului de tact; intrrile asincrone prioritare determin starea ieirii independent de impulsul de tact conform tabelului:
/PR 1 0 0 1 /CLR 0 1 0 1 Q 1 0 Funcionare sincron Stare interzis
pentru Jn = Kn = 1 starea bistabilului este complementat la fiecare impuls de tact. Aceasta afirmaie este valabil numai dac durat impulsului de tact este mai mic dect timpul de propagare prin CBB. n caz contrar la ieiri apar oscilaii.
Pentru a demonstra acest fapt este necesar s se in cont de timpii de propagare prin porile bistabilului (durata fronturilor se poate neglija). Dac ieirea Q a fost pe 0, dup trecerea timpului tp, Q trece pe 1. Dup scurgerea a nc unui tp, Q trece din nou n 0, i aa mai departe, pn cnd CLK devine 0. Aceste oscilaii la ieire fac imposibil precizarea strii finale a bistabilului.
CK t Q
tp tp tp
Reprezentarea simbolic:
J CK K
Q Q
Tem: S se reprezinte grafic formele de und care apar la ieirile CBB JK dac J = K = 1 i impulsul de tact are o durat mult mai mare dect tp (+1punct la nota final de la CID). 101
2009/2010
B) Bistabilul JK comandat pe front

Este format dintr-un CBB JK sincron i un detector de fronturi. Poate comuta pe frontul cresctor sau descresctor al impulsului de tact. Schema i reprezentrile simbolice sunt prezentate mai jos:
Tabelul de funcionare este identic cu al bistabilului JK sincron. Formele de und ale bistabilului comandat pe frontul cresctor, respectiv descresctor, al impulsului de tact sunt:
J K t t CK t Q t /Q t /Q t Q t CK t J K t t
CBB JK comandat pe front cu intrri asincrone prioritare:

Tabelul de funcionare este identic cu cel prezentat la CBB JK sincron cu intrri asincrone prioritare. Intrrile asincrone prioritare (/S i /R) sunt folosite pentru iniializarea CBB nainte sau n timpul funcionrii secveniale. Ele se numesc: asincrone nu exist nici o sincronizare ntre aceste semnale i tact; prioritare ele determin starea bistabilului, dac sunt active i nu intrrile J, K. Aplicaie a CBB JK: determinarea ordinii de apariie a dou semnale I1 i I2.
102
2009/2010
Se utilizeaz un bistabil JK care comut pe frontul cresctor al semnalului de tact. Intrarea K se conecteaz la mas. Dac semnalul I1 apare primul nseamn c n momentul n care I2 trece pe 1 intrrile bistabilului sunt J = 1 i K = 0 ceea ce determin Q = 1. Dac semnalul I1 nu apare primul nseamn c n momentul n care I2 trece pe 1 intrrile bistabilului sunt J = 0 i K = 0 ceea ce face ca bistabilul s nu-i modifice starea (Q rmne pe 0).
C) Bistabilul JK Master-Slave (JK-MS)

Asigur eliminarea necondiionat a nedeterminrii strii lui Qn+1 pentru combinaia Jn = Kn = 1. n acest scop s-a ntrerupt reacia global de la ieiri la intrri, pe durata impulsului de tact, i astfel nu mai apar oscilaiile la ieirea bistabilului JK care conduceau la starea nedeterminat a ieirii Qn+1.
Este format din dou latch-uri SR cu intrare de comand ntre care exist o reacie global ieire-intrare. Primul latch numit Master este comandat de CLK iar al II-lea latch numit Slave de /CLK.
Comunicarea ntre latch-urile Master i Slave este dirijat de porile P1 i P2 prin intermediul semnalului /CLK. n momentul n care CLK devine 1, QM se modific conform tabelului de funcionare. Pe durata ct CLK = 1, /CLK = 0 ceea ce mpiedic transmiterea lui QM i /QM la seciunea Slave. Astfel se ntrerupe bucla de reacie global ieire-intrare pe toat durata impulsului de tact, evitnd apariia oscilaiilor. n momentul n care CLK = 0, /CLK = 1, informaia QM se transmite la ieirea Q (QS). Astfel se poate spune c orice bistabil cu seciune MS comut pe frontul descresctor al impulsului de tact. Tabelul de funcionare, reprezentarea simbolic i formele de und aferente sunt prezentate mai jos:
Tabelul de funcionare:
J K
Qn +1
CK J t t K t
0 1 0 1
J CK K
0 0 1 1
Qn
1 0 /Qn
J SQ CK Q K R
Q Q
Q t /Q t
103
2009/2010
4.1.1.3. Bistabilul D (Delay)

Acest tip de bistabil transmite la ieire informaia prezent la intrare cu o ntrziere determinat de momentul aplicrii impulsului de tact. Ecuaia sa de funcionare este: Qn+1 = Dn. Bistabilul D se poate realiza dintr-un bistabil SR sau JK i un inversor conectat ntre intrrile SR sau JK astfel nct ele s funcioneze doar pentru S = /R sau J = /K.
A) Latch-ul D
Se obine dintr-un latch SR prin conectarea unui inversor ntre intrrile S i R astfel nct S = /R.
D S EN R Q Q D Q
EN Q
Funcionare: EN = 1, Q urmrete intrarea D, se spune c latch-ul este transparent; EN = 0, D nu influeneaz ieirea Q; Q memoreaz starea anterioar trecerii lui EN pe 0, se spune c latch-ul zvorte ultima valoare a lui D.
EN D
Qn +1
EN D Q t t t
1 1 0 0
0 1 0 1
0 1 Qn Qn
Latch-ul D este celula fundamental pentru memorarea unui bit de informaie. Aplicaie: Registru de memorare pe n bii
La o magistral de date D0Dn-1 se conecteaz n latch-uri de tip D cu intrare de validare (notat cu C). Toate intrrile de validare se conecteaz mpreun i formeaz intrarea LE (Latch Enable). Pentru memorarea unui cuvnt de n bii disponibil la un moment dat pe magistral, se aplic un impuls scurt la intrarea LE. Fiecare latch al registrului va memora un bit din magistrala de date n momentul n care are loc tranziia din 1 n 0 a semnalului LE. Din acel moment cuvntul memorat devine disponibil la ieirile Q0Qn-1.
B) Bistabilul D comutat pe frontul cresctor al impulsului de tact

Se obine dintr-un latch D i un detector de fronturi cresctoare. Reprezentarea simbolic: Varianta 2: Folosete dou latch-uri D i un inversor: Carte pag 143
104
2009/2010
C) Bistabilul D comutat pe frontul decresctor al impulsului de tact

Este realizat dintr-un bistabil SR-MS sau JK-MS i un inversor conectat ntre intrrile SR, respectiv JK.
Se poate obine i dintr-un latch D i un detector de fronturi descresctoare.

Tem: S se deseneze formele de und aferente funcionrii CBB-D comandate pe fronturi.
4.1.1.4. Bistabilul T (Toggle)

Bistabilul T se obine numai din CBB JK-MS prin conectarea mpreun a intrrilor J i K (CBB JK-MS este forat s funcioneze doar n situaiile J = K = 0 i J = K = 1).
Obs: 1. Dac T este permanent 1, Qn+1 = Qn , bistabilul basculeaz la fiecare impuls de tact. El se poate folosi ca divizor de frecven a impulsurilor de tact:
f Q = f CK 2
2. Bistabilul T este elementul de baz al oricrui numrtor. 3. Nu se fabric bistabile T. Ele se obin din bistabile JK sau D.
Aplicaii: 1. Conversia bistabilului D n T
Este cea mai des utilizat fiind impus de: necesitatea divizrii cu 2; existena bistabilelor de tip D i inexistena bistabilelor de tip T. Pentru realizarea unui bistabil de tip D se pornete de la urmtoarea schem bloc.
Tn 0 0 1 1
105
Qn 0 1 0 1
Qn+1 0 1 1 0
Dn 0 1 1 0
2009/2010
Se completeaz, n prima etap, tabelul de funcionare al CBB T. Ulterior se adaug coloan corespunztoare funcionrii CBB D. Din tabel se obine: Dn = Tn Qn + Tn Qn = Tn Qn adic circuitul logic (CL) este o poart SAU-EXCL. De cele mai multe ori un asemenea bistabil trebuie s funcioneze ca divizor cu 2, adic intrarea T trebuie s fie n permanen egal cu 1. Ecuaia anterioar devine: Dn = Qn iar schema se simplific:
f cu: f Q = CK 2 2. Conversia bistabilului T n D Se face similar cu conversia anterioar. Se pornete de la urmtoarea schem bloc. Dn Qn 0 0 0 1 1 0 1 1 Qn+1 0 0 1 1 Tn 0 1 1 0
Se completeaz, n prima etap, tabelul de funcionare al CBB D. Ulterior se adaug coloan corespunztoare funcionrii CBB T. Din tabel se obine: Tn = Dn Qn + Dn Qn = Dn Qn adic circuitul logic (CL) este o poart SAU-EXCL. 3. Generarea unui semnal de tact cu 2 faze Carte pag 147-148
4.1.1.5. Metastabilitatea
Starea metastabil este un nivel logic intermediar, cuprins ntre 0 i 1, care poate apare la ieirile unui bistabil atunci cnd nu se respect durat minim a timpilor setup t s i hold t H (definii n paragraful 4.1.1.1.E). Comportarea metastabil a unui bistabil se poate asemna cu poziia unei mingi pe un deal. Dac se arunc mingea de deasupra dealului exist o probabilitate foarte mare ca ea s alunece spre baza dealului, pe un versant sau altul. Dar dac ea va ajunge chiar n vrful dealului, este posibil s rmn acolo un timp, nainte de a aluneca la vale datorit unor factori aleatori (vnt, cutremur, etc.).
Stare metastabil
Stare stabil
Stare stabil
La fel ca i mingea n vrful dealului, bistabilul poate rmne n stare metastabil un interval de timp nepredictibil nainte de a ajunge (din cauza unor factori nedeterminabili) ntro stare stabil.
106
2009/2010
Analogia funcionrii unui bistabil cu poziia mingii fa de deal poate continua. Dac mingea este ntr-o anumit parte a dealului, aplicndu-i o for: moderat, ea va ajunge n partea cealalt a dealului; redus, ea nu va putea urca panta i va reveni n aceeai poziie; bine determinat, ea va urca panta, se va opri n vrf, va sta acolo un anumit interval de timp, dup care ca reveni la baza dealului ntr-o parte sau alta. Asemntoare este i comportarea bistabilului. De exemplu, n cazul unui bistabil SR, aplicarea unui impuls intrrii S poate determina: comutarea ieirii Q pe 1 dac durata impulsului este mai mare dect durata minim specificat n foile de catalog; meninerea ieirii Q pe 0 dac durata impulsului este mai mic dect durata minim; trecerea ieirii Q n stare metastabil dac durata impulsului este aproximativ egal cu durata minim; Acelai lucru se ntmpl i n cazul bistabilului D. Dac datele prezente la intrarea D sunt stabile pe durata timpilor t s i t H atunci ieirea Q comut conform tabelului de funcionare dup timpul de propagare t pd .
CK Date stabile D tS Q tpd tpd tr tH tS tH Stare metastabil Date instabile
Dac datele existente la intrarea D nu respect timpii setup i/sau hold, atunci este probabil ca dup trecerea timpului t pd bistabilul s intre n stare metastabil. Teoretic durata strii metastabile t r (numit i timp de rezoluie a metastabilitii) ar putea fi infinit dar practic, probabilitatea de meninere a ei scade exponenial. Ea nu depete, de regul, o perioad a impulsurilor de tact. Probabilitatea apariiei unei stri metastabile cu o durat mai mare de t r este dat de
e T0 f a n care MTBF este timpul mediu de apariie a unei stri metastabile a crei durat depete perioada impulsurilor de tact, f este frecvena impulsurilor de tact, a este frecvena de modificare a intrrii asincrone, T0 i sunt constante dependente de familia logic folosit. n cazul utilizrii unor bistabile din seria LS, T0 = 0,4 s i = 1,5ns . Deoarece t s = 10ns , t H = 10ns , pentru o frecven a tactului de 10MHz, perioada sa este t = 100ns iar t r = 80ns . Dac semnalul de la intrarea D se modific cu o frecven de 100kHz, se obine:
relaia:
tr
MTBF (t r ) =
MTBF (80ns ) =
8010 9 1,510 9 7
0,4 10 10
= 3,63 1011 sec
adic aproximativ 115 secole!!
107
2009/2010
Dac frecven tactului este de 20MHz, MTBF(30ns) devine egal cu 6 secunde!! n ipoteza c durata strii metastabile t r nu depete o perioad a impulsurilor de tact circuitul de sincronizare prezentat mai jos, transform orice intrare asincron ntr-un semnal sincronizat cu semnalul de tact.
Intrare asincron D Q Posibil apariie stare metastabil D Q Semnal sincronizat cu CLK
EN Q CLK
EN Q
4.1.1.6. Tipuri uzuale de bistabile

A) Bistabile realizate n tehnologie TTL
Cele mai utilizate bistabile realizate n tehnologie TTL sunt: 74LS74, 74ALS74 dou bistabile D care comut pe frontul cresctor al tactului, cu intrri asincrone Set/Reset active pe 0; 74LS109, 74ALS109 dou bistabile JK care comut pe frontul cresctor al tactului, cu intrri asincrone Set/Reset active pe 0 (intrarea K este activ pe 0); 74LS112, 74ALS112 dou bistabile JK care comut pe frontul descresctor al tactului, cu intrri asincrone Set/Reset active pe 0;
74ALS74 74ALS109 74ALS112
D S Q CR Q
J SQ CK Q K R
J SQ CK Q K R
74LS373, 74ALS373 8 latch-uri D cu ieiri cu trei stri, cu intrri E (enable activ pe 1) i OE (output enable activ pe 0) comune, care pot comanda memorii i microprocesoare realizate n tehnologie MOS;
74ALS373
74LS377, 74ALS377 8 bistabile D, cu intrri de tact CP (activ pe frontul cresctor) i de validare E (enable activ pe 0) comune;
74ALS377
74LS374, 74ALS374 registru pe 8 bii (realizat cu bistabile de tip D), cu ieiri cu trei stri, cu intrri de tact CP (activ pe frontul cresctor) i OE (output enable activ pe 0) comune; poate comanda memorii i microprocesoare realizate n tehnologie MOS;
108
2009/2010
74ALS374
74LS273, 74ALS273 8 bistabile D, cu intrri de tact CP (activ pe frontul cresctor) i de tergere MR (master reset activ pe 0) comune;
74ALS273
B) Bistabile realizate n tehnologie CMOS
Cele mai folosite bistabile realizate n tehnologie CMOS seria 4000 - sunt: 4013 dou bistabile D care comut pe CD4027 CD4013 frontul cresctor al tactului, cu intrri asincrone Set/Reset active pe 1; J SQ D S Q CK 4027 dou bistabile JK care comut pe CR Q Q K R frontul cresctor al tactului, cu intrri asincrone Set/Reset active pe 1; 4042 4 bistabile D cu intrare de tact comun care comut pe frontul cresctor al tactului dac intrarea POLARITY = 0, respectiv pe frontul descresctor dac intrarea POLARITY = 1; 4076 registru pe 4 bii (realizat cu bistabile de tip D), cu ieiri cu trei stri, cu intrri de tact CP (activ pe frontul cresctor), dou intrri de validare ED0, ED1 (data enable input active pe 0), dou intrri OE0, OE1 (output enable active pe 0) i o intrare MR (master reset activ pe 1) comune De asemenea, n seriile HC, HCT, AC i ACT se produc circuitele corespondentele celor realizate n tehnologie TTL: 74HC74, 74HCT74, 74AC74, 74ACT74; 74HC109, 74HCT109, 74AC109, 74ACT109; 74HC112, 74HCT112, 74AC112, 74ACT112; 74HC373, 74HCT373, 74AC373, 74ACT373; 74HC374, 74HCT374, 74AC374, 74ACT374; 74HC377, 74HCT377, 74AC377, 74ACT377; 74HC273, 74HCT273, 74AC273, 74ACT273;
C) Bistabile realizate n alte tehnologii
n tehnologie BiCMOS se produc circuitele 74FCT373, 74FCT374, 74FCT377, 74FCT273 iar n cadrul seriilor de mic putere LV, LVC, LVT i ABT, pe lng acestea, se realizeaz i circuitul 74xxx74.
109
2009/2010
4.1.1.7. Excerciii i probleme cu bistabile

1. S se proiecteze, cu bistabile JK, un circuit secvenial sincron cu urmtoarea evoluie a ieirilor: Q1Q2 = 00 10 11 01 00 .
Se construiete tabelul tranziiilor: a) trecerea din starea 00 n stare 10 se face dac: Starea actual Starea viitoare ' ' Q1 Q2 1 0 Intrri CBB1
J1 K1
Intrri CBB2
J2 K2
Q1
0
Q2
0
b) tabelul complet al tranziiilor este: Stare actual Stare viitoare ' ' Q1 Q2 1 0 1 1 0 1 0 0 Intrri CBB1
J1 K1
Intrri CBB2
J2 K2
Q1
0 1 1 0 c) se obin formele minime:
Q2
0 0 1 1
1 X X 0
X 0 1 X
0 1 X X
X X 0 1
J1 = Q2 J 2 = Q1
K1 = Q2
K 2 = Q1
Q2
d) schema circuitului secvenial este:

J CK K CK Q Q Q1 J CK K Q Q
2. S se proiecteze, cu bistabile JK, un circuit secvenial sincron cu urmtoarea evoluie: Q1Q2Q3 = 111 011 101 100 000 . 3. S se proiecteze un divizor de frecven cu 3 folosind bistabile JK. 4. S se analizeze circuitul i s se reprezinte formele de und obinute la ieirile Q1 i Q2 pentru zece impulsuri de tact (starea iniial Q1 i Q2 = 0).
1 CK 1 J CK K Q 1 Q Q1 1 J CK K Q2
Q Q
110
2009/2010
5. Desenai forma semnalului obinut la ieirea bistabilelor pentru zece impulsuri de tact (starea iniial Q1 i Q2 = 0).
J CK CK K Q Q Q1 J CK K
Q Q
Q2
6. tiind c J = K = 1, s se deduc formele de und la ieiri pentru 8 impulsuri de tact dac starea iniial este: a) Q1 = 1, Q2 = 1; b) Q1 = 1, Q2 = 0.
1 CK 1 J CK K Q Q Q1 D Q Q2 CK Q
7. S se determine succesiunea strilor i s se deseneze formele de und obinute la ieiri pentru 10 impulsuri de tact dac starea iniial este: a) Q1 = Q2 = Q3 = 0; b) Q1 = Q3 = 1, Q2 = 0; c) Q1 = 0, Q2 = Q3 = 1; d) Q1 = Q2 = Q3 = 1.
J CK 1 CK K Q 1 Q Q1 1 J CK K Q2 R CK S Q Q Q3
Q Q
8. Circuitul din figur este realizat cu bistabile D care comut pe frontul cresctor al impulsului de tact. n momentul iniial contactul K este nchis. Se deschide contactul K i apoi se aplic impulsuri de tact. S se descrie succesiunea strilor circuitului i s se deseneze formele de und ale ieirilor bistabilelor pentru primele zece impulsuri de tact.
D CK K Q Q1 D Q Q2 D Q Q3
CK Q S
CK Q R
CK Q S
9. S se stabileasc tabelul de adevr i tipul bistabilului din figur:

M N CK Q
CK Q
Tem: 5.2, 5.4, 5.6

111
2009/2010
4.1.2. CIRCUITE BASCULANTE MONOSTABILE CBM

Monostabilele sunt CLS-uri care prezint la ieire: stare stabil n care circuitul rmne un timp orict de lung dac la intrarea lui nu se aplic un semnal de comand; o stare cvasistabil n care trece la apariia unui semnal de comand extern, rmne n aceast stare un timp limitat determinat de constanta de timp RC a unui circuit de temporizare, dup care revine n starea stabil ateptnd o nou comand. Aplicaii: generarea unor impulsuri de durat constant (egal cu durata strii cvasistabile).
4.1.2.1. Monostabile cu pori

O schem de CBM cu pori este:
C
P1
ui uP1 t t
ui
uP1
uR
uo
uR
VoH V2
Funcionare:
IiLR - la apariia unui front descresctor al semnalului -Vd de intrare ui, ieirea porii P1 trece pe 1. Tensiunea pe t C nu poate varia brusc, astfel nct saltul de tensiune de pe armtura din stnga se va transmite armturii din uo dreapta. Tensiunea pe R crete brusc la valoarea VoH. Ieirea se poziioneaz pe 0. n continuare C se ncarc exponenial, iar UR scade exponenial. n momentul n care t UR scade sub valoarea de prag V2, ieirea comut pe 1. Intervalul de timp ct ieirea este pe 0, , reprezint starea cvasistabil. n continuare C se ncarc complet, tensiunea pe R stabilizndu-se la valoarea IiLR. - la apariia unui front cresctor al semnalului de intrare, ieirea porii P1 trece pe 0. Saltul negativ de tensiune de pe armtura din stnga lui C se transmite i armturii din dreapta. Astfel tensiunea pe R are tendina s scad la valoarea (negativ) IiLR-VoH. Acest salt negativ este limitat la valoarea Vd de ctre dioda de protecie de la intrarea porii. n continuare C se descarc i UR ajunge, din nou, la valoarea IiLR. n acest interval tensiunea de ieire nu se modific (rmne pe 1).
Pentru determinarea duratei strii cvasistabile se particularizeaz relaia:
u (t ) = u () [u () u (0)]e RC considernd u () = I iL R i u (0) = VoH i punnd condiia c, la momentul t = , u R ( ) = V2 . Se obine:
adic:
V2 = I iL R [I iL R VoH ]e V I R = RC ln oH iL V2 I iL R
RC
112

C
2009/2010
O alt schem (fr reacie) este prezentat alturat:
ui
uR
uo
Funcionarea ei este aproape similar schemei anterioare, ea furniznd la ieire un V I iL R impuls de durat = RC ln oH declanat de frontul cresctor al semnalului de intrare V2 I iL R (comand).
Tem: S se deseneze formele de und aferente funcionrii CBM de mai sus. S se specifice care este diferena major ntre funcionarea acestei i a celei anterioare (este redeclanabil pe durata strii cvasistabile).
4.1.2.2. Monostabile dedicate

a) 74HCT121 CBM neredeclanabil Monostabilul integrat comut dac la intrarea T apare un front cresctor. Datorit reaciei (/Q se leag intern la o intrare a porii I-NU), circuitul poate fi declanat numai pe durata strii stabile (cnd /Q = 1).
/A1 /A2 B VCC R Ri C
CBM
Q Q
Deoarece pe durata strii cvasistabile, circuitul nu poate fi declanat, el se numete monostabil neredeclanabil.
B
Posibiliti de declanare: /A1 1 0 X /A2 1 x 0 B 1 1
t Q Ti Ti t
Durata impulsului obinut la ieire se determin cu relaia: Ti = RC ln 2 = 0,693RC Ti = 40ns 40 sec . b) 74HCT122 CBM redeclanabil Comparativ cu circuitul anterior, lipsete reacia i apar suplimentar intrrile B2 i /R (Reset).
B1
/A1 /A2 B1 B2 VCC R C
CBM
TRQ
Intrarea R activ (pe 0) determin ntreruperea strii cvasistabile i trecerea ieirii Q pe 0.
t Q Ti Ti t
c) 74HCT123 2x CBM neredeclanabile, independente, cu intrri /A, B i /R.
113
2009/2010
d) 4098 2x CBM cu: - declanare pe frontul cresctor sau descresctor; - posibilitate de funcionare n regim neredeclanabil sau redeclanabil; - intrare RESET. e) 4047 CBM sau CBA care permite obinerea unor durate Ti foarte, foarte mari.
4.1.3. CIRCUITE BASCULANTE ASTABILE (CBA)

CBA sunt CLS-uri care prezint la ieire dou stri cvasistabile a cror durat depinde de unul sau dou circuite de temporizare RC. Strile cvasistabile alterneaz fr nici o comand extern suplimentar. Se poate realiza: - cu pori; - cu circuite integrate dedicate.
4.1.3.1. Astabil cu poart cu trigger Schmitt

R
Este un CBA cu:
- histerez; - un singur circuit de temporizare; - intrare de validare EN.
74HCT132
uc C
EN
uo
Funcionare: Dac EN = 1, la conectarea tensiunii de alimentare, C fiind descrcat (uc = 0) pune intrarea porii la mas. Ieirea acesteia se poziioneaz pe 1 i prin intermediul rezistenei R, condensatorul C ncepe s se ncarce. n momentul n care tensiunea pe C depete valoarea de prag Vth+, tensiunea la ieirea porii devine 0. C ncepe s se descarce (tot prin R) pn cnd tensiunea uc devine egal cu Vth- i ieirea comut din nou n 1. n continuare ncepe un nou proces de ncrcare Dac EN = 0 ieirea este tot timpul pe 1. Pentru determinarea duratei strilor cvasistabile se pornete de la diagramele de funcionare:
uC
VoH V1 V2 VOL+IiLR
uo
T1 T2
Pentru determinarea duratei T1 se particularizeaz relaia: u (t ) = u () [u () u (0)]e RC considernd u () = VOL + I iL R i u (0) = V1 i punnd condiia c, la momentul t = T1 , u (T1 ) = V2 .
114
Circuite Integrate Digitale Se obine:

V2 = VOL + I iL R [VOL + I iL R V1 ]e
T1 RC
2009/2010
adic:
T1 = RC ln
V1 I iL R VOL V2 I iL R VOL
sau: T1 = k1 RC
Pentru determinarea duratei T2 se particularizeaz relaia:

u (t ) = u () [u () u (0)]e considernd u () = VOH i u (0) = V2 i punnd condiia c, la momentul t = T2 , u (T2 ) = V1 .
t RC
Se obine: V1 = VOH [VOH V2 ]e adic: T2 = RC ln VOH V2 VOH V1
T2 RC
sau: T2 = k 2 RC
Observaii: 1). Perioada (frecvena) semnalului generat este T = T1 + T2 = (k1 + k 2 ) RC . T2 k2 2). Factorul de umplere al semnalului generat are o valoare fix: F = = T1 + T2 k1 + k 2 3). Valorile celor dou componente pasive se aleg innd cont de restriciile impuse de familia de circuite integrate din care face parte poarta I-NU (pentru TTL, R are o valoare redus maxim 10K iar pentru familia CMOS, R are o valoare mare sute de K - iar C<100nF).
Exemplu de calcul:
a). Pentru o poart 74HCT132, V1 = 1,9V; V2 = 1,1V; VOL=0,2V; VOH=3,6V; IILR=0,3V. Se obine: T1=0,85RC T2=0,39RC f = 1/1,24RC i F = 0,31 b). Pentru o poart 4093 cu VDD = 10V, V1 = 5,9V; V2 = 3,9V; VOL=0 V; VOH=10V; IILR=0V. Se obine: T1=0,41RC T2=0,40RC f = 1/0,81RC i F = 0,49
4). Pentru a obine un factor de umplere dorit trebuie separat calea de ncrcare de calea de descrcare a condensatorului. Se folosesc dou diode i dou rezistene
D1
ncrcare C
R1
descrcare C
D2
T2 = k2R2C T1 = k1R1C
R2
5). Modificarea continu a frecvenei generate se face nlocuind rezistena R cu un poteniometru P. R P T = (k1+k2)(P+R)C
C uo
115
2009/2010
4.1.3.2. Astabil cu inversoare

uA
VoH I1 R I2 vo Vth VoH + Vd
C vc
-Vd
vA
uo
T1 T2
CBA este format din dou inversoare CMOS (VOL = 0V i VOH = VDD) i un circuit de temporizare RC (nu exist restricii asupra valorii lui R). Condensatorul C se ncarc prin R. Comutarea se produce cnd se atinge tensiunea de 1 prag Vth = VDD . Din cauza diodelor de protecie de la intrarea unei pori CMOS, saltul de 2 tensiune este limitat la valorile Vd respectiv, VOH + Vd. Funcionare: La conectarea tensiunii de alimentare, C este descrcat. Astfel V0 = 0, VA = 0 i VB = 1. C se ncarc prin R. n momentul n care VA = Vth cele dou inversoare comut i furnizeaz la ieiri VB = 0 i Vo = 1. Deoarece ieirea trece pe 1. Tensiunea pe armtura din stnga a lui C sufer un salt de tensiunea n valoarea de VOH. Acest salt trebuie s fie resimit i pe armtura din dreapta dar el este limitat la valoarea VOH + Vd. n continuare C se descarc peste R pn cnd tensiunea pe el atinge din nou valoarea de prag. n acest moment porile comut din nou revenind la valorile V0 = 0, VA = 0 i VB = 1. Deoarece tensiunea pe armtura din stnga a lui C sufer un salt de tensiunea n valoarea de -VOH pe armtura din dreapta lui C se va resimi un salt de tensiune (limitat) pn la Vd. Apoi fenomenul se repet pn la deconectarea sursei de alimentare.
Pentru determinarea duratei T1 se particularizeaz relaia: u (t ) = u () [u () u (0)]e considernd u () = VOH i u (0) = Vd i punnd condiia c, la momentul t = T1 , u (T1 ) = Vth . Se obine:
t RC
Vth = VOH [VOH + Vd ]e adic: T1 = RC ln VOH + Vd . VOH Vd
T1 RC
Pentru determinarea duratei T2 se particularizeaz relaia: u (t ) = u () [u () u (0)]e RC considernd u () = 0 i u (0) = VOH + Vd i punnd condiia c, la momentul t = T2 , u (T2 ) = Vth .
116
Circuite Integrate Digitale Se obine: Vth = [VOH + Vd ]e adic: T2 = RC ln
2009/2010
T2 RC
VOH + Vd . Vth La modificarea tensiunii de alimentare, se modific i tensiunea de prag. Pentru a asigura o stabilitate mai bun i o excursie mai mare de tensiune la bornele condensatorului C (fr limitri) se conecteaz o rezisten .
4.1.3.3. Astabil realizat cu monostabile 74HCT123

Este compus din dou CBM care se declaneaz succesiv; unul (1) furnizeaz durata impulsului cellalt (2) durata pauzei. Astfel, cele dou durate pot fi reglate independent.
VDD R1 C1 C/R C 1Q A Q B R VDD VDD VDD R2 C2 C/R C 2Q A Q B R VDD
Q1 Q2 t t T1 T2 t
OUT
/Q2
CBM1 furnizeaz la ieirea Q1 un impuls. Terminarea acestuia (frontul descresctor) declaneaz CBM2. n momentul cnd se termin impulsul de la ieirea Q2, (front cresctor la /Q) se declaneaz din nou CBM1. Semnalul, de frecvena dorit, se obine la oricare din ieirile Q1, /Q1, Q2, /Q2. Frecvena semnalului generat se determin cu relaia: 1 f = unde T1 = R1C1 ln 2 i T2 = R2 C 2 ln 2 . ( R1C1 + R2 C 2 ) ln 2
Se recomand R = 140K i C = 0 1000F. Ex: Pentru obinerea unui semnal cu frecvena f = 500KHz i F = 1/3 i considernd ca ieire Q2, se obine: T2 = 2T1. Dac se adopt R1 = R2 = 1k se obine C1 = 0,94nF i C2 = 1,88nF. Se adopt C1 = 1nF i C2 = 2nF. Tem: 1). S se corecteze circuitul astfel nct el s devin complet funcional!! (circuitul de iniializare un scurt impuls la conectarea sursei de alimentare). 2). S se proiecteze un CBA realizat din dou CBM din care unul s furnizeze perioada i cellalt durata oscilaiilor.
4.1.3.4. Astabil cu cuar

Cristalul de cuar asigur o stabilitate foarte mare a frecvenei generate, att n timp ct i cu temperatura. El oscileaz pe o anumit frecven determinat de dimensiunile reelei sale cristaline. Oscilaiile sunt foarte stabile (n timp i cu temperatura) dar au o amplitudine redus. Din acest motiv ele trebuie amplificate folosind unul sau dou amplificatoare numerice.
117
2009/2010
Acestea sunt compuse dintr-un inversor i un rezistor R care asigur polarizarea porii n regiunea de ctig ridicat a caracteristicii de transfer (acolo unde tensiunea de la intrarea inversorului este egal cu tensiunea de la ieirea sa). Valoarea rezistenei depinde de seria din care face parte inversorul (K pentru familia TTL i sute K pentru familia CMOS).
X1 X2 X1 X2
R C1 C2 C1
R C
R C2
C1 poate regla frecvena de oscilaii cu sute de Hz n jurul frecvenei de oscilaie a cuarului fcuar. C se calculeaz astfel nct frecvena circuitului oscilant RC s nu influeneze frecvena de oscilaie a cuarului (s fie de 100 de ori mai mic) adic fcuar > 100/RC.
Se obin oscilaii cu frecvena de oscilaie a cuarului i cu factorul de umplere .

Tem: 1). Se vor studia problemele rezolvate 5.7, 5.8, 5.10, 5.12 (CBM), respectiv 5.16, 5.17, 5.18, 5.19, 5.21, 5.24, 5.25 (CBA). 2). Se vor rezolva problemele 5.11, 5.13, 5,14, 5.15 (CBM), respectiv 5.20, 5.22, 5.23 (CBA).
4.1.4. EXCERCIII I PROBLEME CU MONOSTABILE I ASTABILE
1. S se proiecteze circuitul din figura de mai jos astfel nct:
CL2 CL1 A
CL3
circuitul CL1 s fie un astabil realizat cu o poart cu trigger Schmitt care s genereze un semnal cu frecvena de 50kHz i factorul de umplere ; circuitul CL2 s fie un circuit care s genereze un impuls de durat 5s la fiecare front cresctor al semnalului aplicat la intrarea sa; circuitul CL3 s genereze la ieirea sa un semnal cu frecvena de 12,5kHz i factorul de umplere ; s se deseneze, la scar semnalele n punctele A, B i C. Se pot folosi circuite numerice din familiile TTL sau CMOS studiate.
118
2009/2010
2. La intrarea A a circuitului de mai jos se aduce un semnal avnd frecvena de 100kHz i factorul de umplere 1/3.
CL1
B C D CL2
a). S se proiecteze circuitul CL1 astfel nct acesta s furnizeze un impuls de durat 3,3s la fiecare front descresctor al semnalului aplicat la intrarea sa. b). S se proiecteze circuitul CL2 astfel nct acesta s fie un divizor cu doi. c). S se deseneze schema electronic complet a circuitului de mai sus. d). S se deseneze formele de und ale semnalelor n punctele A, B, C i D. Se pot folosi circuite numerice din familiile TTL sau CMOS studiate.
4.2. REGISTRE DE DEPLASARE I MEMORARE
Un registru este format din mai multe bistabile de tip D. El permite, pe baza impulsurilor de tact, realizarea urmtoarelor funcii: ncrcarea serial (bit dup bit) sau paralel (toi biii simultan) a informaiei prezente la intrarea de date serial respectiv intrrile de date paralele; deplasarea informaiei ntr-un singur sens sau n ambele sensuri; citirea informaiei serial sau paralel (la ieirea serial sau la ieirile paralele). Suplimentar, un registru poate memora informaia sau, cu ajutorul unor conexiuni potrivite, poate roti informaia la dreapta (Rotate Right), respectiv la stnga (Rotate Left). Un registru care ndeplinete dou sau mai multe funcii se numete registru universal. Tipurile fundamentale de registre: SISO (Serial Input - Serial Output); cu deplasare la dreapta a informaiei - SISO-SR (Shift Right); cu deplasare la stnga a informaiei - SISO-SL (Shift Left); bidirecionale; SIPO (Serial Input - Parallel Output); PISO (Parallel Input - Serial Output); PIPO (Parallel Input Parallel Output). Se fabric urmtoarele tipuri de registre de deplasare: 74HCT164, 74HCT165, 74HCT166, 74HCT95, 74HCT194, 74HCT195, 74HCT594, 74HCT595 (74LS174, 74LS374, 74LS574), respectiv 4006, 4014, 4015, 4021, 4031, 4035, 4042, 4076, 4094, 4517.
119
2009/2010
4.2.1. REGISTRU CU NSCRIERE SERIAL SISO, SIPO

Schema unui registru de deplasare pe 4 bii, cu intrare serial i ieiri paralele i serial:
Descriere: 4 bistabile de tip D care comut pe frontul descresctor al impulsului de tact; intrarea D a primului bistabil reprezint intrarea serial SIN a registrului; intrarea D a bistabilului k + 1 este conectat la ieirea Q a bistabilului k. cele patru ieiri Q0 Q3 ale bistabililor reprezint ieirile paralele ale registrului; ieirea Q3 reprezint i ieirea serial SO a registrului. /CLR intrare asincron activ pe 0 permite tergerea simultan a tuturor bistabililor. CLK intrarea de tact a registrului. Obs: Bistabilele D utilizate (provin din dou latch-uri SR-MS) comut pe frontul scztor al impulsului de tact. Dac nu s-ar folosi bistabile care comut pe front, ci latch-uri D cu validare, registrul nu ar funciona corect, deoarece latch-urile ar deveni transparente pe palierul semnalului de tact, iar pentru SIN = 1, la primul palier 1 al tactului toate ieirile Q ar trece pe 1. Funcionare: Deplasarea informaiei se face de la stnga spre dreapta, de la intrarea serial SIN (Serial Input) spre ieirea paralel SO (Serial Output). A. nscrierea serial nceperea nscrierii seriale nu trebuie precedat de tergerea registrului deoarece nou informaie o va nlocui pe cea existent anterior n registru. nscrierea se face cu /CLR = 1, ntr-un numr de tacte egal cu numrul de bii ai registrului (ai informaiei nscrise). La intrarea SIN se aplic primul bit al informaiei Di3 urmat de un impuls de tact CLK, apoi urmtorul bit de informaie i un nou impuls de tact. Dup aducerea la intrarea SIN a lui Di0 i aplicarea celui de al 4-lea impuls de tact registru s-a ncrcat cu informaia dorit. Funcionarea se exemplific cu ajutorul tabelului de funcionare i a formelor de und, considernd ca date de intrare Di3= 1, Di2= 0, Di1= 1, Di0= 1.
120
2009/2010
B. Citirea serial Se face cu ajutorul ieirii SO. Primul bit nscris n registru devine disponibil la ieire doar dup aplicarea celui de al 4-lea impuls de tact. Pentru a citi i ceilali 3 bii nscrii mai trebuie aplicate 3 impulsuri de tact. C. Citirea paralel Dac registrul de deplasare are i ieirile paralele Q0 (D00), Q3 (D03) atunci informaia nscris n registru se poate citi i paralel. Citirea este corect numai dup aplicarea a 4 impulsuri de tact.
4.2.2. REGISTRU CU NSCRIERE PARALEL PISO, PIPO

Acest tip de registru asigur deplasarea informaiei (ntr-un singur sens) nscris paralel sau serial. Citirea se poate face att serie ct i paralel. Astfel se pot obine urmtoarele variante: PIPO, PISO, SIPO i SISO. Logica de conectare a intrrilor D ale bistabililor asigur deplasarea serial a informaiei i nscrierea paralel prin utilizarea unor multiplexoare (cu 2 intrri/o ieire formate cu porile I-SAU) comandate cu linia de intrare SH / LD (SHift/LoaD). Bistabilele sunt de tip D-MS sau D active pe front (dac s-ar utiliza latch-uri D cu intrare de validare, funcionarea registrului nu ar mai fi corect). Funcionare: A. nscrierea paralel Datele care trebuie nscrise n registru se aduc la intrrile Di0...Di3. Linia SH / LD se pune pe 0 i se aplic un impuls de tact. n acest fel datele sunt memorate simultan de cele patru bistabile. Nu este necesar tergerea prealabil a bistabililor deoarece datele de intrare se ncarc indiferent de coninutul iniial al registrului. B. nscrierea serial nscrierea serial se face la fel ca la registru SIPO punnd intrarea SH / LD = 1, (se aplic Di0 urmat de un impuls de tact apoi Di1 urmat de nc un impuls de tact s.a.m.d.). C. Deplasarea datelor spre dreapta Se pune intrarea SH / LD = 1 validnd porile care asigur accesul datelor de la ieirea unui bistabil la intrarea urmtorului. Astfel, la fiecare impuls de tact datele de la ieirea unui bistabil sunt memorate n urmtorul asigurndu-se deplasarea serial a datelor. D. Citirea serial Citirea serial se face n n-1 tacte la ieirea SO (Do3). E. Citirea paralel Se poate face dac registrul este prevzut cu toate ieirile Do0...Do3. Obs.: Registrele cu ncrcare paralel pot fi fabricate att n varianta PIPO ct i PISO i pot funciona i ca registre SISO i SIPO dac SH / LD = 1.
121
2009/2010
4.2.3. REGISTRU DE DEPLASARE UNIVERSAL

Pentru acoperirea unei game ct mai largi de aplicaii se fabric aa numitele registrele universale care ndeplinesc urmtoarele funcii: nscriere:
paralel, serial. paralel, serial.
citire: deplasare n ambele sensuri Din aceast categorie fac parte registrele 74HCT194 i 74HCT195. 74HCT194 este un registru de deplasare universal pe 4 bii. El are intrri i ieiri paralel, dou intrri de date seriale pentru deplasare dreapta RIN respectiv stnga LIN, dou intrri de control al modului de operare S0, S1 i o intrare prioritar de tergere CLR.
Registrul permite 4 moduri de funcionare: ncrcare paralel; deplasarea informaiei spre dreapta (n direcia Q0 Q3); deplasarea informaiei spre stnga (n direcia Q3 Q0); memorare.
74HCT194
S0 S1 RIN LIN Q0 CLK Q1 D0 Q2 D1 Q3 D2 D3 CLR
Funcionarea registrului 74HCT194 este reliefat de tabelul:
Indiferent de modul de operare selectat, nainte de fiecare front cresctor a semnalului de tact, informaia la intrrile de date paralel sau serie trebuie actualizat, respectnd timpii de stabilire i de meninere. ncrcarea paralel: pentru S0 = S1 = 1, aducnd informaia la intrrile D0, D1, D2 i D3, memorarea n registru se realizeaz pe frontul cresctor al semnalului de tact; la ieirile Q0, Q1, Q2 i Q3 aceast informaie devine disponibil, tot paralel, dup tp (maxim 35ns). Pe durata ncrcrii paralel, circulaia serie a informaiei este inhibat. Deplasarea spre dreapta a informaiei prezente la intrarea RIN este realizat pentru fiecare front cresctor al semnalului de tact dac S0 = 1 i S1 = 0. Deplasarea spre stnga se realizeaz similar, pentru S0 = 0 i S1 = 1, iar intrarea serial de date este n acest caz LIN. Memorarea informaiei se realizeaz dac S0 = 0 i S1 = 0.
4.2.4. REGISTRE DE DEPLASARE CU REACIE LINIAR LFSR (LINEAR FEEDBACK SHIFT REGISTER)
Registrele LFSR sunt registre de deplasare SISO prevzute cu o reacie, realizat n general cu o poart sau mai multe de tip SAU-EXCL. Ele reprezint componente ale generatoarelor de impulsuri deoarece: sunt foarte potrivite pentru implementri hardware;
122
2009/2010
pot genera la ieirea SO secvene largi de impulsuri repetabile; pot produce secvene de impulsuri cu proprieti statistice foarte bune; datorit structurii lor, pot fi analizate i proiectate cu ajutorul teoriei polinoamelor. Un registru LFSR de lungime L este format dintr-un registru pe L bii la care, la intrarea serial, se stabilete o valoare logic determinat printr-o nsumare modulo 2 a strilor anterioare ale anumitor ieiri. Funcia ndeplinit de reacia unui registru LFSR poate fi ntlnit sub mai multe denumiri: SAU-EXCL, detector de imparitate, sum modulo 2. Oricare i-ar fi numele, ea realizeaz urmtoarele operaii: adun valorile logice ale biiilor selectai; dac suma rezultat este impar, ieirea reaciei este pe 1 iar dac suma rezultat este par, ieirea reaciei este pe 0. n tabelul 4.1 se prezint ieirea reaciei unui registru LSFR determinat de trei ieiri ale registrului notate generic cu QA, QB i QC. Tabelul 4.1.
QA 0 0 0 0 1 1 1 1 Ieirea reaciei unui LSFR. QB QC Ieire reacie 0 0 0 0 1 1 1 0 1 1 1 0 0 0 1 0 1 0 1 0 0 1 1 1
74HCT194
Un LSFR de 4 bii, realizat cu 74HCT194, care pornete din starea 0001 este prezentat n figur. Secvena de ieire este: 0001 0010 0100 1001 0011 0110 1101 1010 0101 1011 0111 1111 1110 1100 1000 0001 Dac se consider ieirea serial Q3, se obine secvena: 00010011010111100010011..
1 0 0 CLK 1 0 0 0 1
S0 S1 RIN LIN Q0 CLK Q1 D0 Q2 D1 Q3 D2 D3 CLR
Obs: 1). Un LSFR de n bii are 2n-1 stri. El se poate completa cu a 2n a stare (starea 00) folosind o poart SAU-NU cu n-1 intrri conectat la ieirile Q0, Q1, , Qn-2. Ieirea porii SAU-NU mpreun cu ieirea porii SAU-EXCL se conecteaz la o a alt poart SAUEXCL care va comanda intrarea serial a registrului. Aplicaii: 1). Generarea celor 2n stri ntr-o secven pseudoaleatoare este un avantaj valorificat de testoarele logice. Vectorii de test obinui n acest mod uureaz detectarea erorilor. 2). Registrele LSFR se folosesc la codarea i decodarea informaiei, la detecia i corecia codurilor la modem-urilor rapide. 3). Registrele LSFR se utilizeaz la implementarea numrtoarelor sincrone ultrarapide deoarece introduc ntrzieri foarte mici. Asemenea numrtoare se pot folosi numai n aplicaiile n care secvena de numrare nu este important (analizoare logice, memorii FIFO). Tem: problemele 7.7, 7.8, 7.10
123
2009/2010
4.2.5. APLICAII ALE REGISTRELOR DE DEPLASARE

4.2.5.1. Conversia serie-paralel a unui cuvnt binar
Necesit utilizarea unui registru SIPO. Conversia se face n n tacte corespunztoare celor n bii ai cuvntului binar. Funcionare: Se terge coninutul registrului punnd intrarea /CLR la 0 (cu toate c principial nu este necesar iniializarea coninutului registrului, deoarece el se va suprascrie oricum dup n impulsuri de tact). Considernd un registru SIPO de 8 bii, secvena de nscriere a informaiei este D7, D6 ,..., D0 fiind necesare 8 impulsuri de tact pentru ca bitul D7 (cel mai semnificativ) s ajung la ieire pe poziia corect Q7. n acest moment cuvntul este nscris n totalitate n registru i poate fi citit paralel. Ritmul n care sunt adui biii la intrarea serial SIN trebuie s fie corelat cu secvena de aplicare a impulsurilor de tact. Registrul comut pe frontul cresctor al tactului (chiar dac bistabilele comut pe frontul descresctor). Secvena care se convertete este 101011..
Di7 SIN t CK Di6 Di5 Di4 Di3 Di2
Obs.: Fiecare ieire Qi poate fi folosit ca ieire serial (circuitul se poate folosi ca SISO1, ... SISO8). Aplicaie: Extinderea numrului de ieiri ntr-un sistem cu microcontroler cu ajutorul registrelor SIPO 74HCT594. Carte pag. 160-161.
4.2.5.2. Conversia paralel-serie a unui cuvnt binar

Necesit utilizarea unui registru PISO. Conversia se face n n tacte corespunztoare celor n bii ai cuvntului binar. Pentru nscrierea paralel a datelor Di7, ..., Di0 se pune intrarea SH//LD = 0 i se aplic un impuls de tact (nscrierea propriu-zis se face pe frontul cresctor al semnalului de tact). Pentru citirea serial a datelor (a cuvntului de n bii) se pune intrarea SH//LD = 1 i se aplic n-1 impulsuri de tact.
ntreaga operaie de conversie necesit n perioade de tact, prima fiind destinat pentru ncrcarea paralel, iar restul pentru citirea serial.
124
2009/2010
4.2.5.3. Realizarea unei ntrzieri n transmiterea serial a informaiei

Se utilizeaz un registru SISO. Dac acesta este de n bii ai registrului, atunci ntrzierea produs n propagarea informaiei va fi T = (n 1)TCLK .
4.2.5.4. Realizarea unei numrtor n inel

Un numrtor n inel este un registru universal (intrri, ieiri seriale i paralele) cu reacie direct de la ieirea SO la intrarea SIN. El genereaz secvenial semnale de comand destinate comutrii succesive a unui numr n de circuite digitale. Prin ncrcare paralel, numrtorul n inel se iniializeaz cu un cuvnt binar de n bii, (n general un bit pe 1 i ceilali pe 0). Ieirile paralel sunt necesare pentru a obine cele n semnale de comand, fr a mai utiliza un decodificator.
Iniializare: se pune SH//LD = 0 i intrrile Di0, Di1, Di2, Di3 pe 1000; se aplic un impuls de tact.
Funcionare: (vezi tabelul i formele de und) se trece SH//LD = 1 i se aplic impulsuri de tact. Obs: Despre acest circuit se poate spune c reprezint: un numrtor cu n stri; f un divizor de frecven cu n ( f Q = CLK ); n un comutator secvenial care poate fi folosit pentru comanda unor relee electromagnetice sau a nfurrilor unui MPP.
4.2.5.5. Realizarea unei numrtor Johnson

Un numrtor Johnson este un numrtor n inel de n bii, cu reacie de la ieirea SO la intrarea SIN prin intermediul unui inversor.
Funcionare: Iniial, registrul se terge, /CLR = 0 iar apoi se aplic impulsuri de tact.
125
2009/2010
Obs: Despre acest circuit se poate spune c reprezint: un numrtor cu 2n stri f un divizor de frecven cu 2n ( f Q = CLK ); 2n un circuit pentru comanda succesiv, ntreesut, a n elemente de execuie (actuatoare).
4.2.5.6. Memoria temporar FIFO (First In First Out)

Memoriile temporare sunt organizate pe n cuvinte binare de cte b bii compuse din b registre de deplasare seriale SISO de cte n bii fiecare. Memoria FIFO se realizeaz cu ajutorul unor registre SISO care permit deplasarea ntr-un singur sens (spre dreapta). nscrierea cuvintelor binare de b bii n memorie se face n paralel pe cele b intrri seriale prin aplicarea a cte unui impuls de tact i deplasarea acestora spre dreapta. Memorie este plin atunci cnd s-au nscris toate cele n cuvinte binare. Dup umplerea complet a memoriei, primul cuvnt citit (paralel pe cele b ieiri seriale) este primul cuvnt nscris n memorie. n procesul de citire, informaia se deplaseaz n continuare spre dreapta cu fiecare impuls de tact aplicat. Prin citire, informaia se pierde! Acest tip de memorie poate fi utilizat la gestionarea adreselor altor memorii pe durata ntreruperilor unui sistem cu microprocesor.
4.2.5.7. Memoria temporar LIFO (Last In First Out)

Aceast memorie temporar necesit registre SISO care pot deplasa informaia n ambele sensuri (o intrare R / L - Right//Left - specific sensul deplasrii). nscrierea cuvintelor se face ca la memoria FIFO, prin deplasarea spre dreapta a datelor ( R / L = 1 ) iar citirea se face prin deplasarea acestora spre stnga ( R / L = 0 ). Astfel ultimul cuvnt nscris va fi primul citit. Memoria LIFO se utilizeaz ca memorie stiv n sistemele cu microprocesoare. Tem: problemele 7.2, 7.3, 7.4, 7.5, 7.6
126
2009/2010
4.3. NUMRTOARE
Sunt CLS-uri care numr, n binar, impulsurile aplicate la o intrare de tact. Numrul strilor distincte dintr-un ciclu de numrare se numete modulul numrtorului m. Numrtoarele n inel i Johnson, realizate cu registre de deplasare formate din n bistabile D, aveau modulul m=n respectiv m=2n. Numrul maxim de stri distincte care se pot obine cu n bistabile este m=2n. Pentru atingerea sa se folosesc bistabile de tip T realizate din bistabile de tip JK-MS sau D-MS (cu T=1 permanent) care comut pe frontul descresctor al tactului. Clasificarea numrtoarelor: dup modul de aplicare a impulsurilor de tact: asincrone (ripple counters) impulsul de tact se aplic numai bistabilului cu semnificaia minim, urmtoarele bistabile au CK conectat la ieirea Q sau /Q a bistabilului precedent; sincrone (synchronous counters) impulsul de tact (CK) se aplic simultan tuturor bistabilelor. dup modulul m: binare m= 2n; zecimale m=10. dup sensul de numrare: directe numr doar n sens direct adic cresctor; reversibile - numr n ambele sensuri. tergerea numrtorului se face cu ajutorul intrrii CLR (CLEAR), activ pe 1 sau 0. Ea se poate realiza: asincron dac se face n momentul n care intrarea CLR devine activ i independent de semnalul de tact; sincron, dac se face n momentul apariiei frontul activ al tactului dup activarea intrrii CLR. Anumite numrtoare poate fi iniializate (ncrcate) cu orice stare dac au intrri de ncrcare paralel i o intrare adiional LD (LOAD), activ pe 1 sau pe 0. ncrcarea se poate face: asincron, dac survine ndat ce semnalul LD este activ; sincron, dac se face numai n momentul apariiei frontul activ al tactului dup ce semnalul LD a devenit activ.
4.3.1. NUMRTOARE ASINCRONE

4.3.1.1. Numrtorul asincron, binar, direct pe 4 bii
Este format din 4 bistabile de tip T (provenite din JK-MS) cu T permanent pe 1. Impulsurile de tact se aplic doar primului bistabil. Urmtoarele bistabile au ca semnal de tact ieirea Q a bistabilului anterior (MR Master Reset este o denumire sinonim cu R - Reset sau CLR).
127
2009/2010
fCLK fCLK/2 fCLK/4 fCLK/8 fCLK/16
Obs: 1). Numrtorul numr n sens cresctor (direct) adic cu fiecare impuls de CK aplicat, valoarea numrtorului crete cu o unitate. 2). Numrtorul este modulo 16 (are 4 bistabile), al 16-lea impuls de tact ncheie ciclul, el aducnd numrtorul pe zero. Cel de-al 17-lea tact global este primul impuls de tact din cel de-al doilea ciclu. 3). La un moment dat, codul binar obinut citind ieirile corespunde cu numrul de impulsuri de tact aplicate n ciclul respectiv (citind ieirile dup 11 tacte rezult Q3Q2Q1Q0 = 1011 care corespunde cu numrul 11 codat binar). Aceasta este practic funcia de numrare. 4). Bistabilele funcioneaz ca divizoare de frecven cu 2. Ieirea Q0 divizeaz cu 2 frecvena tactului, Q1 divizeaz cu 2 frecvena semnalului Q0 i cu 4 frecvena tactului, etc. 5). Pentru extinderea capacitii de numrare se pot conecta mai multe numrtoare n cascad prin conectarea ieirii Q3 la intrarea de tact a urmtorului numrtor.
4.3.1.2. Numrtorul asincron, binar, invers

Acest numrtor numr n sens invers, adic i micoreaz coninutul cu cte o unitate la fiecare impuls de tact. Pentru obinerea unui numrtor n sens invers semnalul de CK a bistabilului urmtor este ieirea /Q a bistabilului anterior.
Cnd ieirea Q trece din 1 n 0, ieirea /Q trece din 0 n 1, (bistabilul urmtor nu comut), dar cnd Q trece din 0 n 1, /Q trece din 1 n 0 i determin comutarea bistabilului urmtor. Acest lucru poate fi verificat n tabelul de mai jos.
128
Circuite Integrate Digitale Formele de und aferente sunt prezentate mai jos:
2009/2010
Tem: S se analizeze funcionarea numrtoarelor din figurile urmtoare:
Se va indica tipul numrtorului i se vor desena formele de und aferente (bonificaie 0,5p la nota final de le CID pentru primul!).
4.3.1.3. Numrtorul asincron, binar, reversibil

Pentru a obine un numrtor reversibil, ntre bistabile se conecteaz un MUX cu 2 intrri care, cu ajutorul unui semnal de sens S ( S = U / D - Up//Down), va stabili care ieire Q sau /Q se conecteaz la intrarea de tact a bistabilului urmtor.
Mux cu 2 intrri Dac S = 1 Q se conecteaz la CK i numrtorul numr n sens direct. Dac S = 0 /Q se conecteaz la CK i numrtorul numr n sens invers.
4.3.1.4. Numrtorul asincron cu modulul p =/ 2n

(diferit de o putere ntreag a lui 2) Pentru realizarea unui numrtor cu modul p se folosete un numrtor de n bii unde: 2 n1 < p < 2 n .
129
2009/2010
Acesta va fi prevzut cu un circuit de reacie care va permite tergerea numrtorului dup aplicarea a p impulsuri de tact. Determinarea structurii unui numrtor modulo p=51. Numrul de bistabile necesare n este: 2n-1<51<2n Relaia este ndeplinit pentru n=6 (32<51<64). Funcionarea numrtorului cu p=51 implic resetarea sa dup aplicarea celui de al 51-lea impuls de tact. Acest lucru este posibil prin identificarea strii 51 cu ajutorul unui circuit (o poart I/I-NU) i tergerea numrtorului prin activarea liniei CLR.
Tabelul de funcionare al numrtorului este:

Nr. impuls tact 0 1 . 50 51 (0) Q5 0 0 Q4 0 0 Q3 0 0 0 0 Q2 0 0 0 0 Q1 0 0 Q0 0 1
1 0
1 0
1 0
1 0
Determinarea acestei stri se face cu o poart I-NU cu 4 intrri conectate la ieirile Q5, Q4, Q1, Q0 care sunt simultan pe 1 doar cnd apare stare 51. n acel moment se activeaz intrarea /CLR (ieirea porii I-NU este 0 doar n aceast stare) care terge numrtorul transformnd starea 51 n starea 0. n acest fel numrul strilor distincte ale numrtorului este redus la 51. Schema prezentat nu prezint o funcionare sigur datorit dispersiei timpilor de propagare tCLR-Q. Bistabilul cu timpul de propagare cel mai scurt se terge primul i ieirea sa Q (care este una din intrrile porii I-NU) trece pe 0. Astfel, ieirea porii trece pe 1 i ntrerupe procesul de resetare integral a numrtorului (celelalte bistabile nu se mai terg). Pentru nlturarea acestui dezavantaj este necesar un circuit de memorare a semnalului de tergere (/CLR) pe o durat care s fie mai mic dect perioada impulsului de tact, dar suficient de mare pentru tergerea sigur a tuturor bistabilelor. Acest circuit un bistabil /S/R se intercaleaz ntre X1 i X2. Funcionarea circuitului de memorare a impulsului de tergere: Ieirea porii I-NU, X1 se afla pe 1 pn la apariia celui de al 51-lea front descresctor al impulsului de tact. n acest moment X1 trece pe 0, determin setarea bistabilului SR, punerea liniei X2 pe 0 i nceperea procesului de tergere a numrtorului. Ieirea porii I-NU, X1 rmne pe 0 un timp foarte scurt, mai exact pn cnd una din ieirile Q5, Q4, Q1 sau Q0 trece pe 0. Dei X1 trece pe 1, bistabilul nu-i modific starea (memoreaz impulsul de tergere) meninnd n continuare linia X2 pe 0 pn la apariia unui front cresctor al impulsului de tact. n acel moment /CK devine 0, terge bistabilului SR, pune ieirea X2 pe 1 i nceteaz procesul de tergere a numrtorului. Se observ c limea noului impuls de tergere X2=/CLR este egal cu durata ct semnalul de tact este pe 0. Acest interval de timp este suficient de mare pentru tergerea tuturor bistabilelor din componena numrtorul.
130
2009/2010
4.3.1.5. Numrtorul asincron decadic

(zecimal, n cod BCD)
Este un numrtor pe 4 bii care are doar 10 stri distincte: 0,1,2,3,4,5,6,7,8,9,0,1...Se utilizeaz pentru numrarea n zecimal (i comanda afiajelor prin intermediul DCD 4/7). El se bazeaz pe structura unui numrtorului asincron binar la care se adaug un circuit de decodificare a strii 10, format dintr-o poart I-NU cu dou intrri cunectate la ieirile Q3 i Q1. Cnd numrtorul ajunge n starea 10, ieirea porii I-NU trece pe 0 i terge numrtorul. Astfel acesta revine n starea 0 dup care urmeaz un nou ciclul de funcionare. Numrtor asincron zecimal direct: schema electric, diagramele de semnal, diagrama de stri:
4.3.1.6. Numrtoare asincrone disponibile pe pia

Cele mai utilizate numrtoare asincrone: 74LS93 (binar direct), 74LS90 (zecimal direct), 74LS92 (modulo 12); 74HCT293 i 74HCT290 (identice cu cele de mai sus dar cu alimentare la pinii 8 (GND) i 16 (VCC)); 74HCT393 (conine 2 numrtoare 74HCT293) i 74HCT390 (conine 2x74HCT290). 4020, respectiv circuitele compatibile pin la pin 74HC4020, 74HCT4020 numrtor pe 14 bii cu intrare de tact activ pe frontul descresctor, intrare de tergere asincron, activ pe 1 i 14 ieiri Q0,Q13; 4040 respectiv circuitele compatibile pin la pin 74HC4040, 74HCT4040 numrtor pe 12 bii cu intrare de tact activ pe frontul descresctor, intrare de tergere asincron, activ pe 1 i 12 ieiri Q0,Q11 (identice cu 4020 doar c sunt pe 12 bii); 4060 respectiv circuitele compatibile pin la pin 74HC4060, 74HCT4060 numrtor pe 14 bii cu oscilator ncorporat (poate fi nlocuit de un semnal de tact extern), cu intrare de tergere asincron, activ pe 1 i 10 ieiri disponibile Q3 - Q9 i Q11 - Q13.
131
2009/2010
Numrtorul 74LS93
Acest numrtor este format din patru bistabile de tip TMS i pori aferente conectate intern astfel nct s rezulte un divizor cu 2 (intrare A, ieire QA) i un divizor cu 8 (intrare B, ieiri QB QC i QD). Pentru obinerea unui numrtor binar pe 4 bii (divizor cu 16) se conecteaz intrarea B la ieirea QA iar tactul se aplic intrrii A. Circuitul are dou intrri de tergere R0 i R1. Funcionarea acestora este prezentat n tabelul alturat. Obs.: Circuitul integrat are 4 pini neconectai intern NC (Not Connected). Evident la aceti pini nu are nici un sens s se conecteze vreun semnal extern!!
A
NC
QA QD 12 11
GND
QB QC 9 8
14 13
10
74LS93 1 2 3 4
NC
5
VCC
6
NC
7
NC
B R0 R1
Numrtorul 74LS90
A
NC
QA QD 12 11
GND
QB QC 9 8
Acest numrtor este format din patru bistabile de tip TMS i pori aferente conectate intern astfel nct s rezulte un divizor cu 2 (intrare A, ieire QA) i un divizor cu 5 (intrare B, ieiri QB QC i QD). Pentru obinerea unui numrtor decadic (divizor cu 10) se conecteaz intrarea B la QA iar tactul se aplic intrrii A. Circuitul are dou intrri de tergere R0(1), R0(2) i dou intrri de iniializare pe cifra 9 - R9(1), R9(2). Funcionarea acestora este prezentat n tabelul alturat. Obs.: Circuitul integrat are 1 pin neconectat intern NC (Not Connected). Evident la acest pin nu are nici un sens s se conecteze vreun semnal extern!!
14 13
10
74LS90 1 2 3 4
NC
5
VCC
B R0(1) R0(2)
R9(1) R9(2)
4.3.1.7. Dezavantajul numrtoarelor asincrone

Principalul avantaj al numrtoarelor asincrone l constituie simplitatea arhitecturii. Dezavantajul major al acestora l constituie frecvena maxim de operare redus, datorat propagrii succesive a semnalului de tact. ntrzierea produs de un bistabil este egal cu t pCLK Q . Pentru stabilirea frecvenei maxime de operare trebuie inut cont de cazul cel mai defavorabil n care comut toate cele n bistabile. Impulsul de tact urmtor se poate aplica numai dup stabilizarea efectului impulsului de tact anterior. Uzual, starea stabil a numrtorului naintea aplicrii unui nou impuls de tact trebuie s dureze un interval de timp t necesar citirii strii sale. Din aceste motive, n cazul cel mai defavorabil, perioada minim de repetiie a tactului, este: TCLK min = nt pCLK Q + t Dac numrtorul este reversibil trebuie inut cont i de ntrzierea introdus de multiplexoare: TCLK min = nt pCLK Q + ( n 1)t pMUX + t Astfel frecvena maxim de funcionare este: 1 f CLK max = TCLK min
132
2009/2010
Acest fenomen limiteaz frecvena maxim de tact la care pot funciona numrtoarele asincrone la valoarea tipic de 16 MHz. Concluzie: Numrtoarele asincrone lungi sunt relativ lente!!
4.3.2. NUMRTOARE SINCRONE

Numrtoare sincrone sunt numrtoare la care impulsul de tact se aplic simultan tuturor bistabilelor (de tip T) permind, astfel funcionarea la frecvene de tact mult mai mari (tipic 35MHz). n cadrul unui ciclu de numrare, la trecerea dintr-o stare n alta, unele bistabile trebuie s comute, altele nu. nseamn c numrtoarele trebuie realizate cu bistabile de tip T care au intrarea T accesibil (adic bistabile JK-MS la care intrrile J i K sunt legate mpreun i formeaz intrarea T) pentru a permite ca, naintea aplicrii urmtorului impuls de tact, intrarea T a bistabilului ce trebuie s comute s fie conectat la 1 iar intrarea T a bistabilului ce nu trebuie s comute s fie conectat la 0. Apare, astfel, necesitatea utilizrii unor circuite logice pentru generarea valorilor T ce corespund celor n bistabile folosite pentru ca funcionarea numrtorului s decurg n conformitate cu tabelul de funcionare dorit.
Din tabel se deduc urmtoarele: bistabilul Q0 trebuie s basculeze la fiecare impuls de tact, deci T0 = 1 ; bistabilul Q1 basculeaz numai dac naintea aplicrii tactului
Q0 = 1 deci T1 = Q0 ; bistabilul Q2 basculeaz numai dac naintea aplicrii tactului Q0 i Q1 sunt pe 1 adic: T2 = Q0 Q1 = Q1 T1 .
bistabilul Q3 basculeaz numai dac naintea aplicrii impulsului de tact Q0 , Q1 i Q2 sunt pe 1 deci T3 = Q0 Q1 Q2 = Q2 T2 . n general se poate scrie: Tn 1 = Q0 Q1 ... Qn 2 = Tn 2 Qn 2 .
n funcie de modul de scriere al valorilor T se disting dou metode de generare a acestora: serial dac valoarea curent a lui T se obine din cea anterioar: T2 = T1 Q1 T3 = T2 Q2 paralel dac valorile lui T se obin direct din valorile lui Q: T2 = Q0 Q1 T3 = Q0 Q1 Q2
4.3.2.1. Numrtor sincron direct pe 4 bii cu T generat prin metoda serial

n cazul generrii seriale a valorilor T n cazul cel mai defavorabil, durata minim a impulsului de tact este data de: TCLK min = t PCLK Q + (n 2 )t PSI + t .
133
2009/2010
Schema numrtorului sincron obinut prin metoda serial:
Dezavantaj: Avantaj:
- tp mai mare dect n cazul generrii paralele a valorilor T. - se utilizeaz numai pori I cu dou intrri.
4.3.2.2. Numrtor sincron direct pe 4 bii cu T generat prin metoda paralel

Schema numrtorului sincron obinut prin metoda paralel:
n cazul generrii paralele a valorilor T durata minim a impulsurilor de tact este: TCLK min = t PCLK Q + t PSI + t . Se observ c tp este mai mic ceea ce conduce la o frecvena de tact mai ridicat. Din acest motiv aceasta este varianta preferat la realizarea numrtoarelor sincrone integrate. Semnalul Carry (semnalul de transport) se genereaz din semnalele Q0, Q1, Q2, i Q3. Cy = Q0 Q1 Q2 Q3 i se aplic intrrii T a numrtorului (bistabilului) urmtor n cazul extinderii capacitii de numrare (cascadarea numrtoarelor).
4.3.2.3. Numrtor sincron n cod BCD

Funcioneaz ca un numrtor binar pe 4 bii doar c starea 10 devine noua stare 0 a ciclului urmtor de numrare. Din tabelul de funcionare se deduce c: T0 = 1 T1 = Q0Q3 T2 = Q1Q0 T3 = Q2Q1Q0+Q3Q0 Prin implementare, se obine schema:
134
2009/2010
Formele de und i diagrama strilor unui numrtor asincron zecimal direct sunt:
4.3.2.4. Numrtor sincron reversibil

Schema unui numrtor sincron reversibil pe 4 bii:
Formele de und aferente:
4.3.2.5. Cascadarea numrtoarelor sincrone

Interconectarea a dou (sau a mai multor) numrtoare sincrone pe 4 bii presupune: conectarea ieirii Cy la intrarea T0 a numrtorului urmtor; legarea mpreun a intrrilor de tact; legarea mpreun a intrrilor de stergere.
4.3.2.6. Numrtor sincron up/down 74HCT193, 74HCT192

Este un numrtor binar, respectiv decadic care are urmtoarele caracteristici:
comut (numr) pe frontul cresctor al semnalului de tact;
135

2009/2010
prezint dou intrri de tact UP i DOWN; pentru numrare n sens direct impulsurile de tact se aplic intrrii UP n timp ce intrarea DOWN este pe 1 iar pentru numrare n sens invers impulsurile de tact se aplic intrrii DOWN n timp ce intrarea UP este pe 1; tergere asincron comandat de semnalul CLR; ncrcare asincron cu datele aflate la intrrile paralel A, B, C, D comandat de /LOAD; ieire /CY (CARRY) utilizat pentru cascadarea numrtoarelor, activ pe 0 n cazul numrrii n sens direct, pe durata ultimei jumti a celui de-al 15-lea impuls de tact; ieire /BO (BORROW) utilizat pentru cascadarea numrtoarelor, activ pe 0 n cazul numrrii n sens invers, pe durata ultimei jumti a impulsul de tact numrul 0;
Pentru numrare: CLR = 0, LOAD = 1, impulsurile de tact se aplic unei dintre intrrile UP sau DOWN, cealalt fiind pe 1. Pentru cascadare se leag: ieirea /CY la intrarea UP a numrtorului urmtor; ieirea /BO la intrarea DOWN a numrtorului urmtor.
4.3.2.7. Numrtor sincron up/down 74HCT191, 74HCT190

comut (numr) pe frontul cresctor al semnalului de tact aplicat intrrii CP; are o intrare pentru stabilirea sensului de numrare /UP/DOWN (dac este pe 0 numr n sens direct, dac este pe 1 n sens invers); tergere asincron comandat de semnalul CLR; ncrcare asincron cu datele aflate la intrrile paralel A, B, C, D comandat de /PL; o intrare de validare activ pe 0 /CE; dou ieiri TC (Terminal Count) i /RC (Ripple Clock) care indic transportul i mprumutul;
Ieirea TC este activ n starea 0 la numrarea n sens invers i n starea 15 la numrarea n sens direct. Ea nu se folosete pentru cascadare!! Ea se utilizeaz intern pentru validarea ieirii /RC. Ieirea /RC reproduce impulsul de tact cnd ieirea TC este pe 1 i circuitul este validat (/CE = 0). Ea se utilizeaz pentru cascadare.
136
2009/2010
4.3.2.8. Numrtor sincron 74HCT163, 74HCT162

comut (numr) pe frontul cresctor al semnalului de tact aplicat la intrarea CLK; tergere sincron comandat de semnalul /CLR; ncrcare sincron cu datele aflate la intrrile paralel A, B, C, D comandat de /LOAD; dou intrri de validare ENT i ENP; ieire RCO activ pe 1 pe durata celui de-al 15-lea impuls de tact utilizat pentru cascadarea numrtoarelor.
Pentru numrare (numai n sens direct): ENT = ENP = /CLR = /LOAD = 1 Pentru cascadare:
semnalul de tact se aplic tuturor numrtoarelor; ieirea RCO se leag la intrarea ENT a urmtorului numrtor; toate intrrile ENP se leag mpreun i formeaz intrarea de validare a numrtorului.
4.3.2.9. Numrtor sincron 74HCT161, 74HCT160

Sunt identice cu numrtoarele 74HCT163, respectiv 74HCT162 cu excepia tergerii care se realizeaz asincron.
137
2009/2010
4.3.2.10. Numrtor sincron binar up/down 74HCT169

Este un numrtor binar pe 4 bii care are urmtoarele caracteristici:
comut (numr) pe frontul cresctor al semnalului de tact aplicat la intrarea CLK; are o intrare pentru stabilirea sensului de numrare U//D; ncrcare sincron cu datele aflate la intrrile paralel A, B, C, D comandat de /LOAD; dou intrri de validare /ENT i /ENP active pe 0; ieire /RCO activ pe 0 pe durata celui de-al 15-lea impuls de tact utilizat pentru cascadarea numrtoarelor.
Pentru numrare: sens direct: ENT = ENP = 0, /LOAD = 1 i U//D = 1 sens invers: ENT = ENP = 0, /LOAD = 1 i U//D = 0 Cascadarea se face similar cu cea a circuitelor 74HCT163
4.3.2.11. Alte numrtoare sincrone

74HCT269 up/down pe 8 bii cu ncrcare paralel sincron (similar cu 74HCT169; 74HCT579 up/down pe 8 bii cu pinii comuni de intrare/ieire i ieiri cu trei stri (24 pini); 74HCT779 up/down pe 8 bii cu pinii comuni de intrare/ieire i ieiri cu trei stri (16 pini);
4.3.3. DIVIZOARE DE FRECVEN

Orice CBB de tip T cu intrarea T conectat n permanen la 1 este un divizor cu 2 a frecvenei impulsurilor aplicate intrrii de tact. Orice numrtor binar poate fi privit i ca divizor de frecven a impulsurilor aplicate intrrii de tact. Notnd cu fCLK frecvena acestora, la ieirea Q0 se obine un semnal cu f f f frecvena CLK , la ieirea Q1 cu frecvena CLK , la ieirea Q2 cu frecvena CLK , etc. 2 2 2 23 Obs.: 1). Toate aceste divizoare de frecven sunt fixe (raportul de divizare este o putere a lui 2). 2). Factorul de umplere al semnalului de la ieirea divizorului este .
138
2009/2010
4.3.3.1. Divizoare de frecven cu p =/ 2n

n cazul n care raportul de divizare este un numr diferit de o putere a lui 2 se utilizeaz un numrtor modulo p. Ieirea divizorului de frecven este ieirea X2 a bistabilului de memorare a impulsului de tergere.
Obs.: Factorul de umplere al semnalului de la ieirea divizorului este diferit de . Dac ntr-o aplicaie acest aspect este deranjant, mai trebuie adugat un CBB-T care furnizeaz la ieirea sa un semnal cu factorul de umplere dar mai i divide suplimentar cu 2.
4.3.3.2. Divizoare de frecven programabile

Sunt divizoare de frecven la care raportul de divizare se poate modifica de la un ciclu la urmtorul. Varianta 1 cu numrare n sens invers i ncarcare paralel. Este cea mai utilizat metod de obinere a unui divizor programabil. Se bazeaz pe utilizarea unui numrtor reversibil cu posibilitatea de a fi ncrcat paralel. Numrul cu care se realizeaz divizarea (k) se aduce la intrrile paralel i se ncarc n numrtor prin activarea liniei /LD. Numrtorul este decrementat cu frecvena fCLK aplicat la intrarea Dn pn cnd el ajunge n starea 0000. n acel moment ieirea /Bo trece pe 0, activeaz intrarea /LD, i iniiaz o nou ncrcare a numrtorului cu numrul k. Deoarece bistabilele din componena numrtorului nu au acelai timp de ncrcare i, astfel apare riscul unei ncrcri incomplete, este necesar intercalarea unui bistabil SR de memorare a impulsului de ncrcare (la fel ca la numrtoarele modulo p). Astfel, la ieirea /Q a acestuia se obine semnalul fCLK/k.
74HCT193
fCLK/k X2 Q X1
CLR LD fCLK 1 Dn Bo Up Cy A B C D Q0 Q1 Q2 Q3
Varianta 2 cu numrare n sens direct i comparator. Metoda utilizeaz un numrtor asincron (4040) i dou comparatoare pe 4 bii (74LS85) care specific raportul de divizare k. Numrtorul numr n sens direct, de la 0 pn la valoarea k prestabilit de comutatoarele [KPD1 i KPD2]. n acel moment comparatoarele sesizeaz egalitatea i activeaz semnalul de tergere /MR. Schema prezentat este pe 8 bii.
139
2009/2010
Pentru obinerea unui divizor de frecven pe 12 bii sunt necesare un numrtor i un comparator pe 12 bii. Schema prezentat este una care funcioneaz foarte bine n regim de simulare digital, dar nu n realitate deoarece folosete circuite CMOS i TTL LS n acelai montaj. Pentru a rezolva acest neajuns, cel mai bine este s se foloseasc variantele HC sau HCT ale circuitelor prezentate: 74HCT4040 i 74HCT85, caz n care schema nu va mai prezenta nici un neajuns.
Varianta 3 combinat, cu posibilitatea numrrii n ambele sensuri. Este cea mai versatil metod. Se bazeaz pe folosirea numrtoarelor 4029 la care intrarea de ncarcare este comandat de o poart SAU-NU cu un numr de intrri egal cu numrul de circuite 4029 utilizate. Circuitul ofer: numrare n sens cresctor, de la numrul prestabilit k la 255 (dac U / D = 1 ); numrare n sens descresctor, de la p la 0 (dac U / D = 0 ); numrare binar (dac B / D = 1 ); numrare zecimal (dac B / D = 0 ).
4.3.4. APLICAII CU NUMRTOARE

1. S se proiecteze, cu bistabile JK, un numrtor sincron modulo 6. Starea ieirilor va fi: Q2Q1Q0 = 000 001 010 011 100 101 000 ... .
Se construiete tabelul tranziiilor: a) trecerea dintr-o stare n alta se face confirm tabelului:
Qn
0 0 1 1
Qn +1
0 1 0 1
J 0 1 x x
K x x 1 0
140

b) tabelul complet al tranziiilor este: Stare iniial Stare viitoare
' Q2 ' Q1
2009/2010
Intrri CBB0 J0 K0
Intrri CBB1 J1 K1
Intrri CBB2 J2 K2
Q2
0 0 0 0 1 1
Q1
0 0 1 1 0 0
Q0
0 1 0 1 0 1
' Q0 1 0 1 0 1 0
0 0 0 1 1 0
0 1 1 0 0 0
1 x 1 x 1 x
x 1 x 1 x 1
0 1 x x 0 0
x x 0 1 x x
0 0 0 1 x x
x x x x 0 1
c) se obin formele minime:
J0 = 1 K0 = 1
Q0
J1 = Q0 Q2
K1 = Q0Q1
Q1 J1 Q 1 CK Q K1 1 J2 Q 2 CK K2 Q2
J 2 = Q0Q1 K 2 = Q0Q2
Q2
d) schema circuitului secvenial este:
1 1 CK
J0 Q 0 CK K0 Q0
2. S se proiecteze, cu bistabile D, un numrtor sincron modulo 6. Starea ieirilor va fi: Q2Q1Q0 = 000 001 010 011 100 101 000 ... . 3. Folosind un numrtor binar 74HCT163 i pori convenabil alese, s se realizeze un numrtor decadic (secvena de numrare va fi: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 0, 1, 2, ).
Pentru obinerea secvenei de numrare se utilizeaz o poart I-NU care detecteaz starea 10 (QA = 0, QB = 1, QC = 0, QD = 1,) i, prin activarea intrrii de tergere /CLEAR, o transform n starea 0 a urmtorului ciclu de numrare.
4. Folosind un numrtor binar 74HCT163 i pori convenabil alese, s se realizeze un numrtor modulo 10 cu secvena de numrare: 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 3, 4, .
Pentru obinerea secvenei de numrare se utilizeaz o poart I-NU care detecteaz starea 13 (QA = 1, QB = 0, QC = 1, QD = 1,) i, prin activarea intrrii de ncrcare /LOAD, o transform n starea 3 a urmtorului ciclu de numrare prin ncrcarea paralel a numrtorului cu informaia existent la intrrile paralel A, B, C, D.
141
2009/2010
5. Folosind numrtoare binare 74HCT161 i alte circuite convenabil alese, s se realizeze un numrtor modulo 244. Schema va fi prevzut cu circuit de memorare a impulsului de tergere.
Vezi problema 7.14 din carte!!
6. Presupunnd fix (i de 50Hz) frecvena reelei, s se realizeze, pe baza ei un ceas.

Schema circuitului este prezentat n figur.
Schema unui numrtor modulo 60 este:
Tensiunea reelei se reduce prin transformatorul TR. Prin redresare monoalternan cu dioda D i apoi printr-o poart trigger Schmitt se obine un semnal dreptunghiular cu frecvena de 50Hz. Acest semnal divizat printr-un numrtor modulo 50, se transform ntr-un semnal cu perioada de 1s, care se aplic la intrarea circuitului pentru contorizarea i afiarea secundelor, minutelor i orelor. Cele dou circuite pentru secunde i minute sunt identice i conin fiecare: un divizor modulo 60, rezultat prin nserierea unui numrtor modulo 10 (numrtorul BCD 74xx160) cu un numrtor modulo 6 i un convertor BCD/7 segmente (7449) + afiaj 7 segmente. Numrtorul modulo 10 genereaz prin biii Q3Q2Q1Q0 cifra unitilor (0-9) iar numrtorul modulo 6 genereaz prin biii Q3Q2Q1Q0 cifra zecilor (0-5). Numrtorul modulo 6 se obine din circuitul numrtor BCD (74xx160) care, n momentul detectrii strii Q3Q2Q1Q0 = 0110, se terge prin activarea intrrii CLEAR = 0. Totodat, se identific i starea Q3Q2Q1Q0 = 0101 care se utilizeaz ca semnal de validare (Enable) pentru divizorul urmtor. n mod similar se obine i numrtorul modulo 5 din circuitul de divizare cu 50 a frecvenei generate de triggerul Schmitt. Numrtorul divizor cu 12 pentru ore, se obine prin nserierea unui numrtor BCD (74xx160) pentru uniti, cu un numrtor modulo 2 pentru zeci. Acesta este un bistabil JK care comut pe frontul descresctor al tactului (comandat de Q3 cnd numrtorul BCD realizeaz tranziia din 9 n 0). La ieirea divizorului de ore trebuie s existe o poart care s identifice starea corespunztoare timpului de 12 ore i care s comande, cu ajutorul semnalului LOAD, o nou stare iniial (ce se obine cnd numrtorul de minute i cel de secunde trec de la valorile de 59 la 00).
142
2009/2010
7. S se proiecteze un circuit care s permit determinarea numrului exact de autoturisme aflate n orice moment ntr-o parcare. Capacitate maxim a parcrii este de 100 autoturisme. n momentul n care parcarea este plin nu se va mai permite accesul nici unui autoturism pn n momentul plecrii unuia.
Structura acestui circuit este prezentat n figur. De la cte un senzor optic, unul plasat pe sensul de intrare iar altul pe sensul de ieire, la trecerea unui autoturism se genereaz un impuls care se aplic pe intrarea de numrare n sens direct (D) sau pe intrarea de numrare n sens invers (I) ale unui numrtor reversibil modulo 100 (modulul numrtorului este egal cu numrul maxim de autoturisme care se pot parca). Semnalul de depire capacitate RCO, printr-o interfa, activeaz semnalul luminos i nchiderea barierei. Numrtorul modulo 100 este compus din dou numrtoare decadice (74xxx190) comandate pe intrarea de sens de numrare, D / I , de ctre ieirea negat QN a unui latch SR iar intrrile de tact de ctre frontul pozitiv al semnalului
CLK = S + R .
La apariia unui impuls S sau R, de la senzorii optici, ieirea QN a latch-ului SR prescrie sensul de numrare (QN = 0 sens direct, QN = 1 sens invers) iar pe frontul negativ al respectivului impuls (frontul pozitiv al semnalului CLK = S + R) se comand numrtoarele 74xx190.
Tem: 7.11, 7.12, 7.13, 7.14, 7.15, 7.16, 7.18, 7.19, 7.22 7.28,
143
2009/2010
CAPITOLUL 5
MEMORII SEMICONDUCTOARE
5.1. INTRODUCERE, CLASIFICARE

Memoriile sunt circuite integrate care asigur stocarea (memorarea) informaiei sub form binar. Ele reprezint, n prezent, cele mai rspndite i cele mai vndute circuite integrate din lume att n form distinct ct i n componena altor circuite integrate cum ar fi microprocesoarele, microcontrolerele, FPGA, etc. Memoriile semiconductoare se pot clasific: n mod tradiional: memorii care pot fi doar citite, denumite ROM (Read Only Memory) nscrierea informaiei numit programarea memoriei - se realizeaz ntro etap anterioar utilizrii ei; memorii care pot fi scrise i citite, RAM (Random Access Memory). dup tehnologia de fabricaie: memorii cu tranzistoare bipolare; MOS; CMOS; BiCMOS. dup organizarea magistralei de date: memorii paralele; memorii seriale, (se fabric memorii seriale EEPROM i SRAM). dup modul de utilizare: memorii de program; memorii de date. n general memoriile ROM sunt folosite pentru stocarea programelor iar memoriile RAM pentru memorarea datelor. De asemenea exist: memorii volatile care pierd informaiile memorate la deconectarea alimentrii; memorii nevolatile care nu pierd informaia memorat chiar dac tensiunea de alimentare se deconecteaz. n general memoriile ROM sunt nevolatile, iar cele RAM sunt volatile. O memorie ideal se caracterizeaz prin: capacitate ridicat de memorare; informaie nevolatil; timp de acces redus;
144
2009/2010
programabilitate n circuit; putere disipat sczut; pre mic. Memoriile prezentate n tabelul 5.1 au dou sau mai multe caracteristici din cele enunate mai sus singura care le ndeplinete pe toate este memoria Flash.
Tabelul 5.1 Tipul memoriei ROM PROM EPROM OTP EEPROM Flash NV RAM SRAM DRAM Comparaie ntre caracteristicile diverselor tipuri de memorii. Celul elementar Capacitate Volatil Reprogramabil cu 1 tranzistor Mare NU DA NU Mic NU DA NU Medie NU DA DA Medie NU DA NU Medie NU NU DA Mare NU DA DA Medie NU NU Mare DA NU Foarte mare DA DA Programare n montaj NU NU NU NU DA DA -
5.1.1. PARAMETRII UNEI MEMORII

n memorii, informaia este organizat fizic pe 1 bit, 4 bii, 8 bii, 16 bii sau 32 de bii. O locaie de memorie de 8 bii se mai numete octet (byte), se noteaz cu B i are ca multipli kB, MB, GB, TB. Mrimea logic ce caracterizeaz limea unei adrese de memorie se numete cuvnt. Timpul de acces - tACC - cel mai important parametru dinamic al unei memorii reprezint durata dintre momentul adresrii memoriei i momentul n care la ieirea de date devine disponibil informaia. Timpul de acces este cuprins ntre cteva ns la cele mai rapide memorii SRAM la cteva sute de ns la cele mai lente memorii EPROM. Capacitatea memoriei (exprimat n multipli de bii sau de octei) este C = m k unde: m = numrul de cuvinte distincte ce pot fi adresate (numrul locaiilor de memorie); k = numrul de bii ai fiecrui cuvnt memorat. Capacitatea de memorare folosete urmtoarele uniti de msur: 1 Kilobyte = 1024 bytes (210 bytes); 1 Megabyte = 1024 KB (210 kilobytes) = 220 bytes; 1 Gigabyte = 1024 MB (210 megabytes) = 230 bytes; 1 Terabyte = 1024 GB (210 gigabytes) = 240 bytes; 1 Pentabyte = 1024 TB (210 terabytes) = 250 bytes; 1 Exabyte = 1024 PB (210 petabytes) = 260 bytes; 1 Zettabyte = 1024 EB (210 exabytes) = 270 bytes; 1 Yottabyte = 1024 ZB (210 zettabytes) = 280 bytes; Progresul tehnologic se reflect permanent prin creterea capacitii de stocare i reducerea timpului de acces (creterea vitezei de funcionare a memoriilor).
5.1.2. SELECIA UNUI CUVNT DIN MEMORIE

Se poate face: liniar; prin coinciden.
145
2009/2010
Selecia liniar a unui cuvnt din memorie se face prin utilizarea unui singur decodificator. Ieirile acestuia reprezint liniile de adres ale memoriei.
Linii de adres
Locaie de memorie de 8 bii
Selecia prin coinciden se bazeaz pe organizarea memoriei ntr-o form patrat i utilizarea a dou decodificatoare: unul pentru decodificarea adresei liniei i altul pentru decodificarea adresei coloanei.
Linii de adres de linie
Locaie de memorie de 1 bit
Linii de adres de coloan
Selecia prin coinciden este singura utilizat la memoriile de capacitate mare. De exemplu n cazul unei memorii avnd o capacitate de 1M x 1bit, sunt necesare 20 de linii de adres. Utilizarea seleciei liniare ar presupune utilizarea unui singur DCD cu 1.048.576 linii de ieire, pe cnd utilizarea seleciei prin coinciden se bazeaz pe dou decodificatoare cu 10 intrri i 1024 de ieiri (fiecare). Astfel se reduce mult dimensiunea decodificatorului i implicit numrul componentelor necesare pentru decodificarea adresei.
5.2. MEMORII ROM - Read Only Memory

Memoriile ROM sunt memorii semiconductoare nevolative care pot fi doar citite. Se ntlnesc urmtoarele variante constructive: ROM sunt memorii programate prin masc la productor; informaia se scrie la locul fabricaiei i nu poate fi modificat de utilizator; utilizatorul furnizeaz productorului coninutul memoriei. Sunt ieftine i se execut numai pentru comenzi mari (peste 10.000 buc.); PROM (programmable ROM) sunt memorii programabile de ctre utilizator o singur dat prin ntreruperea sau realizarea unor conexiuni interne folosind un dispozitiv denumit programator; EPROM (Erasable PROM) sunt memorii reprogramabile electric de ctre utilizator; programarea se face electric cu ajutorul unui programator iar tergerea se face prin expunerea la radiaii UV (ultraviolete) cteva zeci de minute. Sunt memorii MOS la care capsulele sunt prevzute cu o fereastr de cuar prin care radiaia UV poate ptrunde pn la structura de siliciu; OTPROM (One Time Programmable ROM) sunt o variant de EPROM care nu au fereastr i permit doar o singur programare la utilizator;
146
2009/2010
EEPROM (Electrical Erasable PROM) sunt memorii reprogramabile care pot fi terse electric (n cteva ms); ele pot fi programate i n timpul funcionrii; FLASH sunt o variant de EEPROM la care tergerea se face mult mai repede (n cteva s.). n momentul actual se utilizeaz preponderent ultimele 4 categorii de memorii realizate n tehnologie CMOS.
5.2.1. SCHEMA BLOC A UNEI MEMORII ROM

Schem bloc a unei memorii ROM conine un decodificator (DCD) urmat de un codificator (CD). Semnificaia liniilor este:
A0 - An-1 - liniile de adres prin intermediul crora se specific locaia de memorie (cuvntul) ce va fi citit; W0, ..., Wm-1 - sunt m = 2n linii de cuvnt (linii de adres decodificate), ele selecteaz intern locaia de memorie; D0, ..., Dk-1 sunt k linii de date, k fiind numrul de bii memorai ntr-o locaie de memorie.
Aplicnd o adres la liniile A0 An-1, la ieirea DCD se activeaz o singur linie Wi selectndu-se o singur locaie de memorie. La ieirea CD se obine informaia nmagazinat n locaia selectat.
5.2.2. MEMORII ROM I PROM

Carte pag.190-191 (NU e obligatoriu!!).
5.2.3. MEMORII EPROM

Schema simplificat a unei memorii EPROM cu m locaii de memorie, a 4 bii fiecare (fr partea de programare) este prezentat n figura urmtoare.
matrice de memorare
Vp1
VDD Vp2
D0
D1
D2
D3
Descriere: cele 4 tranzistoare MOS din partea superioar sunt sarcinile active ale tranzistoarelor care formeaz matricea de memorie; nu se utilizeaz rezistene de sarcin deoarece un tranzistor MOS ocup o arie de Si mai mic i consum mai puin putere;
147
2009/2010
tranzistoarele matricei de memorare sunt tranzistoare MOS cu gril flotant; Acestea au o gril suplimentar numit gril flotant Gf care prin ncrcare cu sarcini negative deplaseaz spre dreapta caracteristica iD - Ugs a tranzistorului MOS. Ele vor intra n conducie numai dac tensiunea aplicat n gril este mai mare dect Vp2 (care este mai mare dect tensiunea de alimentare VDD). Dac aceste tranzistoare ar fi tranzistoare MOS obinuite, la activarea liniei de cuvnt Wi, toate ieirile D0 - D3 ar fi puse la masa (0000) i nu se poate memora starea 1. Prin utilizarea tranzistoarelor cu gril flotant se poate memora: starea 0 dac grila flotant nu este polarizat; starea 1 dac grila flotant este polarizat. Prin tergere, se ncarc grila flotant a tuturor tranzistoarelor matricii de memorare (i toate ieirile vor fi pe 1) iar prin programare se descarc grilele flotante ale tranzistoarelor care trebuie s memoreze valoarea 0. Programarea se face cu ajutorul unui impuls de programare (avnd amplitudinea tipic de VPP = 12V, uneori 12,5V) aplicat, dup selectarea liniei de cuvnt Wi = U0H, ntre drena i sursa tranzistorului, cu durata de cteva zeci de ms. tergerea informaiilor se face iradiind matricea de memorare cu radiaii UV. Prin tergere toii biii locaiilor de memorie vor fi pe 1. Dac lungimea de und a radiaiei ultraviolete este mai mic de 4000, distana dintre lampa UV i cip mai mic de 2,5cm, iar puterea radiaiei 12000mW/cm2; tergerea se face n 15-20 minute. De asemenea expunerea continu a unei memorii EPROM la lumina fluorescent din camera poate determina tergerea informaiei n circa 3 ani iar expunerea la lumina solar direct n circa 1 saptamn. Numrul garantat de programri i de tergeri este mai mare de 100, dar defecte sunt frecvente chiar dup cteva cicluri tergere programare. Durata de meninere a informaiei memorate este minim zece ani. Pentru circuitele EPROM moderne, de capacitate mare, (peste 64 kbii), o programare octet cu octet (dureaz zeci de ms pentru un octet) este inacceptabil de lung (la un EPROM 27512 de 512 kbii, programarea ar dura 20ms x 65536 octei = 22 minute). Pentru reducerea timpului de programare a ntregii memorii au fost realizai algoritmi de programare rapid, caracterizai prin: tensiunea de alimentare mrit la VDD = 6V; tensiunea de programare de VPP = 12,5V. n acest mod, durata impulsului de programare se poate reduce la 1ms sau n unele cazuri chiar de 100s! Prin aceasta chiar la memoriile EPROM de capacitai relative ridicate (peste 1 Mbit), programarea dureaz maxim cteva minute.
Memoria 27C64A
Este o memorie EPROM (codul 27) realizat n tehnologie CMOS de 64kbii organizat ca 8k cuvinte de 8 bii (8k locaii de memorie, n fiecare locaie se memoreaz 8 bii). Ea are urmtorii pinii: 27C64A - 13 linii de adres A0 A12 (8k = 213) magistrala de adrese; - 8 ieiri de date D0 D7 magistrala de date; 13 A0 - /CE - Chip Enable (nevalidat trece circuitul n mod ateptare: toate ieirile A 8
. .
sunt n stare de nalt impedan (HiZ) iar consumul de curent este redus substanial); - /OE Output Enable (pune bufferele de ieire n stare HiZ); - /PGM Intrare de Programare (se aplic impulsul de programare);
12
D0
.
- VPP - pin la care se aplic tensiunea de progamare de 12,5V.

148
CE . OE D7 PGM Vpp
2009/2010
Funcionarea memoriei EPROM este reflectat de tabelul 5.2.

Tabelul 5.2 Operaiile efectuate de memoriile EPROM.
Operaie
Ateptare (Standby), nevalidare Inhibare ieiri (Output Disable) Citire (Read) Programare (Program) Inhibarea programrii (Program Inhibit) Verificare (Verify)
CE
1 0 0 0 1 0
OE
X 1 0 1 X 0
PGM
X 1 1 impuls X 1
V pp
VDD VDD VDD VPP VPP VPP
A0 A12
X X X X X X
D0 D7
HiZ HiZ Data Out Data In HiZ Data Out
n starea de ateptare (standby) memoria nu este validat CE = 1; pentru operaia de citire a memoriei (read) se efectueaz, n ordine, urmtoarele:
Adres stabil
D0 D7
Date ieire valide
se furnizeaz adresa locaiei de memorie n care se gsete informaia care se va citi; dup stabilizarea adresei se valideaz memoria ( CE se pune pe 0); apoi se valideaz ieirile ( OE se pune pe 0); dup trecerea timpului de acces (tACC), la ieirile D0 D7 se obine informaia dorit (vezi diagramele temporale alturate!!).
Pentru funcionarea corect este necesar respectarea anumitor condiii temporale, principalii parametrii de timp fiind:

t RC - durata ciclului de citire (intervalul de timp ntre dou schimbri de adres); t ACC - timpul de acces la memorie (timpul scurs din momentul stabilizrii adreselor pn la obinerea datelor la ieiri); tCE - intervalul de timp ntre validarea memoriei i obinerea datelor la ieiri; tOE - intervalul de timp ntre validarea ieirilor i obinerea datelor la ieiri; tOH - timpul de meninere a datelor la ieiri dup ce adresele au fost modificate.
programarea memoriei, conform algoritmului de programare rapid, presupune: furnizarea adresei locaiei de memorie n care se va memora informaia prezent la pinii D0 D7 ; prezena datelor care se vor memora pe magistrala de date (Data In); creterea tensiunii de alimentare la 6V i a tensiunii de programare la 12,5V; aplicarea impulsului de programare la pinul PGM de durat tPW (pe durata acestuia datele de intrare nu se vor modifica!);
149
2009/2010
Program
A0 A12
Program Verify
Read Verify Adrese valide tACC ViH ViL HiZ 12,5V
Adrese stabile tAS
D0 D7 tDS VPP
Data In
Data Out
Data Out
tDH
ViH 6V 5V ViL ViH ViL ViH ViL
VCC
CE
PGM
tPW OE
tOES
tOE
tAH
tOE
n acest mod se programeaz fiecare locaie de memorie. Dup programare se poate face o verificare a operaiei de programare (Program Verify) i/sau o citire. Formele de und aferente acestor operaii sunt prezentate mai sus. Capsula memoriei EPROM 27C64A (prezentat n figur) are 28 de pini i o fereastr circular din cuar prin intermediul creia radiaiile UV ajung la matricea de memorare. Principalii parametrii ai memoriei 27C64A sunt: timp de acces: 150 ns; curent de alimentare n repaus: 100A; curent de alimentare n funcionare normal: 30mA; tensiune de programare VPP = 12,5V; algoritm de programare rapid (durata total de programare este sub 1 minut);
Vezi i Anexa 3 Memorii EPROM din Circuite Integrate Numerice. Aplicaii i Proiectare.
5.2.4. Memoria OTP One Time Programmable

Este tot o memorie EPROM programat electric o singur dat (la productor sau la utilizator). Nu are fereastr de cuar pentru tergere, este disponibil n capsule de plastic ieftine avnd un pre cu 40% mai mic dect EPROM-ul. Utilizatorul nu o mai poate reprograma ulterior. Este rentabil n producia de mas.
5.2.5. Memoria EEPROM

Elimin dificultile de extragere din soclu i expunere la lumina ultraviolet. Att programarea ct i tergerea se fac electric. Prin perfecionarea tehnologiei i micorarea grosimii stratului izolator al grilei flotante exist posibilitatea programrii i tergerii electrice cu tensiuni mici aplicate ntre dren i poart. Polaritatea cderii de tensiune dren-poart este inversat la tergere fa de programare. Sunt mai scumpe dect memoriile Flash; se pot rescrie n timpul funcionarii, numrul de tergeri i reprogramari fiind cu un cel puin un ordin de mrime mai mare dect la memoriile Flash.
150
2009/2010
Memoria 2864B Este o memorie EEPROM (codul 28) realizat n tehnologie CMOS de 64kbii organizat ca 8k cuvinte de 8 bii. Modurile de operare sunt reprezentate n tabelul 5.3.
Tabelul 5.3 Operaiile efectuate de memoriile EEPROM.
Operaie
Citire (Read) Scriere (Write) Inhibare scriere (Write Inhibit) Ateptare (Standby)
CE
0 0 X X 1
OE
0 1 X 0 X
WE
1 0 1 X X
A0 A12
X X X X X
D0 D7
Data Out Data In HiZ
Caracteristici principale pentru memoria EEPROM 2864B: timp de acces 150 ns; curent de alimentare n repaus: 1A; curent de alimentare n funcionare normal: 30mA; numr minim de tergeri i de reprogramri: 105; durata de meninere a informaiei memorate: minim 10 ani;
5.2.6. Memoria FLASH

Memoriile Flash permit att citirea ct i nscrierea informaiei n timpul functionrii normale. Sunt memorii de densitate mare, nevolatile, folosite n cele mai diverse aplicaii de la aparatele de fotografiat digitale la nlocuirea de hard-diskuri. Celula de memorare a unui bit const dintr-un singur tranzistor MOS cu gril flotant. Stocarea propriu-zis este realizat prin prezena sau absena sarcinilor n grila flotant. O sarcin relativ ridicat acumulat n grila flotant este echivalent cu memorarea lui 0 logic, iar o sarcin redus sau absent cu memorarea lui 1 logic.
Programarea n stare neprogramat, toate celulele memoriei sunt n 1 (sarcini reduse sau nule n grila flotant). Dac n procesul de programare se dorete memorarea unui 0, grila de control Gc se aduce la un potential pozitiv +Vprog. Astfel electronii sunt atrai spre grila flotant, ea ncarcndu-se negativ. O dat programat, sarcina grilei flotante se menine un timp ndelungat minim 10 ani. n cazul n care se dorete stocarea unui 1, n timpul programarii celula respectiv este lsat nemodificat.
151
2009/2010
Citirea Pe durata operaiei de citire, la grila de control se aplic o tensiune pozitiv +Vread. Cantitatea de sarcina stocat n grila flotant va determina n acest caz dac sub aciunea acestei tensiuni, tranzistorul MOS va conduce sau nu: dac se memoreaz un 0, datorit numrului mare de electroni de pe grila flotant, tranzistorul ramne blocat; dac se memoreaz un 1, grila flotant conine puini electroni astfel nct sub influena tensiunii +Vread tranzistorul MOS va conduce.
tergerea - se rezum la nlturarea electronilor din grila flotant prin aducerea grilei de control la potenialul masei i sursa la o tensiune pozitiv (+Verase). Electronii vor fi atrai spre surs i prin aceasta grila flotant nu va mai conine sarcini negative sau numrul acestora va fi foarte redus.
O memorie Flash este ntotdeauna tears nainte de a fi programat. La memoriile Flash moderne tergerea se realizeaz pe blocuri sau paginat, dar important este c un octet singular din cadrul unui bloc nu poate fi scris (programat) dect dup ce este ters mpreun cu ntregul bloc din care face parte. Memoriile Flash ofera suplimentar posibilitatea tergerii globale rapide (bulk erase). Schema simplificat a unei memorii Flash de capacitatea m x n (nu conine partea aferent programrii memoriei):
Aria de memorie conine m cuvinte a n bii fiecare, adic un total de m x n tranzistoare MOS cu gril flotant pentru acelai numr de bii de informaie. La fiecare linie de bit un tranzistor MOS formeaz sarcina activ. Pentru citire se activeaz o linie de cuvnt, fiecare din cele n comparatoare furniznd la ieire 1 sau 0, dup cum tranzistoarele MOS de memorare conduc sau nu (1 dac tranzistorul conduce, 0 n caz contrar). Caracteristici generale ale memoriilor Flash: timp de acces: 45 150ns;
152
2009/2010
numrul de tergeri i de reprogramri de ordinul 104 105; durata de meninere a informaiei memorate este de minim 10 ani; sunt cele mai ieftine memorii nevolatile; se pot rescrie n timpul funcionrii. Memoria 29F010
Este o memorie FLASH (codul 29) realizat n tehnologie CMOS de 1Mbii organizat ca 128k cuvinte de 8 bii. Modurile de operare sunt reprezentate n tabelul 5.4.
Tabelul 5.4
Operaiile efectuate de memoriile FLASH.
Operaie
Citire (Read) Scriere (Write) Inhibare ieire (Output Disable) Ateptare (Standby)
CE
0 0 0 1
OE
0 1 1 X
WE
1 0 1 X
A0 A12
X X X X
I / O0 I / O7
Data Out Data In HiZ HiZ
Caracteristici principale ale memoriei flash 29F010: timp de acces 45ns; curent de alimentare n repaus: 25A; curent de alimentare n funcionare normal: 30mA la citire, 50mA la programare sau tergere; numr minim de tergeri i de reprogramri: 105; permite tergerea ntregului circuit sau a oricrui sector; tergerea i verificarea unui sector dureaz sub 1 secund; durata de meninere a informaiei memorate: minim 10 ani; Suplimentar (nu obligatoriu!) vezi anexa Memorii Flash!
5.3. MEMORII RAM

Sunt memorii volatile care permit, n timpul functionrii, att citirea ct i scrierea informaiei n locaia de memorie adresat. Memoriile RAM se clasific n: RAM statice (SRAM Static Random Access Memory) la care celula elementar de memorare este un latch D realizat n tehnologie bipolar sau unipolar; RAM dinamice (DRAM Dynamic Random Access Memory) - celula elementar este o capacitate; sunt realizate numai n tehnologie unipolar NMOS sau CMOS. Memoria SRAM pstreaz datele pentru o perioad de timp nelimitat, pn n momentul n care ea este rescris. n schimb, memoria DRAM necesit rescrierea permanent, la cteva fraciuni de secund, altfel informaiile fiind pierdute. Avantajele memoriei SRAM: utilitatea crescut datorit modului de funcionare i viteza foarte mare (raportul de timp de acces SRAM/DRAM = 8-16). Dezavantajele memoriei SRAM: densitatea de integrare mai redus i preul mult mai mare dect al memoriei DRAM (de obicei raportul de capacitate DRAM/SRAM = 4-8 iar raportul de cost SRAM/DRAM = 8-16). Aplicaiile de baz ale memoriilor RAM se regsesc la PC-urile. Memoria SRAM este folosit cel mai adesea ca memorie intermediar/cache, pe cnd DRAM-ul este utilizat ca memorie principal a oricrui sistem.
153
2009/2010
Selecia cuvntului adresat se poate face liniar sau prin coinciden. Selecia liniar se realizeaz similar cu selecia omonim prezentat la memoriile ROM. Memoria din figur este organizat pe m = 2n octei. Dac toate liniile de adres (A0, A1,,An-1) sunt pe 0, linia de cuvnt W0 trece pe 1 i se selecteaz primul octet. Acesta se va regsi la ieire (10111011).
Selecia prin coinciden utilizeaz dou decodificatoare de adres, unul pentru linii i unul pentru coloane. Nodul selectat din memoria din figur corespunde adresei de linie A0, A1,...,Ax-1 = 011 ...1 i adesei de coloan Ax, Ax+1,...,Ax+y-1 = 0010 ... 0.
Pentru o folosire eficient a ariei de siliciu ocupate se caut ca matricea de memorare s fie ptrat sau ct mai aproape de un patrat n cazul unui numar impar de adrese, dimensiunile celor doua DCD fiind egale sau apropiate. La memoriile RAM de capacitate mare (de peste 1Mbit) decodificarea bidirecional nu mai este suficient, deoarece numrul de linii ale fiecruia dintre cele doua DCD va depi 1000. Din acest motiv informaia stocat este dispus ntr-o matrice tridimensional. De exemplu la memoria 628128A de 128 x 8 kbii, matricea de memorare se prezint n figur.
n acest caz decodificarea se face bidimensional, existnd 512 rnduri a 256 de coloane, dar n punctul de selecie, cuvntul nu are lungimea de 1 bit, ci de 8 bii.
154
2009/2010
5.3.1. MEMORII SRAM

Memoriile SRAM, disponibile, n momentul actual, sunt caracterizate de: capacitate de memorare de pn la: 4Mbii, organizat pe 4, 8 sau 16 bii (512Kx8, 256Kx16, 128Kx16, 256Kx4, 128Kx8, 64Kx16); 18Mbii, organizat pe 9, 18 sau 36 bii (512Kx36, 512Kx18, 256Kx36, 512Kx9, 256Kx18, 128Kx36,), al 9-lea bit memorat fiind de control; tensiuni de alimentare de 5V, 3,3V i 2,5V; timp de acces de pn la 8ns. Celula elementar de memorie pentru 1 bit este realizat cu un D latch.
Pentru efectuarea unei operaii de citire/scriere este necesar ca celula de memorie s fie selectat cu ajutorul liniei de cuvnt Wi (linia de adres decodificat) activ pe 1. Linia de cuvnt furnizeaz semnalul SEL ce acioneaz asupra porii I (P) i a bufferului B. O dat selectat, bufferul se afl n stare normal de funcionare. Cealalt intrare a porii P se folosete pentru stabilirea operaiei ce se va efectua: citire (/WE = 1) sau scriere (/WE = 0). Descrierea funcionrii: citirea: se selecteaz celula (SEL = 1) i se pune semnalul /WE = 1. n acest caz intrarea C a latch-ului este 0 i oricare ar fi datele pe linia de intrare ele nu pot modifica informaia existent n D-latch, n schimb bufferul B, fiind n stare normal de funcionare, asigur transmiterea la ieirea DOUT a informaiei memorate n latch. scrierea: se selecteaz celula (SEL = 1) i semnalul /WE = 0. n acest caz deoarece C = 1, informaia existent la intrarea de date DIN se nscrie n D-latch. Obs.: Dac celula nu este selectat (SEL = 0) atunci C = 0 i bufferul B se afla n starea de impedan ridicat. Locaia de memorie este n stare de ateptare (standby). O memorie SRAM de 1024 cuvinte a 4 bii fiecare are schema bloc prezentat mai jos. Descriere i funcionare: memoria are o magistral de adrese de 10 linii ( A0 A9 ), o magistral de date de intrare de 4 linii ( DIN 0 DIN 3 ), o magistral de date de ieire de 4 linii ( DOUT 0 DOUT 3 ) i semnalele de comand CE , OE i WE ; selecia se face liniar cu decodificatorul DCD cu 10/1024; fiecare din cele 1024 de ieiri ale DCD reprezint o linie de cuvnt; prin activarea sa, se selecteaz o anumit locaie de memorie n care se memoreaz 4 bii de informaie; linia de cuvnt se conecteaz la intrrile de selecie SEL ale latchurilor care formeaz locaia de memorie; toate intrrile de date de acelai rang (1024 de intrri) se conecteaz mpreun; astfel se formeaz magistrala de date de intrare DIN 0 DIN 3 ;
155
2009/2010
toate ieirile de date de acelai rang (1024 de ieiri) se conecteaz mpreun i formeaz magistrala de date de ieire DOUT 0 DOUT 3 ; intrrile WE i CE formeaz semnalul de selecie a operaiei i se conecteaz la toate intrrile WE ale latch-urilor; intrrile OE i CE formeaz semnalul de validare a bufferelor de ieire
Pentru reducerea numrului de pini, se realizeaz memorii cu pini unici pentru datele de intrare i ieire I/O. Structura I/O este prezentat n figur. Dac WE = 1, se valideaz doar bufferul 2 i pinul I/O este definit ca o ieire; la aceast ieire se pot citi datele memorate n 2 1 locaia de memorie selectat. Dac WE = 0, se valideaz doar bufferul 1 i pinul I/O este / definit ca o intrare; la aceast intrare se aduc datele care se vor memora n locaia de memorie selectat. Reprezentarea simbolic a memoriei SRAM este prezentat mai jos. Funcionarea memoriei SRAM se bazeaz tabel 5.4.
6204
Tabelul 5.4 Operaiile efectuate de memoriile SRAM.

4
10 A0
.
A9
I/O0
.
Operaie
Citire (Read) Scriere (Write) Memorare (Hold)
CE
0 0 1
OE
0 1 X
WE
1 0 X
WE I/O3 OE CE
Memoria SRAM 6264 de 8Kx8 bii Memoria SRAM 6264 are 8K locaii de memorie a cte 8 bii. Pinii si sunt: 6264 A0 A12 - magistrala de adrese de 13 bii;
I / O0 I / O7 - magistrala de date de 8 bii;

CE i CE - intrri de validare (Chip Enable); OE - intrare de validare ieiri; WE - intrare de selecie a operaiei efectuate.
13 A0
.
A12
I/O0 8 WE . I/O7 OE CE CE
156
2009/2010
Analiza funcionrii se face considernd n permanen intrarea CE = 1. citirea: dup stabilizarea adresei, se valideaz intrrile /CE i /OE; se ateapt trecerea timpului tACC dup care datele memorate la adresa specificat devin disponibile la ieiri; tACC = 10 - 150ns, tRCmin = 100ns. scrierea: dup stabilizarea adresei, se valideaz memoria CE = 0 ( OE se menine inactiv) i se pune WE pe 0; n momentul n care semnalul WE revine pe 1, datele prezente la intrare sunt memorate n locaia de memorie selectat (vezi diagramele temporale).
Data Out
Data In
Vezi i Anexa 4 Memoria SRAM din Circuite Integrate Numerice. Aplicaii i Proiectare (Nu este obligatoriu).
5.3.2. MEMORII DRAM

Memoriile DRAM au capacitate de memorare mai mare i sunt mai ieftine dect memoriile SRAM. n schimb, timpul de acces mai mare, necesitatea remprosptrii informaiei memorate (refresh) de cteva zeci de ori pe durata unei secunde i modul mai complicat de operare reprezint dezavantajele lor.
n momentul actual, sunt disponibile memorii DRAM caracterizate de: capacitate de memorare de peste 256Mbii organizat pe 1 bit, (sunt disponibile i bancuri de memorie organizate pe 4, 8, 16, 32 bii); tensiuni de alimentare de 5V, 3,3V i 2,5V; timp de acces de pn la 50ns.
Memoriile DRAM sunt memorii volatile de mare capacitate, realizate cu tranzistoare MOS. Memorarea se realizeaz prin ncrcarea sau descrcarea unei capaciti (integrate sau parazite) Cm : dac Cm este ncrcat nseamn c se memoreaz 1; dac Cm este descrcat nseamn c se memoreaz 0. Celula de memorare conine un singur tranzistor MOS (T) cu canal n. Ea funcioneaz n regim de impulsuri. Schema celulei:
Descriere i funcionare: Bufferul B deservete toate celulele conectate la linia de bit LB (s-a desenat o singur celul). Cu ajutorul lui B se alimenteaz, n impuls, linia de bit. Fiecare linie de bit este prevzut cu un comparator K i un D-latch utilizate la citirea informaiei. Linia de cuvnt LC este activ pe 1 fiind acionat tot n impulsuri. Celula de memorare propriu-zis se compune din tranzistorul de comutaie T i capacitatea integrat de memorare de valoare foarte mic Cm.
157
/WE
2009/2010
nscrierea informaiei n celula de memorare: a) nscrierea unui 1 n celul se face punnd un 1 pe linia Di. Prin validarea bufferului B, linia de bit LB trece pe 1 (UH). n acest timp se aplic un impuls liniei de cuvnt LC (Wi = 1) care determin intrarea n conducie a tranzistorului T i ncrcarea capacitii Cm la UH.
Di UL Wi t Wi UH Di UL UH t
Ucm UL UH
Ucm UH t UL
b) nscrierea unui 0 n celul se face n mod asemntor. Se pune Di pe 0, se activeaz bufferul B i linia LB rmne pe 0. Tranzistorul, adus n conducie printr-un impuls aplicat liniei de cuvnt LC, determin descrcarea Cm .
Citirea informaiei memorate ntr-o celul de memorie

UH dup care bufferul se aduce n stare de 2 U funcionare normal. Condensatorul C p se ncarc la H dup care bufferul trece n stare de 2
La intrarea Di se aduce o tensiune
nalt impedan izolnd linia de bit LB. Se aplic un impuls UH pe LC care aduce n conducie tranzistorul T. 1. Dac a fost memorat un 1 ( Cm U H ), atunci Cm se descarc parial peste C p iar tensiunea pe LB va fi U cp =
UH + u . Ieirea comparatorului K trece pe 1. Latchul D este 2
transparent (/WE = 1 ceea ce determin C = 1) i astfel 1 de la ieirea lui K este transmis la Dout. 2. Dac a fost memorat un 0 ( Cm U L ), atunci C p se descarc parial peste Cm iar tensiunea pe LB va fi U cp =
UH u . Ieirea comparatorului K trece pe 0. Latchul D este 2
transparent (/WE = 1 ceea ce determin C = 1) i astfel 0 de la ieirea lui K este transmis la Dout. Dup fiecare operaie de citire se altereaz nivelul de tensiune de la bornele Cm . Pentru pstrarea n continuare a informaiei nealterate trebuie efectuat o operaie de renscriere a bitului citit folosind ieirea D-latchului (remprosptarea informaiei alterate prin citire). Nu numai prin citire are loc o alterare a informaiei nscrise n Cm ci i datorit descrcrii exponeniale n timp a acesteia datorit curenilor de pierdere. Din acest motiv, chiar dac nu se efectueaz citiri, este necesar remprosptarea informaiei (REFRESH) memorate n Cm la fiecare 2-4ms (funcie de tipul memoriei). Timpul necesar unei mprosptri este n medie de 0,3s. Dac remprosptarea s-ar face bit cu bit, n intervalul de 4ms s-ar putea doar remprospta fr a mai fi timp i pentru alte operaii utile.
158
4 10 3 = 13.333 de celule 3 10 7
2009/2010
Pentru o memorie de 64kbii (65.536bii) satisfacerea timpului disponibil de remprosptare impune adaptarea unei structuri ptrate a matricii de celule de memorie, de 256/256 bii (adic o structur organizat pe 256 de linii i 256 de coloane) i remprosptarea simultan a tuturor celulelor de pe o linie. Astfel timpul necesar pentru remprosptarea ntregii memorii va fi de 256 0,3 10 6 = 76,8s , care constituie:
76,8 100 = 1,92% din timpul 4000
disponibil pentru remprosptare. Deci 98% din intervalul de timp dintre dou remprosptri succesive poate fi folosit pentru efectuarea unor operaii utile de citire i nscriere a informaiei. Memoria DRAM de 64kbii organizat pe cuvinte de 1bit. Selecia se face prin coinciden. Schema bloc este prezentat mai jos. Descriere: Adresele sunt n numr de 16 (A0A15). Pentru reducerea numrului de pini adresele sunt multiplexate folosindu-se doar 8 linii de adres. nti se aplic prima jumtate a adresei A0A7 (adresa de linie) iar apoi a doua jumtate A8A15 (adresa de coloan). Circuitul de comand conine dou registre D-latch de memorare a celor dou jumti ale adresei. Prin intermediul liniilor A0A7 se comand DCD care selecteaz linia. Adrese linii ncrcarea A0A7 n registrul din circuitul de Adrese coloane comand se face prin activarea liniei /RAS (Row Address Strobe). Cu liniile A8A15 se comand Control blocul MUX/DMUX prin care se selecteaz o singur coloan din cele 256 ale unei linii (la citire prin MUX, iar la nscriere prin DMUX). ncrcarea adreselor A8A15 n registrul corespunztor din circuitul de comand se face prin activare liniei /CAS (Column Address Strobe). Linia de control stabilete care dintre 4164 cele dou circuite (MUX sau DMUX) este activ 8 A0 Dout (la citire MUX-ul iar la scriere DMUX-ul). A7 Din Schema bloc mai conine un registru de RAS linii format din 256 de D-latchuri n care se CAS memoreaz linia selectat. Schimbul de WE informaii ntre matrice i registru este bidirecional. La citire este activat i linia ce valideaz bufferul de pe linia datelor de ieire Dout.
.
Funcionare: Citirea informaiei memorate La liniile de adres se aduce adresa de linie A0A7. Dup ce aceasta s-a stabilizat se activeaz linia /RAS pentru ncrcarea adresei de linie n registrul din circuitul de comand. n continuare adresa se decodific, se selecteaz linia i coninutul tuturor celulelor de memorare aferente liniei se scrie n registrul de linii. Apoi se aduce la intrare adresa de coloane A8A15. Dup ce aceasta s-a stabilizat se activeaz semnalul /CAS. Pe frontul descresctor al /CAS se investigheaz linia /WE. Aceasta trebuie s fie pe 1 deoarece se execut o operaie de citire. Tot pe frontul descresctor al semnalului /CAS se memoreaz adresa coloanei A8A15 n registrul corespunztor din circuitul de comand. Cu ajutorul lor i al MUX-ului, se selecteaz una dintre cele 256 de
159
2009/2010
coloane ale liniei memorate n registrul de linii, i coninutul celulei selectate se transmite, prin buffer (aflat n stare normal), spre ieire Dout. n continuare se dezactiveaz /RAS-ul (coninutul registrului de linii se renscrie n matricea de memorare) apoi se dezactiveaz i /CAS-ul i linia Dout trece pe Z.
7 7
Citirea informaiei
Scrierea informaiei
Scrierea informaiei n memorie Furnizarea adresei locaiei de memorare n care urmeaz s se scrie informaia se face la fel ca la operaia de citire. Deosebirile apar pe frontul descresctor al /CAS cnd n urma investigrii se gsete linia /WE pe 0. Acest fapt nseamn c urmeaz o operaie de scriere i, tot n acel moment datele care urmeaz a fi scrise trebuie s fie prezente pe linia Din. n continuare se memoreaz adresa coloanei A8A15 n registrul corespunztor din circuitul de comand. Cu ajutorul lor i al DMUX-ului, se selecteaz una dintre cele 256 de coloane ale liniei memorate n registrul de linii, i informaia de pe Din se memoreaz n aceast celul. n continuare se dezactiveaz /RAS-ul (coninutul registrului de linii se renscrie n matricea de memorare) apoi se dezactiveaz i /CAS-ul. Remprosptarea informaiei memorate Se folosete un numrtor pe 8 bii, cu funcionare continu (nefigurat n schema bloc) care genereaz adresele celor 256 de linii. Pe frontal descresctor al semnalului /RAS se selecteaz o linia ce corespunde adresei. Coninutul fiecrei celule ale acestei linii se nscrie n registru de linii. Pe frontul cresctor al semnalului /RAS se renscrie informaia din registru de linii, regenerat n celulele corespunztoare. n continuare se trece la urmtoarea adres i se remprospteaz informaiile din celulele liniei urmtoare.
Vezi i Anexa 5 Memoria DRAM din Circuite Integrate Numerice. Aplicaii i Proiectare (Nu este obligatoriu).
Tem: 8.1, 8.2, 8.3, 8.5, 8.6, 8.10, 8.11
160
Anexa 1
2009/2010
CARDURI DE MEMORIE FLASH

Astzi, orice persoan care utilizeaz un dispozitiv electronic portabil, cu siguran c a ntlnit cardurile de memorie flash. Pe pia sunt prezente cinci formate de baza, dintre care trei au un standard deschis (CompactFlash - CF, SecureDigital - SD i MultiMediaCard MMC) i dou au standard nchis (MemoryStick - MS produse de Sony i de Samsung, i xDPicture - de Olympus i de Fuji). Faptul ca standardul acestora este deschis a permis primelor doua formate - CompactFlash i SecureDigital, s ctige o popularitate enorm printre utilizatori i s umple piaa de carduri de memorie cu variantele lor, propuse de diferii productori.
1. CARDURILE COMPACTFLASH - CF
1.1. Istoricul standardului CompactFlash La apariia memoriei flash, productorii de dispozitive electronice au vzut posibilitatea ca, fr mari probleme i cheltuieli, s-i doteze produsele cu noile tipuri de medii de stocare. Avantajele erau evidente: consumul energetic redus, fiabilitatea ridicat (din cauza lipsei pieselor mobile) i rezisten la mediul nconjurtor i la sarcini electrice. ns principala problem era dimensiunea acestora. A aprut ideea de a crea un nou format de memorii flash, care s aib dimensiuni reduse i care, n acelai timp, s fie compatibil cu sloturile PCMCIA existente, fapt care n principiu nsemn compatibilitate cu comenzile ATA/ATAPI.
Logo-ul CompactFlash Association
Card de memorie CompactFlash
n anul 1994, corporaia SanDisk a prezentat prima revizie a specificaiilor CompactFlash. Stabilitatea promovrii standardului pe pia a dus la crearea, peste un an, a CompactFlash Association (CFA), care astzi are peste 200 de membri. n componena consiliului director al asociaiei intr gigani ai electronicii precum Canon, Eastman Kodak Company, Hewlett-Packard, Hitachi Global Systems Technologies, Lexar Media, Renesas Technology, SanDisk i Socket Communications. Astzi, CFA se ocup cu asistena i dezvoltarea continu a standardului, mbuntind viteza de transfer a datelor. Cardurile CF au fost create, lund n calcul utilizarea acestora n slotul PCMCIA Type II, ceea ce este posibil cu ajutorul unui adaptor pasiv. Mufa const din 50 de pini, n dou rnduri (slotul PCMCIA Type II are 68 de pini, dar pstreaz specificaiile PCMCIA ATA). Pentru anul 1994, dimensiunile cardului erau extraordinare 43x36x3,3mm, adic, de dou ori mai subire dect un card PCMCIA.
1
Anexa 1
2009/2010
CompactFlash PCMCIA Adapter i cardurile de memorie
Simultan cu creterea cerinelor pentru capacitatea cardurilor, standardul a fost mprit n dou tipuri. Vechiul standard, mai subire a fost numit CompactFlash type I, iar cel nou, mai ncptor - CompactFlash type II, dar care are o grosime de 5mm. n CardReader-urile pentru CompactFlash type II, se pot utiliza ambele tipuri, ns n CardReader-ul type I, cellalt card, pur i simplu, nu ncape. n prezent, dezvoltarea tehnologiilor de fabricaie a cardurilor flash permite crearea de chip-uri ncptoare dar de dimensiuni minuscule, ceea ce a nivelat avantajele cardurilor mai groase. De aceea, n prezent, cardurile CF type II nu mai sunt foarte rspndite i slotul type II este utilizat mai ales pentru conectarea Microdrive-ului de la IBM/Hitachi sau a controllerelor periferice. Principalii productori de carduri CF sunt: Apacer, A-Data, Canon, FujiFilm, Kingston Technology, Kodak, Lexar, Olympus, Panasonic, Sandisk, Samsung, Sony, Toshiba, Transcend, Verbatim Corporation, UMAX. 1.2. Caracteristicile cardului CompactFlash conectare facil, cu adaptorul PCMCIA i/sau cu Multi-Card Reader/Writer; rezistena la ocuri deoarece n interiorul acesteia nu e nici o pies mobil; cardurile i pstreaz funcionalitatea chiar i la suprasarcini de 2000g; durata de via este de aproximativ 100 de ani; numrul de cicluri de scriere suportate: ntre 10.000 1.000.000; tensiunea de alimentare de 3,3V sau 5V, ceea ce permite utilizarea lor n ambele sisteme de alimentare; viteza de scriere este specificat sub forma 8x, 20x, 133x (la fel ca la CD-uri) n care numrul din stnga lui x se multiplic cu 150kB/s (de exemplu un card cu viteza 20x, are viteza de scriere de 3MB/s); consum redus: cardurile necesit n jur de 5% din consumul hard disk-urilor de 1,8 inch sau 2,5 inch (acest fapt face din cardurile CF o alternativ fiabil pentru dispozitivele portabile, pentru care autonomia este decisiv); compabitilitate extins: comenzile ATA sunt compatibile cu majoritatea sistemelor de operare, deci, cardurile sunt recunoscute fr probleme i funcioneaz practic pe orice sistem; domeniul temperaturilor de operare: -45 - 85C. 1.3. Performane i utilizri ale cardului CompactFlash Limita capacitii teoretice a cardurilor CF este de 137Gb. n momentul actual, sunt disponibile modele, cu capaciti de la 16Mb (care, treptat, devin piese de muzeu) pn la 64Gb. ns cele mai vndute sunt cele cu capaciti ntre 512Mb i 8Gb. n ajutorul amatorilor foto care prefer formatul RAW, productorii de carduri CF au realizat carduri CF de capacitate tot mai mare. n ianuarie 2008 Transcend lanseaz cardul CF
2
Anexa 1
2009/2010
de 32GB urmai imediat de Samsung cu carduri CF de 16GB, 32GB i 64GB. n martie 2008 cei de la Pretec au lansat pe pia carduri CF de 48GB (cu viteza de scriere de 233x, 35Mb/sec) i de 24GB (cu viteza de scriere de 333x), www.protec-europe.com. Cardul CF a fost pn n anii 2005-2006 cel mai popular format n sectorul foto profesional. n domeniul camerelor digitale SLR el rmne, n continuare, cel mai popular card datorit posibilitii obinerii unor capaciti de memorare mari i a raportului foarte bun ntre capacitate i pre. Totui, n ultimii ani, a crescut numrul modelelor care utilizeaz doar carduri SD: gama complet de la Pentax din 2004, Nikon D50 din 2005, D40, D80 din 2006, D40X din 2007 i D60 din 2008. Cel mai recent: Canon EOS 450D/Rebel XSi. Pentru o mai mare flexibilitate, mai muli productori de DSLR-uri profesionale, n spe Canon's EOS-1Ds Mark III i EOS-1D Mark III suport att carduri CompactFlash ct i SD.
2. CARDUL SECUREDIGITAL - SD
2.1. Istoricul cardului SD Procesul miniaturizrii permanente a dispozitivelor electronice, a dus la situaia n care marii productori au nceput s se gndeasc la crearea unui nou standard. Deja n anul 2000 majoritatea dispozitivelor portabile (telefoane mobile, mp3 playere, pda-uri) s-au miniaturizat ntr-att, nct cardurile CompactFlash nu au mai putut fi utilizate. n anul 2000, companiile SanDisk, Matsushita Electric i Toshiba au creat o alian, denumit SecureDigital Card Association. Cine sunt aceste companii? n primul rnd, compania SanDisk, este pionierul industriei cardurilor de memorie; puteau sa concureze cu aceasta, din punctul de vedere al volumului producie, doar membrii CompactFlash Association: Lexar Media i Renesas. n cel de-al doilea rnd, gigantul pieei produselor HiFi, Matsushita, renumit prin brandurile sale - Panasonic, Technics i alte zeci de branduri. n cel de-al treilea rnd, unul din liderii pieei de laptop-uri (n special pe piaa asiatic): Toshiba. Printre ceilali membri se numr: HP, Hitachi, AMD, Intel, Samsung, ntreaga familie de companii Fujitsu, productorii de echipamente de reea Agere, Broadcom, Atheros, Freescale, Motorola, ct i giganii pieei telefoanelor mobile precum Nokia, NTT DoCoMo, Symbian i Vodafone. SD Card Association totalizeaz azi peste 600 de membri i este cea mai mare asociaie care se ocup cu cercetarea, dezvoltarea i producia de carduri de memorie. Denumirea SD provine din necesitatea conformrii cardurilor cu recomandrile SDMI (Secure Digital Music Initiative) scrise de giganii industriei muzicale. Noile carduri erau destinate luptei mpotriva distribuiei ilegale a coninutului media. De aceea, controller-ul cardului are un modul de criptare, care efectueaz criptarea fluxurilor informaionale ce intr pe card. Aceast metod se aplic la nregistrarea coninutului media comercial (video sau audio). Cnd cardul se conecteaz la un alt calculator, controller-ul analizeaz cheia nregistrat n controller-ul cardreader-ului. Cardul verific disponibilitatea drepturilor calculatorului de nregistrare sau citire a coninutului, iar calculatorul, la rndul sau, verific cardul. Dup o verificare reciproc controller-ul cardului deschide accesul spre nregistrare a coninutului acestuia. Coninutul nregistrat se cripteaz n conformitatea cu key-ul/semntura respectivului coninut. Al doilea factor care a impus denumirea SecureDigital este comutatorul Lock aflat pe una din marginile cardului (la cardurile miniSD i microSD acest ntreruptor lipsete).
Anexa 1
2009/2010
2.2. Caracteristicile cardului SD Ca baza a standardului SD, a fost preluat cel deja existent n 1997: standardul MultiMediaCard (MMC). A fost pstrat toat partea mecanic i electric. ns n practic, numai unele carduri MMC ruleaz normal n CardReader-ele pentru SD. Numrul contactelor, plasate pe o singura parte a carcasei de plastic, a crescut de la 7 (n cazul MMC) la 9. Acest fapt a permis creterea numrului de fluxuri de date simultane pn la 4 (datele pot fi transferate prin 1, 2 sau 4 ci simultan). Regimul de transfer al datelor este ales de controller-ul cardului.
Cardul SD i semnificaia pinilor.
Cardul SD poate fi conectat la PCMCIA cu ajutorul unui adaptor special. Adaptorul SD PCMCIA este capabil s ruleze la frecvene de pn la 25MHz (comparativ cu 20MHz la MMC).
Adaptorul SD PCMCIA.
Cardurile SD au urmtoarele caracteristici: dimensiuni de 32x24x2,1mm i o greutate de circa 2g (cardurile CF au 10g); sunt asimetrice pentru a nu permite inserarea lor greit; contactele electrice sunt dispuse pe o singur parte i protejate cu o margine de plastic; sunt mai groase dect cardurile MMC; viteza de scriere este specificat sub forma 6x, 40x, 66x, 133x (la fel ca la CDuri) n care numrul din stnga lui x se multiplic cu 150kB/s; se obin, astfel, viteze de 0,9MB\s, 6MB/s, 10MB/s respectiv 20MB/s. numrul minim de cicluri de scriere: 10.000; tensiunea de alimentare 2,7 - 3,6V la cardurile SD simple i de 1,6V la cardurile SDLV (Low Voltage); capacitatea de memorare este de maxim 2GB datorat protocolului utilizat.
Anexa 1
2009/2010
2.3. Performane i utilizri ale cardului SD A-Data oferea la nceputul anului 2008 o nou generaie de carduri SD: A-Data Flash SD Turbo 150x. Cardul SD A-Data Turbo ofer o vitez de citire superioar de pn la 22,5MB/s, fiind cel mai rapid card din lume (la momentul respectiv). Acest tip de card este dotat cu tehnologie ECC (Error Correction Code), pentru a prentmpina i corecta erorile care pot aprea n urma transferului de date. Suporta comenzi Hybernate i Power Down i are o durabilitate de minim 10.000 cicluri de scriere. Pentru a crete compatibilitatea cu diferitele medii folosite de useri, acest card SD folosete o tehnologie ISP (In-System Programing) pentru a face update de driver automat n cazul n care mediul respectiv nu beneficiaz de ultimele drivere.
Sfera de utilizare a cardurilor SD.
2.4. Cardul SDHC Secure Digital High Capacity Standardul SDHC aprut n a doua jumtate a anului 2006 reprezint o extensie a standardului SD care, bazndu-se pe adresarea de tip pagin n locul adresrii pe octet, permite obinerea unor capaciti de memorare mai mari de 4GB (teoretic pn la 2048GB). SD Card Association a definit artificial capacitatea maxim a cardurilor SDHC la 32GB.
Cardul SDHC.
De asemenea SD Card Association a definit trei clase de carduri SDHC funcie de viteza minim de scriere: clasa 2: vitez de scriere minim 2MB/s; clasa 4: vitez de scriere minim 4MB/s; clasa 6: vitez de scriere minim 6MB/s. Incompatibilitatea SD - SDHC a creat mult confuzie n rndul utilizatorilor deoarece: dispozitivele care nu suport standardul SDHC, nu recunosc carduri SDHC; cardurile SD sunt formatate tipic cu FAT16 iar SDHC cu FAT32.
Anexa 1
2009/2010
2.5. Standardul SDIO SD Input Output Pe lng cardurile de memorie SD clasice, SD Card Association a dezvoltat i standardul SDIO pentru diverse dispozitive de input/output, create n forma cardului SD. Dispozitive care suport SDIO n special PDA-uri, dar i laptop-uri, telefoane celulare pot utiliza dispozitive diverse, cum ar fi GPS, Wi-Fi, Bluetooth, modem-uri, Ethernet, adaptoare IrDA, tunere radio FM, tunere TV, camere digitale, etc., dac acestea sunt proiectate astfel nct au forma cardurilor SD.
Sfera de utilizare a cardurilor SDIO
Trebuie notat ca lipsa standardului SDIO condiiona avantajul major al cardurilor CF pn n 2002-2003 asupra standardului SD. Dup publicarea specificaiilor SDIO, SD a nceput s acapareze teren, n detrimentul lui CF. Deja n 2004 SD nregistra vnzri mai mari dect mai vechiul CF. 2.6. Cardul miniSD Carduri miniSD au fost prezentate de SanDisk Corporation la 13 martie 2003 (CeBIT 2003). Au dimensiunile 2,51x20x1,4mm i greutatea de 1g. fiind destinate utilizrii n dispozitive miniaturale (PDA-uri, telefoane mobile, aparate foto digitale, MP3-playere.).
Cardurile miniSD si microSD.
Ele se pot folosi i n locul cardurilor SD cu ajutorul unui adaptor. Capacitatea maxim de memorare este de 2GB. Pentru capaciti de memorare cuprinse ntre 4GB i 32GB s-au creat carduri miniSDHC (vezi standardul SDHC de la paragraful 2.4). 2.7. Cardul TransFlash SD Card Association i-a continuat calea ctre o miniaturizare continu a cardurilor de memorie. n toamna lui 2004, compania SanDisk a prezentat standardul TransFlash, destinat,
Anexa 1
2009/2010
mai ales telefoanelor mobile. Simultan, TransFlash a fost anunat ca urmtorul standard adoptat de SD Card Association. Dimensiunile noului card erau de mrimea unghiei degetului mare. Primul dintre clienii SanDisk a fost Motorola, care a asigurat compatibilitatea cu TransFlash pentru o gam ntreag de produse. Dup care, n aceast tabr a intrat Samsung i ulterior - LG. Intrarea n for a acestui standard a obligat SD Card Association s obin certificarea standardului TransFlash. Acest lucru s-a ntmplat n 13 iulie 2005, cnd SecureDigital Card Associtation a publicat oficial specificaiile acestui standard.
Cardurile de memorie TransFlash.
Dimensiunile cardurilor TransFlash sunt de 11x15x1mm i greutate aproximativ 1g. Incontestabil, aceti parametri fac din acest standard cea mai bun soluie pentru dispozitivele electronice ultraportabile. n august 2005 au fost prezentate cardurile cu capacitatea de 512Mb n decembrie 2005 a aprut cardul de 1Gb iar n prima parte anului 2006 s-a lansat cardul de 2Gb. 2.8. Cardul microSD Carduri microSD deriv din cardurile TransFlash produse de SanDisk i sunt utilizate preponderent n telefonia mobil. SD Card Association a afirmat c i propune s fac din microSD standardul principal pentru telefoanele mobile (se folosesc, ns, i la consolele jocurilor video, dispozitivele GPS, playerele audio portabile). Sunt cele mai mici carduri de memorie disponibile comercial (n 2008) avnd dimensiunile 11x15x0,7mm i greutatea sub 1g (au dimensiunea unei unghii, mai puin de un sfert dintr-un SD).
Cardul de memorie microSD.
Ele se pot folosi i n locul cardurilor SD i miniSD cu ajutorul unor adaptoare dar nu sunt universal compatibile. Cardurile TransFlash i microSD sunt identice, ele se pot interschimba, cu observaia c microSD-urile suport i standardul NFC (Near Field Communication). Capacitatea maxim de memorare este de 2GB. Pentru capaciti de memorare cuprinse ntre 4GB i 32GB (valoare maxim limitat) s-au creat carduri microSDHC (vezi standardul SDHC de la paragraful 2.4). n ianuarie 2008, la CES, SanDisk a prezentat cardul microSDHC de 12GB.
Anexa 1
2009/2010
3. ALTE CARDURI DE MEMORIE

3.1. Cardul MultiMedia - MMC Aceste carduri arat, n exterior, la fel cu cardurile SD dar principiu lor de funcionare este diferit. Ele erau interschimbabile n anumite dispozitive (nu n marea majoritate) i SD-ul a devenit favorizat pentru viteza sa mare n comparaie cu MMC-ul lene.
Cardul MMC
Cardul SM
3.2. Cardul Smart Media - SM Acest card, doar de memorie (nu are controller ncorporat dar acesta trebuie s existe n dispozitiv pentru a fi folosit), este folosit cu dispozitive digitale dinainte de anul 2001. Are capacitatea de memorare maxim de 128MB. Fiind depite de tehnologia avansat, aceste carduri sunt totui disponibile, dar stau ns n umbra majoritii cardurilor, n special a cardurilor xD-Picture. 3.3. Cardul xD-Picture - xD Acest card a fost creat de Olympus mpreun cu Fuji pentru a nlocui cardurile SM, pe cale de dispariie (iniial favorizate de ambele companii). De mrimea unui timbru, acest mic uria poate stoca pn la 8BG, nlocuind cardul SM cu capacitate de pn la 128MB.
Cardul xD.
3.4. Cardul Memory Stick - MS Sony a realizat Memory Stick-ul n 1999 pentru a crea loialitatea fa de camerele sale digitale i video. Uneori, ele vin odat cu camera sau aparatul n cauz. Majoritatea notebookurilor de la Sony includ un Reader Memory Stick astfel nct utilizatorul s rmn n sfera mrcii, tiind ca produsele acesteia vor funciona perfect unul n compania celuilalt.
Cardurile Memory Stick, Memory Stick PRO, Memory Stick DUO i Memory Stick PRO DUO.
Cardul Memorie Stick PRO (MS PRO) a fost realizat pentru a avea mai mult capacitate de memorare dect MS (pn la 4GB n comparaie cu MS-ul de pn la 128MB) i
Anexa 1
2009/2010
viteza de transfer mai mare. Cele mai multe aparate pre-2003 nu vor fi compatibile cu acest card, la fel i unele cititoare de carduri (e necesar un adaptor). Memory Stick DUO (MS DUO) este exact la fel ca i MS doar c este pe jumtate ca dimensiune. Sony a dezvoltat unele produse pentru a utiliza cardul compact dar este necesar un adaptor pentru cititoarele de medii pentru a accesa datele. Memory Stick PRO DUO (MS PRO DUO) este o combinaie a cardurilor de mai sus, fiind o combinaie perfect n ceea ce privete mrimea, viteza de transfer i capacitatea de memorare.
4. COMPARAIE NTRE CARDURILE DE MEMORIE

Compararea principalilor parametri ai cardurilor de memorie este redat succint n tabelul 1.1
Tabelul 1.1 Comparaie ntre caracteristicile diverselor tipuri de carduri de memorie. Capacitate de Capacitatea Viteza de Anul Dimensiuni Organizaie Variant memorare de memorare scriere apariiei - mm actual -max teoretic max Mbytes/s I 1994 43 x 36 x 3,3 32 GB 137 GB 20 SanDisk II 1994 43 x 36 x 5 8 GB 137 GB 20 Toshiba Siemens, SanDisk 3,3V/5V MMC RS-MMC MMC mobile/plus Standard PRO DUO PRO DUO SD miniSD microSD SDHC miniSDHC microSDHC Standard Tip M Tip H USB 1.1/2.0 1995 1997 2003 2005 1998 2003 2003 2002-06 1999-08 2003 2005 2006 2007 2007 2002-07 2005 2005 2001 37 x 45 x 0,76 24 x 32 x 1,4 24 x 18 x 1,4 24 x 18 x 1,4 50 x 21,5 x2,8 50 x 21,5 x2,8 31 x 20 x 1,6 31 x 20 x 1,6 32 x 24 x 2,1 21,5 x 20 x1,4 11 x 15 x 1 32 x 24 x 2,1 21,5 x 20 x1,4 11 x 15 x 1 20 x 25 x 1,78 20 x 25 x 1,78 20 x 25 x 1,78 128 MB 4 GB 2 GB 2 GB 128 MB 4 GB 128 MB 16 GB 2 GB 2 GB 2 GB 32 GB 8 GB 8 GB 512 MB 2 GB 2 GB 64 GB 128 MB 128 GB 128 GB 128 GB 128 MB 32 GB 32 GB 32 GB 2 GB 2 GB 2 GB 128 GB 128 GB 128 GB 512 MB 8 GB 8 GB Fr limite 2 20 2 8/52 1,8 20 20 20 20 12 10 20 12 10 3 2,5 9 40
Tip Card Compact Flash Smart Media Multi Media Card Memory Stick
Sony SanDisk
Secure Digital
SanDisk Panasonic Toshiba
xD USB flash
Olympus Fujifilm Diferiti

Circuite Integrate Digitale

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Circuite Integrate Digitale

Încărcat de

Drepturi de autor:

Formate disponibile

Circuite Integrate Digitale