Componente Mecatronice Digitale-1

Componente Mecatronice Digitale
0. Cuvant inainte
Număr ore curs: 28 ore (2 ore curs/saptamana – in fiecare miercuri orele 08-10)
Număr ore aplicaţii (proiect + laborator): 28 ore (dl. Constantin Victor)
Numărul de puncte de credit: 4
EVALUAREA
a) Activităţile evaluate şi ponderea fiecăreia:
 activitate la aplicaţiile de laborator: 20 pct.
 verificare proiect: 20 pct.
 prezenţă la curs: 10 pct.
 Examen final: 50 pct.
b) Cerinţele minimale pentru promovare
 efectuarea tuturor lucrărilor de laborator
 elaborarea şi predarea proiectului
 obţinerea a 50% din punctaj la verificarea finală
c) Calculul notei finale - prin rotunjirea simetrică a punctajului final. (Conform Regulamentului
studiilor universitare de licenţă, punctajul minim pentru promovarea unei discipline este de 50
puncte).
Cap. 1 Introducere
Cursul de „Componente mecatronice digitale” are drept obiectiv transmiterea de cunoştinţe
despre componentele electronice digitale şi de semnal mixt utilizate în comanda sistemelor
mecatronice. Pentru atingerea acestui obiectiv, in cadrul cursului vor fi prezentate elementele
fundamentale de algebră booleană, circuitele digitale fundamentale şi principalele lor aplicaţii,
evidenţierea diferitelor categorii de circuite de comandă şi control pentru sisteme mecatronice, cu
exemple de aplicaţii.
Unul dintre cele mai utilizate suporturi pentru transmiterea si prelucrarea informatiei este
curentul electric caracterizat, in special, prin marimile: tensiune si intensitate, cu parametrii:
amplitudinea, faza, frecventa, care sunt cei care pot exprima cantitativ informatia.
Acest fapt este dovedit prin dezvoltarea spectaculoasa pe care a avut-o electronica, si ramurile
ei conexe: automatica, microelectronica, informatica, comunicatiile etc., in ultimii 70 de ani, dupa
inventarea tranzistorului (1947), a circuitelor integrate (1959) si mai apoi culminand cu realizarea
microprocesorului (1971).
Succesul electronicii s-a datorat si dezvoltarii electronicii digitale (din limba engleza digit =
cifra) care se caracterizeaza prin faptul ca semnalele electrice pot lua numai valori discrete.
Cel mai simplu sistem discret este cel binar, caracteristic majoritatii sistemelor sau circuitelor
digitale, in care semnalele de intrare si de iesire pot lua doar doua valori asociate conventional lui „0”
(zero logic) si „1” (unu logic). In limbaj curent ne vom referi la aceste doua valori cu notiunea de „bit”
(din limba engleza binary digit = cifra binara).
Bitul se defineste in teoria informatiei si este o unitate de masura a acesteia, echivalenta cu
informatia transmisa prin furnizarea unui mesaj din doua egal probabile.
In electronica digitala alegerea reprezentarii binare a informatiei s-a datorat, in primul rand,
existentei unor elemente de circuit care prezinta doua stari distincte: tranzistorul unipolar – FET - sau
bipolar – BJT – in regim de comutatie, intrerupatoare, relee etc.
In electronica digitala, din considerente practice de implementare a circuitelor electronice, cea
mai utilizata forma de reprezentare a cifrelor binare este prin doua intervale distincte ale tensiunii. De
exemplu, in conventia de logica pozitiva, valorii binare „1” logic i se asociaza un interval de tensiune
VH, mai ridicat fata de masa, iar valorii „0” logic i se asociaza un interval de tensiune VL mai
coborat (fig. 1). Zona dintre cele doua intervale de tensiune este o zona interzisa, semnalele de
tensiune fiind valide numai cand au valori situate in intervalele permise VH si VL.
Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

De exemplu pentru familia de circuite logice TTL (Transistor-Transistor Logic) exista
urmatoarele valori: Vcc = +5 V, VH = 5 V - 2 V = 3 V; VL = 0,8 V - 0 V = 0,8 V.
Fig. 1.1
O alta revolutie in cadrul electronicii digitale a constituit-o trecerea de la electronica cablata,

utilizata in cadrul unor circuite digitale ce realizeaza functii fixe, in care circuitele sunt implementate cu
porti logice si in care informatia este procesata la nivel de bit la electronica programata, in care circuitul
electronic cuprinde un microprocesor sau microcontroler si o memorie de program si in care procesarea si
reprezentarea informatiei se face la nivel de cuvant.
Sistemele electronice digitale au avantajul ca ofera o prelucrare cu mare acuratete a semnalelor,
sunt extrem de fiabile si ieftine, motiv pentru care ele sunt utilizate aproape exclusiv la prelucrarea
informatiilor precum si in operatii de comanda si control in numeroase domenii. In prezent, sistemele
electronice digitale se folosesc in aproape toate activitatile vietii umane, cum ar fi: in IT (calculatoare,
tablete, periferice de calculator si echipamente de birotica), in telecomunicatii (telefonie fixa si mobila,
radio si TV), in industria auto, in industria aeronautica si spatiala (rachete, nave, statii si vehicule spatiale,
sateliti), in industria prelucratoare si extractiva (masini cu comanda numerica, automatizarea diverselor
procese tehnologice), in agricultura, la realizarea aparaturii electrocasnice, in sfera serviciilor, in industria
militara etc.
Cap. 2 Funcţii şi circuite logice
2.1 Definirea axiomatica a algebrei booleene

Fundamentul matematic in dezvoltarea electronicii digitale l-a constituit algebra booleana a
caror baze au fost puse de matematicianul englez George Boole (1815-1864). Pentru a defini o algebra
booleana, in sens larg, se considera o multime nevida B impreuna cu 2 operatii binare notate aici “+”
si “·” si cu o operatie unara “¯” intre elemente din B. Se spune ca aceasta multime, impreuna cu aceste
operatii formeaza o algebra booleana daca sunt satisfacute urmatoarele (axiome):
1. Multimea B contine cel putin doua elemente distincte x ≠ y, x  B si y  B.
2. Oricare ar fi x  B si y  B avem: x + y  B si x · y  B.
3. Operatiile “+” si “·” au urmatoarele proprietati, pentru orice x, y si z din B:
 Sunt comutative:
x + y = y + x si x · y = y · x
 Sunt asociative
(x + y) + z = x + (y + z) si (x · y) · z = x · (y · z)
 Sunt distributive una fata de cealalta
x + (y · z) = (x + y) · (x + z) si x · (y + z) = x · y + x · z
4. Fiecare din operatiile “+” si “·” admite cate un element neutru, notat cu 0 (numit
elementul nul al multimii) respectiv cu 1 (numit elementul unitate), cu proprietatile:
x + 0 = 0 + x = x si x · 1 = 1 · x = x, oricare ar fi x  B;
5. Pentru orice x  B exista un unic element notat cu x cu proprietatile:
 x  x  1 principiul tertului exclus si
 x  x  0 principiul contradictiei;
x se va numi inversul elementului x.

Observatii:
- daca multimea B are exact doua elemente, acestea sunt obligatoriu elementul nul si elementul
unitate, deci B = {0, 1};
- prima operatie (lege de compozitie) “+” se mai noteaza “SAU”, “OR”, “”, “\/”, “#” si se
numeste uzual disjunctie sau suma logica
- a doua operatie (lege de compozitie) “·” se mai noteaza “SI”, “AND”, “”, “/\”, “&” si se
numeste uzual conjunctie sau produs logic
- a treia operatie (lege de compozitie) “¯” se mai noteaza “NU”, “NOT”, “NON”, “ ‘ ”, “/”, “\” si
se numeste uzual complementare sau negare
- ordinea executarii operatiilor este urmatoarea: expresiile din paranteza, negatia, conjunctia,
disjunctia
- axiomele algebrei booleene sunt prezentate in perechi, fiecare axioma din pereche fiind duala
celeilalte – axioma duala se obtine din cealalta inlocuind „+“ cu „·” si 0 cu 1 (si invers)
2.1.1 Proprietati ale algebrei booleene

Plecand de la axiome se deduc o serie de proprietati care vor forma reguli de calcul in cadrul
algebrei booleene. Aceste proprietati sunt (x, y elemente oarecare din B):
1. Principiul dublei negatii
xx
2. Idempotenta
x  x  x  x
x  x  x  x
3. Absorbtia
x  x  y   x
x  x  y   x
4. Proprietatile elementelor neutre
x  0  0, x 1  x
x  0  x, x  1  1
5. Formulele lui De Morgan
xy  x y
x y xy
2.1.2 Algebra booleana binara

Algebra booleana binara sau algebra logicii este algebra booleana pentru care multimea B are
doua elemente notate „0” (zero logic) si „1” (unu logic), care este de fapt si tipul de algebra pe care l-a
prezentat initial matematicianul George Boole. Algebra booleana binara este acel domeniu al stiintelor
matematice care sta la baza sintezei si analizei circuitelor logice si a sistemelor numerice in general.
In cadrul algebrei booleene binare cele trei legi de compozitie (operatori) se definesc ca in
figura 2.1. In cazul implementarii prin contacte electrice pentru disjunctie, conjunctei si
complementare logica se considera ca valorile variabilelor au urmatoarea semnificatie: 0 - buton
eliberat, 1 buton apasat, iar valorile functiei au urmatoarea semnificatie: 0 este circuit deschis (curentul
electric nu trece), 1 circuit inchis (curentul electric trece).

a) disjunctia b) conjunctia c) complementarea
x y x+y x y x·y x x
0 0 0 0 0 0 0 1
0 1 1 0 1 0 1 0
1 0 1 1 0 0
1 1 1 1 1 1
Fig. 2.1 Tabelele de adevar, simbolurile grafice si implementarea prin contacte electrice pentru
disjunctie, conjunctie si complementare logica
2.1.3 Functii booleene (logice)

O functie f: Bn → B, unde B = {0,1} se numeste functie booleana de n variabile. Aceasta
functie booleana y = f(x1, x2,…,xn) are drept caracteristica faptul ca atat variabilele cat si functia pot
lua doar doua valori distincte, 0 sau 1.
Pentru o functie booleana de n variabile domeniul de definitie este format din m  2 n puncte.
Deoarece in fiecare din aceste puncte functia poate lua doar valorile 0 si 1 rezulta ca numarul total al
n
functiilor booleene de n variabile este N  2 m  2 2 .
Astfel de functii sunt utilizate pentru caracterizarea functionarii unor dispozitive (circuite)
construite cu elemente de circuit avand doua stari (ex.: un intrerupator inchis sau deschis, un tranzistor
blocat sau saturat; functionarea unui astfel de circuit va fi descrisa de o variabila booleana xi).
2.1.4. Reprezentarea functiilor booleene (logice)

Dat fiind specificul functiilor booleene, pentru reprezentarea acestora se vor folosi expresii
matematice precum si forma tabelara, deoarece domeniul de definitie este finit.
Se vor expune aici 3 modalitati de reprezentare a functiilor booleene: prin tabele de adevar, prin
reprezentari grafice (pentru functii de pana la 3 variabile) si prin diagrame Karnaugh.
a) Tabela de adevar – se marcheaza intr-un tabel corespondenta dintre valorile de adevar ale
variabilelor de intrare si valoarea de adevar a functiei, in fiecare punct al domeniului de definitie.
Pentru o functie cu n variabile de intrare vom avea 2n puncte ale domeniului de definitie.
x y f(x,y)=x · y x y z f(x,y,z)
0 0 0 0 0 0 1
0 1 0 0 0 1 0
1 0 0 0 1 0 0
1 1 1 0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
Fig. 2.2 Reprezentare prin tabele de adevar a unei functii de 2 variabile (functia “SI”) si a unei
functii oarecare de 3 variabile

b) Reprezentarea grafica (pentru functii de pana la 3 variabile)
z
y
(0) (0)
(0) (1)
(0) (1)
(1) (0)
x
(0) (0) (0) (0)
x y
Fig. 2.3 Reprezentare grafica a unei functii de 2 variabile (functia “SI”)
si a unei functii oarecare de 3 variabile
c) Diagrama Karnaugh
O diagrama Karnaugh pentru o functie booleana de n variabile se deseneaza sub forma unui
patrat sau dreptunghi impartit in 2n compartimente. Fiecare compartiment este rezervat unui termen al
functiei, respectiv unuia dintre varfurile cubului n dimensional din reprezentarea geometrica a functiei.
Diagrama Karnaugh se noteaza fie indicand domeniul fiecarei variabile, fie indicand pe linii si
coloane perechi de zerouri si unitati corespunzatoare valorilor variabilelor.
Diagrama Karnaugh este organizata astfel incat doua compartimente vecine pe o linie sau pe o
coloana corespund la doi termeni care difera numai prin valoareaunei singure variabile, care apare in
unul adevarata, iar in celalalt negata, adica numerotarea liniilor si coloanelor se face in cod Gray (cod
binar reflectat). Se considera vecine si compartimentele aflate la capetele opuse ale unei linii, respectiv
coloane. Adica trebuie imaginat ca latura din stanga a diagramei Karnaugh este in continuarea celei din
dreapta, iar latura de sus in continuarea celei de jos.
xy 00 01 11 10 y yz
0 0 1 0 x 0 1 x 00 01 11 10
0 0 0 0 1 0 0 0
1 0 1 1 0 0 1 0
Fig. 2.4 Reprezentare grafica a unei functii de 2 variabile (functia “SI”)
si a unei functii oarecare de 3 variabile
2.1.5 Functii booleene elementare

Domeniul de definitie al functiilor booleene de n variabile este format din m  2 n puncte iar
n
numarul total de functii este N  2 m  2 2 . Functiile booleene elementare se obtin prin
particularizarea lui n.
Pentru n = 0 (nici o variabila) avem m = 20 = 1 puncte ale domeniului de definitie si

0
N  2 2  2 functii care evident sunt:
f0 = 0 (functia nula sau “constanta zero”)
f1 = 1 (functia unitate sau “constanta unu”)
1
Pentru n = 1 avem m = 21 = 2 puncte ale domeniului de definitie si N  2 2  4 functii. Functia
are forma y = f(x) si cele 4 forme ale ei se gasesc in tabelul urmator:
Nr. x 0 1 Denumire functiei

crt. f(x)
0 f0 = 0 0 0 Constanta 0
1 f1 = 1 1 1 Constanta 1
2 f2 = x 0 1 Variabila x
3 f3  x 1 0 Negarea variabilei x

2
Pentru n = 2 avem m = 22 = 4 puncte ale domeniului de definitie si N  2 2  16 functii de
forma y = f(x1, x2) prezentate in tabelul urmator:
Nr. x1 0 0 1 1 Denumirea functiei Denumirea Simboluri grafice (ale
Crt. x2 0 1 0 1 circuitului potilor logice)
f(x1, x2)
0 f0 = 0 0 0 0 0 Constanta 0 Circuit deschis
1 f1 = 1 1 1 1 1 Constanta 1 Circuit inchis
2 f2 = x1 0 0 1 1 Variabila x1 Identitate (buffer)
3 f 3  x1 1 1 0 0 Negarea variabilei Inversor

x1
4 f4 = x2 0 1 0 1 Variabila x2 Identitate (buffer)
5 f5  x 2 1 0 1 0 Negarea variabilei Inversor

x2
6 f6 = x1 · x2 0 0 0 1 Conjunctia SI, AND
7 f 7  x1  x 2 1 1 1 0 Negarea conjunctiei SI-NU, NAND

(functia Scheffer)
8 f8 = x1 + x2 0 1 1 1 Disjunctia SAU, OR
9 f 9  x1  x 2 1 0 0 0 Negarea disjunctiei SAU-NU, NICI,

(functia Pierce) NOR
10 f10 = x1  x2 1 0 0 1 Echivalenta XNOR
Coincidenta
11 f11  x1  x 2 0 1 1 0 Negarea XOR,
echivalentei SAU exclusiv
 x1  x 2
(anticoincidenta)
12 f12  x 1  x 2 1 1 0 1 Implicatia directa
 x1  x 2
13 f13  x1  x 2 0 0 1 0 Negarea implicatiei
directe
 x1  x 2  x1  x 2
14 f14  x 1  x 2 1 0 1 1 Implicatia inversa
 x1  x 2
15 f15  x 1  x 2 0 1 0 0 Negarea implicatiei
inverse
 x 1  x 2  x1  x 2
Observatii:
- tabelul contine la valorile functiei toate combinatiile posibile de zerouri si unitati carora, in
functie de semnificatia logica, li s-au dat denumiri;
- f0 si f1 nu sunt functii ci constante;
- f2, f3, f4 si f5 nu sunt functii de doua variabile ci doar de o singura variabila;
- functiile apar in perechi (functia si inverse ei).
In practica, cele mai frecvent intalnite functii de doua variabile sunt SI, SI-NU (NAND), SAU,
SAU-NU (NOR), XOR si XNOR.

Circuitul fizic care implementeaza o functie booleana se numeste poarta logica. Circuitele
logice sau digitale sunt circuite de semnal discret care implementeaza una sau mai multe porti logice
interconectate si sunt realizate, in majoritatea cazurilor, sub forma de circuite integrate (digitale).
Există mai multe reprezentări grafice standard pentru porţile logice. In tabelul de mai inainte
portile logice sunt reprezentate conform standardului militar american MIL-STD-806B, care este încă
preferat de majoritatea utilizatorilor, pentru că este simplu şi sugestiv. Un alt standard este cel stabilit
de Comisia Electrotehnică Internaţională (CEI) şi are recunoaştere internaţională la ora actuală. Un
standard foarte apropiat de acesta din urmă este standardul american ANSI/IEEE STD 91-1984.
Perechile de functii NU si SI, respectiv NU si SAU formeaza fiecare cate un sistem complet de
functii, adica orice functie definita pe multimea B poate fi exprimata folosind numai functiile unei
singure perechi.
De asemenea, sisteme complete, formeaza, singure, si functiile: SI-NU (NAND) si SAU-NU
(NOR) asa cum se vede in figura 2.5 in care se implementeaza functiile NU, SAU si SI.
NU SAU SI
SI-NU
SAU-NU
Fig. 2.5 Implementarea functiilor (operatorilor) NU, SAU si SI

folosind functiile (operatorii) SI-NU si SAU-NU
2.1.6 Forma canonica a functiilor booleene

In numeroase aplicatii apare necesitatea reprezentarii analitice a functiilor booleene. In acest
sens este util sa se reprezinte functiile booleene sub o forma standard. Aceasta forma standard se
numeste forma canonica si reprezinta in mod unic functia.
In algebra booleeana se folosesc doua asemenea forme de dezvoltare:
- forma disjunctiv canonica (FDC), sau sume de produse, care prespune utilizarea unor functii
elementare numite constituenti ai unitatii (mintermi);
- forma conjunctiv canonica (FCC), sau produse de sume, care prespune utilizarea unor functii
elementare numite constituenti ai lui zero (maxtermi);
Pentru o tratare sistematica a problemei, se introduce urmatoarea notatie:
x pentru i  1
xi  
x pentru i  0
( n)
Definitie: Se numeste constituent al unitatii (minterm) functia elementara mk caracterizata prin
aceea ca ia valoarea unu intr-un singur punct al domeniului de definitie.
In cazul unei functii de n variabile, expresia constituentului se va scrie ca produsul logic
(conjunctia) tuturor variabilelor, negate sau nenegat, dupa urmatoarea regula:
mk( n )  x1i  x2i    xni , k  0, ,2 n  1
1 2 n
Pentru ca acest produs sa fie unu intr-un anume punct al domeniului de definitie, este necesar
i
ca toti termenii produsului sa fie egali cu unu in acel punct. Pentru ca un termen de forma x j sa fie
j
( n)
unu este necesar ca ij=xj. De aici rezulta urmatoarea regula de scriere a functiei elementare mk : in
conjunctia variabilelor, variabilele care iau in respectivul punct al domeniului de definitie valoarea
zero se vor lua negate iar celelalte nenegate.
(n)
Definitie: Se numeste constituent al lui zero (maxterm) functia elementara M k caracterizata prin
aceea ca ia valoarea zero intr-un singur punct al domeniului de definitie.

In cazul unei functii de n variabile, expresia constituentului se va scrie ca suma logica
(disjunctia) tuturor variabilelor, negate sau nenegat:
M k( n )  x1i  x2i    xni , k  0, ,2 n  1
1 2 n
Pentru ca aceasta suma sa fie zero intr-un anume punct al domeniului de definitie, este necesar
i
ca toti termenii sumei sa fie egali cu zero in acel punct. Pentru ca un termen de forma x j sa fie zero
j
(n)
este necesar ca i j  x j . De aici rezulta urmatoarea regula de scriere a functiei elementare M k : in
disjunctia variabilelor, variabilele care iau in respectivul punct al domeniului de definitie valoarea unu
se vor lua negate iar celelalte nenegate.
In tabelul urmator s-au indicat constituentii unitatii si ai lui zero in fiecare punct al domeniului
de definitie pentru o functie de trei variabile.
x1 x2 x3 y mk( 3)  x1i1  x 2i2  x3i3 M k( 3)  x1i  x 2i  x3i1
Exemplu de functie
2 3
0 0 0 0 m0( 3)  x1  x 2  x3 M 0( 3)  x1  x 2  x3 0
0 0 1 1 m1( 3)  x1  x 2  x 3 M 1( 3)  x1  x 2  x3 1
0 1 0 2 m2( 3)  x1  x 2  x3 M 2( 3)  x1  x 2  x3 0
0 1 1 3 m3( 3)  x1  x 2  x 3 M 3( 3)  x1  x 2  x3 1
1 0 0 4 m4( 3)  x1  x 2  x3 M 4( 3)  x1  x 2  x3 1
1 0 1 5 m5( 3)  x1  x 2  x 3 M 5( 3)  x1  x 2  x3 0
1 1 0 6 m6( 3)  x1  x 2  x3 M 6( 3)  x1  x 2  x3 1
1 1 1 7 m7( 3)  x1  x 2  x 3 M 7( 3)  x1  x 2  x3 0
In coloana a patra din tabel s-au notat cu k valorile nespecificate ale functiei booleene y de trei
variable. In ultima coloana, prin specificarea acestor valori, a fost dat un exemplu concret de functie.
Formele canonice ale unei functii booleene de trei variabile sunt urmatoarele:
- FDC:
y   0  m0(3)   1  m1(3)   2  m2( 3)   3  m3(3)   4  m 4(3)   5  m5(3)   6  m6(3)   7  m7(3)
- FCC:
y   0  M 0(3)    1  M 1( 3)    2  M 2(3)    3  M 3(3)    4  M 4(3)    5  M 5(3)    6  M 6(3)    7  M 7(3) 
In cazul general al unei functii de n variabile, forma disjunctiv canonica reprezinta disjunctia
constituentilor unitatii pe care ii are functia:
2 n 1
FDC: y  f ( x1 , x2 ,, x n )    k  mk( n ) 
k 0
Forma conjunctiv canonica a unei functii de n variabile reprezinta conjunctia tuturor

constituentilor lui zero pe care ii are functia:
2n 1
FCC: y  f ( x1 , x2 ,, x n )    k  M k( n ) 
k 0
Daca se revine la exemplul functiei de trei variabile prezentat in tabel, vor rezulta urmatoarele
forme canonice:
- FDC: y  f ( x1 , x 2 , x3 )  m1(3)  m3(3)  m 4(3)  m6(3)
sau
y  x1  x 2  x 3  x1  x 2  x3  x1  x 2  x 3  x1  x 2  x3
Se observa ca din expresia generala dispar termenii pentru care k=0 deoarece
0  mk( 3)  0 si 0  mk( 3)  mk( 3)
- FCC: y  f ( x1 , x2 , x3 )  M 0( 3)  M 2( 3)  M 5( 3)  M 7( 3)
sau

 
y   x1  x 2  x3   x1  x 2  x 3  x1  x 2  x3  x1  x 2  x3  
In cazul FCC, din expresia generala dispar termenii pentru care k=1 deoarece
( 3) (3) ( 3)
1 M k  1 si 1  M k M k
Observatii:
- o functie va avea atatia constituenti ai unitatii mk( n) , respectiv ai lui zero M k(n ) cate unitati (km),
respectiv cate zerouri (kM) sunt in tabela de adevar care defineste functia, astfel:
km  k M  2n
- termenul de canonic se refera la faptul ca in expresiile functiilor mk( n) respectiv M k(n ) intervin toate
variabilele.
2.1.7 Minimizarea functiilor booleene

Avand in vedere ca algebra booleana se va folosi la analiza si respectiv la sinteza circuitelor
electronice digitale, nu este greu de anticipat ca intre gradul de complexitate al circuitului si cel al
functiei care il descrie este o legatura directa. Acest este motivul pentru care, in etapa de sinteza a
circuitelor electronice digitale, dupa definirea functiei, urmeaza in mod obligatoriu etapa de
minimizare a acesteia, avand drept scop obtinerea unei forme echivalente cat mai simple (forma
minima), realizarea practica a circuitului urmand a se face pe baza acestei forme simple.
Avand in vedere importanta practica a minimizarii, in literatura de specialitate se gasesc
descrise numeroase metode. In continuare se vor prezenta doua metode si anume metoda analitica si
metoda diagramelor Veitch-Karnaugh.
A. Metoda analitica
Aceasta metoda de obtinere a formei minime se bazeaza pe folosirea teoremelor algebrei
booleene. Principiul metodei se va ilustra pe exemplu anterior al functiei de trei variabile. Se va pleca
de la FDC a functiei:
y  x1  x 2  x 3  x1  x 2  x3  x1  x 2  x 3  x1  x 2  x3
Avand in vedere proprietatea de distributivitate care se aplica termenilor m1( 3) si m3( 3) , respectiv m4( 3) si
m6( 3) , rezulta:
 
y  x1  x3  x 2  x 2  x1  x3  x 2  x 2  

Tinand seama si de proprietatea tertului exclus x  x  1 si de faptul ca 1 este elementul 
neutru pentru produsul logic  x 1  x  , rezulta forma disjunctiva minima a functiei:
FDC: y  x1  x3  x1  x3
Procedand similar se poate gasi si forma conjunctiva minima a functiei.
B. Metoda diagramelor Veitch-Karnaugh

Aceasta metoda reprezinta transpunerea operatiilor facute la metoda analitica pe reprezentarea
functiei prin diagrame Karnaugh, rezultand astfel o metoda expeditiva de minimizare.
Vom ilustra aceasta in cazul unei functii de trei variabile:
x2x3
x1 00 01 11 10
0  0  x1  x 2  x3  1  x1  x 2  x3  3  x1  x 2  x3  2  x1  x2  x3
1  4  x1  x2  x3  5  x1  x2  x3  7  x1  x 2  x3  6  x1  x 2  x3
O diagrama Karnaugh poate fi privita, daca se ia in considerare produsul logic al coordonatelor,

ca o reprezentare a functiilor booleene prin termeni minimali (constituenti ai unitatii). Fiecare celula
din diagrama Karnaugh reprezinta un termen al formei disjunctive canonice (FDC). Doua celule vecine
contin termeni minimali, care difera prin valoarea unei singure variabile. Daca termenilor minimali din
doua celule vecine li se aplica proprietatea de distributivitate si cea a tertului exclus, se elimina
variabila care isi schimba valoarea. Pe diagrama Karnaugh, acest lucru revine la a scrie coordonatele
comune ale ansamblului celor doua celule vecine.

x2x3
x1 00 01 11 10
0 0 1 1 0
1 1 0 0 1
Forma disjunctiva minima a functiei rezulta prin scrierea disjunctiei grupurilor de coordonate
comune ale gruparilor formate:
y  x1  x3  x1  x3
Metoda poate fi generalizata astfel:
1. Daca grupul initial de doua celule vecine este vecin la randul sau cu un alt grup de doua celule
vecine, acestea se pot contopi intr-un singur grup de 4 celule, ceea ce va permite eliminarea a doua
variabile.
2. Un grup de 2m celule vecine permite eliminarea a m variabile.
3. Fiecare celula ocupata de unitati trebuie sa faca parte cel putin dintr-o grupare, dar poate fi inclusa
in mai multe.
4. Cel mai avansat grad de simplificare se obtine daca unitatile dintr-o diagrama Karnaugh sunt
grupate intr-un numar minim de grupuri, fiecare grup la randul sau continand un numar maxim de
unitati.
Observatie: Pentru a putea aplica in mod succesiv proprietatea de distributivitate si cea a tertului
exclus, numarul unitatilor din grupurile formate trebuie sa fie o putere intreaga a lui 2.
Alt exemplu:
x2x3
x1 00 01 11 10
0 0 0 1 1
1 0 1 1 1
Forma minima rezultand: y  x1  x3  x2
Reguli similare pot fi deduse si pentru obtinerea formei conjunctive minime. In acest caz, in
diagrama Karnaugh se vor grupa zerourile.
2.1.7 Minimizarea functiilor incomplet definite

Sunt situatii in care functiile booleene nu sunt complet definite. Astfel de situatii apar in
anumite cazuri practice in care la intrarea circuitului, intr-o functionare normala, anumite combinatii
de valori ale variabilelor de intrare nu apar.
Pentru proiectantul circuitului, faptul ca functia in aceste puncte ia valoarea zero sau unu este
irelevant. In tabela de definitie a functiei aceste puncte vor fi notate cu X sau d (don’t care).
Atunci cand se face minimizarea unei astfel de functii, se va lua in considerare valoarea zero
sau unu a functiei booleene din aceste puncte astfel ca aceasta alegere sa conduca la o forma minima
cat mai simpla.
x1 x2 x3 y y0 y1 y2 y3
0 0 0 0 0 0 0 0
0 0 1 X 0 0 1 1
0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 1
1 0 0 0 0 0 0 0
1 0 1 X 0 1 0 1
1 1 0 1 1 1 1 1
1 1 1 0 0 0 0 0

x3x4
x1 x2 00 01 11 10
00 0 0 0 X=0
01 1 X=1 1 1
11 0 0 X=0 0
10 0 0 0 0
y  x1  x 2
x3x4
x1 x2 00 01 11 10
00 0 0 0 X=1
01 1 X=0 1 1
11 0 0 X=0 0
10 0 0 0 0
y  x1  x2  x4  x1  x2  x3  x1  x3  x4
2.2 Familii de circuite logice, parametri, performanţe

2.2.1 Reprezentarea fizica a variabilelor booleene
Pentru realizarea cu circuite electronice a functiilor booleene este necesara atribuirea valorilor
unei marimi fizice electrice (tensiune sau curent) multimii de doua elemente {0, 1} care reprezinta
valorile variabilelor si functiilor booleene. Cele doua valori 0 si 1 sunt puse in corespondenta cu doua
domenii (intervale) disjuncte ale marimii fizice alese (fig. 2.6), deoarece stabilirea unor valori fixe
pentru cele doua nivele logice nu este convenabila intrucat circuitul care ar trebui sa realizeze acest
lucru ar devin mai complicat.
Fig. 2.6 Fig. 2.7
Este absolut necesara conditia disjunctiei celor doua domenii de valori (S1 ∩ S2 = Ø) intrucat
elementele comune ar crea confuzii de interpretare in domeniul valorilor functiilor booleene.
Cea mai raspandita reprezentarea a valorilor variabilelor si functiilor booleene este prin nivele
de tensiune. Nivelele de tensiune din cele doua domenii de valori S1 si S2 respecta relatia
pentru orice U1  S1 si U2  S2, avem U1 > U2
Datorita acestui fapt domeniul de tensiuni S1 se mai numeste nivel H (High), iar domeniul de
tensiuni S2 se numeste nivel L (Low). Deoarece intre multimea valorilor functiilor booleene {0, 1} si
multimea domeniilor de tensiune {S1, S2} se pot stabili corespondentele din fig. 2.7a si fig. 2.7b, este
necesara stabilirea unei conventii de asociere pentru a defini functia logica realizata de un anumit
circuit.
Situatia in care nivelul H corespunde lui 1 logic iar nivelul L lui 0 logic defineste ceea ce se
numeste logica pozitiva (fig. 2.7a.), iar situatia in care nivelul H corespund lui 0 logic iar nivelul L lui
1 logic defineste ceea ce se numeste logica negativa (fig. 2.7b).
In practica se utilizeaza ambele tipuri de corespondente. Trebuie observat ca schimbarea
conventiei este echivalenta cu o negare a variabilei booleene.
Stabilirea nivelelor de tensiune corespunzatoare domeniilor S1 si S2 depinde de modul de
realizare al circuitului, de felul tranzistoarelor folosite, de tehnologia utilizata in cadrul circuitelor
integrate si de tensiunile de alimentare intrebuintate.

2.2.2 Termeni utilizati pentru descrierea proprietatilor circuitelor logice
a. Mentinerea starii logice valide pe intrare (Bus Hold)
Reprezinta capacitatea circuitului logic, de a mentine starea logica la intrare atunci cand linia
magistrala (BUS-ul) trece intr-o stare flotanta. Aceasta facilitate elimina nevoia de a lega linia, printr-o
rezistenta la tensiunea de alimentare sau la masa, ceea ce conduce la economisirea de spatiu pe placa si
la reducerea costurilor.
b. Mentinerea valorii logice (Data Retention)
Reprezinta capacitatea unui circuit logic de a mentine o anumita stare logica si in cazul
micsorarii tensiunii de alimentare Vcc.
c. Descarcare electrostatica (Electrostatic Discharge - ESD)
Reprezinta posibilitatea distrugerii dispozitivele electronice (de exemplu, poarta tranzistoarelor
MOS) datorita crearii unor tensiuni mari pe terminalele acestora, ca urmare a incarcarii electrostatice
in urma unor manevrari necorespunzatoare. Sarcini electrostatistice se pot acumula pe materiale
textile, materiale plastice diverse, unelte de lucru etc., daca acestea nu sunt legate la masa. De pe
asemenea obiecte sarcina electrostatitca poate trece cu usurinta pe circuitul logic printr-o simpla
atingere. Pericolul se accentueaza intr-o atmosfera umeda. Pentru a evita distrugerea circuitelor logice
datorita incarcarii electrostatice, uneltele de lucru vor fi legate cu mare atentie la masa, circuitele vor fi
tinute in ambalaje antistatice, iar operatorul va purta pe mana in timpul manipularii circuitelor o
bratara legata la masa. La unele din familiile de circuite logice sunt prevazute in interior circuite
speciale care sa le asigure protectia fata de incarcarea electrostatica (ESD – Protection Circuit).
d. Inlocuirea in stare activa (Live Insertion)
Reprezinta facilitatea unor circuite logice de a putea fi introduse sau scoase dintr-o placa de
circuit aflata sub tensiune, fara ca aceasta manevra sa duca la distrugerea circuitelor, la modificarea
nivelelor de tensiune sau la aparitia unor impulsuri parazite pe placa de baza sau pe magistralele
aferente acesteia.
e. Toleranta la supratensiuni (Overvoltage Tolerance - OVT)
Reprezinta capacitatea unor circuitele logice de a functiona cu tensiuni de intrare si de iesire
mai mari decat cele nominale, fara ca prin aceasta sa se produca deteriorarea circuitului sau integritatea
semnalului. Circuitele din aceasta categorie vor putea fi utilizate cu succes in montaje realizate cu
familii de circuite logice avand tensiuni de alimentare diferite.
f. Puterea statica
Reprezinta puterea consumata de la sursa cand circuitul integrat comuta (intrarile si iesirile sale
comuta dintr-o stare logica in alta cu o anumita frecventa).
2.2.3 Caracteristicile circuitelor logice

Caracteristicile circuitelor logice se pot imparti in doua categorii:
 Caracteristicile electrice statice descriu comportarea circuitelor logice in curent continuu sau
la variatii lente in timp ale tensiunilor si curentilor prin circuit.
 Caracteristicile electrice dinamice descriu comportarea circuitelor logice la tranzitii rapide
ale semnalelor.
2.2.3.1 Caracteristici electrice statice

Se utilizeaza urmatoarele conventii pentru semnul marimilor:
- pentru curenti, sensul pozitiv al curentului este considerat cand acesta intra in circuitul logic,
iar sensul negativ cand iese din acesta;
- pentru tensiuni, toate tensiunile care vor fi mentionate sunt considerate in raport cu masa.
a. Nivelele logice de intrare reprezinta intervalele de tensiune (domeniul de valori) pentru care
se atribuie valoarea 0 logic respectiv valoarea 1 logic la intrarea unui circuit.
b. Nivelele logice de iesire reprezinta intervalele de tensiune (domeniul de valori) pentru care
se atribuie valoarea 0 logic respectiv valoarea 1 logic la iesirea unui circuit.
Nivelele logice de intrare si iesire sunt in general diferite dar, pentru a exista intotdeauna
posibilitatea de cuplare a unei iesiri de circuit cu o intrare, trebuie ca urmatoarele relatii de incluziune
sa fie adevarate:

- domeniul tensiunilor de iesire VOH sa fie inclus in domeniul de tensiuni de intrare VIH;
- domeniul tensiunilor de iesire VOL sa fie inclus in domeniul de tensiuni de intrare VIL.
Aceste relatii sunt reprezentate grafic in fig. 2.8.
Fig. 2.8
c. Curentii de intrare reprezinta curentii care se pot inchide prin intrarea circuitului logic (care
intra sau ies din circuit) pentru nivelele logice de intrare VIL si VIH. Acesti curenti, notati IIL si IIH, au
valori in general diferite, putand avea si sensuri diferite, depinzand de structura circuitului logic.
d. Curentii de iesire reprezinta curentii care se pot inchide prin iesirea circuitului logic (care
intra sau ies din circuit) pentru nivelele logice de iesire VOL si VOH. Un exemplu este dat in fig. 2.9,
unde s-a reprezentat curentul de intrare IIH si curentul de iesire IOH.
Fig. 2.9
e. Curentii absorbiti de la sursa:

ICCL – cand iesirile circuitului sunt in starea logica zero;
ICCH – cand iesirile circuitului sunt in starea logica unu;
ICCZ – cand iesirile circuitului sunt in stare de impedanta mare;
ICC – cand circuitul se afla intr-o stare stabila.
II(HOLD) – este curentul de intrare care mentine intrarea pe nivelul logic anterior atunci cand
terminalul de comanda trece in starea de impedanta mare (numai pentru circuitele care au
facilitatea de BUS HOLD).
II(OD) – este supracurentul de intrare care va determina comutarea nivelului logic mentinut de la
starea anterioara (numai pentru circuitele care au facilitatea de BUS HOLD).
Ioff – este curentul maxim de pierderi al tranzistoarelor de intrare sau de iesire, in lipsa tensiunii de
alimentare (VCC=0), cand pe intrarea sau iesirea respective este fortata o variatie de tensiune de la 0
V la 5,5 V.
IOPD – este curentul de pierderi la iesire in starea de alimentare redusa (Power Down) a circuitului.
IPU/PD – este curentul care intra sau iese dintr-un terminal de iesire al circuitului in cazul conectarii
sau deconectarii tensiunii de alimentare (numai pentru circuitele care au facilitatea de LIVE
INSERTION).
f. Capacitatea de intrare este un parametru care caracterizeaza intrarile in circuite logice cu
tranzistoare MOS si reprezinta capacitatea masurata intre intrarea circuitului si masa.
2.2.3.2 Caracteristici electrice dinamice

a. Timpul de propagare reprezinta intervalul de timp scurs intre aplicarea semnalului la
intrarea circuitului logic si obtinerea raspunsului la iesirea sa. Timpul de propagare pentru tranzitia
semnalului de la iesire de la nivel L la nivel H (tPLH) difera in general de timpul de propagare pentru
tranzitia semnalului de la iesire de la nivel H la nivel L (tPHL). In fig. 2.10 sunt reprezentati timpii tPHL
si tPLH pentru un inversor logic.

b. Timpul de tranzitie reprezinta intervalul de timp necesar semnalului de la iesire pentru
tranzitia de la nivel L la nivel H sau invers. In fig. 2.10 sunt reprezentati timpii de tranzitie pentru
tranzitia H - L (tTHL) si pentru tranzitia L – H (tPLH).
c. Viteza de crestere a semnalului de iesire (SLEW RATE – SR) este definite ca fiind:
dV
SR  0  OH
V  VOL   80%
dt tTLH sau tTHL
Fig. 2.10 Fig. 2.11
d. Timpul de pregatire (setup time) reprezinta intervalul de timp cu care semnalul de pe o

intrare a unui circuit logic trebuie sa preceada semnalul prezent pe o alta intrare, considerat ca referinta
de timp astfel ca functionarea circuitului sa fie corecta.
e. Timpul de mentinere (hold time) reprezinta intervalul de timp cat trebuie mentinut
neschimbat semnalul de pe o intrare a unui circuit logic in raport cu o alta intrare, considerata ca
referinta de timp, astfel incat functionarea circuitului sa fie corecta.
In fig. 2.11 este dat un exemplu pentru un circuit basculant bistabil de tip D declansat pe front,
timpii de pregatire tDS si mentinere tDH referindu-se la intrarea de date a bistabilului in raport cu
intrarea de ceas.
f. Timpii de comutare din si in starea de mare impedanta reprezinta intervalele de timp
necesare trecerii din regim de mare impedanta in regim activ la iesire si din regim activ in regim de
mare impedanta, pentru circuitele logice cu iesiri cu trei stari (tri-state). In fig. 2.12 sunt reprezentati
timpii de comutare la iesire din regim de mare impedanta in nivelele L (tPZL) si H (tPZH) si timpii de
comutare la iesire din nivelele L (tPZL) si H (tPHZ) in regim de mare impedanta. In general, acesti timpi
difera intre ei.
Toti acesti parametri se determina in anumite conditii de masurare specificate in cataloage o
data cu valorile lor tipice. Cunoasterea acestor marimi este necesara intrucat pe baza lor se poate stabili
daca un circuit satisface conditiile impuse de o a numita aplicatie.
Fig. 2.12
2.2.4 Clasificarea structurilor elementare integrate

In functie de tipul tranzistoarelor folosite la realizarea circuitelor, structurile integrate se impart
in urmatoarele categorii:
- circuite bipolare caracterizate prin frecventa mare de lucru, densitate mai mica de componente
pe unitatea de suprafata a plachetei de siliciu, imunitate fata de incarcarea electrostatica, puteri
de comanda mai mari. Din aceasta categorie fac parte urmatoarele subfamilii de circuite
integrate logice: RTL (logica rezistor-tranzistor), DTL (logica dioda-tranzistor), HTL (logica

cu prag inalt), HNTL (logica cu imunitate crescuta la perturbati, TTL (logica tranzistor-
tranzistor), ECL (logica cuplata prin emitor), I2L (logica integrata de injectie).
- circuite unipolare caracterizate printr-o viteza de lucru mai mica, densitate mai mare de
componente pe unitatea de suprafata a plachetei de siliciu, consum de putere redus, putere de
comanda mica, imunitate redusa fata de incarcarea electrostatica. Din aceasta categorie fac
parte urmatoarele subfamilii de circuite integrate logice: NMOS (MOS cu canale n), PMOS
(MOS cu canale p), CMOS (MOS complementar).
- circuite BICMOS (BIPOLAR + CMOS) combina avantajele celor doua tehnologii permitand
obtinerea unor viteze mari de lucru (la nivelul circuitelor bipolare) cu un consum de putere
extrem de redus. Structura de baza a circuitelor este de tip CMOS la care se adauga un etaj de
iesire bipolar (tranzistori npn).
Desi circuitele bipolare au un consum mare de putere in regim static, consumul lor de putere in
regim dinamic este redus, ceea ce face ca, in aplicatii de mare frecventa, consumul de putere global sa
fie redus.
2.2.5 Familii de circuite integrate realizate in tehnologia bipolara

2.2.5.1 Circuite logice rezistor-tranzistor (RTL)
Aceasta a fost prima familie de circuite logice standardizate. Configuratia de baza este realizata
numai cu rezistoare si tranzistoare. In fig. 2.13 este prezentata configuratia de baza a circuitului RTL
care implementeaza functia logica SAU-NU realizata prin legarea in paralel a colectoarelor
tranzistoarelor npn.
Fig. 2.13 Fig. 2.14

2.2.5.2 Circuite logice dioda-tranzistor (DTL)
Schema unui circuit DTL, care implementeaza functia logica SI-NU, este prezentata in fig. 2.14
Semnalele sunt aplicate diodelor de intrare D1, D2, iar apoi prin dioda DS in baza tranzistorului care
realizeaza functia de inversare.
Unii fabricanti au dezvoltat familii de circuite logice similare celor DTL dar cu diode Zener,
ceea ce a condus la cresterea imunitatii lor fata de pertubatii.
Din aceasta categorie fac parte si circuitele logice cu prag inalt (HTL) si circuitele logice cu
imunitate crescuta la perturbatii (HNIL).
2.2.5.3 Circuite logice tranzistor-tranzistor (TTL)
Circuitele TTL au reprezentat la inceput o familie de ciruite standard, dar ulterior pe masura ce
domeniile de utilizare s-au diversificat, a aparut nevoia dezvoltarii de subfamilii de circuite logice dupa
cum urmeaza:
- HTTL (High-speed TTL) - TTL rapide
- LPTTL (Low-power TTL) - TTL de mica putere
- STTL - Shottky TTL - TTL de mare viteza
- LSTTL (Low-power Shottky TTL) - Shottky TTL de mica putere
- ALSTTL (Advanced Low-power Shottky TTL) - Shottky TTL de mica putere imbunatatite

a. Poarta elementara SI-NU
Schema circuitului este prezentata in fig. 2.15a iar in fig. 2.15b este prezentata tabela de
functionare realizata de circuit completata cu starea de conductie a tranzistoarelor care compun
schema.
Fig. 2.15
Schema electrica din fig. 2.15a reprezinta o poarta TTL SI-NU cu doua intrari. Diodele D1 si D2
de pe cele doua intrari au rolul de a proteja tranzistorul T1 fata de eventualele tensiuni negative care s-ar
aplica pe intrarile A si B. O particularitate a schemei o reprezinta etajul de iesire in contratimp cunoscut
sub denumirea de totem-pole.
Daca cel putin una dintre intrarile A si B se afla la un potential logic coborat, atunci aceasta atrage
dupa sine intrarea in conductie a tranzistorului T1. Schema este astfel conceputa incat potentialul de
colector al tranzistorului T1, aflat in conductie, sa nu fie suficient pentru deschiderea tranzistorului T2.
Tranzistorului T2 fiind blocat va avea in colector un potential apropiat de +5V iar in emitor un
potential practic zero. Tranzistorului T2, prin potentialele sale din colector respectiv emitor, comanda
tranzistorii din etajul de iesire astfel incat T4 conduce si T3 este blocat. Tensiunea de iesire in aceasta
stare este data de relatia:
VOH = Vcc - 130 IOH - VCET4 - VD3
Componentele din schema au fost astfel alese incat valoarea nominala a acestei tensiuni sa fie de
VOH = 2,4 V, ceea ce corespunde starii logice 1.
Daca pe ambele intrari A si B se aplica o tensiune corespunzatoare starii logice unu, atunci
tranzistorul T1 se va bloca iar potentialul sau din colector se va mari la o valoare care sa asigure trecerea
tranzistorului T2 in stare de conductie. Tranzistorul T2 fiind in conductie, potentialul colectorului sau
coboara iar in emitor apare o cadere de tensiune pe rezistorul R3. Tensiunile din emitorul respectiv
colectorul tranzistorului T2 vor asigura intrarea in conductie a tranzistorului T3 si blocarea tranzistorului
T4 din etajul de iesire. Tensiunea de iesire in aceasta stare este data de relatia VOL = VCET3.
Valoarea nominala a acestei tensiuni este de 0,4 V.
b. Poarta elementara SAU-NU
Schema portii este data in fig. 2.16. Functionarea circuitului este asemanatoare cu cea a portii SI-
NU. Grupurile de tranzistoare T1 - T2 si T1' si T2' constituie doua etaje de intrare conectate in paralel pe
rezistentele R2 si R3. Daca unul din tranzistoarele T2 si T2' este saturat, atunci nivelul logic de iesire va fi
0. Rezulta ca, pentru a avea nivelul logic 1 la iesire, trebuie ca ambele tranzistoare T2 si T2' sa fie blocate,
ceea ce inseamna ca VIA = VIB = VIL. Functia logica realizata va fi deci Y  A  B .

Fig. 2.16
c. Circuite de iesire cu colectorul in gol si cu iesiri cu trei stari (tri-state)

Circuitele logice pot avea iesiri de trei feluri:
- iesiri standard totem-pole care furnizeaza semnale logice cu nivelele H si L, de tipul celor prezentate
in schemele electronice ale portilor TTL SI-NU si SAU-NU (fig. 2.14 si fig. 2.15);
- iesiri cu colector in gol situatie in care lipseste tranzistorul T4 si dioda D din etajul final totem-pole
(fig. 2.14);
- iesiri cu trei stari (three-state, 3-state, tri-state) in care este posibil sa se blocheze ambele tranzistoare
din etajul final, astfel incat in raport cu borna de iesire circuitul este inactiv prezentand o impedanta
foarte mare.
Doua iesiri de circuite logice care nu sunt de tipul colector in gol sau tri-state nu se pot lega
impreuna deoarece un nivel logic L de la unul si un nivel logic H de la altul creaza ceea o situatie de
conflict. Intr-o situatie de conflict, nivelul de tensiune care se stabileste pe iesirea respectiva nu mai
respecta, in general, valorile stabilite pentru nivelele H sau L si poate duce la supraincarcarea etajelor de
iesire ale circuitelor si chiar la distrugerea lor.
Schema portii NAND cu iesire cu colectorul in gol este data in fig. 2.17.
Fig. 2.17
Functionarea circuitului este similara cu cea a portii TTL cu etaj de iesire totem-pole,
referindu-ne numai la tranzistoarele T1, T2 si T3 ale acestuia. La acest circuit se poate obtine nivel logic
H la iesire doar daca se introduce rezistenta Rext, altfel blocarea tranzistorului T3 lasa borna de iesire in
gol, fara sa fixeze potentialul acestuia.
Dimensionarea rezistentei Rext se face tinand seama de curentul maxim de colector in saturatie
al lui T3. Aplicatii tipice ale portilor cu colectorul in gol sunt:
- portile cu colectorul in gol pot fi utilizate la interconectarea circuitelor provenite din familii
logice diferite. De exemplu daca se doreste conectarea iesirii unui circuit TTL (cu tensiune de
alimentare 5V) cu intrarea intr-un circuit CMOS (tensiune de alimentare 10V), lucrul acesta devine
posibil doar daca iesirea circuitului TTL este de tipul cu colectorul in gol prin legarea rezistorului
Rext la tensiunea de alimentare (+10 V) a blocului CMOS.

- portile cu colectorul in gol pot fi utilizate si in cazul in care se impune ca poarta logica sa
comande un releu sau un circuit de afisare. Releul sau afisajul va fi conectat intre colectorul
tranzistorului de iesire si sursa externa prin intermediul unei rezistente de limitare a curentului.
- un alt exemplu tipic de utilizare este acela in care mai multe porti cu colectorul in gol sunt legate
la o linie magistrala (BUS). Fiecare poarta logica va putea controla linia prin tranzistorul sau de iesire
(T3). Atunci cand acesta este blocat nu va influenta starea liniei, iar atunci cand este saturat va aduce
in mod neconditionat linia magistrala la nivelul logic 0.
Circuite cu iesiri cu trei stari au aparut din necesitatea utilizarii unor linii comune de date pentru
mai multe subblocuri logice. Pe o asemenea linie magistrala (BUS) informatia logica este transmisa
sub forma unor nivele de tensiuni corespunzatoare starilor logice 1 sau 0. Acest mod de transmitere
presupune ca, la un moment dat, linia poate lega o unica sursa de informatie de un unic receptor. Intr-o
schema complexa (microprocesor) formata din numeroase circuite logice nu este posibil, din
considerente de cost si spatiu, legarea fiecarei componente prin linii dedicate, cu toate celelalte cu care
schimba informatii. Solutia rationala este aceea de a utiliza o magistrala unica de date, la care sa fie
legate toate componentele sistemului. Accesul la aceasta magistrala precum si sensul transmiterii
informatiei (prin precizarea sursei si a destinatarului) se face prin comenzi speciale de selectie pentru a
se evita situatiile de conflict. O prima posibilitate de a rezolva problema ar fi aceea de a utiliza circuite
de multiplexare (fig 2.18).
Fig. 2.18
Solutia are urmatoarele dezavantaje:

- multiplexorul introduce intarzieri suplimentare, ceea ce reduce viteza de lucru;
- in cazul in care solutia s-ar aplica pentru un circuit integrat complex (de ex., microprocesor),
prezenta multiplexorului intr-o zona a cipului presupune conectarea unui mare numar de linii
de conectare intr-o zona destul de restransa, ceea ce conduce la dificultati de realizare practica.
Solutia practic utilizabila in astfel de aplicatii este aceea a portilor cu iesiri de tipul trei-stari (nivel
logic 0, nivel logic 1 si stare de mare impedanta). Aceste circuite vor putea fi distribuite practic pe
toata lungimea magistralei, iar selectia lor se poate asigura cu un decodificator (fig 2.19).
Fig. 2.19
Pentru o functionare corecta, la un moment dat, un singur circuit este autorizat sa foloseasca
linia comuna (prin comanda Output Enable – OE) toate celelalte avand iesirea in starea de impedanta
mare.
Schema portii SI-NU cu iesire trei-stari este prezentata in fig 2.20

Fig. 2.20
Starea de mare impedanta se obtine prin blocarea simultana a tranzistoarelor de iesire. Acest
lucru se obtine pentru nivel logic H aplicat intrarii E. Blocarea tranzistorului T3 se face prin
conexiunea suplimentara pe emitorul lui T1 pentru nivelul H pe E, iar blocarea lui T4 se face prin
intermediul diodei D1 care transmite nivelul logic coborat de la iesirea inversorului intern in baza lui
T4.
d. Parametrii circuitelor logice standard TTL

Principalii parametri ai portilor TTL sunt: nivelele logice TTL, curentii de intrare si iesire,
posibilitati de intercuplare intre diferite porti, timpii de propagare a semnalelor logice.
Nivelele logice
Nivelele logice corespunzatoare circuitelor TTL sunt prezentate in fig. 2.21.
Limitele domeniilor de tensiune corespunzatoare iesirilor din circuit (VOL si VOH) si intrarilor in
circuit (VIL si VIH) sunt astfel alese incat sa fie posibila intotdeauna cuplarea a doua circuite cu o
rezerva de tensiune numita margine de zgomot. Marginile de zgomot la nivel H si L sunt egale in acest
caz cu 0,4 V. Aceasta inseamna ca la un nivel logic de iesire L, care are valoarea maxima de +0,4 V,
chiar daca se suprapune un semnal parazit de inca 0,4 V, intrarea va fi considerata tot nivel L de
circuitul urmator pentru care VILmax = 0,8 V. Similar, daca la un nivel de iesire H de valoare minima
2,4 V se adauga un zgomot de -0,4 V, intrarea va fi considerata tot de nivel logic 1 de circuitul urmator
pentru care VIHmin = 2 V.
Fig. 2.21
Curentii de intrare
Curentii de intrare in poarta depind de nivelele logice aplicat la intrare. In fig. 2.22.a si fig
2.22.b sunt reprezentati curentii de intrare cu sensurile si valorile lor pentru o intrare definita ca fiind
unitate (standard). Se defineste ca fiind fan-in-ul unei intrari numarul N (N>=1) de intrari standard cu
care este echivalenta intrarea respectiva. Exista intrari in circuite logice (de exemplu intrarile Reset si
Set la bistabilele J-K) unde fan-in-ul este 2, echivalent cu conectarea a doua intrari standard (fig.
2.22.c).

Fig. 2.22
Dupa cum se vede, curentul de intrare are sensuri diferite pentru nivelele L si H. Acesti curenti
sunt asigurati de orice iesire capabila sa comande o intrare TTL.
Curentii de iesire
La poarta TTL standard, orice iesire trebuie sa poata comanda pana la 10 intrari TTL. Numarul
de intrari TTL standard care pot fi comandate de o iesire se numeste fan-out. Pentru o poarta standard
TTL, fan-out-ul este 10. In fig. 2.23 sunt prezentate nivelele de tensiune si conditiile in care sunt
masurate acestea pentru cele doua niele L si H.
In fig. 2.23.a se precizeaza nivelul maxim al tensiunii de iesire corespunzator nivelului L la
iesire pentru un curent de iesire corespunzator unui fan-out de 10, iar in fig. 2.23.b se precizeaza
nivelul minim al tensiunii de iesire corespunzator nivelului H pentru un curent de iesire corespunzator
unui fan-out de 10. In fig. 2.23.c se poate observa modul de calcul al cuplarii intre o iesire si mai multe
intrari TTL. Pentru o cuplare corecta trebuie ca
Fan-out >= Fan-in.
Timpii de propagare
Timpii de propagare reprezinta decalajele de timp care apar intre intrare si iesire masurate la
nivelul 1,5 V (in general, la 50% din amplitudinea semnalului). Timpii de propagare difera, in general,
pentru tranzitii HL si LH la iesire. Conditiile de masura pentru acesti timpi sunt precizate in cataloage
atat din punct de vedere al generatorului folosit pentru comanda circuitului cat si din punct de vedere
al sarcinii care trebuie conectata la iesire. Valorile uzuale sunt tPHL = [7...20] ns, tPLH = [10...20] ns.
Cunoasterea timpilor de propagare este necesara la determinarea intarzierii totale care apare la
propagarea unui semnal printr-un lant de circuite logice. Timpul total se obtine prin cumularea timpilor
de propagare individuali ai tuturor circuitelor din lantul respectiv.
Fig. 2.23

Caracteristicile curentului de alimentare
Curentul de alimentare este specificat ca fiind curentul maxim absorbit pentru valoarea maxima
a tensiunii de alimentare Vcc. Acest curent este specificat atat pentru iesirea in 0 logic (ICCL) cat si
pentru iesirea in 1 logic (ICCH). ICCL tipic pe poarta pentru o tensiune de alimentare nominala este de
3mA iar ICCH tipic tot la Vcc = 5 V este de 1mA.
Curentii de mai sus sunt pentru conditii statice. Cand o poarta comuta de la o stare logica la
alta, are loc o crestere temporara a curentului de alimentare. Cu nici o sarcina externa, acest curent este
utilizat in primul rand pentru a incarca capacitatea interna si dureaza cateva nanosecunde. In cazul in
care pe iesirea portii este conectat un condensator din exterior, atunci la comutarea iesirii portii, acest
condensator va trebui sa fie la randul lui incarcat sau descarcat. Acest curent de incarcare poate sa fie
tot atat de mare ca si curentul de iesire in scurtcircuit al portii. In consecinta, curentul de alimentare
creste odata cu cresterea capacitatii de sarcina si cu cresterea frecventei de comutare a portii;
corespunzator creste si puterea consumata.
2.2.5.4 Circuite logice cuplate prin emitor (ECL)

Timpul de propagare relativ mare (10 ns) pentru familia de circuite TTL standard se datoreaza
comutarii tranzistoarelor din stare de saturatie in stare blocata si invers.
O viteza de lucru mai mare se obtine prin proiectarea unui circuit care nu comanda deschiderea
sau inchiderea unui tranzistor ci comutarea curentului de la un tranzistor la altul. Structura de baza
este aceea a unui amplificator diferential la care se comanda trecerea curentului comun din emitoare de
pe un tranzistor pe celalalt (fig. 2.24).
Fig. 2.24
Baza tranzistorului T2 este mentinuta la tensiunea de referinta VR. Cand tensiunea VI este
suficient de mica in raport cu VR (VI< VR – VBE2) tranzistorul T1 este blocat si T2 conduce curentul I.
Valorile VR, RC2 si I se aleg astfel incat tranzistorul T2 sa conduca in regim activ normal si nu
la saturatie.
Cand VI = VR ambele tranzistoare conduc in regim activ normal cate un curent egal cu I/2.
Odata cu cresterea tensiunii VI, creste si tensiunea din emitorul comun (VE= VI – VBE1), iar cand
aceasta atinge sau depaseste valoarea de referinta VR, tranzistorul T2 se blocheaza si tranzistorul T1
intra in conductie, in regim activ normal, preluand tot curentul I. Totul apare ca si cum o variatie a
tensiunii VI peste valoarea VR comuta curentul de emitor de pe T2 pe T1. Deoarece emitoarele celor
doua tranzistoare sunt legate impreuna printr-o rezistenta de emitor, familia logica generata se numeste
cu cuplaj prin emitor si se caracterizeaza prin faptul ca utilizeaza tranzistoare nesaturate.
2.2.5.5 Familia de circuite logice I2L

Aceasta familie de circuite este realizata cu tranzistoare bipolare pnp si npn. Avantajul acestei
structuri il constituie faptul ca intre diferite zone de circuit nu sunt necesare difuzii pentru izolarea
componentelor. Aceasta structura foloseste numai tranzistoare ca elemente componente ale circuitului.
Aceste doua caracteristici fac posibila realizarea unor circuite cu o densitate foarte mare de elemente,
comparabila cu structurile NMOS si CMOS.

Fig. 2.25
Componenta de baza a acestei familii de circuite o constituie inversorul. Principial, circuitul

este prezentat in fig. 2.25 in conexiune cu circuite similare atat la intrare cat si la iesire. Tranzistorul T2
functioneaza blocat sau saturat; corespunzator nivelele logice vor fi:
- pentru T2 saturat, nivelul logic la iesire, reprezantand nivelul L, este dat de tensiunea de
saturatie a tranzistorului VCesat  0,05 V;
- pentru T2 blocat, nivelul logic la iesire corespunde nivelului H; comportarea la iesire difera in
functie de modul de conectare a colectorului tranzistorului; daca acesta este legat la o poarta
identica, ca in fig. 2.25, atunci tensiunea in colectorul lui T2, corespunzatoare nivelului H, va fi
egala cu tensiunea baza-emitor a lui T3, respectiv VBE  0,7 V; daca colectorul tranzistorului este in
gol, nivelul H poate fi recunoscut numai daca se poate pune in evidenta faptul ca prin colector nu se
inchide curent.
Altfel spus, din punct de vedere electric, nivelul L corespunde unui scurtcircuit la iesire, iar
nivelul H corespunde unui circuit intrerupt. Functia de inversor este data de faptul ca pentru T1 saturat
(nivelul L la intrarea lui T2) generatorul de curent I0 din baza lui T2 este scurtcircuitat la masa si baza
lui T2 nu este polarizata. Pentru T1 blocat, baza lui T2 este polarizata, curentul de baza fiind I0 si T2 este
saturat.
Pentru obtinerea simultana a mai multor functii logice este util ca tranzistorul T2 sa fie realizat
cu mai multe colectoare, pe fiecare colector obtinandu-se cate o iesire a inversorului. Legarea
impreuna a mai multor colectoare de la diferite inversoare permite obtinerea de functii logice de mai
multe variabile.
Generatorul de curent constant I0 prezent in baza fiecarui tranzistor se poate realiza printr-o
structura de tranzistor pnp lateral. Colectorul si baza acestui tranzistor vor fi obtinute din baza si
respectiv emitorul tranzistorului npn, nefiind necesare conexiuni suplimentare pentru realizarea portii.
Unicele conexiuni care apar sunt intre diverse circuite logice. Schema completa a inversorului si
structura interna este data in fig. 2.26.
Valoarea curentului I0 poate fi ajustata din exterior prin valoarea rezistentei Rext conectata la
sursa VS+. Prin aceasta rezistenta se inchide suma curentilor de emitor ale tuturor rezistoarelor de tipul
Ta.
N
I
I ext   0 , unde N este numarul de porti din circuit.
1 F
Fig. 2.26 Inversor I2L multicolector

a) schema electrica, b) structura

Aceasta structura are avantajul ca circuitul se poate adapta unor conditii de consum foarte
diferite. Gama de valori a curentului Iext se intinde pe 6 decade. Cu cat curentul este mai mare puterea
disipata de circuit este mai mare, dar timpul de propagare prin poarta scade. Practic, produsul
putere·timp de propagare este constant. Se poate face astfel un compromis, in functie de aplicatie,
intre acesti doi parametri.
Structura unei porti cu iesiri multiple este data in fig. 2.27 impreuna cu functiile logice
realizate.
Fig. 2.27
2.2.6 Familii de circuite integrate realizate in tehnologie unipolara

Aceste familii de circuite logice realizate in diferite tehnologii permit obtinerea unor densitati
mari de componente pe unitatea de suprafata a cristalului de siliciu, ceea ce permite realizarea pe un
singur circuit integrat (chip) a unor sisteme logice extrem de complexe (microprocesoare, memorii
etc.).
In aceasta categorie de circuite intra familiile circuitelor logice de tranzistoare MOS si anume:
NMOS, PMOS si CMOS.
2.2.6.1 Poarta inversoare NMOS statica

Aceste circuite constau exclusiv din tranzistoare TEC-MOS cu canal n, folosindu-se ambele
tipuri, cu canal initial si cu imbogatire. Ele functioneaza alimentate la o singura sursa de tensiune
pozitiva, care poate lua valori cuprinse intre 5 si 15 V. Nivelele logice depind de tensiunea de
alimentare folosita; pentru alimentare la +5 V ele sunt compatibile cu nivelele logice TTL.
Schema inversorului NMOS este data in fig. 2.28.a. Tranzistorul TI este un TEC-MOS cu canal
de tip n cu imbogatire avand caracteristica din fig. 2.28.b, iar tranzistorul TL este un TEC-MOS cu
canal initial de tip n avand caracteristica din fig. 2.28.c. Circuitul reprezinta un etaj de amplificare
realizat cu tranzistorul TI, in care TL functioneaza ca sarcina activa, inlocuind o rezistenta fixa. Sarcina
externa a acestui inversor este de obicei constituita tot din intrari de porti NMOS (deci are practic un
caracter capacitiv) si a fost reprezentata prin CL.
Fig. 2.28

Structura unei porti logice SI-NU cu doua intrari si a unei porti SAU-NU cu doua intrari
realizate cu tranzistoare NMOS este prezentata in fig. 2.29.
Fig. 2.29
2.2.6.2. Poarta inversoare CMOS statica

Aceste circuite folosesc tranzistoare cu canal p si canal n, ambele de tipul cu imbogatire. Ca si
in cazul portii NMOS, poarta are la baza structura inversorului CMOS realizat cu doua tranzistoatre
MOS complementare. Schema este cea din fig. 2.30.a. In fig. 2.30.b si fig. 2.30.c sunt prezentate
caracteristicile curent de drena in functie de tensiunea grila-sursa, in cazul saturatiei, pentru cele doua
tranzistoare, respectiv canal n si canal p.
canal n canal p
Fig. 2.30
Dupa cum se observa in graficele din fig. 2.30.b si fig. 2.30.c, tensiunile de prag pentru cele
doua tranzistoare sunt de semne contrarii. In acest circuit, ambele tranzistoare sunt comandate pe grila,
functionand atat ca amplificatoare, cat si ca sarcini active unul pentru celalalt. Aceasta particularitate
face ca in ambele stari logice (H si L), unul din tranzistoare sa fie blocat, circuitul avand consum
practic nul de la sursa de alimentare. De exemplu, pentru VI=0 (stare L), avem VGSI=VI>VPn si TI este
blocat. Deasemenea, pentru VVGL=VI-VDD=0>VPp si TL este blocat. Acest circuit consuma curent de la
sursa de alimentare numai pe durata tranzitiilor HL si LH ale semnalelor. Si la acest circuit sarcina este
de obicei o capacitate (CL).
Din analiza facuta rezulta ca, atat in starea logica 0 cat si in starea logica 1, unul din cele doua
tranzistoare care compun inversorul CMOS este blocat si in consecinta inversorul nu consuma putere
de la baterie. Pe durata fronturilor de tranzitie, ambele tranzistoare sunt deschise, ceea ce va permite
inchiderea unei cai de curent de la sursa de alimentare la masa (fig. 2.31).
Fig. 2.31

Din cele de mai sus rezulta o puternica dependenta a puterii consumate de frecventa de lucru a
circuitului. La frecvente joase circuitele logice CMOS se vor caracteriza printr-un consum extrem de
redus de putere, dar la frecvente inalte consumul de putere creste substantial, putand deveni
comparabil cu consumul circuitelor realizate cu tranzistoare bipolare.
In fig. 2.32 sunt prezentate schema si tabela de functionare ale unei porti SI-NU cu doua intrari,
iar in fig. 2.33 sunt prezentate schema si tabela de functionare ale unei porti SAU-NU cu doua intrari.
In concluzie, se pot rezuma principalele avantaje ale circuitelor logice CMOS ca fiind:
- intrarile sunt de impedanta foarte mare (circuite deschise);
- consumul de putere este redus;
- imunitatea la perturbatii este foarte mare deoarece caracteristica de transfer comuta la
VDD/2;
- tensiunea de alimentare poate varia intr-o plaja mare de la 3 V la 18 V, ceea ce usureaza
cuplarea cu alte familii logice;
- circuitele CMOS nu creeaza perturbatii semnificative in montajele in care sunt utilizate.
Fig. 2.32
Fig. 2.33

Cap. 3. Circuite logice combinaţionale şi secvenţiale
3.1 Generalitati
Prin interconectarea mai multor porti logice se obtine schema unui circuit logic.
Intr-o astfel de schema (Fig. 3.1) putem identifica urmatoarele elemente: intrari (x1, x2, x3),
iesiri (y1, y2), cai (de exemplu de la intrarea x1 prin portile P2, P4, P6 si P8 la iesirea y1), bucle (de
exemplu in jurul portilor P4, P5) precum si noduri (de exemplu N1 nod extern; N2, N3, N4 si N5 noduri
interne schemei).
Fig. 3.1. Schema unui circuit logic
Schemele care contin bucle se numesc cu reactie. Nodurile apar atunci cand iesirea unei porti
(sau o intrare) este legata de intrarile mai multor porti. Numarul legaturilor posibile intr-un nod este
limitat de fan-out-ul portii de comanda.
O cale va fi caracterizata de lungimea sa si de timpul de propagare asociat caii. Lungimea unei
cai este data de numarul portilor care formeaza calea (de exemplu: calea mentionata anterior de la x1 la
y2 are lungimea 4).
Timpul de propagare asociat unei cai (Δ) va fi suma timpilor de propagare (tpHL sau tpLH) ai
portilor care formeaza calea.
In cazul schemelor fara bucle de reactie, acest timp este intotdeauna finit. In cazul schemelor cu
reactie. acest timp este in general finit. Exceptie facand cazurile cand schema oscileaza (anumite bucle
sunt parcurse tot timpul).
Daca se presupune ca semnalele de intrare xk se modifica la momente de timp discrete ti-1, ti,
ti+1 etc. si ca timpul de propagare maxim in schema este Δmax schimbarea starii unui semnal de intrare
va conduce, dupa cel mult intervalul de timp Δmax, la o stare stabila a semnalelor de iesire din circuit.
Daca schimbarile semnalelor de intrare se produc la intervale ti+1-ti mai mari decat Δmax atunci,
in cazul unei scheme fara bucle de reactie, semnalele de iesire vor depinde numai de valorile
semnalelor de intrare aplicate la momentul ti:
... (3.1)
unde
(3.2)
O schema (in cazul general) caracterizata de setul de ecuatii (3.1) se numeste circuit logic
combinational (CLC).
In cazul existentei unor bucle de reactie si cu conditia (3.2) indeplinita, semnalele de iesire yj(t)
vor depinde atat de valorile din momentul ti ale variabilelor de intrare xk(ti) cat si de valorile
variabilelor de intrare din momentele anterioare xk(ti-1), xk(ti-2), ... etc. Un astfel de circuit se numeste
circuit logic secvential (CLS). Circuitele combinationale nu au memorie semnalul de iesire depinde
doar de combinatia din acel moment al semnalelor de intrare, pe cand cele secventiale au memorie -
valoarea semnalelor de iesire depinde si de evolutia anterioara a circuitului.
In cazul realizarii practice a portilor logice sub forma unor circuite electronice, acestea vor
opera cu nivele de tensiune si nu cu simbolurile 0 respectiv 1. In functie de modul cum atribuim
nivlele de tensiune simbolurilor 0 si 1, una si aceeasi tabela de adevar va putea fi interpretata in doua
moduri diferite.
In logica pozitiva (activ high logic notata cu AH) simbolul 1 se atribuie nivelului de tensiune

mai ridicat (H - high). De exemplu, daca se doreste sa se comande aprinderea unui LED, atunci i se
aplica o tensiune de comanda pozitiva care va fi interpretata ca fiind 1 logic.
In unele situatii este mai convenabil sa folosim conventia inversa (in special cand se lucreaza
cu circuite NAND si NOR). Aceeasi conventie inversa este convenabila si in situatiile in care se
doreste sa se implementeze o logica care sa autorizeze (enable) sau sa inhibe (disable) realizarea unei
anumite functii. Aceasta logica se numeste logica negativa.
In logica negativa (activ low logic notata cu AL) simbolul 1 se atribuie nivelului de tensiune
mai coborat (L - low).
Astfel, tabelele de adevar ale unui circuit logic, care stabilesc o corespondenta intre valorile de
adevar ale intrarilor si ale iesirilor, vor fi puse in corespondenta cu tabelele de functionare ale
circuitului care stabilesc o corespondenta intre starile electrice ale intrarilor si cele ale iesirilor.
3.2 Analiza circuitelor logice combinationale

Un circuit logic combinational (fig. 3.2) este un circuit logic cu mai multe intrari si iesiri, fara
bucle de reactie, la care semnalele de iesire depind numai de combinatiile semnalelor aplicate la intrare
(cu conditia ti+1-ti mai mari decat Δmax.
Fig. 3.2 Schema generala a unui circuit logic combinational
In cazul analizei este cunoscuta structura circuitului logic si se cere functia pe care acesta o
realizeaza. In fig. 3.3 este dat un exemplu de circuit logic combinational.
Fig. 3.3 Exemplu de circuit logic combinational

3.3 Sinteza circuitelor logice combinationale
In cazul sintezei este cunoscuta functia logica dorita si se cere structura circuitului care
realizeaza aceasta functie la nivelul de performante cerut (parametri electrici si cost).
La sinteza circuitelor logice combinationale trebuie sa avem in vedere realizarea circuitului la
performantele electrice cerute si cu un cost cat mai redus.
In ceea ce priveste costul unui CLC, el va depinde in primul rand de numarul de circuite
integrate utilizate si, intr-o masura mai mica, de complexitatea acestora.
In concluzie, este mai avantajos a utiliza mai putine capsule cu un grad mai mare de integrare
decat mai multe capsule continand circuite simple. Din acest punct de vedere, sunt recomandabile
ariile logice programabile (PLA) care permit realizarea, printr-o programarea adecvata, intr-o unica
capsula, a circuitelor combinationale necesare unei anumite aplicatii.
Referitor la performantele electrice ale schemelor sintetizate, dupa cum a fost prezentat in
paragraful 3.1, intre momentele de timp consecutive ti si ti+1 la care se modifica semnalul de intrare,
trebuie sa existe un interval de timp mai mare ca Δmax. Rezulta, in consecinta, ca viteza unui CLC va fi
limitata de timpul de propagare maxim din circuit. Acesta depinde de timpii de comutare individuali ai
portilor (tpHL sau tpLH) si de lungimea caii maxime.
In concluzie, viteza de lucru mare va impune utilizarea unor porti rapide (cost mai ridicat)
precum si a unor structuri de circuite cu cai scurte (mai multe porti, mai multe integrate si, din nou, un
cost mai mare).
Etapele sintezei sunt urmatoarele:
- definirea functiei (sau a functiilor);
- minimizarea functiei (functiilor);
- desenarea schemei circuitului;
- optimizarea schemei din punct de vedere al performantelor electrice si a costului.
O observatie importanta este aceea ca acelasi CLC poate fi realizat in mai multe variante (dupa
modul cum a fost scrisa functia), de exemplu: cu circuite SI, SAU, NU; cu circuite SAU, SI, NU; cu
circuite SI-NU; cu circuite SAU-NU; etc.
Pentru exemplificare se considera sinteza unui circuit care sa realizeze functia de negarea
echivalentei (circuitul de anticoincidenta) avand tabela de adevar si simbolul prezentat in fig 3.4.
Fig. 3.4 Circuit de anticoincidenta: a) schema bloc b) tabela de adevar c) simbolul
Sinteza circuitului in cele patru variante este:

1. Pentru sinteza cu circuite SI, SAU, NU, se completeaza matricea Karnaugh corespunzatoare
functiei y, se minimizeaza scriind FDM a functiei, dupa care se deseneaza schema circuitului (fig.
3.5).
Fig. 3.5 Sinteza circuitului de anticoincidenta cu porti SI, SAU, NU
2. Pentru a face sinteza cu circuite SAU, SI, NU, se scrie FCM a functiei si pe baza acesteia se
deseneaza schema circuitului (fig. 3.6).

Fig. 3.6. Sinteza circuitului de anticoincidenta cu porti SAU, SI, NU
3. Pentru sinteza cu circuite SI-NU, se pleaca de la FDM a functiei care se prelucreaza cu

ajutorul formulei lui De Morgan astfel:
 
y  y  x1  x2  x1  x2  x1  x2  x1  x2 
Aceasta expresie permite desenarea schemei ca in fig. 3.7.
Fig. 3.7 Sinteza circuitului de anticoincidenta cu porti SI-NU
4. Pentru a realiza o schema cu circuite SAU-NU, se pleaca de la FCM a functiei care se

prelucreaza cu ajutorul formulei lui De Morgan astfel:
  
y  y  x1  x2   x1  x2   x1  x2   x1  x2 
Plecand de la expresia obtinuta, se poate desena schema circuitului prezentata in fig. 3.8.
Fig. 3.8 Sinteza circuitului de anticoincidenta cu porti SAU-NU
Observatia 1:
Intr-o aplicatie practica, alegerea uneia sau alteia dintre schemele enumerate mai sus se va face tinand
seama de performantele electrice si de cost ale acestora.
Observatia 2:
Se spune despre un CLC ca este o retea SI-SAU, daca pe orice cale care conduce de la intrare la iesire,
aceste circuite se intalnesc alternativ.
Observatia 3:
O retea SI-SAU poate fi transformata intr-o retea SI-NU sau SAU-NU daca:
- se inlocuiesc toate portile SI respectiv SAU cu porti SI-NU (SAU-NU);
- se inverseaza toate intrarile care a au fost conectate la porti SAU (SI);
- se inverseaza toate iesirile care provin dintr-o poarta SI (SAU).
In fig. 3.9.a este prezentata o retea SI-SAU cu porti SI, SAU, iar variantele ei cu porti SI-NU,
respectiv cu porti SAU-NU, sunt prezentate in fig. 3.9.b, respectiv fig. 3.9.c, conform observatiilor 2 si
3.

Fig. 3.9. Retea SI-SAU: a) cu porti SI, SAU, b) cu porti NAND, c) cu porti NOR
Obtinerea unei variante optime de schema se bazeaza in principiu pe minimizare, dar si pe o

serie de tehnici de prelucrare a functiilor booleene (descompuneri, factorizari) prezentate in literatura
de specialitate.
Pentru a ilustra aceasta idee, se considera cazul unui sumator de numere de doi biti prezentat in
fig. 3.10.a.
Pentru aceasta schema sunt valabile urmatoarele ecuatii:
s0  x0  y0  c0  f s  x0 , y0 , c0  (3.3)
c1  x0  y0  x0  c0  y0  c0  f c  x0 , y0 , c0  (3.4)
s1  x1  y1  c1  f s  x1 , y1 , c1  (3.5)
c2  x1  y1  x1  c1  y1  c1  f c  x1 , y1 , c1  (3.6)
Daca se minimizeaza expresiile de mai sus si se deseneaza schema, rezulta un circuit cu un
numar impresionant de porti. Dar daca in ecuatiile (3.5) si (3.6) inlocuim ecuatia (3.4) si (3.3) obtinem:
s1  f s  x1 , y1 , f s  x0 , y0 , c0  (3.7)
c1  f c  x1 , y1 , f c  x0 , y0 , c0  (3.8)
Expresiile (3.7) respectiv (3.8) sugereaza realizarea circuitului in varianta prezentata in fig.
13.10.b (cu doua sumatoare elementare), mult mai simpla si realizabila cu mult mai putine porti.
Fig. 3.10. Sumator de 2 biti: a) circuitul initial, b) varianta optimizata
Implementarea unor functii booleene se poate realiza si cu ajutorul asa numitor circuite logice
universale care au structura unor multiplexoare.

Pentru aceasta trebuie enuntata teorema a lui Shannon care va conduce la ideea realizarii
circuitelor logice universale care vor permite realizarea oricarei functii cu un numar arbitrar de
variabile.
Teorema de dezvoltare a lui Shannon

Orice functie booleana de n variabile poate fi scrisa sub forma
f  x1, x2 ,, xi ,, xn   xi  f x1 , x2 ,, xi 1 ,1, xi 1,, xn   xi  f x1 , x2 ,, xi 1,0, xi 1 ,, xn 
Demonstratia teoremei este imediata: daca se inlocuieste xi = 1, respectiv xi = 0, se obtine
aeeeasi expresie atat in stanga cat si in dreapta semnului de egalitate.
Daca se aplica teorema lui Shannon unei functii de trei variabile, de doua ori consecutiv, se
obtine:
f  x1 , x2 , x3   x1  x2  f 0,0, x3   x1  x2  f 0,1, x3   x1  x2  f 1,0, x3   x1  x2  f 1,1, x3  
(3.9)
 x1  x2  f 0  x1  x2  f1  x1  x2  f 2  x1  x2  f 3
unde functiile f0, f1, f2, si f3 sunt functii de o variabila si fiecare din ele poate fi egala cu 0, 1, x3 sau x3 .
In consecinta, rezulta un numar de 44 = 256 configuratii diferite pentru expresia (3.9). Cum
3
numarul functiilor booleene de 3 variabile este N  2 2  256 , rezulta ca schema care realizeaza
functia data de ecuatia (3.9) va reprezenta un circuit universal pentru functii de trei variabile (vezi fig.
3.11).
Fig. 3.11 Circuit logic combinational universal pentru functii de 3 variabile: a) schema logica,
b) exemplu de functie, c) mod de realizare
In fig. 3.11.b este definita o functie oarecare de trei variabile iar in fig. 3.11.c modul ei de
realizare cu acest circuit universal (circuit de multiplexare). Grupu1 de variabile x1 si x2 selecteaza
intrarile fi. Pentru x1 = 0 si x2 = 0, este selectata intrarea f0 careia ii corespunde in tabela primele doua
linii. Se observa ca valoarea functiei in aceste doua puncte coincide cu valoarea variabilei x3, ceea ce
justifica legarea intrarii f0 la x3. Pentru urmatoarele doua linii (x1 = 0 si x2 = 1), functia ia valoarea 1,
indiferent de valoarea variabilei x3, ceea ce justifica legarea intrarii f1 la valoarea 1 etc.
In concluzie, implementarea oricarei functii logice de n variabile se poate face prin intermediul
unui circuit circuit logic universal care este un multipexor 2n-1:1.

3.4. Exemple de circuite logice combinationale
3.4.1. Circuite de multiplexare
Circuitele de multip1exare (selectie) sunt circuite logice combinationale care permit trecerea
datelor de la una din intrari spre o iesire unica. Selectia intrarii se face printr-un cuvant de cod de
selectie (adresa). Principiul de lucru poate fi inteles usor pe un exemplu simplu, si anume cazul unui
multiplexor cu doua intrari. Acest circuit permite comutarea datelor de pe intrarea I0 (A = 0) sau de pe
intrarea I1 (A = 1) spre borna de iesire Y. Schema multiplexorului 2:1, tabela de adevar, diagrama
Karnaugh precum si schema circuitului sunt prezentate in Fig. 3.12. Schema circuitului de
multiplexare a fost desenata considerand ca functia analitica pe care acesta o implementeaza este:
Y  A  I 0  A  I1 (FDM).
A0 I0 I1 Y
0 0 X 0 I0 I1
0 1 X 1 A 00 01 11 10
0 0 0 1 1
1 X 0 0
1 0 1 1 0
1 X 1 1
Fig. 3.12 Multiplexor cu doua intrari
Cele mai uzuale multiplexoare integrate sunt:

- un MUX 16 la 1 SN74150
- un MUX 8 la 1 SN74151
- doua MUX-uri 4 la 1 SN74153
- patru MUX-uri 2 la 1 SN74157
Schema circuitului SN74151 este prezentata in fig. 3.13.
Fig. 3.13 Schema circuitului de multiplexare 74151

Circuitul are 3 intrari de adrese (A0, A1, A2), 8 intrari de date (I0, I1, ... , I7) si o intrare de
validare (Enable) notata cu E . Tabela de functionare este prezentata in fig. 3.14. Ca functie de baza,
circuitul permite selectia datelor de pe una din cele 8 intrari la iesirea unica. Asa cum s-a aratata in
paragraful 3.4, MUX-urile sunt circuite universale care permit realizarea oricareia din functiile
booleene cu un anumit numar de variabile. Pe baza aceluiasi rationament, acest MUX cu 8 intrari va
4
permite realizarea oricareia din cele N  2 2  65536 functii de 4 variabile.
A0 A1 A2 E Y Y
X X X 1 0 1
0 0 0 0 I 0 I0
0 0 1 0 I1 I1
0 1 0 0 I 2 I2
0 1 1 0 I 3 I3
1 0 0 0 I 4 I4
1 0 1 0 I 5 I5
1 1 0 0 I 6 I6
1 1 1 0 I 7 I7
Fig. 3.14 Tabela de functionare a circuitului de multiplexare 74151
Pentru exemplificare, se considera functia de patru variabile definita prin diagrama Veitch din
fig. 3.15.a a carei realizare practica cu un MUX cu 8 intrari este prezentata in fig. 3.15.c.
Observatie: Pentru a usura identificarea valorilor care se leaga pe intrarile de date, au fost prezentate
in Fig. 3.15.b perechile de campuri selectate din diagrama Veitch cu cele 3 variabile A, B si C.
Fig. 3.15 Exemplu de utilizare a multiplexorului pentru realizarea unei functii de 4 variabile:
a) functia b) gruparile impuse c) modul de conectare
De exemplu, daca A = 0, B = 0 si C = 1, vor fi selectate cele doua casute superioare din coloana
unu a tabelei de adevar (fig. 3.15.a), aceleasi valori ale variabilelor selecteaza si intrarea I0 a MUX-
ului, motiv pentru care cele doua campuri impreuna au fost notate cu I0 (Fig. 3.15.b). Cum in acest caz
functia ia valoarea unu in ambele casute (este o constanta care nu depinde de D), a fost conectata
intrarea I0 a MUX-ului la 1 logic. In campul marcat cu I2, in cele doua casute grupate, functia ia
valoarea 0 respectiv 1, adica corespunde variabilei D, motiv pentru care a fost conectata intrarea I2 a
MUX-ului la D etc.
Un circuit combinational cu mai multe iesiri se va putea realiza prin folosirea in paralel a mai
multor MUX-uri (fig. 3.16), iar un circuit combinational care sa realizeze o functie cu mai multe
variabile se poate realiza prin conectarea in cascada a multiplexoarelor (fig. 3.17).

Fig. 3.16 Folosirea MUX-ului pentru realizarea unui CLC cu mai multe iesiri
Fig. 3.17 Folosirea MUX-ului pentru realizarea unei functii cu sapte variabile
Pentru determinarea structurii unui circuit care implementeaza o functie de n variabile cu

conectarea in cascada pe c nivele a unor multiplexoarelor cu pj intrari de selectie pe fiecare nivel j se
c
poate utiliza relatia n  1   p j .
j 1
3.4.2. Circuite de decodificare si demultiplexare

Se numesc circuite decodificatoare, circuitele logice combinationale care activeaza una sau mai
multe iesiri in functie de cuvantul de cod aplicat la intrare.
Circuitele de demultiplexare (DEMUX) sunt circuite logice combinationale care permit
trecerea datelor de pe o intrare unica spre iesirea selectata. Selectarea iesirii se face cu un cuvant de
cod de adresa.
De multe ori, una si aceeasi structura de circuit poate indeplini atat functia de decodificare cat
si aceea de demultiplexare, asa cum va fi ilustrat in cele de mai jos.

3.4.2.1. Decodificator de adresa
Decodificatorul de adresa este un tip de decodificator caracterizat prin faptul ca activeaza
iesirea a carei adresa este prezenta la intrare. Pentru exemplificare se considera cazul unui
decodificator de adresa cu doua intrari de adresa si patru iesiri.
Schema bloc, tabela de functionare precum si modul de realizarea sunt prezentate in fig. 3.18.
Din fig. 3.18.a se observa ca circuitul are 2 intrari de adresa (A1, A0) si 22 = 4 iesiri selectabile (Y0, Y1,
Y2, Y3). In cazul general, un decodificator cu n intrari de adresa poate selecta una din cele 2n iesiri.
Prin precizarea adresei, se selecteaza (trece pe nivel logic ridicat) iesirea a carei adresa este prezenta la
intrare.
Fig. 3.18 Decodificator de adresa: a) schema bloc, b) tabela de functionare, c) schema circuitului
Observatie: Din tabelul de definitie (fig. 3.18.b) rezulta ca functiile care descriu iesirile sunt
constituenti ai unitatii (mintermi) ai unei functii de doua variabile.
In numeroase aplicatii, este necesar ca decodificarea starilor de intrare sa apara numai pe
anumite intervale de timp specificate (de exemplu, in cazul citirii starilor numaratoarelor, pentru
evitarea unei decodificari false pe duratele de tranzitie de la o stare la alta). Acest lucru se poate realiza
prin introducerea unei intrari suplimentare de validare (enable E ) care sa controleze portile de iesire si
sa autorizeze decodificarea atunci cand semnalele de intrare sunt stabile (funcţia indeplinită de intrarea
de validare E este una de strobare a ieşirilor).
Tabela de funcţionare precum şi schema decodificatorului de adresă cu intrare de validare ( E )
sunt prezentate in fig. 3.19.
Selectie Strobe Iesiri

A1 A0 E Yo Y1 Y2 Y3
X X 1 0 0 0 0
0 0 0 1 0 0 0
0 1 0 0 1 0 0
1 0 0 0 0 1 0
1 1 0 0 0 0 1
Fig. 3.19 Decodificator de adresă cu intrare de validare (Strobe)

Y0  A1  A0  E , Y1  A1  A0  E , Y2  A1  A0  E , Y3  A1  A0  E

3.4.2.2. Folosirea decodificatorului de adresă, cu intrare de validare, ca un demultiplexor
Prezenţa unei intrări de validare (Strobe) permite inactivarea decodificatorului (pentru E = 1,
toate ieşirile sunt pe 0, indiferent de starea intrărilor de selecţie A1 şi A0) sau autorizarea funcţionării
sale (pentru E = 0).
În acest din urmă caz, ieşirile depind şi de semnalul E (vezi tabela de funcţionare din fig.
3.19). Pentru o adresă precizată, de exemplu A1 = l şi A0 = 0, vom avea Y0 = 0, Y1 = 0, Y2 = E şi Y3 =
0; cu alte cuvinte, ieşirea selectată depinde de semnalul aplicat pe borna E, ceea ce este echivalent cu o
funcţie de demultiplexare.
În concluzie, in regim de demultiplexare, datele se aplică pe intrarea comună E şi sunt dirijate
spre ieşirea selectată de cuvântul de adresă A1A0.
3.4.2.3. Posibilitatea de realizare a unei funcţii booleene cu decodificatoare

Din tabela de funcţionare prezentată în fig. 3.18.b, rezultă că ieşirile decodificatorului
reprezintă funcţii elementare de două variabile (constituenţi ai unităţii - mintermi). Decodarea fiind
completă, avem la dispoziţie toţi constituenţii posibili. Aşa cum a fost arătata în capitolul 2,
constituenţii unităţii permit scrierea funcţiilor booleene sub formă disjunctivă minimă:
2 n 1
y  f ( x1 , x2 ,, x n )   
k 0
k  mk( n )  (3.10)
În concluzie, putem spune că decodificatorul prezentat în fig. 3.18 sau fig. 3.19 (cu E = 0) va
permite generarea oricărei funcţii de două variabile, scrisă sub formă disjunctiv canonică.
Pentru exemplificare, să considerăm funcţia sumă modulo doi
f  x1, x2   x1  x2  x1  x2  x1  x2 (3.11)
În fig. 3.20 este prezentată o realizare posibilă a funcţiei cu ajutorul unui decodificator de
adresă.
Fig. 3.20 Principiul de realizare a unei funcţii cu un decodificator
Observaţia 1: Principiul de realizare practică a funcţiilor booleene, prezentat anterior, stă la

baza funcţionării unor circuite programabile (Programable Logic Area).
Observaţia 2: Soluţia de realizare propusă este eficientă, din punct de vedere al costului, in
cazul unor scheme mai complexe (sumatorul modulo doi este realizat practic intr-o variantă mult mai
simplă, exemplul fiind dat doar pentru a ilustra principiul).
3.4.2.4. Conectarea in cascadă a circuitelor de demultiplexare

Prin conectarea in cascadă a demultiplexoarelor se pot realiza scheme de demultiplexare cu
ieşiri multiple. Pentru exemplificare, in fig. 3.21 este prezentată o structură in cascadă folosind
demultiplexoare cu 4 ieşiri pentru a realiza o demultiplexare pe 16 ieşiri.
Observaţie: În cazul utilizării unui demultiplexor cu 4 intrări de selecţie şi 24 ieşiri, printr-o
4
conectare in cascadă pe două nivele, ca in fig. 3.21, numărul ieşirilor devine 2 2  65536 .
Pentru determinarea structurii unui circuit care realizeaza demultiplexarea pe e iesiri cu
conectarea in cascada pe c nivele a unor demultiplexoarelor cu i intrari de selectie se poate utiliza
i
relatia c 2  e . Astfel, daca se cunoaste numarul de iesiri ale schemei de demultiplexare si numarul de
i
intrari de selectie ale demultiplexoarelor rezulta ca numarul de nivele din cascada este c  2 e , iar daca

se cunoaste numarul de iesiri ale schemei de demultiplexare si numarul de nivele din cascada rezulta
ca numarul de intrari de selectie ale demultiplexoarelor este i  log 2 log c e  .
Fig. 3.21 Conectarea in cascadă a demultiplexoarelor
Observaţie: În cazul utilizării unui demultiplexor cu 4 intrări de selecţie şi 24 ieşiri, printr-o

4
conectare in cascadă pe două nivele, ca in fig. 3.21, numărul ieşirilor devine 2 2  65536 .
Pentru determinarea structurii unui circuit care realizeaza demultiplexarea pe e iesiri cu
conectarea in cascada pe c nivele a unor demultiplexoarelor cu i intrari de selectie se poate utiliza
i
relatia c 2  e . Astfel, daca se cunoaste numarul de iesiri ale schemei de demultiplexare si numarul de
i
intrari de selectie ale demultiplexoarelor rezulta ca numarul de nivele din cascada este c  2 e , iar daca
se cunoaste numarul de iesiri ale schemei de demultiplexare si numarul de nivele din cascada rezulta
ca numarul de intrari de selectie ale demultiplexoarelor este i  log 2 log c e  .
Se fabrică frecvent următoarele tipuri de decodificatoare (demultiplexoare):
a. un decodificator 4 1a 16 (sau DEMUX 1 la 16) SN74154
b. un decodificator 3 la 8 (sau DEMUX 1 la 8) SN74138
c. două decodoare independente 2 la 4 (sau DEMUX 1 la 4) SN74139, SN74155.
3.4.2.5. Conectarea in cascadă a circuitelor de multiplexare cu cele de demultiplexare

Prin legarea in cascadă a unui circuit de multiplexare cu unul de demultiplexare, se poate
realiza o schemă de selecţie care va permite cuplarea oricărei intrări de date cu oricare ieşire.
În fig. 3.21 este ilustrat modul de conectare a intrării 4 cu ieşirea 1.
Fig. 3.22 Schemă de selecţie realizată cu circuite MUX şi DEMUX
3.4.2.6. Decodificatorul integrat BCD-zecimal

Tabela de funcţionare şi schema decodificatorului sunt prezentate in fig. 3.23.
Decodificatorul are 4 intrări de selecţie (A, B, C şi D) şi zece ieşiri (0, 1, ... , 9) şi permite
selectarea ieşirii al cărui cod BCD este prezent la intrări. După cum se observă, decodificarea in acest
caz nu este completă, folosindu-se doar zece din cele 24 = 16 combinaţii posibile la intrare.
Un exemplu tipic de decodificator BCD-zecimal integrat realizat in tehnologie TTL este
circuitul SN7442.

Fig. 3.23 Decodificatorul BCD-zecimal Fig. 3.24 Utilizarea decodificatorului
BCD-zecimal ca circuit de demultiplexare
Şi acest decodificator poate fi utilizat ca circuit de demultiplexare, cu o intrare comună de date

(D), trei intrări de selecţie (A, B, şi C) şi 8 ieşiri (0, 1, ... , 7), aşa cum se vede in fig. 3.24.
Din tabela de funcţionare a circuitului, prezentată in fig. 3.23, rezultă că circuitul generează pe
ieşirile sale zece constituenţi ai lui zero (maxterm-eni). Cu ajutorul acestora, se pot scrie funcţii de
patru variabile sub formă conjunctiv canonică.
În fig. 3.25 este prezentată schema de realizare, prin utilizarea formei conjunctiv canonice, a
unei conversii din BCD in Exces 3.

Fig. 3.25 Convertor de cod din BCD in Exces 3
3.4.2.7. Decodificatorul BCD-7 segmente

Decodificatorul BCD-7 segmente este un circuit de decodificare utilizat la comanda sistemelor
de afişare numerice realizate din şapte segmente luminoase: becuri, diode electroluminiscente sau
cristale lichide.
Fig. 3.26 Decodificator BCD-7 segmente:

a) schema bloc b) tabela defuncţionare c) dispunerea segmentelor
Decodificatorul va fi un CLC cu patru intrări, notate cu D, C, B şi A, şi cu şapte ieşiri, notate cu

a, b, c, d, e, f şi g (fig. 3.26.a).
Fig. 3.27 Matricele Karnaugh ale decodificatorului
Pe cele patru intrări ale circuitului se aplică un cuvânt de cod (codul BCD) reprezentând cifra
zecimală care urmează a fi afişată. Cele şapte ieşiri comandă segmentele corespunzătoare dispuse ca in
fig. 3.26.c. Afişarea cifrei zecimale dorite se poate face fie prin aprinderea segmentelor necesare,
presupunând că iniţial toate segmentele sunt stinse, fie prin stingerea anumitor segmente, considerând
că iniţial toate sunt aprinse. Se recomandă pentru sinteză cea de a doua variantă deoarece realizarea
comenzilor necesită mai puţine operaţii (porti) logice.

Pe baza tabelei din fig. 3.26.b, se pot completa matricele Karnaugh ale funcţiilor de comandă
ale celor şapte segmente (fig. 3.37). Grupând in mod convenabil zerourile din aceste matrici (dorim să
stingem anumite segmente), se obţin expresiile logice care permit intocmirea schemei logice a
decodificatorului cu circuite ŞI, SAU, NU. În cazul in care se cere intocmirea unei scheme cu circuite
ŞI-NU, expresiile obţinute vor fi prelucrate după exemplul prezentat in paragraful 3.3 (vezi fig. 3.28).
Fig. 3.28 Schema decodificatorului BCD-7 segmente

Schema unui decodificator BCD-7 segmente integrat este mai complicată decât cea prezentată
in fig. 3.28 deoarece, pe lângă funcţia de bază de comandă a unui afişaj, constructorul a mai prevăzut
şi alte 3 intrări de control foarte utile in aplicaţii. Un exemplu tipic de astfel de decodificator este
SN7447 a cărei tabelă de funcţionare este dată in fig. 3.29 (schema electrică poate fi consultată din
catalogul firmei Texas Instruments). Circuitul decodifică primele zece combinaţii binare, aplicate pe
intrările A, B, C şi D, celelalte şase fiind neutilizate in mod normal (pentru A = B = C = D = 1 afişajul
este stins). Unele din acestea vor putea fi folosite pentru diverse semnalizări (de exemplu depăşire).
IDENTIFICAREA 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
SEGMENTELOR VALOAREA ZECIMALA SI AFISAJUL REZULTAT
Valoarea zecimală Intrări Ieşiri
BI/RBO
sau funcţia LT RBI D C B A a b c d e f g
0 1 l 0 0 0 0 1 o o o o o o x
1 1 X 0 0 0 1 1 x o o x x x x
2 1 X 0 0 1 0 1 o o x o o x o
3 1 X 0 0 1 1 1 o o o o x x o
4 1 X 0 1 0 0 1 x o o x x o o
5 1 X 0 1 0 1 1 o x o o x o o
6 1 X 0 1 1 0 1 x x o o o o o
7 1 X 0 1 1 1 1 o o o x x x x
8 1 X 1 0 0 0 1 o o o o o o o
9 1 X 1 0 0 1 1 o o o x x o o
10 1 X 1 0 1 0 1 x x x o o x o
11 1 X 1 0 1 1 1 x x o o x x o
12 1 X 1 1 0 0 1 x o x x x o o
13 1 X 1 1 0 1 1 o x x o x o o
14 1 X 1 1 1 0 1 x x x o o o o
15 1 X 1 1 1 1 1 x x x x x x x
SI 1 X X X X X 0 x x x x x x x
RBI 1 0 0 0 0 O 0 x x x x x x x
LT 0 X X X X X 1 o o o o o o o
Segment: o aprins x stins
Fig. 3.29 Tabela de funcţionarea a decodificatorului 7447

Ieşirile sunt de tipul open-colector. Circuitul SN7447 poate comanda cu uşurinţă un afişaj cu
LED-uri conectate într-o schemă cu anodul comun. Deoarece tensiunea de aprindere a LED-urilor este
cuprinsă în general între 1,6 V şi 2,2 V iar curentul admis de diodă în conducţie directă este de 10 mA,
se leagă ieşirea decodificatorului, prin intermediul unei rezistenţe de 330 Ω, la catodul LED-ului,
anodul acestuia fiind legat la sursa de +5 V (fig. 3.30).
Intrările de comandă suplimentare permit realizarea următoarelor funcţiuni:
- LT (Lamp Test), atunci când este activată (ultima linie din tabel), comandă aprinderea tuturor
segmentelor. Comanda este utilă pentru verificarea stării de funcţionare a segmentelor.
- RBI (Ripple Blanking lnput) care împreună cu RBO (Ripple Blanking Output), dacă sunt
interconectate ca în fig. 3.31, permit neafişarea zerourilor aflate în faţa unei cifre semnificative.
- BI (Blanking Input) comună cu RBO.
Ieşirea RBO este comună cu intrarea BI (Blanking Input). Dacă se forţează această intrare pe
nivel de tensiune ridicat (H), afişajul funcţionează normal, pe când dacă forţăm această intrare pe nivel
de tensiune coborât (L), afişajul se stinge. Rezultă prin urmare că dacă vom aplica pe această intrare
impulsuri dreptunghiulare cu factor de umplere 1/2 şi frecvenţă joasă, vom obţine un efect de pâlpâire
a afişajului (util de exemplu in cazul reglajului de la ceasuri). Dacă frecvenţa impulsuri lor este
ridicată, atunci ochiul nu mai poate urmări efectul de pâlpâire, caz in care prin modificarea factorului
de umplere a impulsuri lor vom putea regla cu uşurinţă intensitatea luminoasă a afişajului. În fig. 3.32
este prezentată o schemă de reglaj a intensităţii luminoase a afişajului. Generatorul de impulsuri este
un astabil realizat cu timer-ul βE555. Factorul de umplere se reglează din potenţiometrul de 50 kΩ.
Fig. 3.30 Conectarea decodificatorului cu sistemul de afişare
Fig. 3.31 Schema de conectare a decodificatoarelor care permite stingerea zerourilor nesemnificative
Fig. 3.32 Reglarea intensităţii luminoase a unui afişaj

3.4.3. Circuite de codificare
Circuitele codificatoare sunt CLC care la activarea unei intrări conduc la apariţia unui cuvânt
de cod la ieşire. De exemplu, in fig. 3.33 este desenată schema unui circuit codificator cu patru ieşiri.
Dacă se activează intrarea Ik (nivel de tensiune ridicat H), atunci la ieşire apare cuvântul de cod
1101, iar in cazul acţionării intrării Ij, apare cuvântul 1010. (apare 1 pe ieşirile acelor circuite SAU care
sunt legate la intrarea activată).
Fig. 3.33 Principiul de lucru al codificatoarelor

Urmează două exemple de codificatoare numite de adresă deoarece ele furnizează la ieşire
adresa intrării activate - cuvant de cod care reprezinta transcrierea in binar a numarului de ordine al
intrarii.
3.4.3.1. Codificatorul de adresă simplu

Exemplul ales reprezintă un circuit cu şapte intrări şi trei ieşiri (fig. 3.34.a). Pe baza tabelei de
adevar întocmite (fig. 3.34.b) se pot deduce următoarele expresii ale semnalelor de ieşire:
A0 = I1 + I3 + I5 + I7
A1 = I2 + I3 + I6 + I7 (3.12)
A2 = I4 + I5 + I6 + I7
Relaţiile (3.12) ne permit să desenăm schema circuitului de codificare ca în fig. 3.34.c.
Fig. 3.34 Codificator de adresă simplu: a) schema bloc, b) tabela de adevar, c) schema logică

Această schemă are dezavantajul că atunci când se activează simultan mai multe intrări, adresa
citită pe ieşire este eronată. De exemplu, activarea simultană a liniilor de intrare I1 şi I2 duce la apariţia
adresei A0 = 1, Al = 1 şi A2 = 0, ceea ce ar corespunde intrării I3, care de fapt nu a fost activată. In
cazul în care nu se poate evita acţionarea simultană a mai multor intrări, se folosesc circuite de codare
prioritare.
3.4.3.2. Codificatorul de adresă prioritar

Aceste circuite sunt astfel concepute încât în cazul acţionării simultane a mai multor intrări, la
ieşire apare adresa intrării cu prioritatea cea mai mare. De aceea, fiecărei intrări i se atribuie o anumită
prioritate, care în exemplul de faţă creşte cu numărul de ordine al intrării (intrarea 0 va fi cu prioritatea
cea mai mică, iar intrarea 7 cu prioritatea cea mai mare).
EI 0 1 2 3 4 5 6 7 A2 A1 A0 EO GS
1 X XXXXXXX 1 1 1 1 1 Circuit blocat
0 1 1 1 1 1 1 1 1 1 1 1 0 1 Nu exista intrare activă
0 X XXXXXX0 0 0 0 1 0
0 X XXXXX0 1 0 0 1 1 0
0 X XXXX0 1 1 0 1 0 1 0
0 X XXX0 1 1 1 0 1 1 1 0
0 X XX0 1 1 1 1 1 0 0 1 0
0 X X0 1 1 1 1 1 1 0 1 1 0
0 X 0 1 1 1 1 1 1 1 1 0 1 0
0 0 1 1 1 1 1 1 1 1 1 1 1 0
(b)
Fig. 3.35 Codificator prioritar: a) Schema bloc b) Tabela de funcţionare
Schema bloc, tabela de funcţionare precum şi schema logică a codificatorului prioritar sunt
prezentate in fig. 3.35.a, fig. 3.35.b şi respectiv fig. 3.36. Circuitul mai este prevăzut şi cu o intrare
suplimentară EI (Enable Input) de autorizare a funcţionării. Pentru EI = 1 , funcţionarea circuitului
este blocată prin inchiderea tuturor porţilor AND din schemă (toate ieşirile vor fi pe nivel 1). Ieşirea
GS devine activă (nivel 0) atunci când cel puţin una din intrări este activată. Ieşirea EO este activată
atunci când toate intrările de date sunt inactive.

Fig. 3.36 Schema codificatorului prioritar
3.4.4. Comparatoare numerice

Comparatoarele numerice sunt circuite logice care permit determinarea relaţiei de mai mare,
mai mic sau egal intre două numere. Ele pot fi de un bit sau de mai mulţi biţi.
3.4.4.1. Comparatorul numeric de un bit
Acest circuit permite compararea a două numere de câte un bit, indicând la ieşire situaţiile de
mai mare, egal sau mai mic. Schema bloc şi tabela de adevăr sunt prezentate in fig. 3.37.
Fig. 3.37 Comparator numeric de un bit: a) Schema bloc b) Tabela de adevar
Circuitul de coincidenţă, care permite stabilirea egalităţii celor două numere, poate fi realizat in
mai multe variante. O variantă posibilă se obţine dacă se plasează la ieşirea circuitului de
anticoincidenţă din fig. 3.5 un inversor (ceea ce este echivalent cu transformarea porţii SAU de ieşire
in poartă SAU-NU). Completând această schemă cu două porţi ŞI pentru realizarea funcţiilor y1 şi y3,
se obţine o variantă a comparatorului numeric de un bit, aşa cum este reprezentat in fig. 3.38.
Fig. 3.38 Schema comparatorului numeric de un bit

3.4.4.2. Comparatoare numerice de mai mulţi biţi
Prin interconectarea a două comparatoare numerice de câte un bit, se poate realiza un
comparator numeric de doi biţi, aşa cum este arătat în fig. 3.39.
Cele două numere de doi biţi se scriu astfel:
A = Ao· 20 + A1· 21
B = Bo ·20 + B1 ·21 (3.12)
Procesul de comparare începe cu compararea biţilor cei mai semnificativi A1 cu B1. Dacă avem
A1 > B1 sau A1 < B1, acest lucru implică şi faptul că A > B sau A < B, indiferent de valoarea biţilor Ao şi
B0. În schemă, acest lucru se materializează prin legarea ieşirilor porţilor P1 respectiv P2 direct la
intrările porţilor P5 respectiv P6.
Fig. 3.39 Schema comparatorului numeric cu doi biţi
Dacă A1 = B1, pentru determinarea relaţiei dintre numerele A şi B, se impune examinarea biţilor
A0 şi B0, situaţie in care ieşirea porţii P8 asigură deschiderea porţilor P3 şi P4.
Dacă A0 < B0 respectiv A0 > Bo, rezultă că sunt valabile şi relaţiile A B, ceea
ce se obţine prin legarea ieşirilor porţilor P3 respectiv P4, la intrările porţilor P5 respectiv P6. În cazul
in care pentru A1 = B1 avem şi A0 = B0, rezultă că cele două numere sunt egale, A = B, şi se activează
ieşirea porţii P7.
Pe baza raţionamentului de mai sus, prin interconectarea mai multor comparatoare de doi biţi,
se pot realiza comparatoare numerice de mai mulţi biţi. Un exemplu in acest sens il reprezintă circuitul
integrat SN7485 care este un comparator numeric de patru biţi cu posibilităţi de expandare.
In fig. 3.40 este reprezentată tabela de funcţionare iar in fig. 3.41 este dată schema logică a
comparatorului de patru biţi.
Intrări de date Intrări de expandare Iesiri
A3 : B3 A2 : B2 A1 : B1 A0 : B0 A > B A B A B3 X X X X X X H L L
A3 < B3 X X X X X X L H L
A3 = B3 A2 > B2 X X X X X H L L
A3 = B3 A2 < B2 X X X X X L H L
A3 = B3 A2 = B2 A1 > B1 X X X X H L L
A3 = B3 A2 = B2 A1 < B1 X X X X L H L
A3 = B3 A2 = B2 A1 = B1 A0 > B0 X X X H L L
A3 = B3 A2 = B2 A1 = B1 A0 < B0 X X X L H L
A3 = B3 A2 = B2 A1 = B1 A0 = B0 H L L H L L
A3 = B3 A2 = B2 A1 = B1 A0 = B0 L H L L H L
A3 = B3 A2 = B2 A1 = B1 A0 = B0 L L H L L H
Fig. 3.40 Tabela de funcţionare a comparatorului numeric cu patru biţi

Pentru a putea compara două numere cu mai mulţi biţi, circuitul este prevăzut cu borne de
intrare pentru expandare, notate A > B, A B, A B, A <
B şi A = B - ale etajului următor de patru biţi etc.
Borna de expandare A = B a etajului care compară biţii cei mai puţini semnificativi trebuie să
fie la nivel logic unu. În fig. 3.42 este prezentată schema unui comparator numeric de 8 biţi realizat cu
două circuite SN7485.
Fig. 3.41 Schema comparatorului numeric cu patru biţi
Fig. 3.42 Comparatorul numeric de 8 biţi
3.4.5. Generatorul şi detectorul de paritate

În procesul transmiterii informaţiilor numerice pot apărea erori. O metodă simplă de detectare a
acestora constă in utilizarea codurilor detectoare de erori (cu verificare la paritate sau imparitate).
Aceste coduri se bazează pe faptul că la emisie se formează un nou cuvânt de cod prin adăugarea unui
bit suplimentar la cei existenţi, astfel incât numărul de unitati ("1") din cuvântul nou format să fie par
(sau impar). La recepţie, se verifică paritatea sau imparitatea numărului de unitati ("1") din cuvântul
recepţionat.

În funcţie de rezultatul verificării, se decide asupra corectitudinii cuvântului recepţionat.
Operaţiile susmenţionate se realizează cu CLC numite generatoare şi detectoare de paritate.
Detectorul elementar de paritate (pentru cuvinte de doi biţi) este circuitul de anticoincidenţă -
sumatorul modulo doi.
Cu patru sumatoare modulo doi se poate realiza schema unui generator sau detector de paritate
(imparitate) pentru cuvinte de patru biţi arătat in fig. 3.43.
Fig. 3.43 Generator/detector de paritate de 4 biţi
În această schemă, sumatorul modulo doi S1 verifică paritatea biţilor A0 şi A1, iar S2 paritatea
biţilor A2 şi A3. Rezultatul acestor verificări este la rândul lui verificat de S3, pe ieşirea Y3 a acestuia
apare nivel logic 1, dacă cuvântul A3 A2 A1 A0 are un număr impar de unităţi, şi nivel logic 0, în caz
contrar.
Introducerea circuitului S4 în schemă, împreună cu comanda P, asigură pe ieşirea Y=Y4 nivel
logic 1 sau 0 în funcţie de numărul unităţilor din cuvântul de cod şi de comanda P aplicată după cum
urmează:
- pentru P = 0 avem Y4 = Y3 şi circuitul este un generator de paritate pară (pe ieşirea Y4 apare nivel
logic 1 dacă numărul unităţilor din cuvântul de la intrare este impar;
- pentru P = 1 avem Y4 = Y3 si circuitul este un generator de paritate impară (pe ieşirea Y4 apare nivel
logic 1 când numărul de unităţi din cuvântul de la intrare este par).
Fig. 3.44 Lanţ de transmisiune cu verificare de paritate
Utilizarea circuitului într-o schemă de transmisie este prezentată în fig. 3.44. Se observă că la
emisie, la cei trei biţi informaţionali, se mai adaugă bitul de paritate formând cuvântul de cod transmis.
Circuitul din fig. 3.43 lucrează aici ca generator de paritate pară. La punctul de recepţie cei patru biţi ai
cuvântului recepţionat sunt introduşi în acelaşi circuit reprezentat în fig. 3.43, care, de această dată,
funcţionează ca un detector de paritate, validând sau nu, prin bitul său de paritate, recepţionarea
cuvântului de cod. Astfel, daca Y=0 mesajul a fost transmis corect iar daca Y=1 mesajul a fost transmis
cu erori.
Pentru cazul unor cuvinte de mai mulţi biţi, se poate utiliza circuitul integrat specializat
SN74180 care este de fapt un generator/detector de paritate (pară sau impară) de 8 biţi cu posibilităţi de
expandare.
Schema circuitului este reprezentată in fig. 3.45. Circuitul este prevăzut cu intrările P (par) şi I
(impar) care permit funcţionarea ca generator/detector de paritate pară sau impară. Corespunzător celor
două funcţii, circuitul este prevăzut cu două ieşiri YP şi YI. Prin interconectarea mai multor circuite
SN74180, se pot realiza generatoare/detectoare de paritate (pară sau impară) cu un număr arbitrar de
biţi. În fig. 3.46 este arătată schema de interconectate pentru un generator/detector de paritate de 16
biţi.

3.4.6. Reprezentarea numerelor binare

În circuitele digitale, numerele reale sunt aproximate prin numere raţionale, cu un număr finit
de cifre.
Reprezentarea unui număr raţional pozitiv scris intr-o bază de numeraţie oarecare B este
N B  b n 1b n  2  b1b 0 , b 1b  2  b  m (3.13)
     
partea int reaga partea zecimala
unde bi{0, ... , B-1} sunt cifrele sistemului de numeratie (i=-m, ..., n-1).
Valoarea în baza zece a numărului este dată de expresia:
n 1
i
N b B
i  m
i (3.14)
Baza de numeraţie utilizată în circuitele digitale este B = 2, cînd bi  {0, 1}. În acest caz putem
scrie
N 2  bn 1bn  2  b1b0 ,b1b 2  b m (3.15)
n 1
i
Valoare in baza zece a numarului dat in relatia (3.15) este N  b 2
i  m
i .
Relaţia (3.15) reprezintă un număr binar fără semn. Pentru reprezentarea numerelor binare cu
semn, se utilizează bitul cel mai reprezentativ bn-1, numit bit de semn, pentru a indica semnul
operandului
N 2  bn 1bn  2  b1b0 , b1b 2  b m (3.16)
   
bit de marime
semn
Prin convenţie s-a ales bn-1 = 0 pentru numere pozitive şi bn-1 = 1 pentru numere negative.
În funcţie de modul în care biţii bn-1, bn-2, ... b1, b0, b-1, b-2, ..., b-m reprezintă valoarea numerelor
negative, exista trei moduri de reprezentare a numerelor cu semn.
Reprezentarea prin semn şi valoare absolută
În cazul acestei reprezentări, cifrele binare bn-2...b-m reprezintă valoarea absolută a numărului N.
Valoarea in baza zece a numărului reprezentat va fi:
n2
N   1 n1
b i
b 2
i  m
i (3.17)
De exemplu:
(+2) = 00010 (+5) = 00101
(- 2) = 10010 (- 5) = 10101
Această reprezentarea este avantajoasă în operaţiile de înmulţire şi împărţire, dar necesită
algoritmi speciali la adunare şi scădere.

În cazul particular al numerelor întregi (m = 0), gama numerelor reprezentabile este cuprinsă în
intervalul:
-(2n-1-1) N(2n-1-1) (3.18)
Dacă împărţim relaţia (3.18) cu 2n-1, obţinem în urma acestei operaţii de scalare o reprezentare
numită în virgulă fixă
-(1-21-n) N'=N2n-1(1-21-n) (3.19)
în care virgula este poziţionată imediat după bitul de semn.
Reprezentarea in complement faţă de unu (C1)
Forma de reprezentare a numerelor este:
 N C1  0bn  2 b1b0 ,b1b 2  b m (3.20)
 N C1
 1bn  2  b1 b0 ,b1b 2  b m (3.21)
Relaţia (3.21) înseamnă de fapt că reprezentarea in C1 a unui număr negativ se obţine din
reprezentarea numărului pozitiv prin complementarea tuturor biţilor acestei reprezentări.
De exemplu:
(+2)C1 = 00010 (+5)C1 = 00101
(- 2)C1 = 11101 (- 5)C1 = 11010
Domeniul numerelor reprezentabile (pentru numere întregi) este dat in relaţia (3.18) iar din
relaţia (3.21) se poate demonstra faptul că
 N C1  2n  1  N (3.22)
Avantajul acestei reprezentări constă în uşurinţa cu care se obţin numerele negative, iar marele
dezavantaj constă în dualitatea reprezentării numărului zero (00000 dacă îl considerăm număr pozitiv
şi 11111 dacă îl considerăm număr negativ).
Reprezentarea in complement faţă de doi (C2)
Forma de reprezentare a numerelor este:
 N C2  0bn  2  b1b0 ,b1b 2  b m (3.23)
 N C 2
 2n  N (3.24)
Obţinerea practică a reprezentării numerelor negative in C2 se realizează după următorul
algoritm:
- se complementează numărul faţă de unu;
- se adaugă un unu pe poziţia bitului cel mai puţin semnificativ;
- se ignoră eventualul transport care poate apare pe poziţia bitului de semn.
De exemplu:
(+3)C2 = 0 0011 (+2)C2 = 0 0010 (+5)C2 = 0 0101
(-3)C1 = 1 1100 (-2)C1 = 1 1101 (-5)C1 = 1 1010
1 1 1
(- 3)C2 = 1 1101 (- 2)C2 = 1 1110 (- 5)C2 = 1 1011
Dezavantajul legat de reprezentarea mai greoaie a numerelor negative in C2 este compensat de
faptul că o operaţie de scădere a două numere binare se transformă intr-o operaţie de adunare in C2.
Domeniul numerelor intregi reprezentabile in C2 este -(2n-1) N(2n-1-1) (3.25)
3.4.7. Adunarea şi scăderea numerelor binare

a) Cazul numerelor de un bit
Tabelul 3.1 indică operaţiile de adunare şi de scădere pentru numere de un bit.
Tabelul 3.1. Adunarea şi scăderea numerelor de un bit

Operanzi Suma Transport Operanzi Diferenta Imprumut
x y S=x+y C (carry) x y D=x-y B(borrow)
0 0 0 0 0 0 0 0
0 1 1 0 0 1 1 1
1 0 1 0 1 0 1 0
1 1 0 1 1 1 0 0

b) Cazul numerelor de mai multi biti
În cazul numerelor de mai mulţi biţi, algoritmii de adunare şi scădere depind de reprezentarea
folosită.
Operaţia de adunare propriu-zisă se efectuează bit cu bit, incepând cu bitul cel mai puţin
semnificativ şi terminând cu bitul de semn. Pentru fiecare poziţie, la cifrele binare curente xi şi yi se
adaugă transportul de intrare ci, rezultând in urma adunării suma si şi transportul de ieşire ci+1 (vezi
Tabelul 3.2).
Tabelul 3.2. Adunarea numerelor de mai multi biţi

Nr.
xi yi ci ci+1 si
crt.
0 0 0 0 0 0
1 0 0 1 0 1
2 0 1 0 0 1
3 0 1 1 1 0
4 1 0 0 0 1
5 1 0 1 1 0
6 1 1 0 1 0
7 1 1 1 1 1
Reprezentarea in C2 are avantajul că suma algebrică a doi operanzi se obţine prin adunarea
binară a reprezentărilor in C2 ale operanzilor. Cu alte cuvinte, scăderea a două numere se poate executa
prin adunarea primului cu complementul faţă de doi al celui de al doilea. Rezultatul pozitiv sau negativ
va fi corect reprezentat in C2 in lipsa depăşirilor.
Observaţia de mai sus are o importanţă deosebită pentru realizarea circuitelor, in sensul că
operaţiile de adunare şi de scădere se vor putea realiza doar cu circuite de sumare şi de complementare,
nefiind necesare circuite speciale de scădere.
Folosind reprezentările in (C2) ale numerelor ±2, ±3 şi ±5 prezentate anterior, vom exemplifica
operaţiile de adunare şi scăderea in (C2):
(+2)C2 = 0 0010
(+3)C2 = 0 0011
z1 = 2 + 3 = 5 (+5)C2 = 0 0101
(+5)C2 = 0 0101
(- 3)C2 = 1 1101
z2 = 5 - 3 = (+5)C2 + (- 3)C2 = 2 (+2)C2 = 0 0010
(- 5)C2 = 1 1011
(+3)C2 = 0 0011
z3 = - 5 + 3 = (-5)C2 + (+3)C2 = (-2)C2 (-2)C2 = 1 1110
(- 2)C2 = 1 1110
(- 3)C2 = 1 1101
z4 = - 2 - 3 = (-2)C2 + (-3)C2 = (-5)C2
(- 5)C2 = 1 1011
c) Depăşirea
Depăşirea (overflow) apare atunci când rezultatul nu se mai incadrează in domeniul de
reprezentabilitate al operanzilor şi se manifestă prin alterarea bitului de semn. Situaţia de depăşire se
detectează prin teste efectuate asupra operanzilor şi a rezultatului. Fie doi operanzi intregi X şi Y şi
rezultatul adunării lor algebrice S.
X = xn-l xn-2 … x0
Y = yn-l yn-2 … y0 (3.26)
S = sn-l sn-2 … s0
Situaţia de depăşire apare doar atunci când cei doi operanzi sunt de acelaşi semn şi se manifestă
prin alterarea bitului de semn al rezultatului. Pentru a găsi o modalitate de a indica situaţia de depăşire,
se urmăreste, cu ajutorul tabelului 3.2, modul de formare al bitului de semn al rezultatului. De aceea,

vom considera xi = xn-1 şi yi = yn-l biţii de semn ai celor doi operanzi, ci = cn-1 transportul in poziţia
bitului de semn, si = sn-1 semnul rezultatului, iar ci+1 = cn transportul din poziţia bitului de semn
(carry).
Cu aceste notaţii şi cu observaţia că numai operanzii de acelaşi semn pot produce depăşire, se
examineaza tabelul si rezulta ca:
- liniile notate cu 0 respectiv 1 corespund situaţiei de adunare a doi operanzi pozitivi;
- in cazul liniei 0 rezultatul este pozitiv (si = sn-1 = 0) deci corect, pe când in cazul liniei 1
rezultatul este negativ (si = sn-1 = 1), ceea ce este incorect, deci in acest caz a apărut o depăşire.
Similar pot fi considerate liniile 6 şi 7 ale tabelului (cazul a doi operanzi negativi) şi se
constata că linia 6 corespunde unei situaţii de depăşire. Pentru a găsi o modalitate tehnică de
semnalizare a situaţiilor de depăşire, se examinează coloanele corespunzătoare transporturilor de
intrare ci = cn-1 respectiv de ieşire ci+1 = cn in şi din poziţia bitului de semn.
Se constata că numai in situaţiile de depăşire cei doi biţi nu sunt egali. Funcţia logică care
semnalizează anticoincidenţă a doi biţi este funcţia suma modulo doi, iar circuitul electronic un SAU-
EXCLUSIV.
OVF = cn-1  cn (3.27)
Bitul de transport de ieşire cn = C se numeşte transport sau in engleză Carry.
Interpretarea valorii sale depinde de operaţia efectuată. De exemplu, in cazul adunării unor
numere intregi şi pozitive de 8 biţi, OVF = 1 indică depăşirea valorii de 255.
3.4.8. Circuite aritmetice

Aşa cum s-a arătat in paragraful anterior, in (C2) operaţiile de adunare şi de scădere se tratează
similar şi, in consecinţă, pentru realizarea practică a acestor operaţii, este nevoie doar de circuite de
sumare şi complementare. De asemenea, si operatiile de inmulţire şi impărţire in binar se reduc la
adunări şi deplasări succesive. Cele patru operaţii matematice de bază, folosind reprezentarea in C2, se
reduc la complementări, adunări şi deplasări, ceea ce simplifică foarte mult realizarea unor automate
aritmetice programabile.
O operaţie matematică, oricât de complicată ar fi ea, se va realiza printr-o inşiruire de asemenea
operaţii elementare. Pentru că o operaţie matematică, care poate conţine un număr foarte mare de
asemenea operaţii elementare, să se efectueze intr-un timp scurt, este necesar ca aceste operaţii
elementare să se efectueze intr-un timp extrem de scurt.
Fig. 3.47. Schema de principiu a unui sumator
În paragraful 3.4 s-a arătat că realizarea practică a unui sumator paralel de doi biţi se simplifică
foarte mult dacă observăm că funcţiile de ieşire ale sumatorului se pot scrie intr-o formă convenabilă
(vezi relaţiile 3.7 şi 3.8), ceea ce permite realizarea schemei sumatorului, indiferent de numărul
intrărilor, prin conectarea in cascadă a unor celule elementare (sumator elementar) identice (vezi fig.
3.47).
yi ci yi ci
xi 00 01 11 10 xi 00 01 11 10
0 0 0 1 0 0 0 1 0 1
1 0 1 1 1 1 1 0 1 0
ci+1 si
Fig. 3.48 Diagramele Karnaugh ale ieşirilor ci+1 şi si pentru sumatorul elementar

Din tabela de adevar care descrie funcţionarea sumatorului (tabelul 3.2) se pot completa
diagramele Karnaugh corespunzătoare funcţiilor de ieşire ci+1 şi si (fig. 3.48). Funcţia ci+1 poate fi
minimizată, pe când funcţia si nu. Expresiile care rezultă sunt:
ci 1  xi  yi  xi  ci  yi  ci (3.28)
si  xi  yi  ci  xi  yi  ci  xi  yi  ci  xi  yi  ci  xi  yi  ci (3.29)
Expresia (3.28), care reprezintă valoarea transportului, poate fi scrisă şi sub forma
ci 1  xi  yi   xi  yi   ci  gi  pi  ci (3.30)
Interpretarea relaţiei (3.30) este următoarea: la ieşirea unui sumator elementar va apare un
transport ci+1 dacă el a fost generat local (gi = xi · yi = 1) sau dacă transportul de intrare ci s-a propagat
prin celulă (pi = xi + yi = 1).
Cu aceste observaţii se poate desena schema sumatorului sub forma prezentată in fig. 3.49.
Schema unui sumator de patru biţi, realizată cu sumatoare elementare de tipul celui prezentat in
fig. 3.49, este prezentată in fig. 3.50.
Viteza de calcul a schemei din fig. 3.50 este limitată de timpul de propagare a transportului. Cu
alte cuvinte, bitul s3 al sumei nu poate fi calculat decât dacă se cunoaşte bitul de transport c2, care la
rândul lui depinde de c1 etc.
O soluţie de mărire a vitezei de calcul se bazează pe un calcul anticipat al transportului (look
ahead carry), direct din biţii celor doi operanzi, intr-un timp mult mai scurt decât timpul necesar
propagării in cascadă a transportului prin celulele sumatorului.
Soluţia se bazează pe o descompunere iterativă a funcţiei dată de relaţia (3.30) după cum
urmează:
i=1
cl = g1 + p1 · c0
i=2
c2 = g2 + p2 · c1 = g2 + p2 · (g1 + p1 · c0) = g2 + p2 · g1 + p2 · p1 · c0 (3.31)
…
i=n
cn = gn + pn · gn-1 + pn · pn-1 · gn-2 +…+ pn · pn-1 · … · p2 · p1 · c0
Fig. 3.49 Variantă de schemă de sumator elementar
Schema unui sumator de patru biţi realizată pe acest principiu este prezentată în fig. 3.51.

Fig. 3.50 Sumator de patru biţi
Fig. 3.51 Sumatorul de patru biţi cu calculul anticipat al transportului
Dacă comparăm schemele din fig. 3.50 şi fig. 3.51, vom observa că in cazul schemei din fig.
3.51 timpul de calcul al transportului este constant (pentru oricare ci) şi este egal cu timpul de
propagare prin 3 nivele de porţi logice. În cazul schemei din fig. 3.50, numărul porţilor prin care se
propagă transportul creşte de la dreapta spre stânga.
Datorită avantajului menţionat, sumatoarele integrate se realizează in varianta cu calcul
anticipat al transportului.
Observaţie:
În schema cu calcul anticipat al transportului, numărul intrărilor in porţile ŞI care intervin in
acest calcul creşte, ceea ce duce la scăderea vitezei de lucru al acestora, motiv pentru care sumatoarele
paralele se limitează În general la patru biţi. Prin interconectarea mai multor sumatoare de patru biţi şi
prin utilizarea unor circuite specializate pentru calculul anticipat al transportului intre sumatoarele
componente, se pot realiza sumatoare de mare viteză cu un număr arbitrar de biţi. În fig. 3.52 este dat
un astfel de exemplu in care integratul SN7483 este un sumator paralel de patru biţi iar integratul
SN7454 permite calculul anticipat al transportului dintre sumatoare.

Fig. 3.52 Sumator de mare viteză cu un număr arbitrar de intrări
3.4.9. Unităţi Aritmetice Logice

Odată cu creşterea densităţii de integrare a circuitelor digitale, funcţiile aritmetice şi logice se
realizeaza in circuite integrate complexe, programabile, numite unităţi aritmetico-logice, (Arithmetic
and Logic Unit - ALU). Aceste circuite se pot folosi ca atare, sau se vor regăsi ca elemente
componente (de execuţie) ale unor structuri programabile şi mai complexe (procesoare).
Structura internă a unui ALU cuprinde in esenţă următoarele tipuri de circuite:
- un circuit logic de intrare, comandat, care efectuează operaţii logice elementare asupra operanzilor;
- un sumator binar paralel cu calculul anticipat al transportului; un generator de transport anticipat;
- circuite de comparare.
Un ALU are următoarele intrări şi ieşiri tipice (vezi fig. 3.53):
- intrări operanzi (Ao ... A3, Bo ... B3);
- ieşiri funcţie (F0 ... F3);
- intrare de transport (cn);
- ieşire de transport (cn+4);
- ieşiri pentru calculul anticipat al transportului (X, Y);
- ieşiri indicatoare de egalitate între operanzi (A = B);
- intrări de comandă:
- comanda modului (M cu M = 0 pentru aritmetic, M = 1 pentru logic);
- selecţia funcţiei (S0 ... S3).
Fig. 3.53 Intrări şi ieşiri tipice pentru un ALU

Un exemplu tipic de unitate aritmetică logică este circuitul SN74181. Funcţiile aritmetice şi
logice pe care circuitul le poate realiza sunt prezentate in tabelul 3.3 (cu date de intrare de tipul AH şi
cn = 1).
Circuitul prezentat permite realizarea a 16 funcţii aritmetice şi 16 logice.
Prin programarea circuitului, putem comanda succesiunea de operaţii necesare unei anumite
prelucrări.
Unităţile aritmetice logice pot fi conectate in cascadă pentru a putea prelucra operatori de
lungime mai mare decât 4 biţi.
În cazul conectării in cascadă a mai multor circuite ALU (SN74181), trebuie folosit şi un
circuit de calcul anticipat al transportului intre celule (SN74182) pentru a asigura noului ALU astfel
realizat o viteză mare de lucru.
Tabelul 3.3 Funcţiile aritmetice şi logice pe care circuitul SN74181
Cap. 4 CIRCUITE LOGICE SECVENTIALE ASINCRONE
4.1. Generalităti şi definitii

În paragraful 3.1. au fost definite noţiunile de circuit logic combinaţional (CLC) respectiv
secvenţial (CLS). Tipic pentru aceste circuite logice este faptul că semnalele de intrare se modifică la
momente discrete de timp ti, ti+l, ti+2 ... .
Dacă presupunem că schimbările semnalelor de intrare se produc la intervale mai mari decât
timpul maxim de propagare a semnalului prin circuit (Δmax), atunci, in cazul unui circuit logic
combinaţional, semnalele de ieşire vor fi funcţie numai de valorile semnalelor aplicate in acel moment
la intrare.
În cazul unui circuit secvenţial, semnalele de ieşire sunt funcţie atât de semnalele aplicate in
acel moment circuitului cât şi de evoluţia lui anterioară, adică de semnalele aplicate la intrare in
momente de timp anterioare.
Realizarea unei asemenea funcţii nu este posibilă decât dacă circuitul conţine bucle de reacţie
(vezi fig. 4.1).

Circuitul secvenţial din fig. 4.1 are n intrări, m ieşiri şi k bucle de reacţie.
Pentru descrierea circuitului, vom introduce următoarele notaţii:
(4.1)
(4.2)
(4.3)
Fig. 4.1. Schema unui circuit secvenţial
Presupunem in continuare că semnalele se modifică la momente discrete de timp ti, ti+1, ti+2 …
iar intervalul de timp intre două modificări consecutive este mai mare decât timpul necesar stabilizării
semnalelor in circuit (Δ)
ti+1 - ti > Δmax (4.4)
În aceste condiţii, vectorul de stare de la ieşirea circuitului secvenţial va fi dat de expresia
Z(t) = f(X(ti +Δ), X(ti-1 + Δ), X(ti-2 + Δ), ... ) (4.5)
Prezenţa buclelor de reacţie În structura unui circuit secvenţial face ca orice schimbare a
semnalelor de intrare, percepută la ieşirea circuitului, să fie reintrodusă imediat prin bucle de reacţie la
intrare, influenţând in felul acesta evoluţia sistemului.
Se conturează insă şi următoarea problemă: semnalele de reacţie se culeg de pe anumite ieşiri
ale unui circuit combinaţional de bază.
În cazul unor porţi reale, aceste semnale de reacţie apar cu intârzieri diferite, in funcţie de
numărul de porţi prin care trace semnalul de intrare, ceea ce de asemenea poate influenţa evoluţia
circuitului. Din acest motiv, in cazul analizei dar mai ales a sintezei circuitelor, trebuie acordată o
atenţie deosebită acestor timpi de propagare şi a influenţei lor pentru a putea realiza circuite fiabile, cu
funcţionare sigură.
Calculul exact al timpilor de propagare, in cazul unei scheme reale, ridică insă o serie intreagă
de dificultăţi deoarece:
- timpii de propagare ai porţilor diferă de la un exemplar la alt exemplar;
- timpii de propagare depind in general şi de sensul de schimbare a semnalului tpHL ≠ tpLH;
- lungimea căilor prin care se propagă semnalul este diferită etc.
Toate aceste aspecte fac acest calcul extrem de dificil şi chiar in cazul unor scheme identice
apare o variaţiei a acestor timpi de la exemplar la exemplar.
Având in vedere cele de mai sus, scopul principal al proiectării unor circuite secvenţiale va
consta in găsirea acelei soluţii de schemă care să asigure realizarea funcţiei dorite independent de
variaţiile timpilor de propagare prin porţi!
Pentru analizele teoretice, vom recurge la următorul model al porţii: o poartă reală va fi
inlocuită cu una ideală in serie cu un element de întârziere (fig. 3.2).
Fig. 4.2. Modelul porţii reale

4.2. Analiza circuitelor secventiale asincrone
Analiza unui circuit logic secvenţial, în care ataşăm fiecărei porţi logice câte un element de
întârziere, poate deveni, în cazul unor scheme reale, extrem de complicată. O primă aproximare, care
simplifică analiza, dar care, uneori, poate conduce la rezultate incorecte!, se poate face dacă
introducem elemente de întârziere numai pe buclele de reacţie (schemă fără întârzieri interne).
4.2.1. Analiza unor circuite logice secvenţiale fără intârzieri interne

În schema din fig. 4.3 considerăm circuitul combinaţional de bază ca fiind realizat cu porţi
ideale (fără întârziere), întârzieri apărând doar pe buclele de reacţie. Circuitul din fig. 4.3 va fi descris
de următorii vectori:
x1(t) ... xn(t) - semnale de intrare independente;
y1(t) … yk(t) - semnale de reacţie;
Y1(t) … Yk(t) - semnale de tranziţie;
z1(t) … zm(t) - semnale de ieşire
şi de următoarele ecuaţii:
Yi(t) = fi{x1(t), x2(t) ... xn(t), y1(t), y2(t) ... yk(t)} pentru i = 1, 2, ... , k (4.6)
Zj(t) = gj{x1(t), x2(t) ... xn(t), y1(t), y2(t) ... yk(t)} pentru j = 1, 2, ... , m (4.7)
unde se presupune că semnalele de intrare independente x1(t), ... xn(t) se modifică doar după ce
sistemul a ajuns într-o stare stabilă.
Ecuaţia (4.6) reprezintă de fapt funcţia de tranziţie internă iar ecuaţia (4.7) funcţia de tranziţie a
ieşirilor.
Prin definiţie, vom spune că sistemul se află într-o stare stabilă dacă
yi(t) = Yi(t) pentru i == 1, 2, ... k (4.8)
Fig. 4.3. Model de circuit logic secvenţial cu intârzieri doar pe buclele de reacţie
Pentru exemplificare, să considerăm schema unui circuit format din două porţi NAND (vezi
fig. 4.4. a).
Ecuaţiile care descriu funcţionarea circuitului sunt prezentate in fig. 4.4.b.
Pe baza acestor ecuaţii vom putea completa două tabele (fig. 4.4.c), şi anume una cu valorile
mărimii Y iar a doua cu valorile z1 şi z2 care descriu starea de ieşire. Toate aceste mărimi depind de
variabilele x1 şi x2 şi de mărimea de reacţie y.
Stările stabile, care corespund egalităţii y = Y, au fost marcate prin incercuire.

Fig. 4.4. Exemplu de analiză CLS fără întârzieri interne: a) Schema circuitului b) Ecuaţiile care descriu
funcţionarea c) Tabela stărilor d) Diagrama de stare
Din primul tabel observăm că, pentru x1 x2 = 11, circuitul prezintă două stări stabile, şi anume
z1 = y = 0 şi z1 = y = 1. Un astfel de circuit, cu două stări stabile, se numeşte circuit basculant bistabil.
Pe baza tabelei din fig. 4.4.c vom putea decide cum şi in ce condiţii, prin modificarea
semnalelor de intrare (x1 şi x2), circuitul poate trece dintr-o stare stabilă intr-o altă stare (stabilă sau
instabilă).
De exemplu, fie circuitul in starea stabilă y = Y = 0 pentru x1 = x2 = 1.
Dacă acum se va modifica semnalul de intrare x1 din 1 in 0 (x1 = 1 → 0), atunci circuitul trece
in starea instabilă y = 0 şi Y = 1. După un interval de timp τ, frontul Y = 0 → 1 traversează elementul
de intârziere şi face ca mărimea de reacţie y să treacă la rândul ei din 0 in 1 (y = 0 → 1); in acest
moment, circuitul trece in noua stare stabilă y = 1 şi Y = 1. Putem spune că circuitul a fost setat. Dacă,
in continuare, semnalul x1 revine din 0 in 1, starea circuitului nu se schimbă. Evoluţia descrisă este
marcată in tabel cu linie intreruptă.
Putem urmări şi resetarea circuitului astfel: presupunem că circuitul se află in starea stabilă y =
Y = 1 pentru x1x2 = 11. Fie, de data aceasta, semnalul x2 care se modifică din 1 in 0 (x2 = 1 → 0).
Circuitul va trece in starea instabilă y = 1 şi Y = 0, va rămâne in această stare un timp τ, după care va
trece in noua stare stabilă y = 0 şi Y = 0.
Din analiza făcută, rezultă că schimbarea stărilor se obţine cu comenzi aplicate pe intrările x1 şi
x2 care, in cazul unei anumite categorii de bistabile, poartă numele de Set şi Reset.
In cele de mai sus s-a analizat funcţionarea circuitului pe baza tabelelor din fig. 4.4.c.
Aceeaşi analiză se poate face, mult mai sugestiv, dacă in locul tabelelor folosim diagrame de
stare. Diagrama de stare a circuitului din fig. 4.4.a este prezentată in fig. 4.4.d.
Cele două stări stabile sunt notate cu două cercuri iar tranziţiile cu arcuri orientate. Pe arcuri au
fost notate mărimile de intrare x1 x2 supra cele de ieşire z1z2 (x1x2/z1z2). Prezenţa unui X semnifică zero
sau unu (0X inseamnă 00 sau 01).
Observaţie:
Analiza făcută este corectă atâta timp cât sunt Îndeplinite unnătoarele două condiţii:
- după trecerea circuitului intr-o stare instabilă, semnalele de intrare nu se modifică până când circuitul

nu atinge o nouă stare stabilă;
- comenzile x1 şi x2 nu sunt aplicate simultan (la un moment dat, se modifică doar una din intrări).
Prima condiţie asigură transmiterea corectă a schimbării semnalului Y, după o intârziere τ, pe
intrarea de reacţie y.
A doua condiţie elimină schimbări de tipul x1x2 = 11 → 00. De altfel, o comutare simultană,
intr-un circuit practic, este imposibilă şi intotdea funcţie de intârzierile semnalelor x1 şi x2, vom avea
una din următoarele secvenţe posibile x1x2 = 11 → 01 → 00 sau x1x2 = 11 → 10 → 00.
Dacă aceste intârzieri ale variaţiei semnalelor sunt mai mari decât τ, atunci secvenţa de
comenzi se va executa similar cu analiza făcută anterior.
Dacă cele două condiţii sunt indeplinite simultan, atunci circuitul analizat reprezintă un circuit
secvenţial asincron (mai exact, un bistabil S-R).
4.2.2. Analiza unui circuit secvential asincron cu intârzieri interne

În exemplul din fig. 4.4.a a fost prezentat un circuit la care s-a luat in consideraţie numai
intârzierea porţii aflată in bucla de reacţie.
Acest lucru simplifică analiza, dar nu intotdeauna conduce şi la rezultate corecte in ceea ce
priveşte stabilitatea şi siguranţa in funcţionare a circuitului.
Pe de altă parte insă, luarea in consideraţie a intârzierilor tuturor porţilor din schemă, in
cazurile reale, poate complica extrem de mult analiza. Se recomandă a se face o astfel de analiză, doar
in situaţiile in care există indoieli in privinţa influenţei acestor timpi de propagare asupra stabilităţii şi
corectitudinii funcţionării circuitului.
Fig. 4.5. Exemplu de analiză CLS cu întârzieri interne:

a) Schema circuitului b) Ecuaţiile care descriu funcţionarea c) Tabela stărilor d) Diagrama de stare
pentru x1x2 = 11 e) Diagrama de stare pentru x1x2 = 00

Vom ilustra implicaţiile unei astfel de analize pe exemplul circuitului din fig. 4.4.a la care
introducem un element de intârziere şi la poarta NAND aflată in interiorul circuitului combinaţional
(vezi fig. 4.5.a).
Pe baza ecuaţii lor care descriu funcţionarea circuitului (fig. 4.5.b) s-a completat tabela din fig.
4.5.c cu valorile mărimilor Y1 şi Y2. Pentru x1x2 = 11 s-au regăsit din nou cele două stări stabile ale
circuitului, şi anume Y1Y2 = y1 y2 = 01 şi respectiv Y1Y2 = y1 y2 = 10.
Influenţa timpilor de intârziere τ1 şi τ2 poate fi urmărită mai uşor in cazul diagramelor de stare
din fig. 4.5.d şi fig. 4.5.e. Prima indică situaţia care apare la o comandă x1 = x2 = 1.
Pentru această comandă, rezultă din tabelă că circuitul are două stări stabile - 10 respectiv 01
(dublu incercuite in diagramă). Dacă starea iniţială a circuitului a fost y1 y2 = 00 şi se aplică comanda
x1 x2 = 11 (linia unu din tabelă), conform tabelei circuitul trece in starea instabilă fi Y1Y2 = 11 printr-o
dublă schimbare. Această modificare instantanee a mărimi lor Y1 şi Y2 va determina la rându-i
modificarea mărimilor y1 şi y2 după intârzierile τ1 şi respectiv τ2.
În funcţie de relaţia existentă intre aceste intârzieri, vom avea evoluţii diferite după cum
urmează:
· dacă τ1 < τ2, atunci variaţia Y1 = 0 → 1 apare pe ieşirea y1 inainte ca variaţia Y2 = 0 → 1 să
modifice ieşirea y2, ceea ce va determina trecerea circuitului in starea stabilă y1 y2 = 10;
· dacă τ1 > τ2, printr-un raţionament similar, rezultă că circuitul trece in stare stabilă y1 y2 = 01;
· dacă τ1 = τ2= τ, atunci circuitul trece in cealaltă stare instabilă y1 y2 = 11 de unde va reveni În
y1 y2 = 00 după un nou τ1 = τ2= τ (in acest caz limită, circuitul intră in osci1aţie).
Dacă starea iniţială a circuitului a fost y1 y2 = 01 şi se aplică comanda x1x2 = 11, conform
tabelei starea circuitului nu se schimbă.
Pentru linia a 3-a din tabel, y1 y2 = 1l şi comanda x1x2 = 11 va determina schimbarea instantanee
a mărimi lor Y1Y2 in 00, după care, dacă τ1 < τ2 se ajunge in starea stabilă y1 y2 = 10, in caz contrar in
y1 y2 = 01, etc.
Este interesant de urmărit şi diagrama de stare corespunzătoare schimbării doar uneia din cele
două mărimi de intrare x1x2 = 01 (fig. 4.5.e).
În acest caz, circuitul are o unică stare stabilă in care ajunge in final (y1 y2 = 10), in mod sigur
astfel: dacă circuitul era in starea y1 y2 = 00, la aplicarea comenzii x1x2 = 01, mărimi le YI şi Y2 trec in
11, după care, dacă τ1 < τ2 se atinge starea stabilă 10, dacă τ1 > τ2 se trece in starea instabilă 01, iar
pentru τ1 = τ2 se trece in starea instabilă 11; linia a doua din tabelă ne indică o trecere din starea
instabi1ă 01 in starea instabilă 11 (fiind vorba doar de schimbarea mărimii y1), in mod evident acesta
nu va'depinde de relaţia dintre τ1 şi τ2, etc.
Cele două diagrame ilustrează influenţa timpilor de intârziere asupra evoluţiei circuitului.
Dacă in cazul ilustrat de diagrama din fig. 4.5.e, evoluţia este in mod univoc determinată
(există o unică stare finală), in cazul ilustrat de diagrama din Fig. 4.5.d, starea finală in care va ajunge
circuitul depinde de relaţia dintre τ1 si τ2.
Cap. 5 CIRCUITE BASCULANTE BISTABILE

Circuitele basculante bistabile (CBB) sunt circuite secvenţiale cu două stări stabile. Trecerea
dintr-o stare în cealaltă se face numai prin aplicarea unei comenzi din exterior.
Circuitele basculante bistabile sunt cele mai simple circuite secvenţiale. Ele sunt realizate cu
porţi logice cu legături de reacţie de la ieşire la intrare. Prezenţa legăturilor de reacţie conferă acestor
circuite proprietatea de memorare, în sensul că semnalul de ieşire va fi o funcţie care depinde de starea
curentă a circuitului precum şi de comenzile primite pe intrare (starea circuitului memorează de fapt
ultimele comenzi primite). Circuitele basculante bistabile (numite uneori şi celule de memorie) sunt
utilizate pentru realizarea unor circuite secvenţiale mai complexe cum ar fi numărătoare, registre,
memorii etc.
Se disting următoarele tipuri de circuite bistabile: S-R, J-K, T şi D.
După natura funcţionării lor, ele se împart in circuite asincrone şi sincrone (cu intrare
suplimentară de tact). Circuitele sincrone pot fi active pe palierul sau pe frontul impulsului de tact. O
configuraţie sincronă aparte o formează structura master-slave.

5.1. CBB de tipul S-R
5.1.1 CBB de tipul S-R asincron (Unlocked Latch)
Pentru a deduce schema circuitului se formuleaza următoarea cerinta: sa se realizeze un circuit
elementar de memorare a unui bit de informaţie cu posibilitatea înscrierii respectiv ştergerii acestei
informaţii în şi din celulă.
Un asemenea circuit va avea două intrări de comandă notate cu S (de la SET) şi R (de la
RESET) şi două ieşiri Q şi Q . Notaţia folosită pentru ieşiri indică faptul că ieşirile circuitului sunt
complementare.
Intrarea S se va folosi pentru a înscrie informaţia în circuit iar intrarea R pentru a şterge
informaţia din circuit.
Circuitul va trebui să funcţioneze astfel:
- in lipsa unor comenzi pe intrări (Sn = 0 şi Rn = 0), starea circuitului să nu se schimbe (Qn+1 = Qn).
Spunem in acest caz că circuitul păstrează starea sa anterioară.
- să existe posibilitatea de a inscrie informaţia in circuit. Comanda aplicată va fi Sn = 1 şi Rn = 0 iar pe
ieşire apare starea Qn+1 = 1.
- să se poată şterge informaţia din circuit cu comanda Sn = 0 şi Rn = 1. În acest caz, pe ieşire apare
starea Qn+1 = 0.
Din punct de vedere logic, nu are sens să se facă simultan inscrierea şi ştergerea informaţiei,
motiv pentru care comanda Sn = 1 şi Rn = 1 va fi o comandă interzisă. Rezultă de aici condiţia de bună
funcţionare a circuitului Sn ·Rn = 0
Pentru a face sinteza circuitului, vom considera drept mărime de ieşire semnalul Qn+1 la
momentul tn+1. Din tabela de adevăr prezentat in fig. 5.1, observăm că acest semnal depinde atât de
comenzile primite la momentul tn (Sn şi Rn) cât şi de starea anterioară a circuitului (Qn). Se confirmă
caracterul secvenţial al circuitului care urmează a se proiecta.
Fig. 5.1. Simbolul şi tabela de adevăr ale circuitului CBB de tip S-R asincron
Rescriind tabela de adevăr şi considerând Qn+1 ca o funcţie booleană de trei variabile, se obţine
tabela de adevăr echivalentă prezentată in fig. 5.2.
Dacă in diagramele Karnaugh din fig. 5.2 se grupează in mod convenabil zerourile, rezultă
următoarea FCM a funcţiilor Qn 1 şi Q n 1 :
Qn 1  Rn  S n  Qn 
(5.1 )

Qn 1  Sn  Qn  Rn 
Schema bistabilului realizabilă cu porţi SAU-NU rezultă in urma unei prelucrări simple a
expresiilor de mai sus:

Qn 1  Qn 1  Rn  S n  Qn   Rn  S n  Qn  (5.2)

Qn 1  Qn 1  S n  Qn  Rn   S n  Qn  Rn 
Pe baza expresiilor (5.2) şi (5.3) se poate desena schema circuitului ca in fig. 5.3.
Grupând unităţile din diagrama Karnaugh din fig. 5.2, va rezulta FDM a funcţiilor:
Qn 1  S n  Qn  R n
(5.3)
Qn 1  Rn  Q n  S n
Aceste expresii, in urma unor prelucrări similare cazului precedent, pot fi puse sub o formă care
să ne permită desenarea bistabilului cu porţi ŞI-NU:

 
Qn 1  Qn 1  S n  Qn  R n  S n  Qn  Rn
(5.4)
Qn 1  Qn 1  Rn  Q n  S n  R n  Q  S 
n n
Fig. 5.2. Tabela de adevăr echivalenta a CBB de tip S-R asincron
Pe baza expresiilor (5.5) şi (5.6) rezultă schema din fig. 5.4.

Cele două scheme prezentate in fig. 5.3 şi fig. 5.4 diferă doar prin notarea intrărilor de date,
care in cazul circuitului din fig. 5.3 sunt de tipul Active High, iar in cazul circuitului din fig. 5.4 sunt
de tipul Active Low.
Fig. 5.3. Schema unui CBB de tip S-R realizată cu porţi SAU-NU
Fig. 5.4. Schema unui CBB de tip S-R asincron realizată cu porţi ŞI-NU
Analiza exactă a circuitului secvenţial asincron reprezentând bistabilul S-R realizat cu porţi
NAND a fost făcută in paragraful 4. O analiză similară poate fi făcută şi pentru circuitului basculant
bistabil realizat cu porţi NOR.
În locul acestei analize, pe care o lăsăm cititorului să o facă, vă vom prezenta in continuare o
analiză mai mult calitativă a funcţionării acestui bistabil, prin forme de undă, ca o completare la
analiza făcută, cu tabele şi diagrame, in paragraful 4. Înainte de a trece la analiza propriu-zisă, in fig.
5.5 se reaminteşte funcţionarea porţii SAU-NU.
În cele ce urmează se va analiza funcţionarea circuitului din fig. 5.3 pentru toate cele patru
combinaţii de comenzi aplicate pe intrări.

Poarta deschisa Poarta inchisa
Fig. 5.5. Funcţionarea porţii SAU-NU
1. Cazul Sn = 0, Rn = 0
Intrările de comandă ale porţilor P1 şi P2 fiind in zero logic, porţile vor inversa semnalul de pe
cealaltă intrare. Dacă notăm cu Q semnalul de ieşire al porţii P1, care prin reacţie se aplică pe intrarea
porţii P2, la ieşirea acesteia din urmă apare in mod obligatoriu semnalul Q . Rezultă că ieşirile
circuitului sunt complementare şi că acesta nu poate avea decât două stări distincte: Q  0 , Q  1 şi
Q  1 , Q  0 . Dacă comenzile de intrare rămân neschimbate, Sn = 0, Rn = 0,circuitul va sta intr-una din
aceste stări (funcţie de memorare). Vom considera că starea bistabilului este caracterizată de ieşirea Q
a acestuia (fig. 5.6).
Fig. 5.6. Stările bistabilului: a) Starea zero b) Starea unu
2. Cazul Sn = 1, Rn = 0
Cu aceste comenzi, poarta P2 este blocată pe Q  0 , iar poarta P1 este deschisă. Ieşirea porţii P1
este determinată de cealaltă intrare a sa ( Q  0 ) pe care o inversează şi deci Q  1 .
În concluzie, pentru această comandă, a rezultat o stare unică la ieşire. Dacă comanda Sn = 1,
Rn = 0, a fost dată la momentul tn şi intr-un moment ulterior tn+1 se revine la comanda Sn+1= 0, Rn+1= 0,
(dispare comanda de pe intrarea S), starea circuitului nu se va modifica (poarta P2 va rămâne blocată
datorită intrării Q  1 şi deci intrarea S nu va mai avea efect asupra stării circuitului).
Din acest exemplu rezultă că circuitul are memorie, in sensul că din starea sa la momentul tn+1
putem deduce faptul că ultima comandă aplicată circuitului a fost Sn = 1, Rn = 0 (fig. 5.7).
Fig. 5.7. Diagramele temporale Fig. 5.8. Diagrame temporale

care ilustrează funcţionarea care ilustrează funcţionarea
pentru comanda Sn = 1, Rn = 0 pentru comanda Sn = 0, Rn = 1
3. Cazul Sn = 0, Rn = 1
În acest caz funcţionarea circuitului este similară cu funcţionarea din cazul precedent, rezultând
la ieşire o unică stare Q  0 , Q  1 .
Ieşirea Q  1 prin reacţie blochează poarta P1 şi, in consecinţă, modificările semnalului Rn nu
pot influenţa starea circuitului (Fig. 5.8).
4. Cazul Sn = 1, Rn = 1
Pentru această comandă porţile P1, P2 se blochează, iar ieşirile devin Q  0 , Q  0 . Cele două
ieşiri nemaifiind complementare, rezultă că circuitul işi pierde caracterul de circuit cu două stări. Dacă

comanda Sn = 1, Rn = 1 s-a dat in momentul tn şi la un moment de timp ulterior tn+1 se anulează această
comandă Sn+l = 0, Rn+1 = 0, apare o ambiguitate asupra stării in care va rămâne circuitul, deoarece in
funcţie de timpii de comutare a semnalelor de comandă pot apărea următoarele situaţii:
a. trecerea de la comanda Sn = 1, Rn = 1 la comanda Sn+1 = 0, Rn+1 = 0 se poate face prin starea
intermediară Sn’ = 1, Rn’= 0 (semnalul de pe intrarea R a comutat inaintea celui de pe S) şi starea
circuitului la momentul tn+1 va fi Qn+1 = 1;
Fig. 5.9. Diagrame temporale care ilustrează funcţionarea bistabilului pentru comanda Sn = 1, Rn = 1
b. trecerea de la comanda Sn = Rn = l la comanda Sn+l = Rn+1 = O se poate face prin starea

intermediară Sn” = 0, Rn” = 1 (semnalul de pe intrarea S a comutat înaintea celui de pe intrarea R) şi
starea circuitului la momentul tn+1 va fi Qn+l = 0;
c. trecerea de la comanda Sn = 1, Rn = 1 la comanda Sn+l = O, Rn+1 = 0 se face simultan pentru
ambele semnale de comandă (racing condition), caz în care circuitul intră în oscilaţie (ambele ieşiri
trecând simultan din Q  Q  0 în Q  Q  1 ) aşa cum este ilustrat în fig. 5.9.
Aplicaţie tipică:
Circuitul basculant bistabil de tip S-R poate fi utilizat ca atare sau poate fi folosit pentru
realizarea altor structuri mai complexe. O aplicaţie tipică in care se utilizează structura S-R ca atare
este eliminarea oscilaţiilor care apar la contacte mecanice, aşa cum este ilustrat in fig. 5.10.

Fig. 5.10. Exemplu de utilizare a bistabilului S-R asincron la eliminarea oscilaţiilor
Observaţie: Circuitul analizat anterior se mai intâlneşte şi sub denumirea englezească de S-R
unlocked lateh. (de exemplu, circuitul integrat SN74279 conţine 4 asemenea celule binare).
5.1.2. CBB de tip S-R sincron active pe palierul tactului (Level Sensitive Latch)
CBB S-R asincron este caracterizat prin faptul că orice modificare a semnalelor de comandă S
respectiv R va avea un efect imediat asupra circuitului. Sunt situaţii in care această funcţionare poate
duce la apariţia unor erori necontrolate, aşa cum va fi ilustrat in cazul schemei din fig. 5.11.
În această schemă se constată că semnalul de comandă care se aplică pe brna S a CBB este S =
A · B.
Se consideră următoarea situaţie: Qn = 0, Rn = 0, An = 1, Bn = 0 şi deci Sn = 0 şi că in
funcţionarea normală a circuitului trebuie să apară o schimbare a stărilor intrărilor A şi B care insă să
nu influenţeze starea bistabilului. Trecerea din starea An = 1, Bn = 0 in starea An+1 = 0, Bn+1 = 1 se
poate face fie prin comutarea semnalului de pe intrarea A inaintea celui de pe intrarea B (fig. 5.12.b),
fie prin comutarea semnalului de pe B inaintea celui de pe intrarea A (Fig. 5.11.c).
În primul caz, starea bistabilului nu se modifică, Qn+1 = Qn = 0, pe când in cel de-al doilea caz,
datorită faptului că semnalul An a comutat in urma semnalului Bn pe intrarea S a bistabilului apare un
impuls care il trece pe acesta in starea Qn+1 = 1.
Fig. 5.11. Funcţionarea bistabilului S-R asincron cu comandă aplicată pe intrarea S

de la ieşirea unei porti ŞI
Această schimbare nedorită a stării bistabilului poate avea implicaţii greu previzibile asupra
funcţionării ansamblului din care face parte. Cum in practică este greu de controlat succesiunea
tranziţiilor (ce depind de diverşi timpi de propagare), este necesar să existe un circuit care să execute
comenzile numai după ce acestea s-au stabilizat la valorile lor corecte, evitându-se astfel executarea
unor comenzi eronate datorate impulsurilor parazite care pot să apară in timpul tranziţiilor. Un astfel
de circuit este CBB de tip S-R sincron (activ pe palierul impulsului de tact).
Un CBB de tip sincron va avea două intrări de date, o intrare de tact şi două ieşiri. Informatia se
transmite spre bistabilul propriu-zis numai la sosirea impulsului de tact. In fig. 5.12.a este prezentată
schema unui CBB de tip S-R sincron, activ pe palierul impulsului de tact, realizat cu porţi NOR,
impreună cu tabela de adevăr care descrie funcţionarea sa (fig. 5.12.c).
În fig. 5.12.b şi d este prezentată varianta cu porţi NAND.

Pe durata cât porţile de intrare sunt deschise, circuitul funcţionează asincron. Pentru
caracterizarea acestei situaţii, se poate introduce noţiunea de transparenţă în raport cu intrările de date.
De exemplu, pentru bistabilul din fig. 5.12.b, pentru CK  0 , orice modificări ale intrărilor de
date se reproduc la ieşire, momentele de tranziţie fiind determinate numai de modificările intrărilor
(din această cauză, în literatura engleză de specialitate se întâlneşte sub denumirea de level sensitive
latch).
Între două impulsuri de tact, intrările se pot modifica în mod arbitrar fără a influenţa într-un fel
starea bistabilului, care rămâne neschimbată. Pe durata impulsului de tact, porţile de intrare vor fi
deschise de acesta, semnalele de comandă S respectiv R vor trece prin acestea şi vor acţiona in mod
direct bistabilul de bază. În consecinţă, pentru corectitudinea inscrierii datelor, acestea trebuie să nu se
modifice pe durata tactului. Cele de mai sus justifică denumirea de circuite active pe palierul tactului.
Fig. 5.12. CBB de tip S-R sincron: a) Cu porţi SAU-NU b) Cu porţi ŞI-NU
c) Tabela de adevăr pentru circuitul de la punctul a
d) Tabela de adevăr pentru circuitul de la punctul b
Fig. 5.13. Diagrame care ilustrează funcţionarea circuitului S-R sincron
În afara intrărilor sincrone, la aceste bistabile se introduc şi una sau două intrări asincrone.
Aceste intrări servesc la aducerea la 0 a bistabilului (reset) sau la aducerea lui in starea 1 (set).
Apariţia unor comenzi pe aceste intrări se execută independent de prezenţa tactului. Din acest motiv,
intrările respective pot fi considerate prioritare in raport cu celelalte. Toate bistabilele sincrone sunt
prevăzute cu intrare de aducere la zero, dar numai unele din ele au şi o intrare de aducere in starea 1.
Pentru a asigura prioritatea intrărilor asincrone SET şi RESET se modifică schema bistabilului
din varianta prezentată in fig. 5.12.a in varianta prezentă in fig. 5.14.

Fig. 5.14. CBB de tip S-R sincron cu intrări asincrone SET şi RESET
Observaţie:
Se pune intrebarea dacă acest tip de bistabil rezolvă problema menţionată la inceputul
paragrafului. Răspunsul este unul condiţionat, in sensul că dacă impulsurile de tact sunt scurte şi pe
durata lor semnalele de comandă nu se modifică, atunci comenzile vor fi preluate corect (vezi fig.
5.13), in caz contrar nu!
O soluţie mai eficientă de preluare a unor comenzi asincrone il constituie folosirea unor
bistabile sincrone pe frontul impulsului de tact care vor fi prezentate ulterior.
5.1.3. CBB de tip S-R master-slave

Asigura transferul sigur de informatie de la o celula la alta. CBB de tip master-slave sunt
circuite bistabile sincrone, active pe frontul negativ al impulsului de tact (fig. 5.15). Se folosesc la
construirea registrelor de deplasare, a numaratoarelor etc.
Fig. 5.15 CBB S-R master-slave: a) Schema, b) Simbol,

c) Diagrame care ilustrează funcţionarea, d) Tabela de adevăr
5.2. CBB de tip J-K

5.2.1. CBB de tip J-K asincron
Examinând ce posibilităţi oferă cea de-a doua variantă, se constată că există numai patru
posibilităţi de ridicare a nedeterminării, şi anume Qn 1  Qn , Qn 1  0 , Qn 1  1 şi Qn 1  Q n . Primele
trei nu sunt interesante, deoarece ele ar însemna dedublarea unor situaţii deja existente în tabelul de
funcţionare a circuitului. Ultima variantă ar completa tabelul de adevăr cu o situaţie inexistentă în
tabelul iniţial, şi anume: în urma comenzii Sn = 1, Rn = 1 circuitul să treacă în starea opusă aceleia în
care se afla.
Pentru a obţine această evoluţie a circuitului, schema CBB de tip S-R a fost completată cu două

porţi ŞI comandate cu semnalele Q şi Q aşa cum se vede în fig. 5.16 (bistabilul de tip J-K).
Intrările de comandă ale circuitului se notează cu J respectiv K. Funcţionarea se poate înţelege
uşor dacă se urmăresc comenzile: S   J  Q  0 şi respectiv R' = K · Q. Având în vedere caracterul
complementar al ieşiri lor, S   R  J  K  Q  Q  0 , bistabilul de bază nu va fi niciodată în starea de
nedeterminare, indiferent de valorile comenzilor de pe intrările J şi K.
De exemplu, atunci când Jn = 1, Kn = 1 rezultă S   J n  Qn  Qn şi R  K n  Qn  Qn iar cu aceste
comenzi circuitul va trece în starea Qn 1  Q n (de exemplu, pentru Qn = 1 rezultă conform celor de mai
sus S' = 0 şi R' = 1, ceea ce implică Qn 1  0  Q n ).
Fig. 5.16. Transformarea bistabilului S-R în bistabil J-K:

a) Schema, b) Tabela de adevăr, c) Forme de undă ce ilustrează funcţionarea,
d) Schema (varianta), e) Tabela de adevăr (varianta)
Dacă se procedează ca in cazul bistabilului S-R prezentat anterior şi se rescrie tabela de adevăr
din fig. 5.16.b pentru funcţia Qn+1 = f(J, K, Qn), prin minimizare, se obţine următoarea ecuaţie care
descrie funcţionarea bistabilului J-K
Qn 1  K  Qn  J  Q n (5.7)
Dacă analizăm funcţionarea bistabilului J-K de mai sus pe baza formelor de undă prezentate in
fig. 5.16.c, constatăm că pentru J = K = l circuitul oscilează, ceea ce il face practic inutilizabil.
Fenomenul se explică prin faptul că pentru J = K = 1, porţile ŞI de intrare sunt deschise şi permit
indeplinirea condiţiei de basculare. După ce bascularea circuitului a avut loc şi dacă intre timp
comenzile de intrare au rămas neschimbate (J = K = 1), circuitul va bascula din nou etc. până in
momentul in care dispare condiţia J = K = 1.
5.2.2. CBB de tip J-K sincron active pe palierul tactului
In fig. 5.17. sunt prezente schema si tabela de adevăr pentru un CBB de tip J-K sincron.

a) b)
Fig. 5.17. CBB de tip J-K sincron: a) Schema, b) Tabela de adevăr
5.2.3. CBB de tip J-K master-slave
In fig. 5.18. sunt prezente schema si tabela de adevăr pentru un CBB de tip J-K master-slave.
Fig. 5.18. CBB de tip J-K master-slave: a) Schema, b) Tabela de adevăr
5.3. CBB de tip T
Circuitul basculant bisabil de tip T (toggle) se obtine dintr-un circuit J-K sincron prin
conectarea impreuna a celor doua intrari de date J si K ( T  J  K ). Bistabilul de tip T are o singura
intrare de date T, o intrare de tact (ceas) CK si doua iesiri complementare Q si Q (fig. 5.19).
Fig. 5.19. CBB de tip T: a) Simbol, b) Tabela de adevăr,

c) Diagramele ce ilustreaza funtionarea
Acest tip de CBB prezinta proprietatea ca daca intrarea T este in permanenta 1 logic, bistabilul

basculeaza in stare opusa la fiecare impuls de tact astfel incat frecventa semnalului de pe aceasta
intrare este divizata cu 2 (fig. 5.19). Daca se leaga in cascada mai multe bistabile de tip T se obtin
divizoare de frecventa cu puteri intregi ale lui 2. CBB de tip T se regasesc atat in constuctia
divizoarelor cat si a nmaratoarelor electronice.
5.4. CBB de tip D

5.4.1. CBB de tip D-Latch
Dintr-o structură de bistabil sincron, activ pe palierul impulsului de tact, se poate realiza un
CBB numit D-Latch, folosit in numeroase aplicaţii practice. Celula se obţine dintr-o structură S-R
sincronă, prin introducerea unui inversor intre intrările de comandă, astfel incât D  S  R (fig. 5.20).
Fig. 5.20. Celula D-latch: a) Schema,

b) Forme de undă care ilustrează funcţionarea, c) Simbol, d) Tabela defuncţionare
Caracteristica principală a funcţionării este următoarea: pe durata tactului (CK = 1), celula este
transparentă, în sensul că ieşirea este copia fidelă a intrării (se va ţine seama de timpii de propagare).
În momentul dispariţiei impulsului de tact, (trecerea 1  0) celula se zăvoreşte pe valoarea din acel
moment a intrării.
Se fabrică mai multe tipuri de circuite integrate care folosesc structură D-Latch, un exemplu
tipic este în acest sens integratul SN7475 conţinând patru asemenea celule. Simbolul precum şi tabela
care descrie funcţionarea fiecărei celule, sunt prezentate în figura 5.20.c respectiv d.
Pentru evitarea nedeterminărilor care pot apare în urma unor comenzi Sn = 1, Rn = 1 există
două soluţii:
- să se utilizeze circuitul în acele aplicaţii în care asemenea comenzi nu apar;
- modificarea schemei circuitului astfel ca acesta să aibă o evoluţie cunoscută şi după o astfel
de comandă.
5.4.2. CBB de tip D master –slave (Delay)

Un CBB de tip D master-slave se obtine dintr-o structură J-K master-slave, prin introducerea
unui inversor intre intrările de comandă, astfel incât D  J  K (fig. 5.21). Faptul ca intrarea este
prezenta la iesire cu o intarziere determnata de semnalul de ceas justifica denumirea de bistabil D
(delay – „intarziere” in lmba engleza). Bistabilele de tipul D master-slave sunt utilizate la realizarea
registrelor de deplasare.

Fig. 5.21. Celula D-delay: a) Simbol,
b) Tabela defuncţionare, c) Forme de undă care ilustrează funcţionarea
Cap 6. NUMĂRĂTOARE
6.1. Generalităti, definitii
Un numărător este un circuit electronic care numără impulsurile aplicate la intrarea sa. Aceste
circuite pot fi clasificate după mai multe criterii:
• După modul in care işi modifică conţinutul:
- numărătoare directe caracterizate prin faptul că işi cresc conţinutul cu câte o unitate la fiecare impuls
aplicat la intrare;
- numărătoare inverse la care conţinutul scade cu câte o unitate la fiecare impuls aplicat la intrare;
- numărătoare reversibile care numără in sens direct sau invers in funcţie de o comandă aplicată din
exterior.
• După modul de funcţionare:
- numărătoare asincrone care se caracterizează prin faptul că celulele binare din care este constituit nu
comută simultan sub acţiunea unui impuls de tact aplicat tuturor celulelor;
- numărătoare sincrone care se caracterizează prin faptul că toate celulele binare din care este constituit
comută simultan sub acţiunea unui impuls de tact aplicat tuturor celulelor.
Înaintea inceperii unei tratări sistematice sunt necesare câteva precizări utile:
- Numărătoarele electronice se realizează cu celule binare de tip T. Proprietatea esenţială a
acestei celule este aceea că realizează o divizare cu 2.
Prin interconectarea adecvată a n astfel de celule, se va obţine schema unui numărător care
poate fi privit şi ca un circuit secvenţial cu un număr de stări distincte. Fiecărei stări i se poate asocia
câte un cuvânt de cod de lungime n, reprezentând conţinutul celor n celule binare pentru starea dată a
numărătorului. În consecinţă, codul in care numără un numărător va fi dat de succesiunea cuvintelor de
cod binare asociate stărilor numărătorului.
Cele mai frecvent utilizate coduri sunt: codul binar natural, codul binar reflectat, coduri BCD
etc. Aşadar, se pot clasifica numărătoarele şi din acest punct de vedere in numărătoare binare, zecimale
etc.
Numărul stărilor distincte posibile ale unui numărător format din n celule binare este 2n. De
multe ori insă, din cele 2n stări posibile, se sar un număr de k stări rezultând un numărător cu p = 2n - k
stări distincte. Deci, din punct de vedere matematic, operaţia realizată de un numărător este o operaţie
modulo 2n sau modulo p.

Se va defini capacitatea unui numărător ca fiind numărul stărilor distincte pe care le are.
Revenirea numărătorului in starea iniţială (de obicei asociată cuvântului de cod 000 ... 0) este
insoţită de apariţia unui impuls (tranziţie activă) pe ieşirea acestuia.
Se va defini factorul de divizare al numărătorului prin raportul dintre numărul impulsurilor de
la intrare şi numărul impulsuri lor de la ieşire.
6.2. Numărătoare binare asincrone

6.2.1. Numărător binar direct
Numărătoarele se realizează cu celule binare de tip T şi se bazează pe proprietatea acestora de a
divide cu doi tranziţiile active (1 → 0) aplicate la intrare.
Prin interconectarea mai multor celule de tip T, prin legarea ieşirii Q1 a uneia de intrarea de tact
a următoarei (CKi+1), se obţine schema unui numărător binar asincron direct (vezi fig. 6.1).
Din examinarea diagramelor temporale care insoţesc schema numărătorului, se observă că
prima celulă binară basculează la fiecare impuls aplicat la intrare, a doua din două in două (pe ieşirea
Q1 apare o tranziţie 1 → 0 o dată la două impulsuri aplicate la intrare), a treia din patru in patru
impulsuri aplicate la intrare etc.
Dacă se numerotează impulsurile de la intrare (de fapt tranziţiile 1 → 0), se observă că din
examinarea stărilor logice ale ieşirilor celulelor care formează numărătorul putem deduce numărul Nx
de impulsuri care a fost aplicat la intrare, conform relaţiei
Nx = Q2 · 22 + Q1 · 21 + Q0 · 20 (6.1)
Numărătorul reprezentat in fig. 6.1 este format din 3 celule binare, in consecinţă va avea 23 = 8
stări distincte. Capacitatea numărătorului este 8 iar factorul de divizare este tot 8.
Fig. 6.1. Numărător binar asincron direct:

a) Schema b) Forme de undă care ilustrează funcţionarea
Citirea stărilor numărătorului poate fi făcută direct in binar, prin examinarea stărilor logice ale
ieşirilor Q0, Ql şi Q2, sau in zecimal, dacă ataşăm numărătorului binar un decodor binar-zecimal (vezi
fig. 6.2).

Pe exemplul din fig. 6.2 se poate ilustra utilitatea intrării STROBE asociată decodificatoarelor.
Dacă se redesenează formele de undă din fig. 6.1.b ţinând cont de timpii de propagare, se
observă că, de exemplu, pe ieşirea porţii P0 (care indică starea 0 a numărătorului) pot apărea impulsuri
şi in afara situaţiei când avem Q0 = Ql = Q2 = 0. Cele două impulsuri parazite vor reprezenta erori de
decodare (datorate funcţionării asincrone a circuitului).
Eliminarea acestora se poate face dacă se citesc stările numărătorului cu impuls scurt
(STROBE) aplicat intre două tranziţii active ale impulsurilor de la intrare (preluarea sincronă a unor
date asincrone).
Fig. 6.2. Citirea stărilor unui numărător binar asincron
În mod normal, impulsul STROBE va fi 0 logic făcând ca toate ieşirile decodorului să fie in 0
logic. După un interval de timp τ, convenabil ales, care să acopere intervalul de timp pe care pot apărea
impulsurile parazite (se va avea in vedere şi faptul că timpii de propagare se cumulează de la un
bistabil la altul), impulsul STROBE trece in starea 1, permiţând astfel citirea stărilor numărătorului.
Impulsul STROBE trebuie să revină in 0 inaintea unui nou front activ aplicat pe intrare (vezi fig. 6.3).
Structura numărătorului din fig. 6.1 poate fi interpretată şi ca un circuit de divizare dacă se
urmăreste semnalul doar pe o singură ieşire a acestuia, aşa cum se arată in fig. 6.4.
În regim de divizor, schema poate lucra la frecvenţe superioare celora din regim de numărător
deoarece ne interesează numai semnalul de ieşire nu şi decodarea stărilor numărătorului. În astfel de
aplicaţii, frecvenţa maximă de lucru va fi determinată de timpul de basculare al primului bistabil.
În legătură cu schemele prezentate in fig. 6.1 şi fig. 6.2 se poate face următoarea observaţie:
dacă se leagă toate intrările de aducere la zero a bistabilelor de tip J-K (intrarea R ) se obţine o intrare
de aducere la zero sau de ştergere a numărătorului (intrarea Clear).

Fig. 6.3. Forme de undă care ilustrează apariţia erorilor de decodare
Fig. 6.4. Scheme de divizare
6.2.2. Numărător binar asincron invers

Schema acestui numărător, împreună cu formele de undă care ilustrează funcţionarea, sunt
prezentate în fig. 6.5.
Schema se deosebeşte de cea a numărătorului direct doar prin faptul că legatura de la o celulă
la alta se face astfel: Q i  CK i 1 . Citirea conţinutului numărătorului se face la fel ca mai inainte, adică
de pe ieşirile directe ale bistabilelor.

Fig. 6.5. Numărător binar asincron invers:
a) Schema b) Forme de undă care ilustrează funcţionarea
6.2.3. Numărător binar asincron reversibil

Schemele numărătoarelor direct şi invers, prezentate anterior, pot fi cuplate intr-una singură
(numărător reversibil) prin intercalarea unor multiplexoare intre celulele binare. In felul acesta, printr-o
comandă dată multiplexoarelor pe borna de adresă comună notată prin CM (Controlul Modului de
funcţionare), vom putea transforma schema in numărător direct sau invers (fig. 6.6).
Pentru comanda CM = 0, multiplexoarele fac legătura 0 → Y, ceea ce va transforma schema
intr-un numărător binar asincron direct, iar pentru comanda CM = 1, multiplexoarele realizează
conexiunile 1 → Y, ceea ce transformă schema intr-un numărător binar asincron invers.
Numărătoarele binare asincrone au avantajul de a fi simple. Ele se obţin practic doar prin
interconectarea unor bistabile de tip T.
Fig. 6.6. Numărător reversibil
Frecvenţa maximă de lucru a acestor numărătoare este limitata de numarul de celule n şi de

timpul de basculare al unei celule tpd: De exemplu, m cazul numărătorului din fig. 6.1, la aplicarea
celui de al 8-lea impuls, acesta va trece din starea Q2 = Q1 = Q0 = 1 in starea Q2 = Q1 = Q0 = 0. Aceasta
trecere dureaza un interval de timp egal cu 3tpd deoarece CBB0 basculeaza după tpd de la primirea
comenzii, CBB1, care la rândul lui este acţionat de CBB0, va bascula după tpd de la primirea comenzii
de la CBB0 si la 2tpd de la primirea comenzii de la intrare etc.

Din analiza făcută rezultă că cel de al 9-lea impuls nu poate fi aplicat înaintea trecerii
intervalului de timp 3tpd, necesar tuturor bistabilelor să basculeze. Deci, perioada T a impulsurilor care
pot fi numărate trebuie să fie mai mare decât 3tpd.
În cazul general al unui numărător format din n celule, perioada minimă a impulsurilor care
urmează a fi numărate trebuie să fie:
1
Tmin  n  t pd  f max  (6.1)
n  t pd
Dacă se rezervă un anumit interval de timp şi impulsului de STROBE (Ts), va rezulta
următoarea relaţie:
1
Tmin  n  t pd  Ts  f max  (6.2)
n  t pd  Ts
6.3. Numărătoare binare sincrone

La aceste numărătoare, toate celulele binare componente ale acestora comută simultan sub
acţiunea unui impuls de tact comun aplicat tuturor celulelor.
6.3.1. Numărător binar sincron de tip serie

Schema unui numărător binar sincron de patru biţi este reprezentată in fig. 6.7 iar stările
numărătorului sunt precizate in tabelul 6.1. Din examinarea funcţionării celulei de tip T se cunoaşte că
această celulă basculează dacă are intrările pe nivel unu (T = J = K = 1) şi i se aplică un impuls de tact.
Fig. 6.7. Numărător binar sincron serie de patru biţi
În schema din fig. 6.7, bornele de tact ale bistabilelor au fost legate împreună, formând intrarea
numărătorului, iar intrările J şi K ale fiecărui bistabil sunt comandate cu ajutorul unor porţi ŞI în
conformitate cu tabela de adevăr astfel:
- CBB0 trebuie să basculeze la fiecare impuls aplicat la intrare (vezi coloana Q0 din tabelul 6.1); în
consecinţă, se pun intrările sale la nivel logic unu (J0 = K0 = 1);
- CBB1 basculează din două in două impulsuri aplicate la intrare (vezi coloana Q1 din tabelă), adică
numai atunci când Q0 = 1; in consecinţă, se leaga intrările J1 = K1 la ieşirea Q0 ;
- CBB2 basculează din patru in patru impulsuri aplicate la intrare (vezi coloana Q2 din tabelă), adică
atunci când atât Q0 cât şi Q1 sunt in starea 1; această comandă este asigurată de poarta P1 la ieşirea
căreia au fost legate intrările J2 şi K2 ;
- După un raţionament similar, rezultă că CBB3 va bascula când Q0 = Q1 = Q2 = 1, comandă asigurată
de poarta P2.
Observaţie:
Se recomandă ca citirea conţinutului numărătorului să se facă şi în acest caz cu ajutorul unui
impuls STROBE deoarece pot apărea erori de decodare, deşi funcţionarea este sincronă. Erorile de
decodare apar datorită duratelor finite de comutare directă şi inversă a bistabilelor, precum şi variaţiei
acestor timpi de la un bistabil la altul. Spre deosebire de cazul numărătorului binar asincron (fig. 6.1),
intervalul de timp pe care pot apărea aceste erori este constant şi independent de numărul bistabilelor
interconectate.
Pentru calculul frecvenţei maxime de lucru a numărătorului, se analizeaza în detaliu trecerea
acestuia din starea 0111 în starea 1111.

Iniţial Q0 = 0, Q1 = Q2 = Q3 = 1. Deoarece Q0 = 0 avem J1 = K1 = 0, poarta P1 blocată (J2 = K2
= 0) şi poarta P2 blocată (J3 = K3 = 0).
La aplicarea unui impuls pe intrare se intamplă următoarele.
- basculează la început CBB0 ; cu întârziere specifică bistabilului (tpd CBB0) se schimbă starea logică a
ieşirii acestuia din 0 in 1;
- trecerea lui Q0 din 0 în 1 asigură J1 = K1 = 1 si, cu o intarziere specifică porţii ŞI (tpd ŞI), determină
schimbarea stării la ieşirea porţii P1 din 0 în 1 ceea ce face ca J2 = K2 = 1;
- apariţia semnalului 1 la ieşirea porţii P1, cu o nouă întârziere (tpd ŞI) va determina apariţia pe ieşirea
porţii P2 a stării 1, ceea ce asigura comenzile J3 = K3 = 1.
S-a ajuns astfel în situaţia Q0 = Q1 = Q2 = Q3 = 1, porţile P1 şi P2 deschise şi pe intrările J şi K
ale tuturor bistabilelor sa avem 1.
Aplicarea unui nou impuls la intrare, va determina bascularea tuturor bistabilelor şi deci,
trecerea numărătorului in starea Q0 = Q1 = Q2 = Q3 = 0. Intervalul de timp dintre cele două impulsuri
aplicate la intrare trebuie sa fie mai mare decât suma timpilor de propagare la care să se adauge si un
eventual timp necesar strobării (Ts):
T> Tmin = tpd CBB0 + 2 tpd ŞI + Ts (6.3)
Tabelul 6.1. Stările numărătorului binar

Nr. Q0 Q1 Q2 Q3
0 0 0 0 0
1 1 0 0 0
2 0 1 0 0
3 1 1 0 0
4 0 0 1 0
5 1 0 1 0
6 0 1 1 0
7 1 1 1 0
8 0 0 0 1
9 1 0 0 1
. . . . .
. . . . .
. . . . .
În cazul unui numărător format din n celule rezulta:

T > Tmin = tpd CBB0 + (n - 2) tpd ŞI + Ts (6.4)
f < fmax = 1/[tpd CBB0 +(n - 2) tpd SI + Ts] (6.5)
Având în vedere faptul că tpd ŞI < tpd CBB, acest tip de numărător sincron va lucra la frecvenţe
mai mari decât numărătoarele asincrone. Creşterea vitezei de lucru a numărătorului sincron s-a obţinut
pe seama creşterii complexităţii schemei acestuia (s-au introdus porţi ŞI intre celulele de numărare).
6.3.2. Numărător binar sincron de tip paralel

O mărire suplimentară a vitezei de lucru a numărătorului sincron se poate obţine dacă porţile ŞI
dintre celule nu se mai leagă in cascadă, ca in schema de tip serie (vezi fig. 6.7), ci fiecare poartă ŞI
este cuplată direct la ieşirile bistabilelor care condiţionează deschiderea (vezi fig. 6.8).
Fig. 6.8. Numărător binar sincron paralel

În cazul acestei structuri, la stabilirea expresiei frecvenţei maxime de lucru, va trebui să se ţina
seama că toate porţile ŞI comută simultan. Cu această observaţie, rezultă următoarea expresie a
frecvenţei maxime:
fmax ≤ 1/[tpd CBB + tpd SI + Ts] (6.6)
Acest tip de numărător este cel mai rapid dintre toate cele prezentate până acum. Dezavantajul
schemei constă in faptul că porţile ŞI consecutive au câte o intrare in plus iar fiecare poartă de
comandă nou introdusă măreşte cu câte o unitate gradul de incărcare al bistabilelor (de exemplu,
ieşirea Q0 este legată la J1, K1, P1 şi P2; Q1 la P1 şi P2 iar Q2 la P2).
Este important de reţinut că fiecare incărcare suplimentară a bistabilelor măreşte timpul lor de
basculare şi, în consecinţă, va reduce frecvenţa de lucru a numărătorului. În mod asemănător, creşterea
numărului de intrări ale porţilor ŞI duce la mărirea timpilor lor de comutare.
6.3.3. Numărător binar sincron reversibil

Numărătoarele binare sincrone se fabrică in general sub formă de numătoare reversibile.
Interconectarea celulelor in vederea obţinerii schemei de umărător sincron reversibil se face ca in fig.
6.9.
Fig. 6.9. Schema numărătorului binar sincron reversibil
6.4. Numărătoare modulo p ≠ 2n

6.4.1. Sinteza numărătorului modulo p ≠ 2n
Numărătoarele binare prezentate anterior erau numaratoare modulo 2n obţinute prin
interconectarea a n celule binare. Caracteristica principala a acestor numărătoare este aceea că, plecand
dintr-o stare iniţiala arbitrara, acesta va evolua astfel incât va trece prin toate cele 2n stări posibile.
De exemplu, numărătorul binar asincron direct: prezentat in paragraful 6.1 are o evoluţie care
poate fi reprezentată si ca in fig. 6.10.
Fig. 6.10. Evoluţia stărilor unui numărător modulo 8 şi modulo 5

În cazul in care se doreste realizarea unui numărător modulo p se procedeaza astfel:
- se determină numărul minim de celule binare necesare pentru realizarea numărătorului cu relaţia
2n  p (6.6)
- se interconectează celulele numărătorului astfel incât din cele 2n stări posibile să se omită 2n - p stări.
Alegerea stărilor omise poate fi făcută, in principiu, arbitrar. Dacă insă avem in vedere faptul că stările
acestui numărător urmează a fi decodificate, este bine să se aleaga aceste stări astfel incât aceasta să
conducă la o simplificare a structurii decodificatorului. În funcţie de stările omise, pentru acelaşi
număr p, vor exista mai multe variante de numărător modulo p.
De exemplu, să se găseasca structura unui numărător modulă cinci (p = 5). Din relaţia (6.6) se
obţine 2n  5 => n = 3.
ceea ce inseamnă că realizarea numarătorului modulo cinci necesită interconectarea a trei celule
binare.
Numărul stărilor omise va fi 23 - 5 = 3.
O posibilitate de alegere a acestor stări este următoarea: se omit stările 101, 110 şi 111.
Evoluţia acestui numărător este ilustrată in fig. 6.10.
În continuare, se face sinteza acestui numărător modulo cinci (circuit secvenţial sincron).
Pentru realizarea lui se pot folosi celule binare de tipul J-K master-slave sau D sincrone pe front. Vom
face sinteza cu celule binare de tip J-K.
Prin sinteza care urmează a fi făcută, trebuie să se asigure comenzile necesare pe intrările J şi K
ale fiecărui bistabil, astfel incât ansamblul celor trei bistabile să funcţioneze aşa cum s-a avut in vedere
(fig. 6.10).
Tabela de adevăr a celulei J-K master-slave este prezentata in tabelul 6.2, tabelă care se poate
rescrie sub o altă formă mai convenabilă. Aici sunt indicate comenzile care trebuie aplicate pe intrările
J şi K ale bistabilului pentru ca acesta să treacă dintr-o anumită stare Qn intr-o altă stare Qn+1.
De exemplu, dacă circuitul bistabil este in starea Qn = 0 şi se doreste ca să rămână in aceiaşi
stare Qn+1 = 0, atunci in mod obligatoriu intrarea J trebuie să fie in 0 iar intrarea K trebuie sa fie in 0
sau 1. Din acest motiv s-a notat K = X. Analog pot fi examinate şi celelalte situaţii din tabelul 6.2.
Pe baza analizei funcţionării celulei J-K master-slave făcută anterior, se poate intocmi tabelul
6.3 care ne indică evoluţia numărătorului modulo p = 5 impreună cu comenzile care trebuie aplicate pe
intrările J şi K ale celor trei bistabile.
Tabelul 6.2. Tabela de adevăr a celulei J-K master-slave

J K Qn+1 Qn Qn+1 J K
0 0 Qn 0 0 0 X
0 1 0 0 1 1 X
1 0 1 1 0 X 1
1 1 Qi 1 1 X 0
Tabelul 6.3. Tabela de adevăr pentru evoluţia şi comenzile numărătorului modulo 5

Numarul impulsurilor Modulo 23 Modulo 5
J2 K2 J1 K1 J0 K0
aplicate la intrare Q2 Q1 Q0 Q2 Q1 Q0
0 0 0 0 0 0 0 0 X 0 X 1 X
1 0 0 1 0 0 1 0 X 1 X X 1
2 0 1 0 0 1 0 0 X X 0 1 X
3 0 1 1 0 1 1 1 X X 1 X 1
4 1 0 0 1 0 0 X 1 0 X 0 X
5 1 0 1 0 0 0 X X X X X X
6 1 1 0 X X X X X X
7 1 1 1 X X X X X X
8 0 0 0
Pe baza datelor din tabelul 6.3, putem completa diagramele Karnaugh pentru comenzile J şi K

ale celor trei bistabile (vezi fig. 6.11). Minimizând convenabil funcţiile, rezultă următoarele expresii
pentru semnalele de comandă:
J 2  Q1  Q0 K2  1
J1  Q1 K1  Q0 (6.7)
J 0  Q2 K0  1
Relaţiile (6.7) indică modul in care trebuie conectate intrările de comandă ale bistabilelor.
Schema numărătorului modulo cinci şi diagramele care ilustrează funcţionarea sa sunt prezentate in
fig. 6.12.
Fig. 6.11. Diagrame Karnaugh
Fig. 6.12. Numărătorul modulo 5:

a) Schema b) Diagrame care ilustreaza funcţionarea
Problema stărilor omise

Realizarea numărătorului modulo p presupune omiterea unui număr 2n - p stări. Se pune firesc
intrebarea ce se va intâmpla dacă, dintr-un motiv oarecare (perturbaţii exteme), numărătorul ajunge
intr-una din aceste stări. Cum va evolua el? Se examineaza concret situaţia numărătorului modulo cinci
sintetizat anterior la care au fost omise stările 101, 110 şi 111.
În cazul schemei din fig. 6.12, dacă numărătorul ajunge in starea 101 din aceasta va trece in

starea 010 care face parte din ciclul principal şi deci in continuare va evalua normal. La fel, din starea
110 va trece in 001 iar din starea 111 trece in 000, aşa cum este ilustrat in fig. 6.13.
Observăm că in cazul exemplului de mai sus, din stările omise, numărătorul reintră in ciclul
principal la primul impuls de tact, evoluând in continuare normal.
Într-o serie de aplicaţii, acest lucru este acceptabil, in altele insă nu. În plus, se pot ivi şi situaţii
(la o altă alegere a stărilor omise) in care numărătorul sau să treacă dintr-o stare omisă in alta, sau să
nu părăsească starea omisă, ceea ce compromite funcţionarea numărătorului. În acest din urmă caz, se
spune că el se agaţă intr-o stare oarecare (lock-out).
Pentru a evita astfel de situaţii, se reproiectează numărătorul astfel incât dacă el ajunge cumva
intr-o stare omisă să aibă o evoluţie convenabilă.
Fig. 6.13. Diagrama stărilor numărătorului modulo 5
6.4.2. Numărătorul decadic

Prin conectarea în cascadă a unor numărătoare cu factori de divizare diferiţi putem obţine noi
numărătoare. De exemplu, dacă cuplăm în cascadă un numărător modulo doi (un bistabil), cu un
numărător modulo cinci, va rezulta un numărător modulo 10 (numărător decadic).
Cele două numărătoare pot lucra sincron sau asincron unul cu altul. De asemenea, exista posibilitatea
de a permuta ordinea numărătoarelor, această permutare neafectând valoarea modului numărăorului,
dar poate schimba codul în care numără. Stările omise au influenţă asupra codului in care se numără.
Dacă se va cupla la început bistabilul urmat de numărătorul modulo cinci (fig. 6.14), va rezulta
schema unui numărător decadic care va evalua în codul zecimal codat binar (BCD).
Fig. 6.14. Divizor cu 10
Evoluţia stărilor numărătorului decadic este indicată în tabelul 6.4.

În afară de configuraţia menţionată anterior (divizor cu 2 urmat de un divizor cu 5) de
numărător decadic (proprie circuitului SN7490), în practică se mai utilizează şi următoarele
configuraţii: divizor cu 2 urmat de un divizor cu 6 (SN7492) şi divizor cu 2 urmat de un divizor cu 8
(SN7493).

Tabelul 6.4. Evoluţia stărilor numărătorului decadic
Număr impulsuri aplicate Q1 Q2 Q3 Q4
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 0 0 0 0
6.4.3. Numărătoare modulo p realizate prin aducere la zero

Tehnica aducerii la zero este frecvent utilizată pentru realizarea numărătoarelor modulo p.
Această tehnică constă în următoarele:
- se lasă numărătorul să evolueze normal până in starea p - 1;
- in momentul in care se atinge starea p, se aplică un impuls de ştergere tuturor celulelor
numărătorului.
Ca exemplu, să realizăm un numărător decadic folosind in acest scop tehnica de aducere la zero
aplicată unui numărător asincron direct.
Din relaţia 2n  p, pentru p = 10, rezultă n = 4, ceea ce insemnă că este nevoie de un numărător
format din patru celule pentru a putea realiza un divizor cu 10. Schema acestui numărător este prezenta
in fig. 6.15.a.
Evoluţia numărătorului modulo p = 10 este indicată in tabelul 6.5 şi în diagramele din fig. 6.16.
Din examinarea diagramelor prezentate în fig. 6.16, se observă că numărătorul trece succesiv
prin stările 0, 1, 2, ... , 9 şi ajunge in starea 10 (Q3 = 1, Q2 = 0, Q1= 1 şi Q0 = 0).
După ce numărătorul a trecut în starea 10, circuitul de recunoaştere a acestei stări se activează
şi comandă aducerea la zero a numărătorului. Rezultă că numărătorul este efectiv în starea 10 un timp
, necesar recunoaşterii acestei stări, după care, având in vedere că aducerea la zero este o comandă
prioritară, va trece în starea 0 (Q3 = Q2 = Ql = Q0 = 0). Dacă decodarea stărilor se face prin STROBE,
printr-o alegere convenabilă a poziţiei şi duratei impulsului de STROBE, starea Q3 = 1, Q2 = 0, Q1 = 1
şi Q0 = 0 nu este decodată, rezultând in felul acesta un numărător cu zece stări distincte (0, 1, 2, ... , 9).
Fig. 6.15. Divizor cu zece prin aducere la zero:

a) Schema de principiu b) Schema circuitului de recunoaştere a stării p = 10
Din minimizarea funcţiei Y rezultă schema circuitului de aducere la zero (fig. 6.15.b) ca fiind o
poartă ŞI cu două intrări - Q3 şi Q1. Având in vedere că intrarea de aducere la zero a numărătorului este
activă pe nivel logic zero, semnalul de ieşire al porţii ŞI va trebui inversat (practic vom folosi o poartă
NAND cu două intrări). Numărătorul integrat SN7493 este gândit şi pentru astfel de aplicaţii având
poarta NAND integrată in chip.

Tabelul 6.5. Evoluţia numărătorului modulo 10
Număr impulsuri aplicate Q1 Q2 Q3 Q4 Y
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 0
9 1 0 0 1 0
10 1 0 1 0 1
11 1 0 1 1 X
12 1 1 0 0 X
13 1 1 0 1 X
14 1 1 1 0 X
15 1 1 1 1 X
Fig. 6.16. Diagrame care ilustrează funcţionarea divizorului cu 10
6.4.4. Divizoare programabile

Un divizor programabil este un circuit electronic la care factorul de divizare poate fi modificat
de un cuvânt de cod de comandă aplicat din exterior.
O modalitate foarte simplă de realizare a unor numărătoare cu factor de divizare p, arbitrar, se
bazează pe utilizarea unor numărătoare reversibile. Dacă se incărcă la inceput numărătorul (in paralel)
cu cifra p iar apoi se aplică impulsurile care trebuiesc contorizate pe intrarea de numarare inversa .
Cap. 7. REGISTRE
Registrele sunt circuite electronice care pennit stocarea şi/sau deplasarea unor cuvinte de cod
binar. Plecând de la această definiţie, registrele se pot clasifica în:
- registre de memorie;
- registre de deplasare;
- registre combinate;
- registre universale.
Dacă avem în vedere faptul că datele în aceste registre pot fi introduse serie sau paralel iar citirea
lor poate fi facută de asemenea serie sau paralel, atunci putem face şi o altă clasificare echivalentă cu
cea de mai inainte astfel:
- registru cu intrare serie - ieşire serie;
- registru cu intrare paralelă - ieşire serie;
- registre cu intrare serie - ieşire paralelă;
- registre cu intrare paralelă - ieşire paralelă.

7.1. Registre de memorie
Registrele de memorie (RM) sunt utilizate pentru. memorarea unor cuvinte de cod şi se
realizează cu celule binare de tip D. In fig. 7.l.a este prezentată schema unui RM.
Dacă schema din fig. 7.l.a este realizată cu CBB de tip D sincrone pe frontul anterior (trecere 0
 1), atunci infonnaţia se înscrie la apariţia unei asemenea tranziţii (comanda Write) şi rămâne
neschimbată atât pe valoarea zero cât şi pe valoarea unu a impuls ului de tact. Se memorează astfel
cuvântul de cod prezent la intrare in momentul tranziţiei 0  l a impulsului de tact.
Dacă celulele registrului de memorie sunt realizate cu CBB de tip D Latch, atunci, pe valoarea
1 a impulsului de comandă .(numit de această data Latch Strobe Imput - LSI) registrul devine
transparent (ieşirea este copia fidela a intrării). În momentul în care impulsul de comandă trece din nou
în zero (1  0), celulele de tip D se zăvoresc pe valoarea din acel moment a semnalului de intrare şi
menţin această valoare pe toată durata in care impulsul de comandă (LSI) este pe nivel logic 0.
Dacă registrul este realizat cu celule de tip D master-slave, în registru se va memora informaţia
prezentă pe intrările de date în momentul trecerii 1  0 a impulsului de tact şi se păstrează până la
unnătoarea trecere 1  0 a impulsului de tact.
Tipurile reprezentative de registre de memorie care se gasesc sub forma integrata sunt:.
 Registre de memorie realizate cu celule de tip D Latch (SN7475), sunt utile de exemplu în schema
de afişare a unui cronometru deoarece, cu ajutorul comenzii Latch Strobe Input, putem face
registrul de memorie RM transparent (să indice curgerea timpului) sau să îl zăvorâm pe un rezultat
parţial interesant.
 Cel mai adesea RM se realizează cu celule binare de tipul D sincrone active pe front. La diversele
variante comercializate, constructorii au mai introdus câte o facilitate în plus, de exemplu SN74171
este un RM cu patru celule cu posibilitatea ştergerii conţinutului (fig. 7.l.b). La circuitul SN74377
(registru de memorie de 8 biţi, fig. 25.l.c), constructorul a introdus o intrare de comandă (Enable)
pentru autorizarea inscrierii informaţiei in registru (când EN = L şi apare frontul pozitiv al tactului,
informaţia se inscrie in paralel în cele patru celule ale registrului). La circuitul SN74374 (registru
de memorie de 8 biţi, fig. 25.l.d) există o comandă de validare a ieşirilor (Output Enable). Când
acest semnal este activ OE = L, atunci conţinutul celulelor registrului va putea fi citit pe ieşirile Q0
... Q7. Prezenţa comenzii OE ne va permite să conectăm mai multe asemenea registre la o
magistrală unică, citirea informaţiei (accesul pe magistrală) dintr-un anume registru se va putea
realiza prin selectarea lui cu comanda OE aferentă.
 Arii de registre. Circuitul SN74670 (Fig. 7.l.e) conţine o arie de patru registre a câte patru biţi
fiecare. Există posibilitatea de a scrie, respectiv citi (chiar şi simultan), informaţia din oricare din
ele. Pentru citire, se dă comanda pe RE iar selecţia registrului se face printr-o comandă aplicată
terminalelor RA şi RB. Pentru scriere, se utilizează terminalele WA, WB şi WE in mod similar. In
acest din urmă caz, circuitul lucrează fără tact extern folosind in acest scop chiar semnalul WE.
Fig. 7.l. Registre de memorie

7.2. Registre de deplasare
Registrele de deplasare (RD) sunt circuite care la fiecare impuls de tact aplicat îşi deplasează
conţinutul spre dreapta sau spre stânga cu câte o celulă. Aceste registre se realizează cu celule de tipul
D master-slave. În Fig. 7.2 este prezentată schema unui RD stânga-dreapta realizat cu celule de tipul S-
R master-slave sau J-K master-slave, utilizate într-o conexiune de tip D master-slave.
Fig. 7.2. Registrul de deplasare stânga-dreapta
Fig. 7.3. Funcţionarea registrului de deplasare stânga-dreapta

Funcţionarea circuitului este ilustrată în fig 7.3 După cum se observă, la fiecare impuls de tact
conţinutul registrului se mută cu câte o poziţie spre dreapta. In consecinţă, semnalul de ieşire va fi
identic cu cel de intrare dar intarziat cu un număr de perioade de tact egal cu numărul de celule din
care a fost format registrul.
Legăturile la acest circuit s-au făcut astfel: Si+1(Ji+l) = Qi şi Ri+l(Ki+l) = Qi. Dacă facem
legăturile în felul următor: Si-1(Ji-l) = Qi şi Ri-l(Ki-l) = Qi se obţine schema unui registru de deplasare de
la dreapta la stânga prezentat in fig. 7.4.
Fig. 7.4. Registrul de deplasare dreapta-stânga

BIBLIOGRAFIE
1. Dorf, R. C. - The Electrical Engineering Handbook - CRC Press LLC, 2000
2. Paton, B. - Fundamentals of Digital - Dalhousie University - National Instruments Corporation,
Edition Part Number 321948A-01, Martie 1998
3. Paşca, S., Tomescu, N., Sztojanov, I. – Electronică Analogică şi Digitală –, 3 vol. Editura Albastră,
Cluj Napoca, 2004 (98 lei).
4. *** - PSpice Student Version - http://www.electronics-lab.com/downloads/schematic/013/ - free
download, help file, tutoriale
5. Panitz, J.A. – Lecture Notes for Contemporary Electronics – The University of New Mexico, 1996
6. Jack, H. - Circuits – Engineer on a disk – http://claymore.engineer.gvsu.edu
7. Fraser, Ch. and Milne, J. - Integrated Electrical & Electronic Engineering for Mechanical
Engineers, McGraw-Hill, 1994
8. Toacse Gheorghe, Nicula Dan, Electronica digitala, 2 vol., Editura Tehnica, Bucuresti, 2005, (30
lei)
9. Spanulescu, I., Spanulescu, S., Circuite integrate digitale si sisteme cu microprocesoare, Editura
Victor, Bucuresti, 1996 (5 lei)
10. Toacse Gheorghe, Introducere in microprocesoare, Editura Stiintifica si Enciclopedica, Bucuresti,
1985.
11. http://stelici.tripod.com/electro.htm

Componente Mecatronice Digitale-1

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Componente Mecatronice Digitale-1

Încărcat de

Drepturi de autor:

Formate disponibile

Componente Mecatronice Digitale

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

O alta revolutie in cadrul electronicii digitale a constituit-o trecerea de la electronica cablata,

Cap. 2 Funcţii şi circuite logice

2.1 Definirea axiomatica a algebrei booleene

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

2.1.1 Proprietati ale algebrei booleene

2.1.2 Algebra booleana binara

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

2.1.3 Functii booleene (logice)

2.1.4. Reprezentarea functiilor booleene (logice)

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

2.1.5 Functii booleene elementare

Pentru n = 0 (nici o variabila) avem m = 20 = 1 puncte ale domeniului de definitie si

Nr. x 0 1 Denumire functiei

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

1 f1 = 1 1 1 1 1 Constanta 1 Circuit inchis

2 f2 = x1 0 0 1 1 Variabila x1 Identitate (buffer)

3 f 3  x1 1 1 0 0 Negarea variabilei Inversor

5 f5  x 2 1 0 1 0 Negarea variabilei Inversor

7 f 7  x1  x 2 1 1 1 0 Negarea conjunctiei SI-NU, NAND

9 f 9  x1  x 2 1 0 0 0 Negarea disjunctiei SAU-NU, NICI,

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Fig. 2.5 Implementarea functiilor (operatorilor) NU, SAU si SI

2.1.6 Forma canonica a functiilor booleene

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Forma conjunctiv canonica a unei functii de n variabile reprezinta conjunctia tuturor

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

2.1.7 Minimizarea functiilor booleene

B. Metoda diagramelor Veitch-Karnaugh

O diagrama Karnaugh poate fi privita, daca se ia in considerare produsul logic al coordonatelor,

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

2.1.7 Minimizarea functiilor incomplet definite

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

2.2 Familii de circuite logice, parametri, performanţe

Fig. 2.6 Fig. 2.7

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

2.2.3 Caracteristicile circuitelor logice

2.2.3.1 Caracteristici electrice statice

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

e. Curentii absorbiti de la sursa:

2.2.3.2 Caracteristici electrice dinamice

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Fig. 2.10 Fig. 2.11

d. Timpul de pregatire (setup time) reprezinta intervalul de timp cu care semnalul de pe o

2.2.4 Clasificarea structurilor elementare integrate

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

2.2.5 Familii de circuite integrate realizate in tehnologia bipolara

Fig. 2.13 Fig. 2.14

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

c. Circuite de iesire cu colectorul in gol si cu iesiri cu trei stari (tri-state)

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Solutia are urmatoarele dezavantaje:

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

d. Parametrii circuitelor logice standard TTL

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

2.2.5.4 Circuite logice cuplate prin emitor (ECL)

2.2.5.5 Familia de circuite logice I2L

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Componenta de baza a acestei familii de circuite o constituie inversorul. Principial, circuitul

Fig. 2.26 Inversor I2L multicolector

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)