UNIVERSITATEA TEHNIC A MOLDOVEI Facultatea Radioelectronic i Telecomunicaii Catedra Sisteme Optoelectronice

ELECTRONICA DIGITAL
ndrumar de laborator

Chiinu 2011
1

UNIVERSITATEA TEHNIC A MOLDOVEI Facultatea Radioelectronic i Telecomunicaii Catedra Sisteme Optoelectronice

ELECTRONICA DIGITAL
ndrumar de laborator

Chiinu UTM 2011

2

Prezentul ndrumar metodic privind ndeplinirea lucrrilor de laborator se adreseaz studenilor specialitilor 521.8 Inginerie i Management n Telecomunicaii i 525.8 Sisteme Optoelectronice, formele de nvmnt cu frecven la zi i cu frecven redus. Autori: lect. sup. Anatol Alexei lect. sup. Andrei Chihai Redactor responsabil: conf. univ. dr. Pavel Nistiriuc Recenzent: conf. univ. dr. Nicolae Secrieru

Redactor: _________________________________________ Bun de tipar Formatul hrtiei Hrtie ofset. Tipar RISO Tirajul Coli de tipar Comanda nr. _________________________________________ U.T.M., 2004, Chiinu, bd. tefan cel Mare, 168. Secia Redactare i Editare a UTM 2068, Chiinu, str. Studenilor, 9/9
3

CUPRINS Lucrarea de laborator Nr. 1 4 1.2 Noiuni teoretice.4 1.3 Ordinea ndeplinirii lucrrii..12 1.4 ntrebri de control14 1.5 Bibliografie..14 2. Lucrarea de laborator Nr.2....15 2.2 Noiuni teoretice.15 2.3 Ordinea ndeplinirii lucrrii..34 2.4 ntrebri de control35 2.5 Bibliografie..35 3. Lucrarea de laborator Nr.3....36 3.2 Noiuni teoretice.36 3.3 Ordinea ndeplinirii lucrrii..54 3.4 ntrebri de control55 3.5 Bibliografie..55 4. Lucrarea de laborator Nr.4....56 4.2 Noiuni teoretice..56 4.3 Ordinea ndeplinirii lucrrii..65 4.4 ntrebri de control67 4.5 Bibliografie..67
1.

Lucrare de laborator nr.1 Funciile logice elementare 1.1 Scopul lucrrii: Studiu elementelor logice elementare. Minimizarea funciilor logice prin metoda transformrilor echivalente, implementarea funciilor logice n baza de elemente logice. 1.2 Noiuni teoretice: Algebra Boole, cunoscut i sub denumirea de Algebra logic sau Calculul propoziional, opereaz cu propoziii despre care se poate afirma c sunt adevrate sau false. Fiecrei propoziii i se poate asocia o variabil (numit variabil logic sau binar) care ia valoarea 1 cnd propoziia este adevrat i 0 cnd propoziia este fals. Toate funciile logice se mpart n 2 categorii: Funcii logice elementare sunt funcii logice ce conin o singur operaie logic. Funcii logice compuse sunt cele a cror valoare de adevr depinde de valoarea de adevr a propoziiilor simple din care se compun i de tipul legturilor logice dintre acestea. Legturile logice (operaiile) de baz sunt prezentate n tabelul 1.1. Se observ c denumirile i simbolurile operaiilor logice difer de la un domeniu la altul. n cele ce urmeaz, vom utiliza aproape exclusiv notaiile din matematic.

Tabelul 1.1 Denumirea i simbolizarea operaiilor de baz Matematic Logic Tehnic Prima lege de compoziie (suma logic) Disjuncie SAU (OR) x1+ x2 x1x2 x1x2 A doua lege de compoziie Conjuncie I (AND) (produsul logic) x1x2 x1 x2 x1 x2 Elementul invers Negaie NU (NOT) x x x Propoziia compus poart numele de funcie logic sau funcie binar i ia valoarea logic 1 cnd este adevrat i 0 cnd este fals. y = x1 x2 + x3 (1.1)

Funcia logic este complet definit cu ajutorul unui tabel finit (tabel de adevr) avnd n primele coloane valorile logice ale propoziiilor simple (considerate independente) i n ultima coloan - valorile logice ale funciei, obinute prin aplicarea operaiilor logice asupra valorilor logice corespunztoare ale propoziiilor simple. Tabelul 1.2 Tabelul de adevr
X1

& &
X3 Y

Figura 1.2 Exemplu de circuit logic

X1 0 0 0 0 1 1 1 1

Intrri X2 0 0 1 1 0 0 1 1

X3 0 1 0 1 0 1 0 1

Ieire Y 0 0 0 0 1 1 1 1 6

Un tabel de adevr complet va conine 2n combinaii, unde n numrul de variabile de intrare. Metoda circuitelor logice (metoda grafic) funcia logic se definete printr-un circuit alctuit din elemente logice (figura 1.2).

1.2.1 Funcii logice elementare Tabelul 1.3 Funciile logice elementare

Nr . FUNCIA LOGIC Tabelul de adevr x 0 1 x 0 0 1 1 x 0 0 1 1 x 0 0 1 1 x 0 0 1 1 y 0 1 0 1 y 0 1 0 1 y 0 1 0 1 y 0 1 0 1 f 1 0 f 0 0 0 1 f 1 1 1 0 f 0 1 1 1 f 1 0 0 0 Expresia algebric Reprezentare a simbolic
x1

Denumirea

y=x

NU Negaie
y

I (AND) Conjuncie y = x1x2 x3 xn y = x1 x2 x3

x1 x2 y

x1

y = x1 x2 x3 ...xn

x2

I-NU (NAND) Negarea conjunciei

y = x1+x2++xn y = x1x2xn

x1 x2

SAU(OR) Disjuncie

y = x1 + x2 + ... + xn

x1 x2 y

SAU-NU (NOR) Negarea disjunciei

x 0 0 1 1

y 0 1 0 1

f 0 1 1 0

y = x1 x2 ... xn

x1 x2

SAU EXCLUSIV (XOR)

1.2.2 Proprietile operaiilor logice Deoarece variabilele i funciile n algebra logic pot primi doar dou valori, operaiile logice comparativ cu operaiile algebrice posed alte proprieti. Operaiile logice se supun urmtoarelor legi: 1) Legea asociativ x1 x2 x3 = (x1 x2) x3 = x1 (x2 x3) = ... ; (1.2) x1 + x2 + x3 = (x1 + x2) + x3 = x1 + (x2 + x3) = ... ; (1.3) 2) Legea comutativ x1 x2 = x2 x1; (1.4) x1 + x2 = x2 + x1; (1.5) 3) Legea distributiv x1 (x2 + x3) = x1 x2 + x1 x3; (1.6) x1 + (x2 x3) = (x1 + x2) (x1 + x3); (1.7) 4) Teorema lui Morgan
x + y = xy xy = x + y
x + y = xy xy = x + y

(1.8)

5) Legea absorbiei

x + xy = x

x( x + y ) = x

(1.9)

6) Legea ncleierii

( x + y)( x + y) = x

xy + x y = x

(1.10)

7) Legea dublei negri

x=x f ( x1 , x 2 ...x n ) = f ( x1 , x 2 ...x n )

(1.11)

8) Legea repetrii (tautologiei) x x x... = x (1.12) x + x + x + ... = x 9) Proprietile operaiilor cu constante i cu valori inverse x+0= x x +1=1 x + x =1 (1.13) x0 = 0 x 1 = x xx =0 Demonstrarea egalitilor de mai sus poate fi efectuat n dou moduri: a) Metoda transformrilor echivalente conform creia se efectueaz transformri echivalente ale prii drepte, stngi sau ale ambelor pri pn la obinerea unei identiti.

( x + y )( x + z ) = x x + x y + x z + y z = = x(1 + y + z ) + yz = x + yz

(1.14)

b)

Metoda induciei perfecte conform creia se alctuiesc tabele de adevr pentru ambele pri ale expresiei. Dac ele coincid, expresia este adevrat. (1.15) x y = x+ y 1.2.3 Formele canonice ale funciilor logice

Formele canonice prezint nite forme speciale ale funciilor logice ce permit de a efectua unele aplicri practice. Se utilizeaz urmtoarele forme canonice: a) Disjuncia elementar (sum logic elementar) reprezint disjuncia variabilelor cu sau fr negaie. De exemplu: x1 + x 2 ; x1 + x 2 + x 3 b) Conjuncia elementar (produs logic elementar) reprezint conjuncia variabilelor cu sau fr negaie. De exemplu: x1 x 2 ; x1 x 2 x3
10

Forma disjunctiv normal FDN reprezint disjuncia conjunciilor elementare. De exemplu: x1 + x1 x 2 + x1 x 3 d) Forma conjunctiv normal FCN reprezint conjuncia disjunciilor elementare. De exemplu: ( x1 + x 2 ) x 1 + x 2 x1 + x 3 e) Forma disjunctiv normal perfect FDNP reprezint o FDN n care fiecare conjuncie conine toate variabilele funciei. Numrul de variabile ale funciei reprezint rangul funciei. De exemplu: x1 x 2 x3 + x1 x 2 x 3 + x1 x 2 x3 = f ( x1 x 2 x3 ) f) Forma conjunctiv normal perfect FCNP reprezint o FCN n care disjunciile conin toate variabilele funciei. De exemplu: ( x1 + x 2 + x3 ) x 1 + x 2 + x 3 = f ( x1 x 2 x3 )
c)

)(

FDNP i FCNP pot fi obinute din acelai tabel de adevr. Pentru a obine FDNP, n tabela de adevr se aleg rndurile n care funcia y are valoarea 1 (tabelul 1.4). Fiecrui rnd ales i corespunde o conjuncie n care variabilele intr cu negare dac au valoarea 0 i fr negare dac au valoarea 1.

y = x 1 x 2 + x1 x 2
Tabelul 1.4 Tabel de adevr

(1.16)

X1 0 0 1 1

X2 0 1 0 1

Y 1 0 1 0
11

Pentru a obine FCNP, n tabela de adevr se aleg rndurile n care funcia y are valoarea 0. Fiecrui rnd ales i corespunde o disjuncie, n care variabilele intr cu negare dac au valoarea 1 i fr negare dac au valoarea 0.

y = x1 + x 2 x 1 + x 2

)(

(1.17)

1.2.4 Minimizarea funciilor logice Prin minimizarea funciilor logice se nelege aducerea funciei logice la una din cele mai simple forme posibile. Aceasta permite de a obine cea mai simpl structur a dispozitivului digital proiectat, de a micora dimensiunile lui, numrul de microcircuite utilizate, consumul de energie. Minimizarea poate fi efectuat prin cteva metode: 1) Metoda transformrilor echivalente conform creia se efectueaz transformri echivalente ale funciei logice folosind proprietile operaiilor logice. 2) Metoda tabelelor Karnaugh. 1.2.4.1 Metoda consensurilor Consensul a doi termeni produs P1 i P2 care conin aceeai variabil, variabil care este complement ntr-unul din ei i necomplementat n cellalt, se obine prin nlturarea variabilei respective i efectuarea produsului logic al celorlalte variabile din cei doi termeni produs. Descrierea algoritmului: a) Se stabilesc perechile de termeni pentru care exist consens i se adaug consensurile termenilor la forma elementar disjunctiv a funciei (1.18). b) Se elimin termenii care sunt acoperii de ali termeni existeni n expresia funciei (1.19). c) Se repet punctele a) i b) pn cnd nu se mai pot forma consensuri, sau toate consensurile care se pot forma sunt acoperite de termeni deja existeni.
12

Y = x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 Y = x1 x2 x3 + x1 x2 x3 + x1 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 = x1 x3 + x1 x3 x4 + + x1 x2 x3 x4 + x1 x2 x3

(1.18) (1.19)

1.2.4.2 Implementarea funciilor logice. Prin implementarea funciilor logice se nelege obinerea circuitului logic, funcionarea cruia este descris de funcia logic dat. Fiecrei variabile i corespunde un semnal de intrare a circuitului, funciei i corespunde semnalul de ieire. La implementarea FL se ia n consideraie baza de elemente logice, care prezint setul de elemente logice cu ajutorul crora se poate de implementat orice FL. Exist urmtoarele baze standarde de elemente logice: a) I, SAU, NU b) I, NU c) SAU, NU d) I NU e) SAU NU f) SAU NU , I Pentru a implementa o FL ntr-o baz anumit, expresia logic trebuie transformat astfel nct s fie folosite numai operaiile logice din baza dat. Aceasta se efectueaz cu ajutorul teoremei lui Morgan. a) I, SAU, NU y = x1 + x 2 x3
X1 X2 X3

1 &
Y

Figura 1.3 Circuit logic n baza I, SAU, NU

13

b) I, N y = x1 x2 x3
X1 X2 X3

&

&

X Y1

X1 X 2

X1 X 2

Figura 1.4 Circuit logic n baza I, NU c) I NU

y = x1 x2 x3 = x1 x1 x2 x3
X1

&
X2 X3

&

&

X1
&
Y

X1 X 2

X1 X 2 X 3

Figura 1.5 Circuit logic n baza I-NU

d) SAU NU

y = x1 + x2 x3 = x1 + x2 + x3 = x2 + 0 + x1 + x3 + 0
X2 0 X1 X3 0

1 1 1
Y

X2

Figura 1.6 Circuit logic n baza SAU-NU

X3

14

1.3 Ordinea ndeplinirii lucrrii Formarea structural i tabelar a elementelor logice. 1.3.2 Reprezentarea schematic a elementelor logice: I, SAU, SAU cu excludere, NU, I-NU, SAU-NU i verificarea tabelelor de adevr. 1.3.3 Minimizarea funciilor prin metoda transformrilor echivalente i tabelelor Karnaugh conform variantelor din tabelul 1.4. 1.3.4 Implementarea circuitului logic al funciei minimizate n programa Circuit Maker. 1.3.5 Se va realiza darea de seam cu includerea rezultatelor obinute. V 1 Tabelul 1.5 Variantele funciilor pentru minimizare Funcia

.1

Y = x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4
Y = x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4

3 4 5 6

Y = x1 + x2 + x3 + x4 x1 + x2 + x3 + x4 x1 + x2 + x3 + x4
1 2 3 4 1 2 3 4 1 2 3 4 1

( x + x + x + x )( x + x + x + x )( x + x + x + x )( x + x + x + x )
2 3 4

)(

)(
)(

Y = x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + + x1 x2 x3 x4 + x1 x2 x3 x4

Y = ( x1 + x2 + x3 + x4 ) x1 + x2 + x3 + x4 x1 + x2 + x3 + x4 x1 + x2 + x3 + x4

( x + x + x + x )( x + x + x + x )( x + x + x + x )( x + x + x + x )
1 2 3 4 1 2 3 4 1 2 3 4 1 2 3 4

)(

Y = x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1x2 x3 x4 + x1x2 x3 x4 + x1x2 x3 x4

15

Y = x1 + x2 + x3 + x4 x1 + x2 + x3 + x4 x1 + x2 + x3 + x4

Y = ( x1 + x2 + x3 + x4 ) x1 + x2 + x3 + x4 x1 + x2 + x3 + x4 x1 + x2 + x3 + x4

(x + x
1

+ x3 + x4 x1 + x2 + x3 + x4 x1 + x2 + x3 + x4

( x + x + x + x )( x + x + x + x )( x + x + x + x )( x + x + x + x )
1 2 3 4 1 2 3 4 1 2 3 4 1 2 3 4

)(

)(

)(

)(

)(

)(

9 10

Y = x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4
Y = ( x1 + x2 + x3 + x4 ) x1 + x2 + x3 + x4 x1 + x2 + x3 + x4

(x

+ x2 + x3 + x4 x1 + x2 + x3 + x4 x1 + x2 + x3 + x4

)(

)(

)(

11

Y = x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4

1.4 ntrebri de control Specificai tabelele de adevr ale funciilor logice; Scriei proprietile funciilor logice; Care sunt formele canonice ale funciilor logice; Obinerea formelor perfecte din tabelul de adevr; 5. Metodele de minimizare ale funciilor logice; 6. Bazele standarde de elemente logice; 7. Substituirea unor elemente logice cu altele; 1. 2. 3. 4. 1.5 Bibliografie Anatol Alexei Cursul de prelegeri Electronica digital, sub form de manuscris; 2. Gheorge Toace, Dan Nicula Electronica digital, Editura tehnic, Bucureti, 2005; 3. John Wakerly Circuite digitale: principii i practice folosite n proiectare, Teora, Bucureti, 2002; 4. Mihaela Lupea, Andreea Mihi Logici clasice i circuite logice Editura albastr, Cluj-Napoca, 2008;
1. 16

5. I. Spnulescu, S. Spnulescu Circuite integrale digitale i sisteme cu microprocesoare Editura Victor, Bucureti, 1996.

17

Lucrare de laborator nr.2 Circuite logice combinaionale 2.1 Scopul lucrrii Cunoaterea modului de funcionare a circuitelor logice combinaionale i nsuirea metodelor de analiz i sintez a circuitelor logice combinaionale. 2.2 Noiuni teoretice Circuitele logice combinaionale (c.l.c.) sunt circuite fr memorie (independente de propriile stri anterioare), caracterizate prin faptul c semnalele de ieire sunt combinaii logice ale semnalelor de intrare, existnd numai atta timp ct acestea din urm exist. Schema bloc a unui circuit logic combinaional este dat n figura 2.1, iar funciile de ieire ale acestuia pot fi scrise sub forma: yk = yk (x1, x2, ... , xn), unde k = 1, 2, ... , m.
x1 x2
. . .

(2.1)

. . .

C. L. C.

. . .

y1 y2 ym

xn

Figura 2.1 Schema bloc a unui c.l.c. Independena fa de timp a relaiilor 2.1 ar putea fi interpretat ca un rspuns instantaneu i simultan al ieirilor circuitului logic combinaional la o modificare simultan a intrrilor acestuia. n realitate, situaia este puin mai complicat. innd seama de faptul c un c.l.c. reprezint un ansamblu de pori logice
18

elementare interconectate ntre ele n diverse moduri, astfel nct informaiile prezente la intrri parcurg, de regul, n drumul lor ctre ieiri, un numr variabil de pori logice elementare, rezult c efectul modificrii valorilor logice ale intrrilor c.l.c. se propag ctre ieiri n intervale de timp diferite, ntotdeauna multipli de tpd. 2.2.1 Analiza i sinteza circuitelor logice combinaionale

n legtur cu circuitele logice combinaionale, se pun de regul dou probleme importante i anume: analiza i sinteza c.l.c. 2.2.1.1 Analiza circuitelor logice combinaionale Analiza c.l.c. pornete de la schema logic cunoscut a circuitului i urmrete stabilirea modului de funcionare a acestuia, fie prin construirea tabelului de funcionare, fie prin scrierea formei analitice a funciei de ieire. Spre exemplu, pornind de la schema logic a unui c.l.c. simplu, figura 2.2, deducem din consecutiv, urmrind transformrile semnalelor de intrare, expresia analitic a funciei de ieire: (2.2) Y = AB + AB

A
A B

AB

Y = AB + AB
Figura 2.2 Schema logic a unui XOR Construirea tabelului B de funcionare este acum extrem de simpl i urmeaz paii prezentai n coloanele AB tabelului 2.1.

19

Tabelul 2.1 B A 0 0 0 1 1 0 1 1

Tabelul de funcionare al c.l.c. din figura 2.2

B
A AB

AB

Y = A B + AB

1 1 0 0

1 0 1 0

0 0 1 0

0 1 0 0

0 1 1 0

Recunoatem funcia de ieire i tabelul de funcionare al circuitului SAU-EXCLUSIV (XOR). 2.2.1.2 Sinteza circuitelor logice combinaionale Sinteza c.l.c. pornete de la funcia pe care trebuie s o ndeplineasc circuitul i i propune obinerea unei variante (minimale) a structurii acestuia. Etapele sintezei sunt: definirea funciei (funciilor) de ieire, minimizarea i, n final, desenarea schemei circuitului. Dup modul n care este scris funcia, implementarea se poate face n diverse variante dintre care menionm: a) cu orice combinaie de circuite logice elementare; b) numai cu circuite NAND; c) numai cu circuite NOR. Spre exemplu, considernd funcia: (2.3) Y = A B i tabelul ei de funcionare, tabelul 2.2, ne propunem s realizm sinteza circuitului corespunztor n mai multe variante. Tabelul 2.2 Tabelul de adevr al funciei XOR B A Y 0 0 0 0 1 1 1 0 1 1 1 0
20

a) Sinteza utiliznd mai multe tipuri de circuite logice elementare Pornind de la tabelul 2.2, observm c forma canonic disjunctiv (FCD) a funciei este cea exprimat de relaia 2.2. Fiind o form deja minimal, implementarea ei conduce la circuitul din figura 2.2. Procednd similar, dar utiliznd forma canonic conjunctiv (FCC), obinem:

Y = ( A + B) A + B ,

care n urma implementrii conduce la circuitul din figura 2.3.

A+B A B

(2.4)

Y = ( A + B) A

Figura 2.3 O alt variant de implementare a XOR-ului

A+B b) Sinteza numai cu pori NAND Aplicnd De B Morgan asupra FCD, rel. 2.2, obinem:
Y = AB + AB = AB AB

( ) ( ),

(2.5)

a crei implementare poate fi realizat numai cu NAND-uri i conduce la circuitul din figura 2.4.

21

+Vcc A

Figura 2.4 Implementarea XOR-ului numai cu NAND-uri c) Sinteza numai cu pori NOR Aplicnd De Morgan asupra FCC, relaia 2.4, obinem: (2.6) Y = ( A + B) ( A + B ) = ( A + B) + A + B , a crei implementare poate fi fcut numai cu NOR-uri i conduce la circuitul din figura 2.5.

A Y

Figura 2.5 Implementarea XOR-ului numai cu NOR-uri n cele ce urmeaz, ne propunem prezentarea sintezei celor mai importante circuite logice combinaionale utilizate n electronica digital. d

22

2.2.2 Multiplexoare Multiplexoarele (MUX-urile) sunt circuite logice combinaionale, care permit trecerea datelor de la una din cele n intrri spre ieirea unic, figura 2.6.
A0 A1 . I0 I1 In-1
. . . . . .

Ap-1
. . .

MUX

Figura 2.6 Schema bloc general a unui multiplexor Selecia intrrii care urmeaz a avea acces la ieire se face printrun cuvnt de cod (adres) avnd p bii. Se observ c n=2p, adic numrul de intrri este egal cu numrul combinaiilor logice de adres a cror apariie urmeaz s autorizeze accesul succesiv al intrrilor ctre ieire. 2.2.2.1 Circuitul de multiplexare cu 4 intrri n cazul MUX-ului cu n=4 intrri (I0, I1, I2, I3), numrul barelor de adres este p=2 (A0, A1). Pornind de la definiia multiplexorului, construim tabelul de funcionare al unui MUX cu 4 intrri, tabelul 2.5, scriem forma canonic disjunctiv, rel. 2.7, i o implementm n figura 2.7. Tabelul 2.5 Tabelul de funcionare al unui MUX cu 4 intrri A 1 A 0 I0 I1 I2 I3 Y E 1 x x x x x x 0 0 0 0 I0 x x x I0 0 0 1 x I1 x x I1 0 1 0 x x I2 x I2 0 1 1 x x x I3 I3
23

A0

A1

+Vc c

A0
I0 I1 I2 I3

A1

Figura 2.7 MUX-ul cu 4 intrri

Y = E ( A1A 0 I 0 + A1A 0 I1 + A1A 0 I 2 + A1A 0 I3 ).
P0 P1 P2 P3

(2.7)

Observm c schema este prevzut i cu o intrare de autorizare E ( ENABLE) , activ n starea "L". Pentru E = 1 , indiferent de strile logice ale intrrilor i barelor de adres, ieirea se fixeaz n 0 logic i MUX-ul este inactivat. 2.2.3 Demultiplexoare Circuitele de demultiplexare (DMUX-urile) sunt c.l.c. care permit transmiterea datelor de la o intrare unic, la una din cele m ieiri selectate printr-un cuvnt de cod (adres). Schema bloc a unui DMUX cu m ieiri i p bare de adres p (m=2 ) este prezentat n figura 2.8.

24

A0

A1

. . .

Ap-1

. . .

a
I DMUX
. . .

Y0 Y1 1 .
. .

Figur 2.8

Ym-1

Schema bloc general a unui DMUX 2.2.3.1 Circuitul de demultiplexare cu 4 ieiri Circuitul de demultiplexare cu m=4 ieiri (Y0,Y1, Y2, Y3), are p=2 bare de adres (A0,A1). Tabelul 2.6 Tabelul de funcionare al unui DMUX cu 4 ieiri A1 A0 I Y0 Y1 Y2 Y3 0 0 I I 0 0 0 0 1 I 0 I 0 0 1 0 I 0 0 I 0 1 1 I 0 0 0 I Pornind de la tabelul de funcionare al unui astfel de circuit, tabelul 2.6, se scriu funciile de ieire:
Y0 = I A1 A 0 , Y1 = I A1A 0 , Y2 = I A1 A 0 , Y3 = I A1 A 0 ,

(2.8)

i se obine varianta de implementare din figura 2.9.

25

A1

A0

+Vcc

I Y0

Y1

Y2

Y3

Figura 2.9 DMUX-ul cu 4 ieiri 2.2.4 Codificatoare Codificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri de adres, constituind de fapt subsisteme ale unor circuite integrate pe scar medie (M.S.I.) sau larg (L.S.I.) cum ar fi: convertoarele de cod, circuitele ROM, PLA, etc. Schema bloc a unui codificator este prezentat n figura 2.10. Figura I2.10 Schema bloc general aA unui codificator 0 1
2 2.2.4.1 Codificatorul de adres simplu CD
. . . . . . . . . . . .

A2

In

Am-1 26

Codificatorul de adres simplu furnizeaz la ieire un cuvnt binar de m bii atunci cnd numai una din cele n intrri ale sale este activat. Tabelul 2.12 Tabelul de adevr al codificatorului de adres INTRRI ADRESE I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 1 1 1 1 Rezult c numrul cuvintelor furnizate la ieire este n=2m-1 i este egal cu numrul intrrilor. Pentru exemplificare, ne propunem s realizm sinteza unui codificator de adres cu n=7 intrri, deci cuvntul de adres va fi format din m=3 bii. Pornind de la tabelul de adevr, tabelul 2.12, se deduc expresiile funciilor de ieire, rel. 2.9, 2.10 i 2.11, i se obine varianta de implementare din figura 2.11: A0 = I1 + I3 + I5 + I7 ; (2.9) A1 = I2 + I3 + I6 + I7 ; (2.10) A = I + I + I + I . (2.11) 2 4 5 6 7 I I I I I I I
1 2 3 4 5 6 7

+Vcc

A0

A1 27 A2

Figura 2.11 Schema logic a codificatorului de adres Observaie: este interzis activarea simultan a mai multor linii de intrare deoarece se pot crea confuzii. De exemplu, activarea simultan a liniilor I1 i I2 genereaz cuvntul de cod A2=0, A1=1, A0=1 (011) care corespunde de fapt, ntr-o funcionare normal, activrii lui I3. n cazul n care nu se poate evita activarea simultan a mai multor intrri, se folosesc circuite de codificare (codare) prioritare. O alt variant de implementare a CD cu 7 intrri i 3 ieiri de adres se poate obine aplicnd relaiilor 2.12, 2.13 i 2.14 principiul dublei negaii i una din relaiile lui De Morgan:
A 0 = I1 + I 3 + I 5 + I 7 = I1 I 3 I 5 I 7 A1 = I 2 + I 3 + I 6 + I 7 = I 2 I 3 I 6 I 7 A 2 = I 4 + I 5 + I 6 + I 7 = I 4 I5 I6 I 7 +Vcc

(2.12) (2.13) (2.14)

Se obine schema prezentat n figura 2.12.

I1 I2 I3 I4 I5 I6 I7
A0

A1

A2

28

Figura 2.12 O alt variant de implementare a codificatorului adres 2.2.5 Decodificatoare Decodificatoarele sunt circuite logice combinaionale cu n intrri i m ieiri, realizate n tehnologie MSI, care activeaz una sau mai multe ieiri n funcie de cuvntul de cod aplicat la intrare (m=2n). Schema bloc a unui decodificator este prezentat n figura 2.13.

A0 A1
. . . . . .

Y0 Y1

DCD

. . .

. . .

An-1

Ym-1

Figura 2.13 Schema bloc general a unui decodificator

29

2.2.5.1 Decodificatorul de adres Decodificatorul de adres activeaz linia de ieire a crei adres codificat binar este aplicat la intrri. Schema bloc a unui decodificator de adres cu n=2 intrri 2 i m=2 =4 ieiri este prezentat n figura 2.14.
Y0 Y1 Y2 Y3

A0 A1

DCD

Figura 2.14 Schema bloc a unui decodificator cu 2 intrri i 4 ieiri Din tabelul de adevr, tabelul 2.13, se obin expresiile 2.15 ale funciilor de ieire i varianta de implementare din figura 2.15. Tabelul 2.13 Tabelul de adevr al decodificatorului cu 2 intrri i 4 ieiri A1 A0 Y0 Y1 Y2 Y3 0 0 1 0 0 0 0 1 0 1 0 0 1 A1 0 0 A 0 1 0 +Vcc 0 1 1 0 0 0 1
Y0 = A1A 0 ; Y1 = A1A 0 ; Y2 = A1A 0 ; Y3 = A1A 0

(2.215)
Y0

Y1

Y2 30 Y3

Figura 2.15 Schema logic a decodificatorului cu 2 intrri i 4 ieiri 2.2.5.2 Decodificatorul BCD - 7 segmente Decodificatorul BCD - 7 segmente prezint schema bloc din figura 2.16, accept un cod de intrare BCD i produce ieirile adecvate pentru selectarea segmentelor unui digit cu 7 segmente utilizat pentru reprezentarea numerelor zecimale 0, 1, .., 9.
A0 A1 A2 A3

DCD BCD - 7 sgm .... ....

Figura 2.16 Schema bloc a unui decodificator BCD - 7 segmente

g

Dac cele 7 ieiri ale decodificatorului sunt active n stare sus, ele se noteaz cu a, b, , g i vor comanda un display cu 7 segmente, figura 2.17 a, n care LED-urile se afl n conexiune catod comun (KC), figura 2.17 b. Dac ieirile decodificatorului sunt active n stare jos, ele se noteaz cu a , b,..., g i vor comanda un digit ale crui LEDuri se afl n conexiune anod comun (AC), figura 2.17 c. Este uor de neles faptul c, n condiiile n care LED-urile au catozii legai mpreun (KC) i conectai la mas, singurul
31

potenial care, aplicndu-se pe anozi, poate deschide LED-urile, este +VCC, deci 1 logic. Un raionament similar poate fi fcut pentru conexiunea AC.

a f e d g c b
. . .

b
. . . . . . . . .

g KC (la mas)

(a)

(b)

AC (la +VCC)

(c)

Figura 2.17 Display-ul cu 7 segmente, a) notarea segmentelor; b) schema electric pentru KC; c) schema electric pentru AC.

2.2.5.3 Decodificatorul BCD - 7 segmente cu componente discrete Ca i n cazul celorlalte circuite logice combinaionale studiate pn n prezent, ne propunem s realizm sinteza unui decodificator BCD - 7 segmente cu componente discrete. n acest scop, alctuim tabelul de adevr al decodificatorului, tabelul 2.15, trecnd n prima coloan numerele zecimale de la 0 la 15, n coloanele 2 5 combinaiile logice de intrare corespunztoare numerelor zecimale din prima coloan
32

(cod binar natural), iar n urmtoarele 7 coloane ieirile a, b, , g, active n 1 logic. Se completeaz, linie cu linie, cele 7 coloane corespunztoare funciilor de ieire, astfel nct segmentele activate s formeze cifra nscris n prima coloan a tabelul 2.15, conform corespondenei din figura 2.18. Tabelul 2.15 Tabelul de adevr al decodificatorului BCD 7 segmente A A A A a b c d e f g
3 2 1 0

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

1 0 1 1 0 1 1 1 1 1 x x x x x x

1 1 1 1 1 0 0 1 1 1 x x x x x x

1 1 0 1 1 1 1 1 1 1 x x x x x x

1 0 1 1 0 1 1 0 1 1 x x x x x x

1 0 1 0 0 0 1 0 1 0 x x x x x x

1 0 0 0 1 1 1 0 1 1 x x x x x x

0 0 1 1 1 1 1 0 1 1 x x x x x x

De exemplu, combinaiei binare 0000 i corespunde n zecimal cifra 0 a crei vizualizare presupune aprinderea LED-urilor a, b, c, d, e i f, deci activarea prin 1 logic a liniilor de ieire corespunztoare ale decodificatorului. Prin urmare, se completeaz prima linie a tabelului 2.15 cu 1 logic, exceptnd locaia corespunztoare ieirii g, care rmne n 0 logic. Se procedeaz similar pentru toate combinaiile binare corespunztoare numerelor de la 0 la 9.
33

A1A0 A3A2
00

00

01

11

10

A1A0 A3A2
00

00

01

11

10

Figura 2.18 Vizualizarea cifrelor zecimale pe un display cu 7 01 01 segmente 0 0 0

11 11 x x x numerelor Pentru de la x 10 la x x combinaiile x binare x care corespund 15, interzise n BCD, starea ieirilor decodificatorului este 10 10 x x x pexcare o marcm indiferent, situaie prin x n tabelul 2.15. Observm c funciile de ieire a, b, , g, corespunztoare celor 7 segmente, sunt incomplet definite, fapt de care va trebui s inem A1A0 A1A0 seama n procesul de minimizare. 00 01 11 10 01 10 11 00 Se completeaz diagramele Veitch-Karnaugh ale celor 7 A3A2 A3A2 00 alege minimizarea 00 funcii de ieire, figura de tip 0 0 2.19, i se conjunctiv, deoarece din analiza diagramelor se constat c 01 01 0 0 locaiile care conin 0 logic sunt mai puine. 11 10

x x

x x

11 10

x x

x x

A1A0
00 01 11 10

A1A0 A3A2
00 01 11 10

00

01

11

10

A3A2
00 01 11 10

0 0 x 0 x

0 0 x x x x

x x

x 34 x

(a)

(b)

(c)

(d)

(e)
A3A2

(f)

A1A 0 Figura 2.19 corespunztoare celor 7 segmente 11 VK10 00 Diagramele 01

00

01 0 Figura 2.19 (g) Diagramele VK corespunztoare celor 7 segmente (continuare) 11 10

x x

x x 35

Observaie: Locaiile libere din diagramele VK sunt cele n care n mod normal ar fi trebuit nscris valoarea logic 1. Din motive de simplitate a desenului i uurin a gruprilor, locaiile respective au fost lsate libere.
A3 A2 A1 A0

A 3 A 2 A1

aFMC

bFMC

gFMC

Figura 2.20 Schema sintetizat a decodificatorului BCD 7 segmente Expresiile formelor minimale conjunctive sunt:
a FMC = A3 + A 2 + A1 + A0 A 2 + A1 + A0 ; bFMC = A 2 + A1 + A0 A 2 + A1 + A0 ;

( (

)(

)(

(2.23)

g FMC = A3 + A 2 + A1 A 2 + A1 + A0 ,

)(

36

iar implementarea lor conduce la schema codificatorului BCD 7 segmente din figura 2.20. Ordinea ndeplinirii lucrrii: 1. De proiectat un decodificator specializat pentru indicatorul cu apte segmente ce decodific toate combinaiile codului de intrare, conform variantei din tabelul 2,16:
2.3

Tabelul 2.16 Variante pentru proiectare.

Varianta Ieirile decodificatorului n baza elementelor logice Numrul de intrri ale elementelor logice 2 3 4 2 3 4 2 3 4 2

1 2 3 4 5 6 7 8 9 10

directe inverse directe inverse directe inverse directe inverse directe inverse

I, NU, SAU I, NU SAU, NU SAU-NU SAU-NU I, NU, SAU I, NU SAU, NU SAU-NU SAU-NU

Se recomand urmtoarea ordine de proiectare: a) principiul de funcionare a dispozitivului se aduce n forma tabelului de adevr; b) se obin funciile minimizate pentru fiecare ieire a dispozitivului cu ajutorul diagramelor Karnaugh; c) funciile obinute se trec n baza de elemente indicat; d) se alctuiete circuitul format din elemente logice i DNC tipice n programa Circuit Maker.
37

1.

Se va realiza darea de seam conform rezultatelor obinute. 2.4 ntrebri de control: 1. Specificai tabelele de adevr i principiile de funcionare ale DDC tipice; 2. Desenai circuitele logice ale DDC tipice; 3. Explicai etapele de proiectare ale DDC specializate; 4. Principiul de funcionare al decodificatorului BCD 7 segmente; 5. Explicai rezultatele obinute n urma proiectrii BCD 7 segmente; 2.5 Bibliografie 1. Anatol Alexei Cursul de prelegeri Electronica digital, sub form de manuscris; 2. Gheorge Toace, Dan Nicula Electronica digital, Editura tehnic, Bucureti, 2005; 3. John Wakerly Circuite digitale: principii i practice folosite n proiectare, Teora, Bucureti, 2002; 4. Mihaela Lupea, Andreea Mihi Logici clasice i circuite logice Editura albastr, Cluj-Napoca, 2008; 5. I. Spnulescu, S. Spnulescu Circuite integrale digitale i sisteme cu microprocesoare Editura Victor, Bucureti, 1996.

38

Lucrare de laborator nr.3 Dispozitive digitale secveniale CIRCUITE BISTABILE 3.1 Scopul lucrrii: Cunoaterea modului de funcionare i a configuraiei bistabililor, frecvent utilizate n circuite logice secveniale. 3.2 Noiuni teoretice: Bistabile - prezint cele mai simple DDS pentru memorizarea unui semnal binar prin intermediul instalrii lui n una din dou stri posibile stabile. Reprezentarea funcional a unui bistabil este dat n figura 3.1.
X1 . . . XnT (TT)Q Q
intrri funcionale

Y
1
ieirea direct ieirea

Y
2 invers

regim normal de funcionare

Figura 3.1 Reprezentarea funcional a unui bistabil. Un bistabil permite de a memoriza informaia n volum de un bit. Este reprezentantul clasei de circuite basculante, care sunt nite circuite ce conin reacii pozitive.

39

Clasificarea bistabililor:
a) b) c) d) e) Dup funcia bistabilului. Bistabile tip RS - cu intrri separate. Bistabile de tip D - de memorie. Bistabile de tip T - de numrare (pentru divizarea frecvenei impulsurilor). Bistabile tip JK - universale. Bistabile complexe - sunt formate din cteva bistabile diferite. Dup principiul de schimbare a strii bistabilului. Bistabile asincrone - la care starea poate fi schimbat doar prin schimbarea semnalelor funcionale. Bistabile sincrone - la care schimbarea strii se efectueaz cu ajutorul unui semnal special, numit semnal de sincronizare. n figura 3.2 este reprezentat schematic un bistabil sincron. D
intrare funcional

a) b)

CTQ
intrare de sincronizare

Bistabil sincron

Figura 3.2 Reprezentarea funcional a unui T sincron Dup tipul intrrii de sincronizare bistabile sincrone sunt: a) Statice - la care semnalul de sincronizare prezint un nivel logic. Acestea la rndul su se mpart n bistabile: a.1. cu intrare C direct a.2. cu intrare C invers b) Dinamice - la care semnalul de sincronizare prezint un monoimpuls. Acestea la rndul su se mpart n bistabile: b.1. cu intrare C direct
40

b.2. cu intrare C invers n figura 3.3 sunt reprezentate tipurile de intrri de sincronizare.
C C C C Bistabil sincron, static C - direct Bistabil sincron, static C - invers Bistabil sincron, dinamic C - direct Bistabil sincron, static C - invers i

Figura 3.3 Tipurile de intrri de sincronizare a) b) a)

b)

Dup tipul intrrilor funcionale: Bistabile cu intrri directe. Bistabile cu intrri inverse. Dup structura intern: Bistabile cu o treapt conin un singur bistabil elementar. Bistabile cu dou trepte de tip master-slave conin dou bistabile elementare : prima treapt-conductoare, a doua treapt condus.

3.2.1. Circuite basculante bistabile SR Circuitele basculante bistabile SR (CBB-SR) se obin prin introducerea unei reacii ntr-un sistem elementar de ordin zero. Sistemul astfel obinut este de ordin 1. CBB-SR pot fi realizate n varianta asincron, sincron sau "master-slave" (stpn-sclav).

41

3.2.1.1 Circuitul basculant bistabil SR asincron Circuitul basculant bistabil SR asincron, cunoscut datorit proprietilor sale de a memora - i sub denumirea de latch (zvor), poate fi realizat cu NOR-uri sau cu NAND-uri. Circuitul basculant bistabil SR asincron realizat cu NOR-uri Circuitul basculant bistabil SR asincron realizat cu NOR-uri prezint schema din Figura 3.4 i tabelul de tranziie tabelul 3.1, n care s-a notat cu indice n - valoarea logic prezent i cu n+1 - valoarea logic viitoare. Tabelul 3.1 Tabel de tranziie al CBB-SR asincron, varianta NOR Sn Rn Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 x
S R P
2

P1

Q Q

Q Q a) Schema logic b) Schema bloc

Figura 3.4 CBB-SR asincron, varianta NOR

42

Expresia ieirii Q a circuitului poate fi obinut din figura 3.4, astfel:

Q n +1 = S n + R n + Qn = Sn + R n Q n

(3.1)

Eliminnd negaia n ambii membri ai relaiei 3.1, obinem: Q n +1 = S n + R n Q n . (3.2) Un alt mod de a obine expresia 3.2 l reprezint utilizarea diagramei VK din Figura 3.5, n locaiile creia au fost trecute valorile logice ale lui Qn+1. Completarea locaiilor diagramei s-a fcut innd seama de tabelul de tranziie, tabelul 3.1, astfel:
SR Qn n n 00 0 1 0 1 01 0 0 11 x x 10 1 1 Sn n

Figura 3.5 Diagrama VK pentru CBB-SR asincron - varianta NOR - pentru SnRn = 00, Qn+1=Qn (prima linie a tabelului de tranziie), deci valorile logice ale lui Qn se trec n coloana SnRn = 00 a diagramei VK; - pentru SnRn=01(10), Qn+1=0(1) indiferent de valorile lui Qn i locaiile din coloana a doua (a patra) a diagramei VK se completeaz cu 0(1). - pentru SnRn=11, ieirile celor dou pori sunt forate simultan n 0 logic, deci s-ar ajunge la situaia inadmisibil n care: Q n +1 = Q n +1 = 0 . (2.3) (de Din acest motiv combinaia de intrare SnRn=11 este interzis obicei prin logic suplimentar) iar n locaiile
43

corespunztoare ale tabelul 3.1 i diagramei VK din Figura 3.5, se pune semnul "x", specific locaiilor n care funcia este nedefinit. n urma minimizrii, se obine relaia 3.2. Denumirile S (SET) i R (RESET) ale intrrilor latch-ului SR asincron provin din limba englez i au semnificaiile: nscriere, respectiv tergere. ntr-adevr, observm c pentru SnRn=10, intrarea de nscriere Sn este activat i n memoria elementar se nscrie 1 logic, deci Qn+1=1. Similar, pentru SnRn=01, intrarea de tergere Rn este activat i memoria este tears: Qn+1=0. Relaia 3.2 se verific cu uurin pentru primele 3 linii ale tabelul 3.1. Circuitul basculant bistabil SR asincron realizat cu NAND-uri Schema circuitului basculant bistabil SR asincron realizat cu NAND-uri este prezentat n Figura 3.6, iar tabelul de tranziie este tabelul 3.2.

S
P
1

R
Q

P2

a) schema logic

b) schema bloc

Figura 3.6 CBB-SR asincron, varianta NAND Tabelul 3.2 Tabel de tranziie al CBB-SR asincron, varianta Q NAND
44

Sn

Rn

1 1 0 0

1 0 1 0

Qn+1 Qn 0 1 x

Dup schema logic din Figura 3.6 putem scrie:

Q n +1 = S n R n Qn = Sn + R n Q n ,

(3.4)

relaie identic cu rel. 3.2, obinut n cazul circuitului basculant bistabil SR realizat cu NOR-uri. Aceeai relaie se obine i n urma minimizrii funciei logice Qn+1 cu ajutorul diagramei VK din Figura 3.7.
Sn R n

Qn 0 1

00 x x Sn

01 1 1

11 0 1

10 0 0
R n Qn

Figura 3.7 Diagrama VK pentru CBB-SR asincron, varianta NAND Indiferent de varianta de implementare adoptat, CBB-SR asincron prezint urmtoarele deficiene: - aceleai semnale care indic modul cum (n care) trebuie s se fac nscrierea, dicteaz i momentul cnd trebuie s aib loc aceasta; - pentru anumite tranziii ale intrrilor circuitului, starea ieirilor este imprevizibil.

45

Exemplu: Tranziia 1100 a intrrilor, poate aduce ieirile Q, ale Q CBB din figura 3.6 n oricare din cele dou stri posibile. Astfel, pentru SnRn=11, ambele ieiri vor fi forate n 0, Qprin intermediul legturilor de reacie porile P1, Q= =0, validnd P2. Aplicnd acum SnRn=00 i admind c poarta P1 este mai Q rapid, se va obine un 1 logic la ieirea , ceea ce determin prin reacie - un 0 logic la ieirea Q. Evident, dac aplicm aceeai supoziie pentru poarta P2, valorile logice ale ieirilor se inverseaz. 3.2.1.2 Circuitul basculant bistabil SR sincron Circuitul basculant bistabil SR sincron se obine din cel asincron prin adugarea a dou pori, 3 i 4, validabile de un impuls de tact (Figura 3.8 i 3.9). Funcionarea celor dou CBB-SR sincrone fiind similar, ne vom limita la explicarea funcionrii circuitului din Figura 3.6 a. Observm c pentru CLK = 1 , porile 3 i 4 sunt inhibate i orice modificare a lui S i R nu va afecta CBB-ul SR asincron format din porile 1 i 2. ntr-adevr, pentru CLK = 1 , intrrile acestuia vor fi SnRn=00 i, conform primei linii din tabelul 3.1, Qn+1=Qn i ieirile vor rmne neschimbate. Cnd CLK = 0 , porile 3 i 4 vor fi validate i intrrile S R , transformate n SR, vor avea acces la intrrile CBB-SR asincron, acionnd conform tabelul 3.1. Pentru o funcionare sincron a circuitului este necesar ca CLK = 0 , care dicteaz cnd s se execute comenzile date de intrrile S R , s apar numai dup ce acestea s-au stabilizat. Modificarea lui S R n intervalul de timp n care porile de intrare 3 i 4 sunt deschise, conduce la o funcionare asincron a circuitului. Din acest motiv, sunt necesare condiii restrictive pentru relaia de timp dintre CLK i S R .

46

S
3 S 1

CLK R
4 R 2 Q

a) schema logic

b) schema bloc

Figura 3.8 CBB-SR sincron, varianta NOR

S CLK R

Q
R
S CLK R Q

S
1 2

Q
b) schema bloc

a) schema logic

Figura 3.9 CBB-SR sincron, varianta NAND Circuitul din Figura 3.8 funcioneaz similar, impulsul de tact fiind de aceast dat activ pe palierul superior (1 logic) al impulsului de tact.

47

3.2.1.3 Circuitul basculant bistabil SR Master-Slave Dup cum reiese din Figura 3.10, circuitul basculant bistabil SR Master-Slave reprezint o extensie serie a bistabilului SR sincron implementat cu NAND-uri (v. Figura 3.9). Schema logic este prezentat n Figura 3.11 a), iar diagramele impulsurilor CLK i CLK - n Figura 3.11 b) i c).
S CLK R SM M QM RM

SS RS S QS Q

Figura 3.10 CBB-SR-MS - Schema bloc Funcionare n intervalul (1)-(2), v. diagramele b i c din Figura 3.9, porile de intrare (3M, 4M) i de transfer (3S, 4S) sunt blocate, iar MASTER-ul este izolat att de intrri ct i de SLAVE. n intervalul (2)-(3), CLK=1 i porile 3M, 4M sunt validate, iar informaia se nscrie n MASTER; porile 3S, 4S fiind blocate ( CLK = 0 ), bistabilul SLAVE este n continuare izolat fa de MASTER. n intervalul (3)-(4) se repet situaia din intervalul (1)-(2) cnd MASTER-ul era izolat att de intrri ct i de SLAVE.

48

n sfrit, dup momentul (4), porile 3M, 4M sunt blocate (MASTER-ul izolat fa de intrri) iar porile 3S, 4S sunt validate i informaia din MASTER se transfer n SLAVE. Concluzionnd, nscrierea informaiei n MASTER are loc nainte de momentul (3) (posibil chiar pe frontul descresctor al CLK), iar transferul ei n SLAVE (i deci la ieire) are loc dup momentul (4) (deci pe acelai frontR descresctor al CLK). CLK
S Pori intrare CBB-SR MASTE R asincron

3M

4M

CBB-SR MASTE R sincron

1M

2M

3S

Pori transfer

4S CBB-SR SLAVE asincron

CBB-SR SLAVE sincron

1S

2S

CLK

a)

49

CLK "1 " "0"

CLK

b)

(2 ) (1 )

(3 ) (4 )

"1" c) "0"

(1 ) (2 )

(4 ) (3 )

Figura 3.11 CBB-SR-MS: a) schem; b), c) diagrame Prin urmare, pentru nscrierea fr erori a informaiei n CBB-SR-MS, este necesar ca aceasta s rmn stabil la intrare un interval de timp n jurul intervalului (3)-(4). Dei realizeaz o mult mai bun separaie ntre cnd i cum trebuie s se modifice informaia memorat, CBB-SR-MS nu elimin dezavantajul reprezentat de posibilitatea apariiei tranziiilor nedeterminate (v. tabelul 3.1 i 3.2). Evident, se pot construi CBB-SR-MS care s comute pe tranziia pozitiv a impulsului de tact. 3.2.2 Circuite basculante bistabile de tip D Circuitele basculante bistabile de tip D pot fi realizate n varianta asincron, sincron i Master-Slave. 3.2.2.1 Circuitul basculant bistabil de tip D asincron Circuitul basculant bistabil de tip D asincron, Figura 3.12, se obine dintr-un CBB-SR asincron (Figura 3.4, tabelul 3.1 sau
50

Figura 3.6, tabelul 3.2), prin ataarea unui inversor n scopul eliminrii strilor nedeterminate.
D

S Q

Figura 3.12 Circuitul basculant bistabil de tip D asincron Datorit inversorului, din tabelul 3.1 rmn numai liniile 2 i 3 pentru care D n = Sn = R n , obinndu-se tabelul 3.3. Tabelul 3.3 Tabelul de tranziie al CBB de tip D Qn Qn+1 Dn = S n = Rn 1 0 x x 1 0

Deoarece repet practic instantaneu la ieire ceea ce i se aplic la intrare (v. tabelul 3.3), circuitul nu prezint interes practic. 3.2.2.2 Circuitul basculant bistabil de tip D sincron

51

Variantele de CBB tip D sincron perezentate n Figura 3.13 i 3.14 au fost obinute prin ataarea cte unui inversor circuitelor basculante bistabile SR sincrone din Figura 3.8 i 3.9.

D CLK
Q

a) modul de obinere b) schema bloc Figura 3.13 CBB-D sincron comandat de palierul inferior al CLK
D CLK S Q R D Q CLK

a) modul de obinere

b) schema bloc

Figura 3.14 CBB-D sincron comandat de palierul superior al CLK

52

Ca i n cazul CBB-SR sincron, pentru a realiza o comutare sincronizat de CLK, este necesar ca informaia de la intrarea D s se modifice n afara palierului activ al impulsului de tact ( CLK = 0 pentru Figura 3.13 i CLK=1 pentru Figura 3.14), n timpul palierului respectiv aceasta trebuind s rmn stabil. Apariia palierului activ al impulsului de CLK declanaz operaiunea de nscriere a informaiei n bistabil i permite citirea acesteia la ieire. Intervalul de timp scurs ntre momentul apariiei informaiei la intrarea bistabilului i momentul n care aceasta poate fi citit la ieire, reprezint o temporizare comandat prin CLK. De fapt, denumirea de bistabil de tip D, provine din englezescul DELAY=ntrziere. n Figura 3.15 am reprezentat schema logic a unuia din cele dou latch-uri de tip D a cte 2 bii fiecare, din structura circuitului integrat CDB 472, iar n tabelul 3.4 - funcionarea latch-ului respectiv.
D E (CLK)

Q0

Figura 3.15 Schema logic a latch-ului de tip D din structura CI - CDB 472 Tabelul 3.4 Explicativ pentru funcionarea latch-ului de tip D din Figura 3.15 Mod Intrri Ieiri operare E D Qn+1 Qn + 1
53

Q0

Autorizare date Blocare date

1 1 0

0 1 x

0 1 Qn

1 0
Qn

Bistabilul de tip D sincron are numeroase aplicaii practice, dintre care amintim: latch-ul adresabil, memoria RAM, etc. 3.2.3 Circuite basculante bistabile de tip T Circuitul basculant bistabil de tip T se obine dintr-un bistabil D prin introducerea unei reacii suplimentare ieireintrare, aplicat prin intermediul unui circuit logic combinaional elementar, Figura 3.16.
T

CLK

D Q

CLK Q

a) modul de obinere

b) schema bloc

Figura 3.16 Circuitul basculant bistabil de tip T sincron Tabelul 3.5 Tabelul de tranziie al circuitului basculant bistabil de tip T Tn Qn+1 0 Qn 1 Qn

54

Din tabelul de tranziie, tabelul expresia funciei de ieire;

3.5, se poate deduce (3.5)

Q n +1 = Q n Tn + Q n Tn = Q n T .

Bistabilul T din Figura 2.20 nu ndeplinete funcia de memorie propiu-zis (cum este cazul bistabilelor SR i D), avnd un comportament definit att de intrare ct i de starea n care se afl. El este cel mai simplu sistem automat i este utilizat, spre exemplu, la construirea numrtoarelor asincrone. 3.2.4 Circuite basculante bistabile de tip JK Reamintim faptul c bistabilul D a aprut ca urmare a necesitii de a nltura tranziiile nedeterminate ale bistabilelor SR. Acelai efect de eliminare a tranziiilor nedeterminate se poate obine prin introducerea de reacii suplimentare n structurile SR. 3.2.4.1 Circuitul basculant bistabil JK asincron
J Bistabilul JK asincron, Figura K 3.17, poate fi obinut din bistabilul SR asincron prin introducerea unei reacii.

55

Figura 3.17 Schema circuitului basculant bistabil JK asincron Din Figura 3.17 se poate deduce succesiv funcia de ieire a circuitului: Sn = J n Qn ; (3.6) R n = K n Qn ; (3.7) . Q = K Q + ( J Q + Q ) = ( K Q )( J Q + Q ) = Q = J Q + K Q
n +1 n n n n n n n n n n n +1 n n n n

= ( K n + Qn )( J n Qn + Qn ) = K n J n Qn + K n Qn + J n Qn ;

(3.8)

innd seama de rel. 3.9 i tabelul de tranziie al CBB-SR asincron, tabelul 3.1, putem alctui tabelul 3.6. Tabelul 3.6 Tabelul de tranziie al CBB-JK asincron Jn Kn Sn Rn Qn+1 0 0 0 0 Qn 0 1 0 Qn 0 Qn 1 0 0 1 Qn Qn 1 1 Qn Se observ c pentru Jn=Kn=1, se obine la ieire CL ieirile oscileaz permanent ntre 1 logic. J K 0 i K
Q n +1 = Q n

, deci

3.2.4.2 Circuitul basculant bistabil JK sincron Schema CBB-JK sincron, Figura 3.18, se obine din cea precedent prin introducerea unei borne suplimentare pentru tact iar tabelul de tranziie este tabelul 3.7.

56

Figura 3.18 Schema circuitului basculant bistabil JK sincron Tabelul 3.7 Tabelul de tranziie al circuitului basculant bistabil JK sincron Jn Kn CLK Qn+1 0 0 Qn 01 Funcionare 1 0 1 01 sincron 0 1 0 01 1 1 Qn 01 x x 0 Qn Circuit blocat 0 1 1 Funcionare 01 asincron 0 1 0 01 Se observ c prin legarea mpreun a intrrilor J i K se obine un bistabil de tip T care, pentru Jn=Kn=Tn=1, basculeaz dintr-o stare n alta la comanda impulsului de CLK. 1.2 Ordinea de ndeplinire a lucrrii de laborator 1. Se va realiza schemele logice ale bistabililor SR asincrone i sincrone i se va testa tabelele de adevr; 2. Se va realiza schema logic a bistabilului D i se testeaz tabelul de adevr; 3. Se va realiza schema logic a bistabilului JK sincron i se va verifica funcionarea circuitului dup tabelul de adevr n timp, stabilind condiiile logice pe J i K i aplicnd impulsuri de tact;
57

4. 5. 6. 1.3 1. 2. 3. 4.
1.

Se va realiza schema logic a bistabilului T i se va verifica funcionarea circuitului dup tabelul de adevr; Circuitele logice vor fi realizate n programa Circuit Maker; Se va realiza darea de seam cu includerea rezultatelor obinute. ntrebri de control Clasificarea i destinaia bistabililor; Schemele logice i principiile de funcionare ale bistabililor; Tabelele de adevr ale bistabililor; Realizarea altor bistabili n baza bistabililor JK. 1.4 Bibliografie Anatol Alexei Cursul de prelegeri Electronica digital, sub form de manuscris; Gheorge Toace, Dan Nicula Electronica digital, Editura tehnic, Bucureti, 2005; John Wakerly Circuite digitale: principii i practice folosite n proiectare, Teora, Bucureti, 2002; Mihaela Lupea, Andreea Mihi Logici clasice i circuite logice Editura albastr, Cluj-Napoca, 2008; I. Spnulescu, S. Spnulescu Circuite integrale digitale i sisteme cu microprocesoare Editura Victor, Bucureti, 1996.

2. 3. 4. 5.

58

Lucrare de laborator nr.4 Numrtoare de impulsuri

4.1

Scopul lucrrii: Studierea numrtoarelor i nsuirea metodelor de analiz i sintez a circuite logice secveniale.

4.2 Noiuni teoretice: Numrtoarele sunt circuite logice secveniale care nregistreaz numrul de impulsuri aplicate la intrare. Ele se realizeaz prin asocierea circuitelor basculante bistabile, avnd rol de celule de memorie binar, cu circuite logice combinaionale, care determin modul corect n care urmeaz ca numrtorul s-i schimbe starea la fiecare nou impuls aplicat la intrare. 4.2.1 Clasificare Clasificarea numrtoarelor se face dup anumite criterii: 1. modul de funcionare (comutare a bistabililor): a) asincrone celulele de memorie din care este construit numrtorul nu comut simultan ci aleator; b) sincrone celulele de memorie din care este construit numrtorul comut simultan sub aciunea unui impuls de tact aplicat simultan tuturor celulelor. 2. modul de modificare a strilor (coninutului): a) directe i cresc coninutul cu o unitate la fiecare impuls aplicat la intrare; b) inverse coninutul scade cu o unitate la fiecare impuls aplicat la intrare; c) reversibile numr direct sau invers, n funcie de o comand aplicat din exterior. dup modulul de numrare: a) numrtoare cu modul fix de numrare b) numrtoare programabile modul de numrare poate fi schimbat
3. 59

Mn 2n-1, n numrul de bistabili; Cn=2n-1, Cn - capacitatea numrtorului. 4.

a)

(4.1) (4.2)

dup structura numrtorului: numrtoare cu structur regulat (clasic): Mn = 2n-1; (4.3) b) numrtoare cu structura neregulat conine legturi arbitrare ntre bistabile, Mn < 2n-1; (4.4) 5. dup forma reprezentrii rezultatului: a) numrtor cu ieiri paralele are anumit numr de ieiri la care avem codul paralel; b) numrtoare cu ieire n faz au 1 sau 2 ieiri la care se obine un impuls ce coincide n faz cu un anumit numr din impulsurile de intrare; c) numrtoare cu ieiri combinate conin ieiri paralele i ieiri n faz. 4.2.2 Numrtor binar asincron direct Tabelul de adevr al numrtorului direct este prezentat n tabelul 4.1 a). Schema logic a numrtorului este realizat prin conectarea n cascad a bistabililor de tip JK n configuraie de bistabili de tip T, Figura 4.1.
Q0 1 J CKin CK K R Q CBB0 Q 1 J CK K R Q CBB1 Q Q1 1 J CK K R Q CBB2 Q Q2 1 J CK K R Q CBB3 Q Q3

Reset

Figura 4.1 Numrtor asincron direct

60

Q0, Q1, Q2, Q3 ieirile numrtorului, ne dau starea lui la un moment dat. R este semnalul de Reset, folosit pentru aducerea numrtorului n starea iniial, la 0000. Intrrile bistabililor JK sunt toate legate la 1 logic, deci bistabilii vor comuta la fiecare impuls de tact. Tact exterior se aplic doar pe intrarea primului bistabil. Formele de und pentru numrtorul binar asincron direct sunt prezentate n Figura 4.2.
CKin Q0 Q1 Q2 Q3 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000 7 0 1 2 3 4 5 6 8 9 10 11 12 13 14 15 16

Figura 4.2 Diagrama n timp pentru numrtorul special asincron direct Numrtorul este modulo 15, numrnd direct n binar, de la 0000 la 1111. El basculeaz pe fronturile descresctoare ale impulsurilor de tact. Dezavantajul numrtorului asincron este c timpul de comutare, n cel mai defavorabil caz, este egal cu suma timpilor de comutare a tuturor bistabililor care l compun. Avantajul lui const n simplitatea schemei, realizat doar cu bistabile, prin interconectri directe. Tabelul 4.1 Tabelele de adevr ale numrtoarelor a) Numrtor direct b) Numrtor invers
Nr. 0 Q0 0 Q1 0 Q2 0 Q3 0 Nr. 0 Q0 1 Q1 1 Q2 1 Q3 1 61

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

1 0 0 1 1 0 0 1 1 0 0 1 1 0 0

1 1 1 0 0 0 0 1 1 1 1 0 0 0 0

1 1 1 1 1 1 1 0 0 0 0 0 0 0 0

4.2.3 Numrtor binar asincron invers Schema logic a numrtorului este prezentat n Figura 4.3.
Q0 CBB0 J CKin CK K R Q Q CBB1 J CK K R Q Q Q1 CBB2 J CK K R Q Q2 1 1 1

Reset

Figura 4.3 Numrtor asincron invers Numrtorul este modulo 7, numrnd invers n binar, de la 111 la 000. El basculeaz pe fronturile descresctoare ale impulsurilor de tact conform diagramelor n timp prezentate n Figura4.4.

62

Figura 4.4 Diagrama n timp pentru numrtorul asincron invers 4.2.4 Numrtor binar asincron reversibil Numrtorul reversibil (figura 4.5) poate efectua att operaia de numrare n sens direct (n sus) ct i n sens invers (n jos). Bistabilii folosii sunt de tip T realizate din JK sau DMS. Determinarea sensului de numrare se stabilete printr-o linie suplimentara de sens notata de obicei U/nD (UP/nDOWN). Comutarea are loc cu ajutorul multiplexorului, care poate fi realizat dup figura 4.6. - daca U/nD = 1 se conecteaz Qk la Ck+1, numrare n sens direct; - daca U/nD = 0 se conecteaz Q k la Ck+1, numrare n sens invers.

Figura 4.5 Numrtor asincron reversibil

63

Figura 4.6 Variante de realizare a multiplexorului 2:1 4.2.5 Numrtor binar sincron serie i paralel Realizarea numrtoarelor de tip sincron are ca scop creterea vitezei de comutare a numrtorului n ansamblu. Funcionarea acestor numrtoare este sincron, bistabilii, de tip JK, avnd intrrile de CLK legate mpreun. Pe baza tabelului de adevr se obine logica combinaional suplimentar, care asigur funcionarea corect a numrtorului. Schema logic pentru numrtorul binar sincron serie este n Figura 4.7:
1 K CKin CK J R Q CBB0 K CK J R Q CBB1 K CK J R Q CBB2 K CK J R Q Reset CBB3

Q0

Q1

Q2

Q3

Figura 4.7 Numrtor sincron serie Intrrile J i K ale primului bistabil sunt legate la 1 logic i vor comuta bistabilul la fiecare tact (conform tabelului de adevr). Al doilea bistabil comut doar din 2 n 2 impulsuri de tact, adic atunci cnd Q0 trece din 1 n 0, deci pot fi legate la ieirea
64

primului bistabil. Al treilea bistabil basculeaz din 4 n 4 impulsuri i va fi comandat de funcia I ntre ieirile Q 1 Q0, iar al patrulea bistabil comut din 8 n 8 impulsuri i va fi comandat de funcia I ntre ieirile Q2 Q1 Q0. n cazul numrtorului binar sincron de tip serie porile logice de tip I utilizate vor fi toate cu 2 intrri, ca n schema logic anterioar. Pentru mrirea vitezei de rspuns a numrtorului se vor folosi pori logice de tip I cu numrul de intrri necesar funciei I implementate, ca n Figura 4.8, corespunztoare unui numrtor binar sincron paralel.
1 K CKin CK J R Q CBB0 Q K CK J R Q CBB1 Q CBB2 K CK J R Q Q K CK J R Q Reset Q0 Q3 CBB3 Q

Q1

Q2

Figura 4.8 Numrtor sincron paralel Timpul de comutare al numrtorului binar sincron paralel este mai mic dect la cel serie, dar exist pori de tip I cu un numr mai mare de intrri. 4.2.6 Numrtor binar sincron reversibil Pentru realizarea reversibilitii numrtorului binar sincron se folosesc 2 intrri suplimentare, Count-Up (numr direct) i Count-Down (numr invers). Aceste numrtoare vor avea i ieiri pentru transport (Carry) i mprumut (Borrow), care vor permite legarea n cascad a numrtoarelor (Figura 4.9).

65

Figura 4.9 Numrtor sincron reversibil 4.2.7 Sinteza numrtoarelor modulo p Pentru a face sinteza unui numrtor cu p 2n-1 trebuie determinat numrul minim de celule de memorie binar necesare. Relaia folosit este: 2n-1 p. Celulele de memorie se interconecteaz apoi astfel nct s se omit ((2n-1) p) stri. Din acest motiv exist mai multe variante posibile pentru interconectare, deci i pentru sinteza numrtorului. Exemplu: Sinteza unui numrtor modulo 5. Pentru 2n-1 5 obinem n = 3, deci vom avea 3 celule de memorie pentru numrtor. Numrul strilor omise va fi: 23 5 = 8 5 = 3. Folosim pentru realizarea numrtorului bistabili de tip JK sincroni dinamic. Se construiete un tabel cu strile actuale ale numrtorului, cu strile urmtoare i cu condiionrile intrrilor JK ale celor 3 bistabili folosii pentru sintez Tabelul 4.4. Completarea tabelului se face pe baza tabelului de adevr (Tabelul 4.2) i tabelului tranziiilor (Tabelul 4.3) bistabilului JK sincron. Diagramele Karnaugh pentru cele 6 intrri ale bistabililor (Tabelul 4.5) ne permit determinarea funciilor pentru intrri (4.5). Strile omise se consider indiferente. Tabelul 4.2 Tabelul de Tabelul 4.3 Tabelul adevr al bistabilului JK tranziiilor al bistabilului JK
66

J 0 0 1 1

K Qt Qt+1 0 0 0 1 1 1 0 0 1 0 0 0 1 1 1 1 0 1 1 0

Qt 0 0 1 1

Qt+1 0 1 0 1

J 0 1 X X

K X X 1 0

Tabelul 4.4 Tabelul strilor i condiionrilor Nr 0 1 2 3 4 5 Q2 0 0 0 0 1 1 tn tn+1 Q1 Q0 Q2 Q1 Q0 0 0 0 0 1 0 1 0 1 0 1 0 0 1 1 1 1 1 0 0 0 0 1 0 1 0 1 0 0 0 Condiionrile intrrilor J2 K2 J1 K1 J0 K0 0 x 0 x 1 x 0 x 1 x x 1 0 x x 0 1 x 1 x x 1 x 1 x 0 0 x 1 x x 1 0 x x 1

Tabelul 4.5 Diagramele Karnaugh

J2 Q0 Q2Q1 00 01 11 10 0 0 0 x x 1 0 1 x x 0 x x x 0 K2 1 x x x 1 0 0 x x 0 J1 1 1 x x 0 0 x 0 x x K1 1 x 1 x x 0 1 1 1 1 J0 1 x x x x 0 x x x x K0 1 1 1 1 1

(4.5)
67

Schema logic pentru numrtorul modulo 5 este prezentat n Figura 4.10:

CBB0 K CKin CK J R Q Q

CBB1 K CK J R Q Q 1

CBB2 K CK J R Q Reset Q

Q0

Q1

Q2

Figura 4.10 Numrtor proiectat 4.3 Ordinea ndeplinirii lucrrii De proiectat un numrtor cu modulul de numrare conform variantei din Tabelul 4.6: Se recomand urmtoarea ordine de ndeplinire: 1. Se determin numrul bistabililor pentru realizarea numrtorului reieind din valoarea C. 2. Se alctuiete tabela strilor numrtorului. 3. Pentru bistabilul dat prezentm tabelul strilor. 4. Pe baza tabelului de mai sus alctuim nc un tabel care va determina semnalele necesare pentru obinerea tuturor tranziiilor. 5. Utiliznd tabelul tranziiilor completm tabelul intrrilor. 6. Alctuim funciile logice pentru intrrile bistabililor n dependen de strile precedente cu ajutorul diagramelor Karnaugh. 7. Trecem funciile logice obinute la baza de elemente logice cerut, cu ajutorul teoremei De Morgan.
68

Realizm n programa Circuit Maker schema logic a numrtorului proiectat. 9. Se va realiza darea de seam cu includerea rezultatelor obinute.
8.

Tabelul 4.6 Date pentru proiectare

1 Numr. dir. C 14 Bistabil RS Intr. bist. inv. Var. 2 3 inv. dir. 13 12 JK RS dir. inv. 4 7 5 6 inv. dir. inv. dir. 14 9 12 1 1 JK RS JK RS dir. inv. dir. inv. 8 inv. 10 JK dir. 9 dir. 13 RS inv. 10 inv. 14 JK dir.

Elemente I- I SAU- SAU I- I SAU- SAU I SAU logice NU NU NU NU NU NU NU N U NU NU Num. intr. 2 3 4 2 3 4 2 3 4 2

4.4 ntrebri de control 1. Clasificarea numrtoarelor binare; 2. Principiile de funcionare ale numrtoarelor binare; 3. Explicai diagramele n timp ale numrtoarelor binare directe i inverse; 4. Explicai etapele de proiectare; 5. Demonstrai funcionalitatea numrtorului proiectat; 4.5 Bibliografie Anatol Alexei Cursul de prelegeri Electronica digital, sub form de manuscris; 2. Gheorge Toace, Dan Nicula Electronica digital, Editura tehnic, Bucureti, 2005; 3. John Wakerly Circuite digitale: principii i practice folosite n proiectare, Teora, Bucureti, 2002;
1. 69

4.

Mihaela Lupea, Andreea Mihi Logici clasice i circuite logice Editura albastr, Cluj-Napoca, 2008; 5. I. Spnulescu, S. Spnulescu Circuite integrale digitale i sisteme cu microprocesoare Editura Victor, Bucureti, 1996.

70