Documente Academic
Documente Profesional
Documente Cultură
Algebra Booleana PDF
Algebra Booleana PDF
12
PORILE LOGICE I ALGEBRA BOOLEAN
12.1 Variabilele Booleene i tabelul de adevr
Aa dup cum am artat n paginile anterioare, intrrile i ieirile circuitelor
digitale pot fi doar n dou stri de potenial electric (niveluri logice) crora
li s-au atribuit variabilele logice 0 i 1. Aceast caracteristic a circuitelor
logice permite folosirea algebrei Booleene (algebra lui 0 i 1) ca instrument
de analiz i proiectare a lor. Prin combinarea porilor logice elementare se
construiesc circuite logice mai complicate care pot fi analizate tot cu
ajutorul algebrei Booleene.
Ca i n cazul porilor logice elementare, pentru orice circuit logic
poate fi construit un tabel de adevr care s ne arate care este nivelul logic al
ieirii lui n funcie de diferitele combinaii posibile ale nivelurilor logice de
la intrri. Dac se noteaz cu A, B, C, ... variabilele de intrare i cu x
variabila de ieire, atunci formele tabelelor de adevr pentru circuitele cu
dou, trei i patru intrri sunt cele prezentate n Tabelul 12.1.
Tabelul 12.1
dou intrri
B A
x
0
0
?
0
1
?
1
0
?
1
1
?
C
0
0
0
0
1
1
1
1
trei intrri
B
A
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
x
?
?
?
?
?
?
?
?
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
patru intrri
C
B
A
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
x
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
?
173
12
AB
AB+C
x=AB+C
Fig.12.1
Acest circuit are trei intrri A, B i C i o singur ieire x. Expresia
lui x poate fi gsit foarte uor folosind expresiile Booleene pentru fiecare
poart n parte, pornind de la intrare ctre ieire. Astfel, expresia pentru
ieirea porii I este A.B. Ieirea porii I este conectat la una din intrrile
porii SAU, la cealalt fiind aplicat variabila C. Expresia variabilei de
ieire a porii SAU este A.B + C. Deoarece ieirea porii SAU este conectat
la intrarea inversorului, variabila de ieire va avea expresia: x = AB + C .
n procesul de evaluare a nivelului logic al ieirii unui circuit alctuit
din mai multe pori logice se aplic urmtoarele reguli fundamentale:
prima dat se efectueaz operaia de inversare a tuturor
termenilor izolai care reclam aceast operaie
apoi se efectueaz toate operaiile din paranteze
ntotdeauna operaia I se va efectua naintea operaiei SAU.
Operaia I este de rang superior operaiei SAU.
operaiile din paranteze se efectueaz naintea celorlalte
dac o expresie este negat, mai nti se efectueaz operaiile din
expresie i apoi rezultatul final se inverseaz
174
[
]
= [1 + 0 1] 1
= [1 + 0] 1
= [1 + 1] 1
= 1 1
=1
Evaluarea nivelului logic al ieirii unui circuit cu o configuraie
cunoscut poate fi fcut i fr gsirea prealabil a expresiei Booleene a
variabilei de ieire. Aceast metod poate fi folosit n timpul proiectrii i
testrii unui sistem logic. n fig.12.2 este prezentat un exemplu n acest sens,
presupunnd c cele trei variabile de intrarea au valorile logice A = 0, B = 1,
C = 1 i D = 1.
A=0
B=1
C=1
1
1
1
0
D=1
x=0
0
1
Fig.12.2
12
AC
BC
ABC
C
Fig.12.3
Dei aceast metod de proiectare poate fi folosit oricnd, n cazul
expresiilor mai complicate ea devine greoaie i obositoare. Exist i alte
metode mai inteligente i mai eficiente pentru proiectarea circuitelor logice
pornind de la funcia logic pe care trebuie s o realizeze. Toate aceste
metode stau la baza conceperii programelor soft specializate de proiectare
electronic, programe crora le este suficient s le dm funcia logic iar ele
ne vor da imediat cel mai simplu circuit logic care o realizeaz.
12.3 Teoremele algebrei Booleene
x+ y = y+x
Teorema 10
x y = yx
Teorema 11
x + ( y + z) = ( x + y) + z = x + y + z
Teorema 12
x ( y z) = ( x y) z = x y z
Teorema 13a
x ( y + z) = x y + x z
Teorema 13b
( w + x) ( y + z ) = w y + w z + x y + x z
Teorema 14
x+ x y = x
Teorema 15
x + xy = x + y
12
y = A BD + A B D = A B(D + D ) = A B
(teoremele 13a i 8)
(x + y) = x y
Teorema 17
x y = x + y
( AB + C )= AB C
AB C = ( A + B ) C
( A + B ) C = ( A + B) C
( A + B) C = AC + BC
S observm c n rezultatul final semnul de inversare este asociat
numai unor variabile simple.
178
x+y
x.y
x .y
Fig12.4
Se poate observa c o poart I precedat la intrrile sale de dou
inversoare este echivalent cu o poart SAU-NU. Atunci cnd o poart I cu
intrrile inversate este folosit pentru realizarea funciei SAU-NU se poate
folosi, pentru simplitate, simbolul din fig.12.4b n care la fiecare intrare este
marcat cerculeul simboliznd operaiunea de inversare.
S considerm acum Teorema 17:
xy = x + y
Termenul din partea stng a ecuaiei poate fi implementat cu o
poart I-NU cu dou intrri, x i y. Termenul din partea dreapt poate fi
implementat inversnd mai nti intrrile x i y i aplicndu-le apoi la
intrrile unei pori SAU. Aceste dou reprezentri echivalente sunt ilustrate
n fig.12.5a.
x
y
x.y
x
y
x+y
x+y
y
b
Fig.12.5
179
12
xx=x+x=x
xy
xy=xy
y
x
x
xy=x+y
Fig.12.6
Se poate observa c dac se conecteaz mpreun cele dou intrri
ale unei pori I-NU se obine un inversor (fig.12.6a). Inversorul astfel
obinut poate fi folosit n combinaie cu alte pori I-NU pentru realizarea
produsului logic (fig.12.6b) i a adunrii logice (fig.12.6c).
n mod similar se poate arta c porile SAU-NU pot fi combinate n
mod corespunztor pentru implementarea oricrei funcii Booleene
elementare (fig.12.7a, b i c). i asta n primul rnd pentru c o poart SAUNU cu intrrile conectate mpreun se transform ntr-un inversor. Deoarece
orice operaie Boolean poate fi implementat folosind numai pori I-NU,
180
x+x=x.x=x
x+y
x+y=x+y
x+y=xy
y
x
Fig.12.7
Iat un exemplu de punere n practic a acestor concluzii. S
presupunem c trebuie s proiectm un circuit care sa realizeze funcia
logic z = AB + CD folosind un numr minim de circuite integrate.
Menionm c o capsul de circuit integrat poate conine una, dou sau patru
pori logice de acelai fel.
Metoda direct de implementare a expresiei logice amintite necesit
folosirea a dou pori I care s realizeze cele dou produse logice, urmate
de o poart SAU care s realizeze adunarea logic. Porile se conecteaz ca
n fig.12.8a, fiind necesare dou circuite integrate: unul care conine patru
pori I cu dou intrri (CI 1) i unul care conine patru pori SAU cu dou
intrri (CI 2). Deci, din totalul de opt pori, cinci rmn neutilizate.
O alt modalitate de implementare poate fi aplicat prin nlocuirea
porilor I i SAU din schema anterioar cu combinaii de pori I-NU care
s realizeze aceleai funcii, aa cum este artat n fig.12.8b. La prima
vedere, pentru realizarea concret a acestei scheme ar fi necesare apte pori
logice, deci dou circuite integrate. Dar, observnd succesiunea de cte dou
inversoare pe fiecare intrare a porii I-NU cu numrul 7 i avnd n vedere
efectul lor complementar, ele pot fi nlturate din schem fr a influena
funcionarea ei. Va rezulta schema din fig.12.8c, care necesit doar trei pori
I-NU, adic un singur circuit integrat (CI 3).
181
12
1/4 CI 2
A
B
AB+CD
A
B
SI
A
B
a
SAU
3
5
7
AB+CD
A
B
SI
A
B
1
7
AB+CD
A
B
CI 3 c
Fig.12.8
SAU
NU
SI-NU
SAU-NU
Fig.12.9
Analiznd echivalena dintre simbolurile alternative i simbolurile
standard trebuie subliniate cteva aspecte:
pentru fiecare tip de poart, att simbolurile standard ct i cele
alternative reprezint acelai circuit fizic, fr nici o diferen.
simbolurile standard I i SAU nu au nici un cercule, n timp
simbolurile lor alternative au cerculee la toate intrrile i la
ieire.
porile I-NU i SAU-NU fiind pori inversoare, att simbolurile
lor standard ct i cele alternative au cerculee fie la ieire, fie la
intrri.
echivalena este valabil indiferent de numrul intrrilor.
ntrebarea fireasc pe care o vei pune este: pare interesant, dar de ce
s ne mai complicm cu simbolurile alternative din moment ce att
simbolurile standard ct i simbolurile corespondente alternative presupun
realizarea acelorai funcii logice?. Rspunsul este urmtorul: folosirea i a
183
12
Fig.12.10
Apoi facem urmtoarea convenie: dac o linie de semnal nu are
cercule considerm ca ea se afl la nivel logic 1 iar dac are cercule se afl
la nivel logic 0.
Acceptnd aceste dou convenii, s ncercm s descriem prin
propoziii simple funcionarea porilor elementare reprezentate prin
simbolurile standard i prin cele alternative.
n fig.12.11 am aplicat conveniile pentru o poart I reprezentat
prin cele dou simboluri posibile. Apoi am scris cte o propoziie, pornind
de la ieire ctre intrri, folosind drept cuvnt de legtur cuvntul pe care lam asociat simbolului de baz: pentru I TOATE i pentru SAU
ORICARE.
1
1
1
SI
0
iesirea este la nivel logic 0 daca
ORICARE intrare este la nivel logic 0
Fig.12.11
Cu acelai algoritm putem descrie n propoziii funcionarea i a
celorlalte pori elementare (fig.12.12).
Algoritmul descris mai sus poate fi extins asupra analizrii
circuitelor cu mai multe pori. S ncercm acest lucru pe circuitul din
fig.12.13. Descrierea ncepe de la ieire spre intrare. S ncepem cu poarta 3:
ieirea porii 3 este la nivel logic 1 numai dac ambele intrri sunt la nivel
logic 1. Mergnd spre stnga vom constata c numai una dintre intrrile
porii 3 este la nivel logic 1. Cea de a doua este pe o linie de semnal cu
cercule la ieirea porii 1, ceea ce implic nivelul logic 0. Aceasta nseamn
c nu ne mai putem continua logica. Ar fi fost mai bine ca ieirea porii 1 s
184
0
1
SAU
0
0
SI-NU
0
0
SAU-NU
1
0
Fig.12.12
A
B
A
1
3
C
D
Fig.12.13
1
3
C
D
Fig.12.14
12
186