CircuiteLogiceProgramabile LABORATOR2

DESCRIEREAINSCHEMATIC,MODALITATIDEREALIZAREAUNUITESTBENCH,SIMULAREA FUNCIONAL

SCOPULLUCRRII
naceastlucrareseurmretefolosireamodalitminuniidedescriereaunuiproiect utilizndsimbolurileschematice.Deasemeneavafiprezentatimodalitateaderealizarea unuitestbench,precumimodalitidesimularefolosindSimulatorulmediuluiISE.Pentru exemplificareatehnicilorenumerateanteriorsevafaceproiectareaunuidecodificatorbinar 7segmente. IINTRODUCERETEORETIC ntabelul1esteprezentattabeluldeadevrpentrudecodificatorulbinar7segmente. Tabel1

 nfigura1esteprezentatschemaconvenionaladecodificatorului7segmente.

Figura1
2

MaijosesteprezentatcodulVHDLpentruundecodificatorbinar7segmente.

Desfurarealucrrii
Pasul1:Creareaproiectului.

Sevacreaunproiectcunumeledcd7seg,atenieladirectoruldelucru. SevaselectacaTopLevelSourcemoduldelucruSchematic,vezifigura2.

Figura2.
3

SeapasNextisecontinucusetriledinfereastraprezentatnfigur3.

Figura3 Dup ce proiectul a fost creeat, conform laboratorului 1 se adaug un fiier surs nou, Project NewSource,sealegeunnumepentrufiierulsursdcd7segisealegesfiede tipulSchematic,vezifigura4.

Figura4
4


Pasul2:Proiectareanschematic

Conformschemeidinfigura1iaecuaiilorbooleeneprezentateanteriorsetrecela proiectareanschematicadecodificatorului7segmente.

Figura5 Conform figurii 5, editorul schematic are n partea stng fereastra Source de unde pot fi alese componentele. n cmpul Symbol Name.. se introduce denumirea prescurtat a componentei,ex.AND,INV,OR,XOR..etc.Odatintrodusdenumireasedclickpebutonul componentedinbarademeniuri.Componentelepotfipoziionatecorespunztorcuajutorul butonului de rotire, vezi figura 5. Odat aduse toate componentele n zona de lucru, prin intermediulbutonuluideadugaretrasee,sepotconectantreele.Dupetapadeconectare urmeaz etapa de adugare a padurilor de intrare/ieire, acest lucru se realizeaz prin apsarea butonului Pad I/O din bara de meniuri. Cu dublu click pe pad se poate schimba numele acestora conform figurii 5. Rolul acestor paduri este de a realiza conectivitate cu pini circuitului. Dup terminarea etapei de proiectare n schematic, se salveaz proiectul dupcareeditorulpoatefinchis.
Pasul3:Creareafiieruluideconstrngeri

n figura 6 este prezentat modul de conectare al afiajului 7 segmente. Se poate observa notareasegmentelorimoduldeconectarempreunaanozilorpentrufiecarecaracteral afiajului. Astfel c pentruafiactivat,fiecaresegmenttrebuiepusn0logic.Aceastaeste

raiunea pentru care n schematic trebuie folosite pori inversoare pe fiecare ieire. Prin intermediulanozilorfiecarecatodpoatefiactivatindividual,vezidetaliidespreplacaDIO4.

Figura6.

Asociereaceloraptesegmenteiacelorpatruintrricucomutatoareleiafiajuldepeplacseface dupcumurmeaz: a...g SSG<0>...SSG<6> I0...I3 SW0...SW3 ntabelul1dinlaboratorul1esteindicatpinulcorespunztorcircuituluiFPGApentruSSGiSW. Introducerea constrngerilor se poate face fie prin editarea fiierului UCF, conform procedurii din laboratorul1,fieprinapelareutilitaruluiXilinxPACE,vezifigura8.

Figura7. Apelare utilitarului menionat anterior se face din fereastra Processes, User Constraints, AssignPackage.ConstrngeriledeLOCalepinilorsefacconformcelordinfigura8. NUuitaimainaitetrebuiesadaugaifiierulUCFlaproiectiapoisleditai.

Figura8.

Pasul4:Creareatestbenchuluiisimulareafuncionalaproiectului Pentrusimulareafuncionalaproiectuluisecreeazunaanumittestbenchcarevagenerastimuli pentru intrarile decodificatorului. Pentru creearea testbenchului se selecteaz Project, New Source, conform figurii 9 numele fiierului surs va fi dcd7_tb, iar tipul va fi Testbench Waveform. Mai de partesdclicknext,next,finish.

Figura9
7

Sevadeschideofereastrcaiceadinfigura10.ntructdecodificatorulestecombinaional(nuare nevoie de clock) se selecteaz opiunea Combinatorial, de asemenea n cmpul Initial Length... se selecteaz2000ns,aceastavafiduratasimulrii,dupcareseapastastaFinish.

Figura10.

Sevadeschideofereastrcaiceadinfigura11.Dacsedclicknzonaalbastrdindreptulfiecrui semnaldeintraresepoateschimbastareasemnalului.Formasemnaluluivafistabilitconformcelei din figura 11, astfel vor fi acoperite toate starile pe care le poate avea semnalul de la intrarea decodificatorului.

Figura11.
8

SefaceosalvareatestbenchuluidupcaredinfereastraSourceseselecteazBehavioralSimulation, vezifigura12.

Figura12. PentrusimulareafuncionalaproiectuluiseverificcanfereastraSourcesfieselectate Behavioral Simulation i dcd7_tb.tbw, dup care din fereastra Processes cu click pe + se expandeaz i se face dublu click pe Simulate Behavioral Model. Simulatorul ISE va porni automativarulapnlasfritulprioadeialese2000ps,fereastrarezultattrebuiesfieca iceadinfigura13.

Figura13.

Verificai ca formele de und s corespund cu tabelul de adevr prezentat n partea teoreticalaboratorului.

Pasul5:Implementareaitestareaproiectului Implementareaserealizeazconformproceduriidinlaboratorul1. Dupimplementaresefacetestareaproiectuluinplac,sestabilescvaloribinare,conformtabelului 1,prinintermediulcomutatorelorSW14depeplaciseurmreteafiajul7segmente.

Activitisuplimentare Dezactivaiiactivaipernd,prinintermediulcomutatoarelorrmasenefolosite,fiecarecaracteral afiajului7segmente. ReproiectatinVHDLdecodificatorulbinar7segmente.

10