Cursuri Unite CID PDF

CIRCUITE
INTEGRATE
DIGITALE
Conţinutul disciplinei
Curs capitole/subcapitole
Cap.1. Regimul de comutaţie al
dispozitivelor semiconductoare.
 1.1. Regimul de comutaţie al diodei

semiconductoare
 1.2. Regimul de comutaţie al tranzistorului
bipolar
unipolar
 1.4. Comparaţie între tranzistorul bipolar şi
tranzistorul unipolar
 1.5. Reprezentarea electrica a simbolurilor
logice
Cap. 2. Circuite logice elementare
 2.1. Circuite logice cu componente

discrete.
 2.2. Circuite logice integrate RTL si DTL.
 2.3. Familia TTL standard. Parametri.
Inversorul, NAND-ul şi NOR-ul TTL.
 2.4. Poarta HTTL şi TTL Schottky.
 2.5. Circuite cu colectorul în gol.
 2.6. Circuite "Three State".
 2.7. Circuite ECL şi I2L.
 2.8. Circuite PMOS şi NMOS statice.
 2.9. Poarta de transfer. Circuite NMOS
dinamice.
 2.10. Circuite CMOS. Inversorul, NAND-ul
şi NOR-ul.
 2.11. Poarta de transfer CMOS. Aplicaţii
Cap. 3. Circuite logice combinaţionale.
 3.1. Analiza şi sinteza c.l.c.
 3.2. Detectorul de paritate.
 3.3. Multiplexoare şi demultiplexoare.
 3.4. Comparatoare numerice.
 3.5. Sumatoare.
 3.6. Convertoare de cod.
 3.7. Codificatoare şi decodificatoare
 3.8. Memorii ROM, PROM, EPROM,
E2PROM. Organizare. Extensii.
 3.9. Arii logice programabile.
Cap. 4. Circuite logice secvenţiale.
 4.1. CBB-SR asincron, sincron şi Master-Slave.

 4.2. CBB-D asincron şi sincron.
 4.3. Latch-ul adresabil.
 4.4. Memorii RAM.
 4.5. CBB-D Master-Slave. Registre.
 4.6. CBB-T.
 4.7. CBB-JK asincron, sincron şi Master-Slave.
 4.8. Numărătoare.
Lucrări de laborator
 1. Prezentarea platformei de laborator

 2. Analiza şi sinteza c.l.c.
 3. Detectorul de imparitate-paritate.
Convertoare de cod
 4. Comparatoare numerice şi sumatoare
 5. Multiplexoare şi demultiplexoare
 6. Codificatoare. Decodificatoare de adresa,
BCD - zecimal şi BCD - 7 segmente.
 7. Circuite basculante bistabile : SR, D, T,
JK
 8. Registre : paralel, de deplasare serie,
universal
Bibliografie
 1. Filipescu, V., Circuite electronice digitale, Editura
UNIVERSITARIA Craiova, 2002;
 2. Filipescu, V., Circuite integrate digitale – Indrumar de laborator,
Editura UNIVERSITARIA Craiova, 2009;
 3. Maican, S., Sisteme numerice cu circuite integrate - culegere de
probleme, Editura TEHNICA, Buc., 1980;
 4. Millman, J., Grabel, A., Microelectronique, McGraw-Hill, 1991;
 5. Stefan, Gh., Circuite integrate digitale, Editura DENIX, Bucuresti,
1993;
 6. Sztojanov, I., s.a., De la poarta TTL la microprocesor, Seria
Electronica aplicata, Editura TEHNICA, Buc., 1987;
 7. Toacse, Gh., Nicula, D., Electronica digitala, Editura TEORA,
1996;
 8. Toacse, Gh., Nicula, D., Electronica digitala. Dispozitive – circuite
– proiectare, Editura Tehnica, Bucuresti, 2005;
 9. Wakerly, J. F., Circuite digitale. Principiile si practicile folosite in
proiectare, Editura Teora, Bucuresti, 2000.
Regimul de
comutaţie al
dispozitivelor
semiconductoare
 1.1. Regimul de comuta ie al diodei
semiconductoare
 1.2. Regimul de comuta ie al tranzistorului
bipolar
 1.3. Regimul de comuta ie al tranzistorului
unipolar
 1.4. Compara ie între tranzistorul bipolar şi
logice
1.1. Regimul de comuta ie al diodei
semiconductoare
Caracteristica statică a diodei semiconductoare,
fig.1. diagrama (a), în care s-a notat cu VP - tensiunea de
prag cu Vstr- tensiunea de străpungere, cu I0 - curentul
rezidual sau de satura ie, poate fi aproximată prin
segmentele (b) din aceeaşi figură, desenate cu linie mai
groasă şi care permit o descriere simplificată a
func ionării diodei. Astfel, se disting două zone de
func ionare şi anume: zona de blocare, situată în
intervalul Vstr<VA<Vp şi caracterizată prin IA=0, respectiv
zona de conduc ie, pentru VA≥VP, în care . S-a notat cu
Rd rezisten a diferen ială a diodei ( ), determinată de
coarda ce aproximează în cadranul 1 caracteristica
diodei, în jurul punctului de func ionare M(VA0,IA0).
În general, pentru diodele cu siliciu se consideră tensiunea
de prag, de maxim VP=0,7 V şi neglijând Rd (Rd≈0), unghiul
α tinde către 90o, deci caracteristica (b) din cadranul I
este înlocuită de segmentul (c).
Fig.1. Caracteristica statică a diodei semiconductoare şi diversele ei aproximări

În tabel sunt prezentate tensiunile de
deschidere pentru diferite tipuri de diode
Notă: În func ie de valoarea coordonatei
IA0 , punctul M se poate situa mai jos sau
mai sus pe caracteristica statică a diodei,
determinând o pantă (tgα) mai mică sau
mai mare, deci o tensiune de prag (VP)
mai mică sau mai mare. Rezultă că
punctul de frângere (VP) al caracteristicii
(b) variază în func ie de pozi ia lui M şi nu
coincide obligatoriu cu VP - ul determinat
pe caracteristica statică reală din fig.1.,
diagrama a.
În dorin a de a simplifica şi mai mult
expunerea, adeseori se consideră şi VP≈0,
fig.1.d, situa ie în care dioda se transformă
într-un întrerupător deschis (IA=0) în
intervalul (Vstr , 0), respectiv închis (IA→∞)
pentru VA≥VP=0. Limitarea curentului în
acest ultim interval rămâne în sarcina
elementelor de circuit înseriate cu dioda.
1.2. Regimul de comuta ie al
tranzistorului bipolar
Considerăm un tranzistor bipolar în
conexiune EC, fig.2. şi caracteristicile sale de
intrare şi de ieşire, fig.3. şi 4.
Fig.2. Cea mai simplă schemă Fig.3. Caracteristicile de intrare

cu TB în conexiune EC ale unui TB în conexiune EC
Ecua ia dreptei statice de sarcină pe circuitul

de ieşire al tranzistorului din fig. 2.:
VCC=RCIC+VCE (2.1)
şi se trasează prin tăieturi în planul
caracteristicilor de ieşire din fig.4. Observăm
că, în cazul particular al schemei din fig.2.,
din care lipsesc elementele reactive de
circuit, dreapta statică de sarcină coincide
cu dreapta dinamică de sarcină pe care
urmează să se deplaseze în regim dinamic
punctul de func ionare al tranzistorului.
Pornind de la rela iile:
IC ţ αNIE + ICB 0 ; (2.2)
IE = IC + IB, (2.3)
se deduce expresia lui IC:
α N I B  I CB0 I B  I CB0 (2.4)
IC  
1 αN 1 αN
Blocarea tranzistorului se produce atunci

când se anulează curentul de colector
(IC = 0), adică aşa cum rezultă din rela ia 2.4,
IB = - ICB 0. (2.5)
Zona de blocare se situează, prin urmare, sub
caracteristica de ieşire corespunzătoare rela-
iei 2.5, fig.4., deci sub punctul A de pe
dreapta statică şi dinamică de sarcină.
Fig.4. Caracteristicile de ieşire ale unui TB în conexiune EC

Întrucât la tranzistoarele cu siliciu ICB0 este
neglijabil (de ordinul nanoamperilor), putem
considera că zona de blocare se întinde
practic până sub caracteristica IB=0, fig.4.,
deci până în punctul A΄ de pe dreapta statică
şi dinamică de sarcină. În această zonă,
polarizările jonc iunilor se prezintă ca în fig.
5., adică jonc iunea BC este invers
polarizată, deci blocată, iar jonc iunea BE –
insuficient polarizată, deci tot blocată.
Notă :
Tranzistorul din fig.2. este de tip npn,
ceeace face ca jonc iunile BE şi BC să fie
de tip pn, deci să se deschidă numai atunci
când tensiunile sunt aplicate cu + pe bază
şi – pe emiter / colector şi numai dacă
diferen ele de poten ial respective depăşesc
0,6V.
 Creşterea lui VBE peste valoarea , conduce
la creşterea IB (vezi caracteristica de
intrare din fig.3.) şi implicit la creşterea lui
IC (IC≈βNIB).
 Punctul de func ionare al tranzistorului se
va deplasa de la A′ către B pe dreapta de
sarcină, fig.4., traversând regiunea activă
normală (RAN) a caracteristicilor de ieşire.
În această zonă, polarizările jonc iunilor se
prezintă ca în fig.6., adică jonc iunea BE
este direct şi suficient polarizată, deci
deschisă, iar jonc iunea
BC – invers polarizată. Acest mod de
polarizare, specific pentru RAN,
favorizează producerea binecunoscutului
“efect de tranzistor” studiat în cadrul
electronicii analogice. Crescând şi mai
mult VBE până la atingerea valorii
VBEsat= 0,7 V, punctul de func ionare al
tranzistorului ajunge în B, fig.4., deci la
limita zonei de satura ie. Polarizările
jonc iunilor se prezintă ca în fig.7., ambele
jonc iuni fiind direct şi suficient polarizate,
deci deschise.
Fig.5. Polarizările jonc iunilor Fig.6. Polarizările jonc iunilor
unui TB blocat unui TB în RAN
Fig.7. Polarizările jonc iunilor unui TB la satura ie

Observa ie: Dacă electronica analogică (lini-
ară) s-a ocupat cu studierea unor circuite în
cadrul cărora, în mod invariabil, tranzistrorului
îi era impusă func ionarea în RAN (singura
zonă în care se poate vorbi despre “efectul de
tranzistor” şi, implicit, despre fenomenul de
amplificare), dacă în cadrul aceleiaşi electro-
nici analogice zonele de blocare şi satura ie
erau evitate datorită distorsiunilor de nelinia-
ritate pe care le introduceau, electronica digi-
tală (numerică) se ocupă cu studierea unor
circute de comuta ie statică în care tran-
zistorul “comută” dintr-o stare limită (blocare,
satura ie) în alta (satura ie, blocare), regiu-
nea activă normală a caracteristicilor sale
fiind doar o “zonă de trecere” care trebuie
tranzitată cât mai repede dacă se doresc
viteze de comuta ie mari. Un tranzistor care
func ionează în regim de comuta ie poate fi
teoretic înlocuit cu un întrerupător K, a cărui
stare este “deschis” dacă tranzistorul este
blocat (vezi fig.8. a), respectiv “închis” dacă
tranzistorul este saturat (vezi fig.8. b).
a) TB blocat b) TB saturat
Fig.8. TB în regim de comuta ie, înlocuit cu un întrerupător
În regim dinamic, a tranzistorului, schema din

figura 2. trebuie completată cu generatorul de
tensiune dreptunghiulară vG de rezisten ă inter-
nă RG prezentat în fig.9. Rezisten a RB are nu-
mai rolul de a limita curentul de bază al tranzis-
torului.
Fig.9. Schemă pentru studierea Fig. 10. Diagrame pentru ilustrarea
regimului de comuta ie al TB regimului de comuta ie al TB
Diagramele de semnal din fig.10. ilustrează răspunsul tranzistorului la un

impuls de curent, fiind uşor de observat faptul că iC , departe de a-l urmări
pe iB ca formă de undă, prezintă o evolu ie mult diferită. Astfel, deşi iB
înregistrează la momentul t1 un salt pozitiv rapid, iC nu reac ionează
instantaneu, ci după un timp de întârziere (tî), urmat de o creştere relativ
lentă (ter) până la atingerea valorii 0,9ICsat , după care tranzistorul intră, în
sfârşit, în satura ie.
comuta ia directă are loc într-un interval de
timp:
tcd=tî+ter. (2.6)
Similar, deşi comanda pentru comuta ia
inversă (din satura ie în blocare) se dă la
momentul t2 aceasta se produce într-un
interval de timp:
tci=ts+tc, (2.7)
unde tS este timpul de stocare, iar tc - timpul
de cădere.
După cum se poate observa din fig.10. c,
întârzierea cea mai mare la comuta ia inver-
să se datorează timpului de stocare a cărui
existen ă se explică astfel: la satura ie, cele
două jonc iuni ale tranzistorului sunt direct
polarizate (fig. 7.), motiv pentru care are loc
o dublă injec ie de purtători de sarcină majo-
ritari (electroni) din cele două zone extreme
în zona bazei (v. fig.11.).
Fig.11. Ilustrativă pentru apari ia timpului de stocare
Creşterea vitezei de comuta ie a tranzistorului

bipolar presupune micşorarea timpilor tcd şi tci,
ac ionând asupra componentelor tcr, respectiv
ts. Micşorarea tcd o constituie conectarea în
paralel cu RB, fig.9., a unei capacită i CB, cu
rolul de a şunta (scurtcircuita) în regim dinamic
(la momentele de salt t1 şi t2) rezisten a RB
şi de a realiza în acest mod un curent de
bază iB mai mare (fig.10. b , desenat cu linie
întreruptă) care să for eze la rândul său o
evolu ie mai rapidă a lui ic şi, prin urmare, să
determine o micşorare a timpului de
creştere. Micşorarea timpului de comutaţie
inversă, tci, se realizează prin împiedicarea
intrării în satura ie, având ca efect eliminarea
timpului de stocare. Acest deziderat este
realizat cu două scheme (fig.12. şi 13.).
Schema din fig. 2.12 s-a ob inut din cea din
fig. 2.9 în care rezisten a RB a fost divizată
în două:
RB=RB 1+RB 2, (2.8)
punctul comun al rezisten elor RB 1 şi RB 2,
fiind conectat la colectorul tranzistorului prin
intermediul unei diode.
Fig.12. O metodă de eliminare Fig.13. O altă metodă de eliminare

a timpului de stocare a timpului de stocare
Aplicînd K II pe ochiul de circuit din fig. 2.12,
ob inem:
VD=RB2IB + VBE – VCE, (2.9)
şi din condi ia de deschidere a diodei:
VD ≥ 0,6 V, (2.10) rezultă:
RB2IB + VB E - VCE ≥ 0,6 V (2.11)
inând seama de faptul că , condi ia de
deschidere a diodei devine:
VC E ≤ RB 2 IB. (2.12)
Prin urmare, alegându-l convenabil pe RB2,
se poate aranja ca în momentul în care VC E
(vezi fig.4.) scade sub o anumită valoare,
dioda D să se deschidă şi curentul de bază
IB să rămână fixat la valoarea corespunză-
toare punctului B′. În acest mod satura ia
este evitată, iar valorile , sunt foarte apro-
piate de cele corespunzătoare punctului B,
deci satura iei.
Schema din fig.13., care este de fapt schema
unui tranzistor Schottky, realizează evitarea
intrării în satura ie a tranzistorului într-o
manieră similară cu cea descrisă mai sus.
Într-adevăr, scriind K II pe schema din fig.13.
ob inem: VD= VB E - VC E, (2.13)
şi inând seama că la dioda Schottky tensiu-
nea de prag este 0,35 V, condi ia de deschi-
dere a diodei se poate scrie:
VD=VB E –VC E ≥ 0,35 V (2.14)
sau, inând seama de faptul că :
VC E ≤ 0,25 V. (2.15)
Micşorarea timpilor de comutaţie prin soluţii
tehnologice vizează reducerea capacită ii de
barieră a colectorului şi creşterea vitezei de
recombinare a purtătorilor în bază prin
doparea acesteia cu atomi de aur.
Bibliografie
1993;
1996;
Regimul de
comutaţie al
dispozitivelor
semiconductoare
 1.1. Regimul de comutaţie al diodei
semiconductoare
bipolar
unipolar
 1.4. Comparaţie între tranzistorul bipolar şi
logice
1.3. Regimul de comutaţie al
tranzistorului unipolar
Folosit în tehnica curenţilor tari tranzistorul
unipolar cu efect de câmp are la baza
funcţionarii sale variaţia conductivităţii
electrice a unui canal semiconductor cuprins
între doi electrozi numiţi drenă şi sursă. Grila
tranzistorului este un electrod izolat de
structura semiconductoare printr-un strat
subţire de bioxid de siliciu. Există două tipuri
de asemenea tranzistoare:
• MOSFET cu canal indus, la care canalul se
formează prin aplicarea unei tensiuni între
grilă şi substrat;
• MOSFET cu canal iniţial, obţinut prin
doparea corespunzătoare a suprafeţei
semiconductoare de sub stratul de SiO2;
Aplicând pe drenă o tensiune pozitivă în
raport cu sursa, electronii se vor deplasa
prin canal de la sursă la drenă dând naştere
curentului de drenă ID. Lărgimea canalului
şi deci conductanţa acestuia este
comandată de lărgimea regiunii de trecere a
joncţiunii p+n polarizate invers care se
întinde mai mult în regiunea n. Astfel TECJ
se comportă ca un rezistor comandat în
tensiune.
Fig. 1.13. Funcţionarea TECJ în diferite regimuri de curent
Considerăm un tranzistor unipolar de tip TECMOS cu
canal indus în conexiune “sursă comună”, fig. 1.14, şi
caracteristicile sale de transfer şi de ieşire, fig. 1.15 şi 1.16.
Fig. 1.14. Schemă pentru studierea Fig. 1.15. Caracteristica de

regimului de comutaţie al TU transfer a TU
Fig. 1.16. Caracteristicile de ieşire ale TU
Ecuaţia dreptei statice de sarcină pe circuitul

de ieşire al tranzistorului din fig. 1.14:
VDD = RDID + VDS (2.16)
reprezentată prin tăieturi în planul caracte-
risticilor de ieşire din fig. 1.16. Ca şi în cazul
tranzistorului bipolar considerat în paragraful
anterior, observăm că dreapta statică de sar-
cină coincide cu cea dinamică pe care urmea-
ză să se deplaseze punctul de funcţionare în
regim variabil.
Conectând la intrarea circuitului din fig. 1.14 un
generator de tensiune dreptunghiulară vG de
rezistenţă internă RG şi ţinând seama de capa-
cităţile care apar la ieşire, obţinem diagramele
de semnal din fig.1.17.
Fig. 1.17. Diagrame pentru ilustrarea regimului dinamic al TU
Este evident faptul că regimurile tranzitorii ge-

nerate de salturile pozitive şi negative pe care
le înregistrează vGS în momentele t1 şi t2, sunt
interpretate de către tranzistoare ca regimuri
de înaltă frecvenţă
motiv pentru care tranzistorul T1 din
schema din fig. 2.14, ca şi tranzistorul T2
din etajul următor (nedesenat explicit), pot
fi înlocuite cu schemele lor echivalente de
înaltă frecvenţă din fig. 2.18.
Fig. 2.18. Schema echivalentă la înaltă

frecvenţă a TU
Prin urmare, la ieşirea circuitului din fig. 2.14
se va “vedea” nu numai capacitatea parazită
Cp, datorată conexiunilor, ci şi capacitatea de
ieşire drenă-sursă a lui T1, Cds1, împreună cu
capacitatea de intrare grilă-sursă a
tranzistorului T2 din etajul următor, Cgs2 .
Rezultă o capacitate echivalentă situată între
drenă şi sursă:
Cech = Cp + Cds 1 + Cgs 2, (2.19)
având o valoare de aproximativ 5 pF.
În intervalul 0-t1, fig. 1.17, vGS < Vp şi, aşa cum
rezultă din caracteristica de transfer din fig.
1.15, ID = 0, deci tranzistorul este blocat şi
VDS=+VDD (vezi fig. 1.16). Capacitatea Cech se
va încărca prin RD la valoarea +VDD, cu o
constantă de timp .
ԏ = RD x Cech
În momentul t1 se produce saltul pozitiv al
tensiunii de intrare vGS, salt care depăşeşte
valoarea lui Vp
şi deschide tranzistorul T1. Capacitatea Cech
se descarcă pe rezistenţa drenă-sursă (rt) a
tranzistorului în stare de conducţie cu o
constantă de timp
ԏ1=rt x Cech , (1.20)
corespunzătoare comutaţiei directe a
tranzistorului (din starea de blocare în starea
de conducţie). Tensiunea de ieşire vDS se
apropie de 0, pe măsură ce punctul de
funcţionare se deplasează de la A către B,
fig. 1.16.
În tot intervalul t1- t2 , tranzistorul T1 conduce,
aflându-se în regiunea ohmică.
În momentul t2 al producerii saltului negativ al
tensiunii de intrare, T1 se blochează şi Cech se
va reîncărca prin RD la valoarea +VDD cu
constanta de timp:
 ԏ2 = RD x Cech (1.21)
corespunzătoare comutaţiei inverse a tranzis-
torului (din starea de conducţie corespunză-
toare regiunii ohmice, în starea de blocare).
Durata comutaţiei directe şi inverse se
calculează cu relaţiile aproximative:
tcd ~ 2,3x ԏ1 = 2,3 x rt x Cech ; (1.22)
tci ~ 2,3x ԏ2 = 2,3 x RD x Cech. (1.23)
Întrucât rt ≈10 KΩ, iar RD≈100 KΩ, rezultă că :
tci ~10 tcd , (1.24)
fapt pe care am încercat să-l ilustrăm în fig.
1.17, b.
a) Blocat b) Saturat
Fig. 1.19. TU în regim de comutaţie, înlocuit cu un întrerupător

Ca şi în cazul tranzistorului bipolar, se
observă, fig. 1.16, posibilitatea aproximării
coordonatelor punctelor A şi B cu cele ale
intersecţiilor cu axele de coordonate a
dreptei statice şi dinamice de sarcină,
fapt care permite o corectă asimilare a
funcţionării tranzistorului unipolar în regim
de comutaţie cu aceea a unui întrerupător K
deschis (vezi fig. 1.19) - atunci când
tranzistorul este blocat, respectiv închis -
atunci când tranzistorul se află în regiunea
ohmică.
1.4. Comparaţie între tranzistorul
unipolar şi cel bipolar
Prezentăm în tabelul 1.1, o interesantă

comparaţie între tranzistoarele unipolare şi
cele bipolare.
Se observă cu uşurinţă că tranzistoarele
bipolare sunt superioare în ceea ce priveşte
timpii de comutaţie, în timp ce TECMOS-urile
sunt superioare din punct de vedere al puterii
consumate, al densităţi de asamblare , al
preţului de cost, etc.

Tab. 1.1
Tranzistor
Nr. Tranzistor
Criteriul de comparaţie bipolar Observaţii
crt. unipolar (TU)
(TB)
Numărul de operaţii de bază în

1 35 140 Avantaj TU
procesul de fabricaţie
De 5 10 ori mai
2 - Avantaj TU
Rebuturi –preţ de cost mic
3 Suprafaţă ocupată pe placheta de 0,0009 mm2 0,04 mm2 Avantaj TU

siliciu
4 1012 1018Ω 1 5 KΩ Avantaj TU

Rezistenţa de intrare
Cu circuite de
5 Cuplajul dintre etaje Direct polarizare şi depl. de Avantaj TU
nivel
Realizarea de rezistenţe de valori Rezistenţă activă

6 Nu pot fi realizate Avantaj TU
mari MOS
Rezistenţă de trecere a
7 ≈10 K Ω 1 30 Ω Avantaj TB
tranzistorului saturat (rt)
8 mare mic Avantaj TB

Factor de zgomot
9 mare mai mic Avantaj TB

Timp de comutare
 Avantajele comutatorului cu TBIP:
- putere disipată mică în BL; curenţii de valoare
mică; tensiuni determinate de circuitul
exterior;
- putere disipată mică în SAT; tensiunile pe
joncţiuni de valoare mică şi precizată; curenţi
determinaţi de circuitul exterior;
 Dezavantajele comutatorului cu TBIP:
- comutarea din starea de blocare în starea de
conducţie şi invers
presupune deplasarea unei cantităţi de
sarcină în (din) bază şi în (din) capacităţile
parazite ceea ce presupune timpi de comu-
tare diferiţi de zero.
1.5. Reprezentarea electrică a
variabilelor booleene
În paragrafele anterioare s-a demonstrat
corectitudinea aproximării funcţionării unui
tranzistor (bipolar sau unipolar) în regim de
comutaţie cu aceea a unui întrerupător.
Referindu-ne în continuare la tranzistorul
bipolar (concluziile putând fi uşor extinse şi
asupra celui unipolar), observăm că
tensiunile de ieşire în stare de saturaţie sunt
practic egale cu zero indiferent de tipul
tranzistorului (npn sau pnp), dar diferă ca
polaritate în cazul în care tranzistorul este
blocat (tab. 1.2).
Alocînd valoarea logică “1” stării de blocare şi
“0” stării de saturaţie, constatăm că, în cazul
tranzistorului de tip npn, nivelului celui mai
ridicat de tensiune, +VCC, notat cu H (de la
High = Sus), îi corespunde 1 logic, iar celui
mai coborât, 0V, notat cu L (de la Low = Jos)
- 0 logic.
Spunem că acest mod de alocare
corespunde logicii pozitive. Dimpotrivă, în
cazul tranzistorului de tip pnp, nivelului
celui mai coborât
de tensiune (-VCC) îi corespunde valoarea
logică cea mai ridicată, adică 1 logic, deci
ne aflăm în cazul unei logici negative .
În cele ce urmează vom prezenta numai
circuite care lucrează în logică pozitivă.
Tab. 1.2. Explicativ pentru cele două tipuri de logică: pozitivă şi negativă
Tab. 1.3. Explicativ pentru reprezentare electrică a simbolurilor şi funcţiilor logice
Tab. 1.4.Tabel de adevăr pentru funcţii logice de două variabile de intrare
Bibliografie
1993;
1996;
Circuite logice
elementare
discrete.
dinamice.
şi NOR-ul.
2.1. Circuite logice cu
componente discrete.
Logica matematică (sau logica simbolică)
s-a născut ca ştiinţă autonomă în sec. al
XIX-lea. Ea se află la hotarul dintre logică
şi matematică, având ca obiect
investigarea gândirii formale prin metode
matematice specifice. Logica matematică
operează cu propoziţii.
Se numeşte propoziţie un enunţ care este
advărat sau fals, însă nu şi una şi alta
simultan.
Cadrul matematic în care se studiază
propoziţiile logice este algebra logică.
Bazele algebrei logice au fost puse de
matematicienii englezi George Boole (1815-
1864) şi Augustus de Morgan (1806-1871).
Atribuindu-se unei propoziţii adevărate
valoarea 1 şi unei propoziţii false valoarea
0, o propoziţie neputând să ia în acelaşi
timp ambele valori, s-a introdus o variabilă
care ia doar valorile 1 şi 0, numită variabilă
logică. Trebuie menţionat că 1 şi 0 sunt
aici simboluri fără înţeles numeric.
Exemple de porţi logice
Poarta ŞI (circuit de coincidenţă)
O funcţie ŞI este egală cu „1” dacă şi numai
dacă toate variabilele logice implicate sunt
egale cu 1.Pentru a reprezenta conjuncţia a
două sau mai multe variabile se utilizează
simbolul sau, mai simplu, un punct.
În schemele practice se poate întâlni unul din
simbolurile indicate in figura 2.1.
S-a dat un exemplu de circuit SI cu două
intrări, numărul acestora fiind diferit de la caz
la caz.
O reprezentare intuitivă a circuitului SI este
ilustrat in figura 2.1. în care pentru starea
„1” contactul este normal închis, iar starea
„0” reprezintă un contact normal deschis.
Fig.2.1 Circuit logic ŞI cu contacte

Numărul de comutatoare poate fi mărit oricât,
căci funcţia va avea valoarea 1 (bec aprins)
numai dacă toate variabilele (comutatoarele)
vor avea valoarea 1(închis).
Poarta logică SAU(disjuncţie)
Fig. 2.2. Circuitul logic SAU cu contacte

Deci, dacă se închide unul din contacte, becul
se aprinde. Pentru două variabile (contacte),
tabela de adevăr se scrie ca în tabelul. 2.2.
Este de ajuns ca una din variabile să ia
valoarea 1 pentru ca funcţia să ia valoarea 1.
Cu alte cuvinte, în cazul unui circuit SAU, dacă
la una din intrări se aplică semnalul 1, la ieşire
apare 1, indiferent de starea celorlalte intrări.
Poarta logică NU
Negaţia ocupă un loc important Intre circuitele
logice. Dacă la intrarea unui astfel de circuit se
aplică un nivel logic 1, la ieşire apare 0 şi
invers. O variabilă negată se notează cu o
liniuţă deasupra simbolului şi se citeşte non-A
sau A-negat.
Fig.2.3. Reprezentarea negaţiei prin contacte

Poarta logică SI-NU (NAND)
Poarta ŞI-NU realizează operaţia ŞI urmată
de operaţia NU. Aceasta se indică printr-un
cerculeţ plasat la ieşirea porţii. Ieşirea are
valoarea logică 0 dacă şi numai dacă toate
intrările au valoarea logică 1.
O proprietate foarte importantă a acestui
circuit logic este aceea că orice funcţie
poate fi sintetizată prin circuite ŞI-NU.
Porţi logice SAU-NU (NOR)
Poarta SAU-NU realizează operaţia SAU
urmată de operaţia NU. Funcţia logică SAU-
NU este definită printr-o propoziţie compusă
din mai multe variabile. Ea este adevărată
dacă şi numai dacă toate variabilele implicate
sunt false. Cu alte cuvinte, ieşirea are
valoarea logică 1 dacă toate intrările au
valoarea logică 0. Acest lucru se vede foarte
bine în figura 2.4.. Se presupune valoarea
logică 1 când becul se aprinde şi 0 când este
stins.
Fig. 2.4. Circuitul logic SAU-NU
Dacă ambele contacte sunt deschise becul

luminează. În rest, pentru orice combinaţie a
valorilor variabilelor A şi B becul rămâne
stins.
Şi această poartă logică este foarte
importantă, cu ajutorul circuitelor SAU-NU
putându-se realiza orice schemă logică.
Circuite logice elementare cu componente
pasive
În funcţie de tipul de componente discrete
care intră în structura circuitului respectiv,
distingem circuite logice elementare cu
componente discrete pasive, respectiv active.
Acest tip de circuite logice utilizează numai
componente de circuit pasive, care nu posedă
capacitatea de a amplifica semnalul aplicat la
intrare. Dintre acestea, componentele de
circuit cele mai utilizate sunt diodele şi
rezistenţele.
Circuitul logic ŞI (AND) pasiv
Circuitul logic ŞI (AND) pasiv are schema din
figura 2.5. şi tabelul de adevăr – tab. 2.1.
Fig. 2.5. Circuitul logic ŞI (AND) pasiv Tab. 2.1. Tabelul de adevăr al funcţiei ŞI (AND)
Funcţionare: Prezentăm o descriere simpli-
ficată a funcţionării circuitului, considerând
diodele D1 şi D2 – ideale.
Astfel, pentru combinaţia logică de intrare
x2x1=00 (prima linie a tabelului de adevăr),
VI1=VI2=0V şi, practic, catozii celor două di-
ode sunt ca şi legaţi la masă, aşa cum am
încercat să arătăm în schema echivalentă din
fig. 2.6. a.
Cele două diode sunt direct polarizate şi con-
duc pe traseul +E, R, D1//D2, masă, la borne-
le lor regăsindu-se tensiunea de prag a unei
diode ideale, deci V0=0. Rezultă y=0 logic.
a) x2x1=00; b) x2x1=01 (10); c) x2x1=11.
Fig. 2.6. Explicativă pentru înţelegerea funcţionării circuitului logic ŞI (AND) pasiv
Pentru combinaţia de intrare x2x1=01 (a doua
linie a tabelului de adevăr), VI2=0, VI1=+E, deci
catodul diodei D2 rămâne conectat la masă, iar
cel al diodei D1 se conectează la +E, fig.2.6. b.
Dioda D2 conduce ca şi în cazul precedent, în
timp ce D1, având catodul conectat la
potenţialul cel mai pozitiv al schemei, este
blocată. Evident, V0=0 şi y=0 logic.
Pentru x2x1=10 este valabilă tot schema
echivalentă din fig.2.6. b în care rolul
diodelor D1 şi D2 se inversează. Rezultatul
este y=0 logic.
Pentru x2x1=11, vom avea: VI1=VI2=+E, şi
ambele diode vor fi conectate cu catozii la
+E, fig.2.6. c, deci vor fi blocate. Potenţialul
+E se transferă la ieşire prin rezistenţa R,
deci V0=+E şi y=1 logic. Se confirmă
afirmaţia iniţială conform căreia tab 2.1 este
tabelul de adevăr al funcţiei ŞI (AND).
Circuitul logic SAU (OR) pasiv
Circuitul logic SAU (OR) pasiv are schema
din fig. 2.7. şi tabelul de adevăr – tab. 2.2.
Funcţionare: Pentru combinaţia logică de
intrare x2x1=00, deci VI1=VI2=0V, anozii
celor două diode sunt practic conectaţi la
potenţialul masei, aşa cum rezultă din
schema echivalentă din fig. 2.4 a. Întrucât
nu există nici o diferenţă de potenţial în
schemă, prin rezistenţa R nu circulă curent
şi, prin urmare, V0=0V, deci y=0 logic.
Fig. 2.7. Circuitul logic SAU (OR) pasiv Tab. 2.2. Tabelul de adevăr al funcţiei SAU (OR)
a) x2x1=00; b) x2x1=01 (10); c) x2x1=11
Fig. 2.8. Explicativă pentru înţelegerea funcţionării circuitului logic SAU (OR) pasiv
Pentru x2x1=01, deci VI2=0V şi VI1=+E, dioda
D2 rămâne conectată cu anodul la masă, în
timp ce D1 se conectează cu anodul la +E, fig.
2.8. b. Dioda D1 va conduce pe traseul: +E,
D1, R, masă şi fiind ideală, pe ea nu “cade”
nimic. Întreaga cădere de tensiune se
regăseşte la bornele rezistenţei R, blocând
dioda D2 şi generând la ieşirea schemei
tensiunea V0=+E, deci y=1 logic.
Combinaţia de intrare x2x1=10 produce o
situaţie similară celei anterioare, fig. 2.8. b,
poziţia diodelor inversându-se. Rezultă y=1
logic.
Pentru x2x1=11, vom avea VI1=VI2=+E şi
ambele diode vor fi conectate cu anozii la
+E, fig. 2.8. c, deci vor conduce şi vor
transfera potenţialul +E la ieşire. Rezultă
V0=+E şi y=1 logic.
S-a verificat astfel faptul că tab. 2.2 este
tabelul de adevăr al funcţiei SAU (OR).
Circuite logice elementare cu componente
active
Acest tip de circuite logice conţin şi elemente
active de circuit (tranzistoare) care, după cum
se ştie, sunt capabile să amplifice un semnal.
Circuitul logic NU (NOT)

Circuitul logic NU (NOT) are schema
din fig.2.9 şi tabelul de adevăr tab. 2.3.
Tab. 2.3. Tabelul de adevăr al
funcţiei NU (NOT)
Fig. 2.9. Circuitul logic NU (NOT)
Funcţionare: Când x=0, VI=0V şi borna de

intrare a circuitului este conectată la masă,
fig. 2.10. a.
Fig. 2.10. Explicativă pentru înţelegerea funcţionării circuitului logic NU (NOT)
Baza tranzistorului este conectată la masă

printr-o rezistenţă echivalentă RB=RB1//RB2,
deci VBE=0 şi tranzistorul T este blocat.
Potenţialul +VCC se transferă la ieşire prin Rc
şi V0=+VCC, deci y=1 logic.
Pentru x=1, VI=+VCC şi ne aflăm în situaţia
schemei echivalente din fig. 2.10. b. Divizorul
RB1, RB2 este astfel dimensionat încât
VBE≥0,7V, deci tranzistorul T este saturat şi
VCE=V0≈0,1V. Rezultă y=0 logic.
Circuitul logic ŞI-NU (NAND)

Circuitul logic ŞI-NU (NAND) prezintă
schema din fig. 2.11., obţinută prin
conectarea în cascadă a unui circuit ŞI
(AND) pasiv şi a unui circuit NU (NOT)
Tabelul de adevăr, tab. 2.4, se obţine din tab.
2.1. al funcţiei ŞI (AND), modificat în sensul
negării valorilor logice din coloana funcţiei.
Tab. 2.4. Tabelul de adevăr al funcţiei

ŞI-NU (NAND)
Fig. 2.11. Circuitul logic ŞI-NU (NAND)
Circuitul logic SAU-NU (NOR)

Circuitul logic SAU-NU (NOR), fig. 2.12., se

obţine prin conectarea în cascadă a circuitului

SAU (OR) din fig. 2.7. cu circuitul NU (NOT)
din fig. 2.9.
Tab. 2.5. Tabelul de adevăr al funcţiei

SAU-NU (NOR)
Fig. 2.12. Circuitul logic SAU-NU (NOR)
Tabelul de adevăr 2.5 se obţine din tab. 2.2
prin negarea valorilor logice din coloana
funcţiei de ieşire y.
2.2. Circuite logice integrate RTL si DTL
Circuite logice elementare integrate

În prezent, circuitele logice se realizează
aproape în exclusivitate sub formă de
circuite integrate. După tehnologia utilizată,
circuitele logice integrate se pot clasifica în
circuite realizate în tehnologie bipolară,
respectiv unipolară (MOS).
presupune deplasarea unei cantităţi de
sarcină în (din) bază şi în (din) capacităţile
parazite ceea ce presupune timpi de comu-
tare diferiţi de zero.
Circuite logice integrate realizate în

tehnologie bipolară
Circuitele logice integrate realizate în
tehnologie bipolară au cunoscut în decursul
timpului mai multe tipuri de structuri de bază
cum ar fi: RTL, DTL, TTL, HTTL, etc.
Circuite logice RTL
Circuitele logice RTL (Rezistor-Tranzistor-
Logic) prezintă structura de bază din fig. 2.13.
şi tabelul de adevăr – tab. 2.6.
Funcţionare: Pentru x3=x2=x1=0 logic,
VI1=VI2=VI3=0V şi rezistenţele RB1, RB2, RB3,
din bazele celor 3 tranzistoare vor fi conec-
tate la masă, tensiunile VBEi, cu i=1, 2, 3, vor
fi zero şi cele 3 tranzistoare vor fi blocate,
IC1= IC2= IC3=0. Prin RC nu va circula nici un
curent, deci pe RC nu există cădere de
tensiune.
Întrucât V0=VCC-RC∙ΣICi, rezultă V0=+VCC,
deci y=1 logic.

Fig. 2.13. Circuitul logic SAU-NU (NOR)
funcţiei SAU-NU (NOR)
RTL
Este suficient ca un singur tranzistor din
cele trei să fie saturat (xi=1, pentru orice i)
pentru ca V0=VCEi≈0,1V, deci y=0 logic.
Aceeaşi situaţie se repetă şi în cazul în
care două sau chiar toate cele 3
tranzistoare primesc 1 logic la intrare.
Analizând
. tabelul 2.6, observăm că funcţia
logică îndeplinită de circuitul din fig. 2.13.
este SAU-NU (NOR).
Circuite logice DTL
Circuitele logice DTL (Diodă-Tranzistor-
Logic) prezintă structura de bază din fig.
2.14. şi tabelul de adevăr – tab.2.7.

funcţiei ŞI-NU (NAND)
Fig. 2.14. Circuitul logic ŞI-NU (NAND) DTL

Schema din fig. 2.14. provine din cea din
fig. 2.11, în care rezistenţa RB1 a fost
înlocuită cu diodele D3 şi D4, având rolul
de a asigura o deplasare cu 2·0,7V=1,4V
a nivelului logic superior al intrării porţii,
nivel care determină trecerea tranzistorului
T din starea de blocare în cea de
saturaţie. În rest, funcţionarea este
identică cu cea a circuitului ŞI-NU (NAND)
Tab. 2.8. Explicativ pentru reprezentare electrică a simbolurilor şi funcţiilor logice
Bibliografie
1993;
1996;
Circuite logice
elementare
discrete.
dinamice.
şi NOR-ul.
 2.11. Poarta de transfer CMOS. Aplica ii
2.3. Familia TTL standard.
NAND-ul şi NOR-ul TTL. Inversorul
Parametri.
Familia TTL standard este una dintre cele
mai răspândite categorii de circuite logice
integrate pe scară mică şi medie.
Reprezentantul de bază al acestei familii, cu
ajutorul căruia pot fi generate toate func iile
logice, este poarta ŞI-NU (NAND).
Poarta NAND – TTL prezintă schema
din fig. 3.14. a, simbolul logic din fig. 2.14. b
şi tabelul de adevăr - tab. 2.9.
funcţiei NAND
Fig. 2.14. Poarta NAND - TTL
Diodele D1 şi D2 protejează tranzistorul multiemiter

T1 împotriva eventualelor tensiuni negative ce pot
apărea pe intrări în timpul regimurilor tranzitorii. În
regim staţionar ele nu au nici un fel de importanţă,
motiv pentru care vor fi ignorate în continuare.
Tranzistorul multiemiter T1 asigură curentul
de bază necesar tranzistorului defazor T2
care comandă etajul final de tip totem pole
(în contratimp) realizat cu tranzistoarele T3 şi
T4. Acest tip de etaj final permite ob inerea
unor timpi de propagare reduşi, o creştere a
imunită ii la perturba ii a por ii şi o scădere a
rezisten ei de ieşire a acesteia (15 în stare
"L" şi 70 în stare "H").
Func ionare: Înlocuind jonc iunile tranzistorului
multiemiter T1 cu diode, schema din fig. 2.14 a
se transformă de maniera din fig. 2.15.
Se observă uşor că circuitul din fig. 2.15. este
format dintr-un ŞI-pasiv (realizat de diodele
DBE11, DBE12 şi rezisten a R1), urmat de un
inversor (realizat cu tranzistoarele T2, T3 şi
T4). Într-adevăr, exceptând DBC1 care are rol
de deplasare de nivel (v. familia DTL) şi
reamintind faptul că semnalul din colectorul
unui tranzistor evoluează în antifază fa ă de
cel din bază şi emiter, observăm că o creştere
a nivelului semnalului din B2 va antrena o
scădere a nivelului în B4 şi - implicit - în y,
simultan cu o creştere a nivelului în B3 şi o
scădere a acestuia în y. Concluzionând,
creşterea nivelului în B2 conduce la o scădere
- pe două căi - a nivelului în y, inversarea
semnalului fiind evidentă.
Fig. 2.15. O schemă mai intuitivă a por ii
NAND - TTL
Inversorul TTL
În cele ce urmează, ne propunem transformarea
circuitului NAND într-un inversor (prin
conectarea la +VCC a bornei de intrare B, fig.
2.15.) şi explicarea func ionării inversorului în
paralel cu ridicarea caracteristicii de transfer a
acestuia, fig. 2.16..
Stările tranzistoarelor în fiecare din zonele (1) ...
(4), fig. 2.16., le vom centraliza în tabelul 2.10.
Fig. 2.16. Caracteristica de transfer a
inversorului TTL
Tab. 2.10. Centralizator al stărilor tranzistoarelor în timpul comuta iei

Func ionare: În explicarea func ionării
schemei, din motive de simplificare a
expunerii, vom lua în considera ie
următoarele valori:
VBE ON = 0,6V - pentru un tranzistor în RAN;
VBEsat = 0,7V - pentru un tranzistor în
satura ie;
VCEsat = 0,1V - pentru un tranzistor în
satura ie;
VD = 0,7V - pentru o diodă în conduc ie.
Explicarea func ionării inversorului necesită
luarea în considera ie a următoarelor zone:
Zona (1): 0  VI < 0,5. (2.1)
DBE11 este polarizată direct prin R1 de către
diferen a de poten ial VCC-VI. Întrucât DBE11
conduce, poten ialul punctului B1 va fi:
VB1 = VI + VBE11sat = VI + 0,7. (2.2)
inând seama de rela iile 2.1 şi 2.2, ob inem:
0,7  VB1 < 1,2 (2.3)
şi întrucât
VB1 = VBC1 + VBE2 + R2IE2, (2.4)
putem scrie că:
0,7  VBC1 + VBE2 + R2IE2 < 1,2. (2.5)
Rezultă că jonc iunile BC1 şi BE2 sunt
insuficient polarizate şi tranzistorul T2 este
blocat. Prin urmare R2IE2=0, iar jonc iunile BC1
şi BE2 vor fi supuse, fiecare, câte unei diferen e
de poten ial 0,35  VBC1 = VBE2 < 0,6, deci vor fi
blocate. Tranzistorul T1 se va afla în situa ia
prezentată în fig. 2.17.
Fig. 2.17. Explicativă pentru starea tranzistorului T1
şi anume:
VCE1 = VBE11 - VBC1, (2.6)
deci:
0,1 < VCE1  0,35, (2.7)
şi T1 se află în RAN, foarte aproape de
satura ie.
Tranzistorul T2 este blocat deoarece VBE2 <
0,6V.
Tranzistorul T3 este blocat deoarece VBE3 =
R2IE2 = 0.
Tensiunea V0(1) poate fi evaluată din fig 2.18.,
ob inută din fig 2.15. prin eliminarea
tranzistoarelor T1 (neinteresant) şi T2, T3
(blocate).
Putem scrie:
V0(1) = VCC - R3IB4 - VBE4 - VD. (2.8)
Neglijând termenul R3IB4 (IB4  0), ob inem:
V0(1) ≈ VCC - VBE4 - VD = 5 - 0,7 - 0,7 = 3,6V.
(2.9)
Pentru a stabili starea în care se află T4,
amintim că VBE4=0,7V, deci există premise
de satura ie. Din K II scris pe ochiul de
circuit care con ine jonc iunea BC4, ob inem:
R3IB4+VBC4-R4Ic4=0 (2.10)
şi inând seama că R3IB4≈0 şi Ic4≈I0 (curentul
de sarcină), putem scrie:
VBC4≈R4I0. (2.11)
Fig. 2.18. Explicativă pentru zona (1)
Când poarta este în gol, deci fără sarcină

cuplată la ieşire, I0=0, VBC4=0 şi tranzistorul T4,
având jonc iunea BE deschisă şi jonc iunea
BC blocată, se va afla în RAN.
Chiar şi atunci când poarta este în sarcină,
curentul de ieşire I0 nu poate depăşi
valoarea I0max=0,8 mA impusă de
considerente legate de conservarea nivelului
logic de la ieşirea por ii ceeace conduce la
un VBC4=R4∙I0max= 130∙0,8≈0,1 V, insuficient
pentru a deschide jonc iunea BC4.
Rezultă că T4 se află necondi ionat în RAN,
fapt pe care-l consemnăm în tab. 2.10.
Zona (2):
0,5  VI < 1,1. (2.12)
Din rela ia 2.2 ob inem:
1,2  VB1 < 1,8. (2.13)
Poten ialul punctului B1 este suficient pentru a
deschide jonc iunile BC1 şi BE2, dar insuficient
pentru a deschide şi jonc iunea BE3. Rezultă
că T3 este blocat în continuare.
T1 are ambele jonc iuni direct polarizate, deci
este saturat.
T2 are jonc iunea BE2 direct şi suficient
polarizată.
VB2 = VB1 - VBC1 = VB1 - 0,6, (2.14)
Din rela iile 2.2 şi 2.12, putem deduce:
VB2 = VI + 0,7 - 0,6 = VI + 0,1, (2.15)
deci :
0,6  VB2 < 1,2. (2.16)
Eliminând din schema din fig. 3.12
tranzistoarele T1 (neinteresant) şi T3 (blocat),
ob inem schema din figura 3.16 cu ajutorul
căreia îl putem calcula pe V0(2):
V0(2) = VCC - R3IC2 - VBE4 - VD. (2.17)
IC2  N2IE2 = N2(VB2 - VBE2)/R2. (2.18)
V0(2) = VCC - N2(VB2-VBE2)R3/R2 - VBE4 - VD. (2.19)
sau, datorită rela iei 2.15.:
V0(2) = VCC - N2(VI + 0,1 - VBE2)R3/R2 - VBE4 - VD.
(2.20)
Al doilea termen din membrul drept al rela iei 3.20
reprezintă căderea de tensiune pe rezisten a R3:
VR3 = N2(VI + 0,1 - VBE2)R3/R2. (2.21)
Fig. 2.19. Explicativă pentru zona (2)
Starea tranzistorului T2 depinde de diferen a de

poten ial:
VBC2 = VB2 - VB4 = VB2 - (VCC - VR3), (3.22)
a cărei valoare maximă se determină astfel:
VBC2max = VB2max - (VCC - VR3max) = 1,2 - (5-1) < 0.
(2.23)
În calculul lui VR3max, rel 2.21., am considerat N2
 1, VI = 1,1V şi VBE2 = 0,6V.
Rezultă că T2 se află în RAN.
Procedând similar pentru T4, ob inem:
VBC4 = VB4 - VC4 = VCC - VR3 – (VCC-VR4)=VR4-
VR3=R4I0-VR3, (2.24)
unde I0 este curentul de sarcină. Comparând
rela iile 2.24. şi 2.11., observăm că VBC4 pentru
zona 2 este mai mic decât VBC4 pentru zona 1,
deci cu atât mai mult T4 se va afla în RAN.
V0 cu rel. 2.20 la limita din stânga a intervalului
(2), v. fig. 2.17., când VI = 0,5V, VBE2 = 0,6V,
VBE4 = VD = 0,7V, şi ob inem:
V0(2B) = 5 - N2(0,5 + 0,1 - 0,6)R3/R2 - 0,7 - 0,7 =
3,6V, (2.25)
Pentru limita din dreapta a intervalului (2), în
rela ia 3.20 se înlocuiesc valorile: VI = 1,1V,
VBE2 = 0,6V, VBE4 = 0,6V, rezultând:
V0(2C) = 5 - 1,6(1,1 + 0,1 - 0,6) - 0,6 - 0,7 =
2,7V. (2.26)
Aşa cum se observă de fapt şi din rela ia 2.20,
între punctele B şi C din zona (2), caracteristica
de transfer este liniară şi are panta:
m2 = - N2 R3/R2. (2.27)
Zona (3):
1,1  VI < 1,1 + V, (2.28)
unde V este o tensiune infinit mică. Rezultă:
1,8  VB1 < 1,8 + V. (2.29)
Imediat ce VI depăşeşte 1,1V, VB2 depăşeşte
1,2V (v. rel. 2.15), şi se deschide jonc iunea BE3
a tranzistorului T3.
Astfel, în paralel cu R2 apare rezisten a de
intrare a lui T3, rela ia 2.20. devenind:
R
V  VCC   N
( 3)
VI  0,1 VBE  VBE VD
3 (3.30)
0 2
R 2 || R inT 3 2 4
Panta caracteristicii de transfer în zona (3) este:

m3 = - N2 R3/(R2| | RinT3), (2.31)
şi inând seama de faptul că RinT3  1K,
m3  2m2. (2.32)
Întrucât V0 nu poate să scadă sub valoarea
VCE3sat = 0,1V, se poate calcula din rela ia
2.30. valoarea lui VI pentru care V0 = VBE3sat.
Rezultă VI(3D) = 1,6V.
Stările tranzistoarelor la începutul intervalului
(3), deci pentru 1,1  VI < 1,1 + V, sunt: T1, ca
şi în zona precedentă, saturat, iar T2 şi T3
având jonc iunile BE înseriate şi supuse unei
diferen e de poten ial VB2  1,2 + V, sunt
suficient polarizate pentru a conduce, dar încă
insuficient polarizate pentru a se satura.
Rezultă că T2 şi T3 se află în RAN.
În ceeace-l priveşte pe T4, acesta are
jonc iunea BE direct şi suficient polarizată,
poten ialul colectorului VC4  5V (minimum
4,9V în sarcină), iar poten ialul bazei: VB4 
3V. Rezultă că jonc iunea BC a tranzistorului
T4 este invers polarizată şi T4 lucrează în
RAN.
Zona (4):
Luând pentru VI o valoare care să se afle cu
certitudine în zona (4), spre exemplu VI >
2,1V, constatăm că întrucât VB1 nu poate
depăşi valoarea corespunzătoare satura iei
celor 3 jonc iuni BC1, BE2, BE3,
VB1max = 3 x 0,7V = 2,1V, (2.33)
jonc iunea BE11 a tranzistorului T1 va fi
invers polarizată în timp ce jonc iunea BC1
va fi direct şi suficient polarizată. T1 va lucra,
prin urmare, în RAI (regiunea activă
inversă).
T2 şi T3 sunt saturate deoarece VBE2 = VBE3 =
0,7V.
Starea lui T4 se evaluează astfel:
VB3 = 0,7V; (2.34)
VB4 = VB3 + VCE2sat = 0,7 + 0,1 = 0,8V; (2.35)
V0 = VCE3sat  0,1V; (2.36)
VB4 - V0 = 0,8 - 0,1 = 0,7V. (2.37)
Diferen a de poten ial VB4 - V0 se aplică
jonc iunii BE a tranzistorului T4 şi diodei D, fiind
insuficientă pentru a le deschide. Rezultă că T4
este blocat.
Se observă că rolul diodei D este tocmai
acela de a asigura blocarea lui T4 când
ieşirea por ii se află în 0 logic.
Poarta NOR – TTL
Schema por ii NOR -TTL, fig. 2.21., se ob ine
din cea a inversorului TTL prin dublarea
etajului de intrare realizat cu ajutorul
tranzistorului cu un etaj similar realizat cu şi
completarea etajului defazor cu tranzistorul ,
conectat în paralel pe circuitul de ieşire
(colector – emiter) al lui .
Fig. 2.21. Schema por ii NOR – TTL
Func ionare: Ca şi în cazul por ilor logice

tratate mai sus, verificăm func ionarea por ii
NOR – TTL cu ajutorul tabelului de adevăr
2.11. Astfel, pentru x1=x2=0 logic, deci VIA=VIB=
0V, în bazele tranzistoarelor şi nu vom avea
mai mult de 0,7V (v. func ionarea inversorului
TTL) ceeace va implica imposibilitatea.
deschiderii celor două triplete de jonc iuni
(BC1, BE2, BE3, respectiv BC1’, BE2’, BE3)
către masă. În concluzie, , şi vor fi blocate,
deci V0 va fi dat de rela ia 2.9, iar y=1 logic
Tab. 2.11. Tabelul de adevăr al func iei NOR
Dacă SAU x1, SAU x2, SAU ambele sunt 1

logic, tranzistoarele T1 şi T1 ’ se vor afla în
RAI.
Iar T2 ,T2 ’ şi T3 se vor satura. Ca urmare
V0≈0V şi y=0 logic.
Tabelul de adevăr al por ii NOR –TTL, tab. 3.11., a
fost integral verificat.
Caracteristicile statice ale familiei TTL
standard. Caracteristica de transfer
Caracteristica de transfer reprezintă dependen a
V0 = f(VI)
Caracteristica de intrare
Prezentăm în fig.2.22. dependen a II = f(VI).
Fig. 2.22. Caracteristica de intrare a por ii TTL standard

Conven ional, curentul care intră în poartă este
considerat pozitiv, iar curentul care iese -
negativ.
Sensul curentului de intrare, în func ie de
valoarea a lui VI, poate fi observat în fig. 2.23.
Pentru determinarea curentului de intrare
corespunzător stării logice "0", se conectează
succesiv câte una din intrările por ii la
VIL=V0Lmax=0,4V, fig. 2.23 a, celelalte intrări
fiind legate la "1" logic.
a) cu intrarea în starea "0" logic b) cu intrarea în starea "1" logic
Fig. 2.23. Explicativă la caracteristica de intrare a por ii TTL standard
Scriind KII pe circuitul marcat în fig. 2.23. a,

ob inem:
VCC  VBE1  VIL
 IIL   1mA (2.38)
R1
valoare mai mică decât IILmax=1,6 mA,
Curentul de intrare corespunzător stării
logice "1" se determină conectând intrarea
testată la VIH=VOHmin=2,4V, fig.2.23. b şi are
valoarea IIHIIHmax=40μA.
Observa ii:
1. Valorile negative ale lui VI sunt limitate la
(0,7  1)V de către diodele D1, D2 (v. fig. 2.15).
Depăşirea - în regim static - a valorii maxime
admise de catalog (-1,8V) poate conduce la
distrugerea acestor diode;
2. Pentru VI > 5V apare riscul distrugerii
jonc iunii BE a tranzistorului multiemiter prin
depăşirea pragului de polarizare inversă de
5,5V (în cazul în care una din intrări este
conectată la "0" logic).
Conectarea unei intrări la +VCC se face cu
intermediul unei rezisten e mai mari de 1K.
Caracteristicile de ieşire
În fig. 2.24 este prezentat circuitul şi
caracteristica de ieşire pentru o poartă a cărei
ieşire se află în starea "0" logic, iar în fig. 2.25 –
pentru o poartă cu ieşirea aflată în starea "1"
Astfel, caracteristica de ieşire ridicată pentru o
poartă a cărei ieşire se află în starea "0" logic,
fig. 2.24. b, eviden iază – printre altele –
capacitatea por ii de a furniza o tensiune de
ieşire V0LV0Lmax=0,4V la un curent de sarcină
I0Lmax=16 mA, corespunzător unei sarcini de 10
por i TTL standard.
În acelaşi timp, caracteristica de ieşire
ridicată pentru o poartă a cărei ieşire se află
în starea "1" logic, fig. 2.25. b, ilustrează
faptul că tensiunea de ieşire trebuie să
respecte rela ia V0H≥ V0Hmin=2,4V, fig. 2.25
a, în condi iile unei sarcini RL echivalente cu
10 por i TTL standard, corespunzătoare unui
curent de ieşire: –
I0Hmax=10·40μA=400 μA.
a) circuitul b) caracteristica propriu-zisă
Fig. 2.24. Caracteristica de ieşire a por ii TTL standard cu ieşirea în "0" logic
a) circuitul b) caracteristica propriu-zisă
Fig. 2.25.. Caracteristica de ieşire a por ii TTL standard cu ieşirea în "1" logic
Curentul de scurtcircuit I0S, calculabil pe fig.
2.25. a, cu rela ia:
VCC  VCE4sat  VD 5  0,1  0,7 (2.39)
I0S    30mA
R4 130
va trebui să se încadreze în plaja (20 … 55)
mA pentru seria comercială, respectiv (18 …
55) mA pentru seria militară.
Parametrii familiei TTL standard
Prezentăm în continuare principalii parametri ai
por ii TTL standard.
Nivelurile logice, reprezintă valori limită
garantate de catalog pentru tensiunile de ieşire
şi de intrare ale unei por i TTL standard, valori
ce corespund celor două stări logice posibile: L
(“0” logic) şi H (“1” logic).
Astfel, reprezentând în partea din stânga a
axei tensiunilor, fig. 2.26., nivelurile logice
limită ale tensiunii de ieşire V0 a por ii P1
care comandă poarta P2, iar în partea din
dreapta – nivelurile logice limită ale tensiunii
de intrare VI a por ii comandate P2,
distingem următorii parametri:
* V0Lmax, tensiunea maximă de ieşire în stare
“jos” a por ii P1 care comandă poarta P2;
* V0Hmin, tensiunea minimă de ieşire în stare
“sus” a por ii P1 care comandă poarta P2;
Fig. 2.26. Nivelurile logice ale por ii TTL standard
* VILmax, tensiunea maximă de intrare în stare
“jos” a por ii comandate P2;
* VIHmin, tensiunea minimă de intrare în stare
“sus” a por ii comandate P2.
Astfel, tensiunea de ieşire a por ii P1 (care
comandă) poate fi cel mult V0Lmax = 0,4V
pentru "0" logic şi cel pu in V0Hmin = 2,4V pentru
"1" logic.
Poarta P2 (comandată), recunoaşte drept "0"
logic orice tensiune de intrare situată sub VILmax
= 0,8V şi drept "1" logic, orice tensiune de
intrare care depăşeşte VIHmin = 2V.
Marginea de zgomot , fig. 2.26., asigură
compatibilitatea dintre o poartă care comandă,
P1, şi una comandată, P2, în sensul că poarta P1
care comandă, furnizează la ieşire o tensiune
care este recunoscută cu o anumită “marjă”,
numită margine de zgomot, de către poarta
comandată P2.
Se definesc două margini de zgomot: MH pentru
starea “sus” şi ML pentru starea “jos”.
În cazul por ii TTL standard, aşa cum rezultă şi
din fig. 2.26., marginile de zgomot sunt : MH =
ML= 0,4V.
Marginea de zgomot medie sau imunitatea la
zgomot se defineşte în regim dinamic şi
reprezintă proprietatea por ii de a nu răspunde la
impulsuri parazite de înaltă frecven ă.
Astfel, apari ia la intrarea por ii a unui impuls
parazit de durată mai mică decât viteza de
răspuns a acesteia va trece neobservată întrucât
impulsul va înceta înainte ca efectul său asupra
ieşirii por ii să se fi produs.
Fan-out-ul sau capacitatea maximă de încărcare
a porţii sau, reprezintă numărul maxim de por i
TTL standard care se pot cupla la ieşirea unei
por i de acelaşi tip.
Numărul N de “sarcini standard” se
determină făcând raportul dintre curentul
maxim disponibil la ieşirea unei por i TTL
standard şi curentul maxim absorbit de
intrarea altei asemenea por i, cuplată la
ieşirea celei dintâi.
Se definesc două fan-out-uri:
- fan-out-ul în stare “jos”, v. fig. 2.23. a, dat
de rela ia:
I0Lmax , (2.40)
NL 
IILmax
în care I0Lmax=IC3sat.max=16 mA este impus
prin însăşi construc ia tranzistorului T3, iar
IILmax= 1,6 mA reprezintă valoarea maximă
a lui IIL, calculat cu rela ia 2.38 ;
- fan-out-ul în stare “sus”, v. fig. 2.24. b,
având expresia:
I0Hmax , (2.41)
N 
H
IIHmax
în care I0Hmax=0,8mA reprezintă valoarea
maximă a curentului pe care-l poate furniza
tranzistorul T4 în cele mai defavorabile
condi ii, fără alterarea nivelului logic de
ieşire, iar IIHmax=40μA este valoarea maximă
a curentului care circulă prin T1, aflat în RAI.
Efectuând calculele, ob inem NL=10 şi
NH=20, fan-out-ul global al por ii calculându-
se cu rela ia :
N  minNL , NH   10 (2.42)
Timpul de întârziere la propagare
(Propagation Delay Time) – tpd, reprezintă
întârzierea cu care se propagă informa ia
logică prin poartă şi poate fi determinat cu
ajutorul montajului experimental din fig. 2.27.
Este vorba despre o poartă TTL standard
utilizată ca inversor, având conectat la intrare
un generator de impulsuri vG şi debitând
semnal pe 10 por i de acelaşi tip cu ea.
Caracteristicile generatorului de impulsuri,
observabile în parte pe diagramele din fig. 3.24,
sunt :
- impedan a de ieşire a generatorului : ZG=50Ω ;
- amplitudinea maximă a impulsurilor : VG=3,5V ;
- frecven a impulsurilor : 1MHz;
- durata frontului anterior al impulsului: tr=10ns;
- durata frontului posterior al impulsului: tf=5ns;
- durata impulsului, măsurată la nivelul de 1,5V:
tw=500ns.
Fig. 2.27. Montaj experimental pentru determinarea tpd
Fig. 2.27. Explicativă pentru timpii de întârziere la
propagare:
a) forma de undă a tensiunii de intrare;
b) forma de undă a tensiunii de ieşire.
Răspunsul por ii TTL standard la impulsuri
de tipul celui prezentat în fig. 2.28. a, este
dat în fig. 2.28. b, din care pot fi observa i
timpii de întârziere la propagarea prin poartă
în cazul unor tranzi ii “sus-jos”, tpdHL,
respectiv “jos-sus”, tpdLH. Timpul de
întârziere la propagare global al por ii este
media aritmetică a timpilor aminti i mai sus,
adică:
t pdHL  t pdLH 8  12 (2.43)
t pd    10ns
2 2
Atragem aten ia asupra faptului că un rol

important în determinarea regimurilor
tranzitorii îl are capacitatea CL≈15pF, formată
din capacitatea de ieşire a por ii testate,
capacitatea de intrare globală a celor 10 por i
TTL standard care formează sarcina, la care
se mai adaugă şi capacitatea sondelor de
măsură.
Puterea medie consumată de poartă - Pd
Pentru circuitele integrate din seria CDB 4XX,
consumul de putere diferă în func ie de numărul
de por i pe care-l con in. Puterea medie
absorbită de poartă rămâne însă aceeaşi.
Astfel, luând ca exemplu de calcul circuitul
integrat CDB 400, fig. 2.29., având în
componen ă 4 por i TTL de tip NAND cu câte 2
intrări, circuit al cărui consum de curent din
sursa de alimentare în stare “jos”, respectiv
“sus”, este: ICCL=12mA, respectiv ICCH=4mA,
putem determina curentul mediu absorbit de
către circuitul integrat din sursa de
alimentare:
ICCL  ICCH 12  4 (2.44)
ICCmed    8mA
2 2
Fig. 2.29. Circuitul integrat CDB 400

Puterea medie disipată pe întregul circuit integrat
va fi:
PdCI=ICCmed·VCC=8·5=40mW, (2.45)
deci puterea medie disipată pe numai una din
cele 4 por i ale acestuia va fi:
Pd poartă=10mW. (2.46)
Factorul de calitate – Q reprezintă produsul dintre
timpul de întârziere la propagare şi puterea medie
consumată de poartă:
Q=tpd·Pd (2.47)
factor de merit pentru o familie de circuite digitale.
Compromisul realizat între tpd şi Pd
diferen iază între ele subfamiliile derivate
dintr-o familie standard. Pentru a avea un
reper în acest sens, men ionăm faptul că
familia TTL standard pe care am studiat-o
până în prezent are un tpd de 10ns, un
consum mediu de 10mW, un factor de calitate
Q=100pJ şi o frecven ă maximă de lucru
fmax.=35MHz.
Bibliografie
1993;
1996;
Circuite logice
elementare
discrete.
dinamice.
şi NOR-ul.
Porţile logice care se caracterizează prin
aceiaşi parametri se grupează în familii
de CI.
CI bipolare cuprind familiile: TTL, HTTL,

LPTTL, LPSTTL, TSL, ECL şi I2L.
CI unipolare cuprind familiile: PMOS,

NMOS şi CMOS.
 TTL = Transistor-Transistor-Logic
 HTTL = High-speed TTL
 LPTTL = Low-Power TTL
 LPSTTL = Low-Power Schottky TTL
 TSL = Three State Logic
 ECL = Emitter-Coupled Logic
 I2L = Integrated Injection Logic
 PMOS = P-type Metal-Oxide-
Semiconductor field effect transistors
 NMOS = N-type Metal-Oxide-
Semiconductor field effect transistors
 CMOS = Complementary Metal-Oxide-
Semiconductor
2.4. Poarta HTTL şi TTL Schottky.
Obţinerea unei viteze de lucru sporite pentru

subfamilia TTL rapidă în comparaţie cu
familia TTL standard se poate face atât prin
creşterea puterii disipate pe poartă cât şi
prin adoptarea unor modificări structurale
ale porţii TTL standard.
Rezultă circuitul din fig. 2.30., în care
observăm micşorarea valorilor ohmice ale
tuturor rezistenţelor din circuit la aproximativ
jumătate, înlocuirea tranzistorului T4 şi a
diodei D din etajul final al porţii TTL
standard cu un montaj tranzistor compus
(Darlington) format din T6, T7, R7 şi
înlocuirea rezistenţei R2 cu o rezistenţă
neliniară formată din grupul R5, R6, T5.
Fig. 2.30. Poarta NAND - HTTL

Creşterea vitezei de lucru prin creşterea
puterii disipate pe poartă are la bază relaţia
3.47 şi observaţia conform căreia
micşorarea valorilor ohmice ale tuturor
rezistenţelor din circuit va avea ca efect
creşterea Pd, scăderea tpd şi, implicit,
creşterea vitezei de lucru a porţii.
Creşterea vitezei de lucru prin introducerea
montajului Darlington
Montajul Darlington conservă calităţile
circuitului pe care-l înlocuieşte din schema
porţii TTL standard, adaugând în plus alte
noi însuşiri care conduc la creşterea vitezei
de lucru a porţii HTTL din care face parte.
a) Montajul Darlington preia rolul diodei D
de blocare a tranzistorului din braţul
superior al etajului final (T7), atunci când T3
este saturat.
T3 este saturat, V0=VCE3sat≈0,1V, deci
potenţialul bornei de ieşire a circuitului este
de 0,1V faţă de masă.
În acelaşi timp, VBE3sat=0,7V, deci potenţialul
lui B3 faţă de masă este 0,7V. Tranzistorul T2
fiind şi el saturat (v. zona 4 a caracteristicii
de transfer),
VCE2sat≈0,1V, potenţialul punctului B4 va fi:
VB4=VCE2sat+VB3=0,1+0,7=0,8V. (2.48)
Cele două joncţiuni, BE6 şi BE7, vor fi supuse,
prin urmare, diferenţei de potenţial:
VB4-V0=0,8-0,1=0,7V, (2.49)
insuficientă pentru a le deschide, deci T6 şi
T7 vor fi blocate.
Rolul diodei D din schema porţii TTL
standard a fost preluat de către una din
joncţiunile bază-emiter ale lui T6 sau T7,
astfel încât tranzistorul T7 va fi blocat ferm
atunci când T3 va fi saturat.
Montajul Darlington oferă o rezistenţă de
ieşire mult mai mică decât cea realizată de
către tranzistorul T4 din schema porţii TTL
standard, contribuind astfel la obţinerea
unor timpi de comutaţie mai mici, deci a
unor viteze de lucru mai mari.
a) Cazul porţii TTL standard (fără Darlington) b) Cazul porţii HTTL (cu Darlington)
Fig. 2.31. Efectul introducerii montajului Darlington asupra rezistenţei de ieşire
Considerând schema simplificată din fig. 2.31. a,

în care tranzistorul T4 din circuitul de ieşire
al porţii TTL standard debitează pe o sarcină
cuplată în emiter care înlocuieşte tranzistorul T3,
rezistenţa de ieşire R0 a montajului se calculează
astfel:
V0 VI  VBE4 VI VI
R0     
I0 IE4 IC4  IB4 β N4  IB4  IB4
VI VI
I II R in
 B4  
β N4  1 β N4  1 β N4  1
(2.50)
Procedând similar cu montajul Darlington
care înlocuieşte grupul T4, D, şi eliminând
rezistenţa R7 pentru simplificarea
calculelor, obţinem:
V0 VI  VBE6  VBE7 VI VI
R 0D     
I 0D I E7 I B7  (β N7  1) I E6  (β N7  1)
VI VI
  
I B6  (β N6  1)(β N7  1) I I  (β N6  1)(β N7  1)
deci 1,2V≤VB1<1,8V, (2.51)

şi din nou cele două triplete de joncţiuni vor fi
blocate, fiecăreia dintre ele revenindu-i mai
puţin de 0,6V.
Tranzistoarele T2, T3, T5 vor fi blocate, iar
caracteristica de transfer a porţii HTTL,
diagrama b, fig.2.33., zona (2), va rămâne
la acelaşi nivel cu zona (1), adică .
Fig. 2.32. Evoluţiile lui R2 şi Rnelin. Fig. 2.33. Caracteristica de transfer

în planul caracteristicilor curent-tensiune a) poarta TTL standard;
b) poarta HTTL
În zona (3),
1,1≤VI<1,1+Vε, (2.52)
1,8≤VB1<1,8+Vε, (2.53)
şi cele două triplete de joncţiuni se vor
deschide. Joncţiunea BE3 se va deschide
înaintea joncţiunii BE5 deoarece aceasta din
urmă este înseriată în plus cu rezistenţa R5.
IB3 va creşte mai repede decât IE5, fiind astfel
forţată intrarea mai rapidă în conducţie a lui
T3 care are ca efect evoluţia descendentă a
caracteristicii de transfer a porţii HTTL din
fig. 2.33. b, zona (3).
Pentru VBE3>0,8V, Rnelin. scade sub 600Ω,
fig. 2.32., datorită creşterii accentuate a lui
IE5.
Întrucât IE5+IB3≈const., (2.54)
IB3 va scădea, evitându-se astfel intrarea
în saturaţie profundă a lui T3 şi creându-se
premizele unei mai rapide ieşiri din
saturaţie a acestuia, deci a unui timp de
stocare mai redus.
Tranziţia mult mai rapidă a porţii HTTL din
stare “sus” în stare “jos”, fig. 2.33.,
caracteristica b, ilustrează cum nu se
poate mai bine creşterea vitezei de
comutaţie a acesteia în comparaţie cu
poarta TTL standard.
 Un alt efect benefic al introducerii
rezistenţei neliniare în schema porţii HTTL
îl constituie insensibilizarea punctului
static de funcţionare al lui T3 în raport cu
variaţiile de temperatură.
Într-adevăr, creşterea temperaturii T
implică creşterea curenţilor de colector ai
tranzistoarelor T3 şi T5 conform schemei
sinoptice din fig. 2.34.
Creşterea lui IC5 implică creşterea lui IE5 şi,
datorită relaţiei 2.54., se realizează
scăderea lui IB3, deci în final - a lui IC3.
Tendinţa de creştere a lui IC3 a fost
compensată, iar insensibilizarea p.s.f. al
lui T3 în raport cu variaţiile de temperatură
a fost demonstrată.
Fig. 2.34. Schemă sinoptică demonstrativă pentru
insensibilizarea p.s.f. al lui T3
Ca urmare a tuturor modificărilor

menţionate, subfamilia TTL rapidă va
prezenta următorii parametri: tpd=6ns,
Pd=22mW, Q=132pJ şi fmax=50MHz.
Subfamilia TTL-Schottky
Subfamilia TTL Schottky prezintă o schemă
identică cu cea a porţii HTTL, cu
deosebirea că toate tranzistoarele (cu
excepţia lui T7) sunt tranzistoare Schottky,
a căror prezenţă asigură viteze superioare
de comutaţie datorită eliminării timpilor de
stocare.
Înlocuirea tranzistorului T7 cu un tranzistor
Schottky nu a mai fost necesară întrucât
montajul Darlington din care face parte
împiedică intrarea acestuia în saturaţie.
Modificările menţionate mai sus au condus
la obţinerea următorilor parametri: tpd=3ns,
Pd=20mW, Q=60pJ şi fmax=120MHz.
2.5.Circuite logice cu colectorul în gol
Posibilitatea conectării în paralel a ieşirilor

a două sau mai multor circuite logice în
scopul de a construi funcţii logice cablate
sau de a intermedia cuplarea la aceeaşi
magistrală de date a mai multor subblocuri
logice, reprezintă o calitate care-i lipseşte
familiei TTL standard.
Portile logice pentru magistrale permit
conectarea mai multor iesiri impreuna.
Exista doua modalitati de implementare:
- Iesire cu Colector in gol (Open Colector)
- Iesire de tip Trei stari (Three – States)
Portile logice de tip trei stari ( three-state,
tri-state sau 3-state) permit 3 stari de iesire:
0 logic, 1 logic si Z. Starea Z se numeste
stare de inalta impendanta si semnifica
deconectarea interna a iesirii. Astfel devine
posibila conectarea impreuna la o magistrala
a mai multor iesiri, fara a afecta buna
functionare a circuitului.
Circuite de tip “3-state outputs” sunt
implementate in numeroase familli de circuite
integrate ( 7400 series TTL). Magistralele de
adrese si date din sistemele cu
microprocesoare sunt implementate cu
circuite de tip 3 stari.
Circuitele te tip 3-stari nu trebuie confundata
cu logica trivalenta sau multivalenta
Pentru exemplificare, vom considera o
parte din schema bloc simplificată a unui
sistem numeric modern, fig. 2.35., în care
cele n subblocuri logice SL1, …, SLn,
Fig. 2.35..Schema logică simplificată a unei părţi dintr-un

sistem numeric modern
având câte 8·m ieşiri fiecare, sunt cuplate
în paralel pe aceeaşi magistrală de date
formată din 8·m linii pe care se transmit m
octeţi de informaţie, cu observaţia că
injectarea în magistrala de date a
informaţiilor de la ieşirea oricăruia dintre
cele n subblocuri logice are loc numai în
momentul apariţiei în magistrala de adrese
a combinaţiei logice specifice subblocului
respectiv.
Prin urmare, la fiecare dintre cele 8·m linii
ale magistralei de date, vor fi cuplate în
paralel ieşirile a câte n circuite logice
elementare, câte unul pentru fiecare
subbloc logic.
Aceste circuite nu pot fi porţi TTL standard
întrucât, aşa cum rezultă din fig. 2.36.,
cuplarea în paralel a ieşirilor a două (sau
mai multor) astfel de porţi, în cazul în
Fig. 2.36. Explicativă pentru cuplarea în paralel a ieşirilor a
două porţi TTL standard
care valorile logice ale ieşirilor acestora nu

coincid, ar conduce la apariţia unui curent:
VCC  VCE4'sat  VD'  VCE3sat 5  0,1  0,7  0,1
I max    32mA (2.55)
R4 130
cu mult peste valorile IC3max=16mA sau
IC4’max=0,8 mA, la care sunt garantate
nivelurile logice de ieşire.
Prin urmare, apare un consum exagerat
de curent din sursa de alimentare,
conjugat cu riscul distrugerii lui T4’ sau T3
şi cu certitudinea că potenţialele ieşirilor
interconectate se vor altera, nemaiputând
fi nici 0,4V, corespunzător stării “jos” a
porţii P, nici 2,4V care ar fi corespuns stării
“sus” a porţii P’ (v. fig. 2.36.).
Rezolvarea problemei cuplării în paralel a
ieşirilor mai multor porţi logice s-a realizat prin
simplificarea schemei porţii TTL standard de
maniera din fig. 2.37., obţinându-se astfel
poarta logică cu colectorul în gol.
Comparând figurile 2.37. şi 2.11, constatăm
că schema porţii logice cu colectorul în gol a
fost obţinută din cea a porţii TTL standard prin
suprimarea lui R4, T4 şi D şi introducerea
rezistenţei exterioare Rext, comună ieşirilor
porţilor cu colectorul în gol interconectate.
Pentru o mai bună înţelegere a funcţionării
unui astfel de circuit, vom considera două
porţi inversoare cu colectorul în gol, P şi P’,
fig. 2.38., cu ieşirile conectate în paralel şi
vom urmări funcţionarea acestui ansamblu
cu ajutorul tabelului centralizator, utilizând
cunoştinţele însuşite la studiul inversorului
TTL.
Fig. 2.38. Explicativă pentru cuplarea pe o sarcină
comună
a două porţi logice cu colectorul în gol
Fig. 2.37.. Poarta ŞI-NU (NAND) cu colectorul în

gol
Tab. 2.12. Ajutător pentru înţelegerea realizării funcţiei ŞI-cablat

Astfel, pentru x1=x2=0, corespund tensiunile
de intrare VI1=VI2=0V, iar potenţialele
punctelor B1 şi B1’ vor fi 0,7V, insuficiente
pentru a deschide tripletele de joncţiuni:
BC1, BE2, BE3, respectiv BC1’, BE2’, BE3’ şi
tranzistoarele T3 şi T3’ vor fi blocate.
Potenţialul +VCC se va transfera la ieşire prin
rezistenţa Rext, deci V0=+VCC şi y=1 logic.
Pentru x1=1 şi x2=0, vom avea VI1=+VCC şi
VI2=0V, astfel încât joncţiunea BE a
tranzistorului T1 va fi blocată, iar în B1 vom
avea 3·0,7=2,1V, deci joncţiunile BC1, BE2
şi BE3 vor fi deschise şi T3 va fi saturat.
Întrucât x2=0 ca şi în cazul anterior, T3’ va
rămâne în continuare blocat. Tensiunea
de ieşire va fi V0=VCE3sat≈0,1V, deci y=0
logic.
Extrapolând aceste rezultate şi ţinând
seama de simetria schemei, obţinem
pentru fiecare xi=1, cu i=1,2, saturaţia
tranzistorului final corespunzător (T3 sau
T3’), deci y=0 logic.
Ultima coloană a tabelului 2.12. indică un
comportament de tip SAU-NU (NOR) al
circuitului din fig. 2.38., adică:
y  x1  x 2 (2.56.)
Aplicând De Morgan relaţiei 2.56., obţinem:
y  x1  x 2 (2.57.)
relaţie care ne permite o redesenare

simbolică a circuitului din fig. 3.38.. de
maniera din fig. 3.39., în care este pusă în
evidenţă funcţia ŞI-cablat realizată prin
cuplarea în paralel pe aceeaşi sarcină a două
inversoare cu colectorul în gol
Calculul lui Rext se poate face cu ajutorul
relaţiei:
V V (2.58.)
R  CC 0
I
ext
adaptată pentru cele două stări logice

posibile ale ieşirii circuitului.
Fig. 2.39. Funcţia ŞI-cablat

Astfel, pentru starea “sus”, V0Hmin=2,4V şi
ne aflăm în situaţia prezentată în fig. 3.40.
în care M porţi logice cu colectorul în gol
au ieşirile cuplate în paralel pe rezistenţa
Rext şi debitează pe o sarcină formată din
N porţi logice similare.
Deducem:
VCC  V0Hmin
R ext.max  (3.59.)
M  I 0Hmax  N  I IHmax
Pentru starea “jos”, V0Lmax=0,4V şi
valoarea minimă a lui Rext se determină
din fig. 2.41. în care se pune condiţia ca
valoarea lui V0Lmax să se menţină atunci
când prin Rext circulă curentul maxim
absorbit de ieşirea unei singure porţi
logice cu colectorul în gol:
VCC  V0Lmax
R ext.min  (2.60)
I0Lmax  N  I ILmax
Fig. 2.40. Explicativă pentru calculul Fig. 2.41. Explicativă pentru calculul
lui Rext.max lui Rext.min
În final, alegem pentru Rext o valoare
standardizată cuprinsă între cele două valori
determinate cu relaţiile 2.60. şi 2.61.:
R ext  R ext.min , R ext.max  (2.61)
În fig. 2.42. prezentăm o aplicaţie care

ilustrează modul în care se poate realiza
cuplarea în paralel pe o magistrală de date a
porţilor logice cu colector în gol, prin
intermediul funcţiei ŞI-cablat.
Fig. 2.42. Ilustrativă pentru cuplarea pe o
magistrală
de date
a două porţi logice cu colectorul în gol
Intrarea CS (Chip Select = selectare a chip-

ului) comandă în contratimp cele două porţi
NAND, astfel încât pentru CS=1 vor avea
acces în magistrală datele ce provin de la
ieşirea porţii nr. 1, iar pentru CS=0 – datele ce
provin de la ieşirea porţii nr. 2.
Funcţia de ieşire a circuitului va fi:
(2.62.)
2.6. Circuite "Three State".
Subfamilia TSL (Three State Logic = logica cu
3 stări) permite cuplarea în paralel a ieşirilor
mai multor porţi logice fără dezavantajele pe
care le implică utilizarea rezistenţei externe,
Rext,ca în cazul porţilor logice cu colectorul în
gol. Este vorba despre eliminarea calculul
acestei rezistenţe şi asigurarea unui loc pentru
ea pe cablajul imprimat, de îmbunătăţirea
fiabilităţii globale a circuitului prin scăderea
numărului de componente pe placă, cu efecte
asupra preţului de cost, etc.
Subfamilia TSL oferă impedanţe de ieşire mici
în stările "0" şi "1" logic (aceleaşi ca la poarta
TTL standard), iar în cea de a treia stare,
starea de înaltă impedanţă (HZ), prezintă o
impedanţă de ieşire de valoare atât de
ridicată încât practic nu "încarcă" suplimentar
circuitele cu care este cuplată.
Schema unei porţi NAND-TSL se obţine din
cea a porţii TTL standard, prin introducerea
unui inversor (I) şi a unei diode (D2), aşa cum
este ilustrat în fig. 2.42.
În fig. 2.43. este prezentat simbolul porţii
NAND-TSL, iar în tab. 2.13 – funcţionarea
acesteia.
Fig. 2.44. Simbolul porţii TSL
Fig. 2.43. Schema porţii NAND - TSL

Tab. 2.13. Tabelul de funcţionare al porţii TSL
Astfel, dacă intrarea de autorizare este
activată, la ieşirea inversorului I vom avea
"1" logic ceeace face inoperant cel de-al
treilea emiter al lui T1, conectat în acest
caz la +VCC, şi blochează dioda D2 al cărei
catod este şi el conectat în cazul de faţă la
+VCC. Schema din fig. 2.43. va funcţiona
ca un NAND-TTL standard, fapt ilustrat în
primele 4 linii ale tab. 2.13.
În condiţiile în care , la ieşirea inversorului I
vom avea "0" logic (maximum 0,4V), fapt care
implică blocarea lui T3 (v. funcţionarea
inversorului TTL). În plus, dioda D2 va
conduce, pe ea vor cădea 0,7V, iar în baza lui
T4 vom avea maximum 0,4+0,7=1,1V, insu-
ficient pentru a deschide joncţiunea bază-
emiter a tranzistorului T4 şi dioda D1.
Tranzistoarele T3 şi T4 se vor bloca, simultan,
ieşirea y va fi practic izolată faţă de cele două
borne ale sursei de alimentare, oferind circui-
telor cu care este interconectată o înaltă
impedanţă (HZ).
Cuplarea pe o magistrală de date a
ieşirilor a două porţi TSL se realizează
simplu, fig. 2.45, unica condiţie care se
impune fiind autorizarea nesimultană a
porţilor respective.
Fig. 2.45. Cuplarea ieşirilor

a două porţi TSL la o magistrală de
date
Adoptând un sistem de autorizare de tipul
celui prezentat în fig. 3.38, cu
E  E1  E2 , obţinem:
   
y  x11  x12  E  x 21  x 22  E (2.63.)
deci:
x11  x12 , pentru E = 0;

y
x 21  x 22 , pentru E = 1. (2.64.)
Din fig. 2.45. şi relaţia 2.64. se remarcă
realizarea funcţiei SAU-cablat prin
conectarea în paralel pe magistrala de date a
ieşirilor porţilor TSL respective şi autorizarea
nesimultană a funcţionării acestora.
Valorile parametrilor circuitelor logice TSL
sunt: tpd=3ns, Pd=22mW, Q=66pJ şi
fmax=70MHz.
Bibliografie
1993;
1996;
Circuite logice
elementare
discrete.
dinamice.
şi NOR-ul.
2.7. Circuite ECL şi I L.
2
Familia logică ECL (Emitter Coupled Logic =

logică cuplată în emiter) utilizează
tranzistoare nesaturate şi realizează, din
acest motiv, viteze de lucru foarte mari.
Creşterea vitezei de lucru (micşorarea
timpilor de propagare) se poate realiza atât
prin creşterea puterii disipate pe poartă cât şi
prin evitarea satura iei dispozitivului
electronic activ utilizat
O solu ie eficientă de a obliga tranzistorul
ca în timpul regimului de comuta ie să
rămână în RAN (să nu intre în satura ie),
constă în aplicarea unei reac ii negative
printr-o rezisten ă ce se montează în
emiter, fig. 2.46.
Scriind Kirchhoff II pe ochiul de intrare al
circuitului din fig. 2.46., ob inem:
VBE≈VI-REIC, (2.65)
rela ie din care se observă cu uşurin ă că
orice creştere a lui VI conduce într-o primă
fază la o creştere a lui VBE şi implicit a lui
IB (v. caracteristicile de intrare ale
tranzistorului) şi IC (IC≈βNIB), deci în final la
creşterea importan ei termenului REIC,
urmată de
scăderea lui VBE.
Fig. 2.46. Montaj asimetric cu reac ie negativă
Func ionarea reac iei negative, al cărei
mecanism l-am descris mai sus pentru cazul
unei scheme asimetrice, presupune, prin
urmare, dezavantajul utilizării unor varia ii
mari ale tensiunii de intrare VI pentru a
produce mici varia ii ale lui VBE (zecimi sau
chiar sutimi de volt) capabile să asigure
comutarea tranzistorului.
Acest dezavantaj poate fi eliminat prin
utilizarea unei scheme simetrice, diferen iale,
de tipul celei prezentate în fig. 2.47.
Fig. 2.47. Montaj simetric (diferen ial) cu
reac ie negativă
Pe circuitele de intrare ale celor două tranzis-

toare, T1 şi T2, putem scrie rela iile:
VBE1=VI-RE(IE1+IE2), (2.66)
VBE2=VR-RE(IE1+IE2), (2.67)
Unde VR este o tensiune de referin ă,
V01=VCC-RCIC1, (2.68)
V02=VCC-RCIC2. (2.69)
Încercăm să explicăm func ionarea circuitului
diferen ial din fig. 3.40 pentru trei cazuri
distincte: VI=VR, VI<VR, VI>VR, pe care le
prezentăm centralizat în tab. 2.14.
Tab. 2.14. Centralizator pentru explicarea func ionării montajului diferen ial din fig. 2.47
Spre exemplu, în cazul 1, pentru VI=VR,
observăm din rela iile 2.65 şi 2.66 că
VBE1=VBE2 şi conform caracteristicilor de
intrare (men ionate în coloana de “observa ii”
a tab. 2.14), IB1=IB2, cu implica iile IC1=IC2
(IC≈βNIB) şi V01=V02 (v. rela iile 2.67 şi 2.68).
Similar se demonstrează, pentru VI<VR se
ob ine V01>V02, respectiv pentru VI>VR se
ob ine V01<V02.
Întregul mecanism al func ionării
montajului diferen ial constă de fapt în
comutarea unui curent constant, de la un
tranzistor la altul, înso ită de varia ia
corespunzătoare a lui V01 şi V02.
Aplicând principiul logicii pozitive, vom
spune că în cazul V01>V02, lui V01 îi
corespunde 1 logic iar lui V02 – 0 logic, iar
în cazul V01<V02, lui V01 îi corespunde 0
logic iar lui V02 – 1 logic.
Pornind de la ideea utilizării montajului
diferen ial, expusă mai sus, s-a realizat
poarta fundamentală a familiei ECL
prezentată în fig. 2.48. Ea se compune dintr-
un montaj diferen ial realizat cu tranzistoarele
T1i, (i=1, 2, 3) şi T2, şi repetoarele pe emiter
T3 şi T4 cu rol de adaptare de impedan ă.
Întreaga schemă este alimentată cu –VEE la
bara de jos şi “masa” la bara de sus,
ob inându-se astfel o atenuare a zgomotului
de 1000 ori mai bună fa ă de alimentarea
clasică şi o protec ie intrinsecă la scurtcircuit
pe ieşire. Într-adevăr, conectând la masă
oricare dintre cele două borne de ieşire, nu
facem altceva decât să scurtcircuităm unul
dintre tranzistoarele T3 sau T4, protejându-l
astfel împotriva distrugerii.
Func ionarea schemei este simplă.
Pentru x1=x2=x3=0, VIi<VR şi ne aflăm în cazul
—
2, tab. 2.14, deci V01>V02 y=1 şi , y=0 logic
Fig. 2.48. Poarta fundamentală a familiei ECL Tab. 2.15. Tabelul de adevăr al func iei logice
SAU / SAU - ECL
Este suficient ca numai una dintre intrările xi să
fie 1 logic (VIi>VR) pentru ca tranzistorul
corespunzător să se deschidă mai mult decât
celelalte două şi să coboare în acest mod
—
nivelul lui V01. Ca urmare, y=0 şi y=1.
Tabelul de adevăr 2.15. ob inut, este al
—
func iilor SAU şi SAU, func ii reproduse la
ieşirea circuitului, după cele două repetoare.
Tensiunea de referin ă VR=-1,175V se ob ine
cu ajutorul schemei din fig. 2.49. şi se
calculează cu ajutorul următoarelor rela ii:
VR=VEE-VR3; (2.69)
VR3=VB-VBE5; (2.70)
V (2.70)

R
 V  2V
2
  2VD (2.71)
R1  R 2
B EE D
Rezultă:
 VEE  2VD   2VD  VBE5
R2
VR  VEE 
R1  R 2 (2.72)
din care, cu înlocuirile care se impun,
se ob ine VR=-1,175V .
Fig. 2.49. Sursa de tensiune de referin ă
—
Simbolul por ii SAU / SAU – ECL este
prezentat în fig.2.50., iar nivelurile logice – în
fig. 2.51.
Fig. 2.50. Simbolul
por ii ECL Fig. 2.51. Nivelurile logice
ale familiei ECL
Existen a repetoarelor pe ieşirile por ii
prezintă avantajul unor impedan e de ieşire
mici, care conduc la constante de timp mici în
timpul regimului de comuta ie, deci la viteze
mari de lucru. În plus, diferen ele mici de
tensiune dintre nivelurile “jos” şi “sus”,
determină timpi mici de încărcare –
descărcare a capacită ii parazite inerente,
deci timpi de comuta ie mici.
Valorile parametrilor familiei ECL sunt:
tpd<1ns, Pd=50mW, Q=50 şi fmax=1000MHz.
Familia de circuite logice I2L (Integrated
Injection Logic = logica integrată de injec ie)
permite o densitate mare de componente pe
unitatea de suprafa ă, un consum de putere
extrem de redus şi uşor reglabil, timpi de
întârziere la propagare mici şi, în consecin ă,
un factor de calitate foarte redus.
Componenta de bază a familiei I2L este
inversorul, prezentat în fig. 2.52. şi format
dintr-un tranzistor T2 de tip npn şi o sursă de
curent constant realizată cu tranzistorul de tip
pnp.
Valoarea curentului I0 este dată de rela ia:
V   VEB2' (2.73)
I 
0  ct
R ext
Fig. 2.52. Inversorul I2L Fig. 2.53. Comuta ia inversorului I2L

Func ionarea inversorului I2L este simplă
şi se bazează pe comutarea curentului I0
fie către colectorul tranzistorului T1, fie
către baza tranzistorului T2, fig. 2.54., în
func ie de valoarea tensiunii de intrare VIA
aplicate.
Fig. 2.54. Conectarea inversorului I2L

între două circuite similare
1. VIA=0 (intervalul 0 … t1,), caz în care
VBE2=0 şi tranzistorul T2 va fi blocat, iar
curentul I0 se va închide prin tranzistorul
T1 la masă,;
2. VIA=0,7V (zona de după momentul t2,),
VBE2=0,7V şi tranzistorul T2 va fi saturat,
iar curentul I0 se va închide prin jonc iunea
BE2 la masă;
Circuitele I2L permit realizarea func iei ŞI-
cablat prin simpla interconectare a două
ieşiri, ca în fig. 2.55. în care tranzistoarele
T , T şi T sunt multicolector.
Fig. 2.55. O structură complexă I2L Fig. 2.56. Realizarea tehnologică a
unui inversor I2L cu 3 colectori
Avantaje oferite de familia I2L:
- puterea consumată foarte mică, Pd=0,01mW,
comparabilă cu cea a familiei CMOS,
împreună cu valorile mici ale excursiei
nivelurilor logice (sub 20mV pentru “0” şi 0,4
… 0,8V pentru “1” logic) şi capacită ile reduse
ale jonc iunilor, conduc la un tpd de cca. 10ns;
- tensiunea de alimentare redusă (până la
1,5V), face ca circuitul să poată fi alimentat la
o simplă pilă standard;
- pot fi combinate cu celelalte familii bipolare
(TTL, ECL) utilizând interfe e specifice.
2.8. Circuite NMOS şi PMOS statice.
Inversorul NMOS static

Inversorul NMOS static prezintă schema din
fig. 2.57. a şi este format dintr-un TECMOS
driver (de comandă) TD cu canal indus de tip
n şi un tranzistor load (sarcină) TL cu canal
ini ial de tip n.
Fig. 2.58. Schema inversorului NMOS
static desenată cu simboluri
simplificate
Fig. 2.57. Inversorul NMOS static:

a) schemă;
b) caracteristica de transfer a lui TD;
c) caracteristica de transfer a lui TL
Fig. 2.59. Regimul de comuta ie

al inversorului NMOS static
Prin rezistenţă activă în elegem o rezisten ă
simulată cu ajutorul unui dispozitiv electronic
activ, în cazul de fa ă - rezisten a care apare
între drena şi sursa unui tranzistor de tip
NMOS la aplicarea unei anumite diferen e de
poten ial grilă-sursă.
TL joacă rolul unei rezisten e active de
valoare :
1
R TL0  (2.74)
G TL0
prin care poten ialul +VDD se transferă la ieşire.
Rezultă V0=+VDD şi capacitatea Cech se încarcă
la valoarea +VDD.
Fig. 2.60. Caracteristica de transfer a inversorului NMOS static
Deşi tranzistorul MOS cu canal n comută rapid

(~1ns), viteza de comuta ie scade cu cca.
3 ordine de mărime din cauza capacită ii Cech.
NAND-ul NMOS static
NAND-ul NMOS static prezintă schema
din fig. 2.61., simbolul din fig. 2.62. şi
tabelul de adevăr – tab. 2.16.
Tab. 2.16. Tabelul de adevăr al func iei

ŞI-NU (NAND)
Fig. 2.61. Poarta NAND NMOS statică Fig. 2.62. Simbolul por ii NAND
NOR-ul NMOS static
NOR-ul NMOS static prezintă schema din
fig. 2.63., simbolul din fig. 2.64. şi tabelul
de adevăr – tab. 2.17.
Tab. 2.17. Tabelul de adevăr

al func iei SAU-NU (NOR)
Fig. 2.63. Poarta NOR NMOS statică
Fig. 2.64. Simbolul por ii NOR

Poarta de transfer NMOS
Considerăm schema din fig. 2.65. în care
este inclusă poarta de transfer NMOS
formată din tranzistorul TP, cu rol de
întrerupător comandat de tactul Φ, şi
capacitatea parazită Cp.
Fig. 2.65. Poarta de transfer NMOS,

inclusă într-un circuit mai complex
Aşa cum rezultă şi din fig. 2.66, când Φ=0
(intervalele τ1), TP este blocat şi legătura
dintre punctele A şi B ale circuitului este
întreruptă. Capacitatea Cp memorează
valoarea VB=VA din ultimul moment al
conduc iei lui TP, fig. 2.66. c, în timp ce VA
evoluează în continuare conform diagramei
din fig. 2.66.b.
Fig.2.66. Explicativă pentru în elegerea
func ionării por ii de transfer NMOS
inând seama de faptul că valoarea
capacită ii parazite Cp este de câ iva pF,
iar valoarea rezisten ei de intrare a
tranzistorului T2 este de 1012÷1018Ω,
rezultă o constantă de timp şi un timp de
descărcare a capacită ii Cp care impune o
astfel de frecven ă a impulsurilor de tact Φ
încât capacitatea Cp să-şi men ină
nealterată tensiunea la borne pe întreaga
durată a intervalului τ1.
Familia logică NMOS dinamică
Familia logică NMOS dinamică este generată
printr-o combina ie a por ii de transfer NMOS
cu familia NMOS statică, cu observa ia că
tranzistorul TL va fi de această dată cu canal
indus, fiind comandat de acelaşi impuls de
tact Φ ca şi TP.
Ca urmare, consumul de energie din sursa de
alimentare va fi limitat numai la intervalele τ2
ale impulsului de tact Φ, singurele în care TL
conduce şi constituie astfel o rezisten ă de
sarcină activă pentru tranzistorul driver T .
Inversorul NMOS dinamic
Inversorul NMOS dinamic prezintă schema
din fig. 2.67. şi se reprezintă simbolic ca în
fig. 2.68.
Fig. 2.67. Inversorul NMOS dinamic Fig. 2.68. Simbolizarea inversorului NMOS dinamic
NAND-ul NMOS dinamic
NAND-ul NMOS dinamic prezintă schema
din fig. 2.69. şi se reprezintă simbolic ca în
fig. 2.70.
Fig.2.69. Simbolizarea NAND-

ului NMOS dinamic
Fig. 2.70. NAND-ul NMOS dinamic

NOR-ul NMOS dinamic
NOR-ul NMOS dinamic prezintă schema
din fig. 2.71. şi se simbolizează de
maniera din fig. 2.72.
Fig. 2.72. Simbolizarea NOR-ului

Fig. 2.71. NOR-ul NMOS dinamic NMOS dinamic
Bibliografie
1993;
1996;
Circuite logice
elementare
discrete.
dinamice.
şi NOR-ul.
2.10. Circuite CMOS.
Inversorul, NAND-ul şi NOR-ul.
Familia logică CMOS
O familie logică ideală, ar trebui să prezinte un
consum zero în regim static, un tpd=0, fronturi
controlabile la trecerea dintr-o stare logică în
alta, imunitate la zgomot de 50% din diferen a
corespunzătoare nivelurilor logice, etc.
Familia logică CMOS se apropie cel mai mult
de o familie ideală, prin excelentele valori ale
parametrilor săi:
- putere disipată foarte mică în regim static
(Pds=10nW, din cauza curen ilor reziduali) şi
ceva mai mare în regim dinamic (Pdd=10mW,
la o frecven ă de comuta ie de 1MHz şi o
capacitate parazită Cp=50pF);
- timpul de întârziere la propagare mic
(tpd=25÷50ns) şi dependent de valoarea
tensiunii de alimentare şi sarcină;
- o margine de zgomot de c.a. reprezentând
45% din diferen a de tensiune
corespunzătoare nivelurilor logice;
- o margine de zgomot de c.c. de 1V pentru orice
valoare admisă a tensiunii de alimentare VDD,
pentru orice temperatură şi pentru orice
combina ie logică aplicată la intrare.
Ca şi în cazul celorlalte familii de circuite logice
studiate până în prezent, creşterea puterii
disipate Pd (în cazul de fa ă, prin creşterea
tensiunii de alimentare) conduce la o scădere a
tpd şi, implicit, la o creştere a vitezei de lucru a
circuitului.
Inversorul CMOS
Inversorul CMOS este prezentat în fig. 2.73. şi
se compune din două tranzistoare MOS
complementare, unul cu canal indus de tip n,
Tn, şi altul cu canal indus de tip p, Tp.
Fig. 2.73. Inversorul CMOS

Pe ochiurile de circuit de la intrarea schemei
din fig. 2.73, putem scrie următoarele rela ii:
VGSn=VI, (2.70)
VGSp=VI-VDD, (2.71)
care ne vor permite o mai uşoară în elegere a
func ionării inversorului.
În fig. 2.74. a, cele două caracteristici de
transfer ale tranzistoarelor Tn şi Tp, păstrând
(sub grafic) semiaxele ini iale VGSn şi VGSp, iar
în fig. 2.74. b, am prezentat caracteristica de
transfer a inversorului CMOS, dedusă din fig.
2.74. a şi considera iile care urmează.
Fig. 2.74. Explicativă pentru
func ionarea inversorului CMOS:
a) caracteristicile de transfer ale celor două tranzistoare;
b) caracteristica de transfer a inversorului CMOS.
Stările celor două tranzistoare, corelate cu
zonele I, II, …, V, fig. 2.74., sunt prezentate în
tab. 2.18.
Tab. 2.18. Centralizator al stărilor tranzistoarelor în timpul comuta iei

Din diagramele din fig. 2.74., observăm cu
uşurin ă faptul că, în regim static (0 sau 1
logic), consumul de energie din sursa de
alimentare este practic nul (zonele I şi V), în
timp ce la trecerea dintr-o stare logică în alta,
consumul creşte, înregistrând un maxim la
mijlocul zonei III.
Fig. 2.75. Nivelurile logice ale familiei CMOS

NAND-ul CMOS
NAND-ul CMOS prezintă schema din fig. 2.76.
şi este format din două perechi de tranzistoare
complementare: două cu canal indus de tip n şi
două cu canal indus de tip p. Pentru a păstra
acurate ea şi simetria schemei, nu au mai fost
desenate legăturile dintre perechile de borne de
intrare x1, respectiv x2.
Func ionare: Când cel pu in una dintre intrările
circuitului este 0 logic, cel pu in una dintre
tensiunile de intrare VIi este 0V şi cel pu in unul
dintre tranzistoarele Tn1 şi Tn2 va fi blocat.
În acelaşi timp, în conformitate cu rela ia 2.71.,
cel pu in unul dintre tranzistoarele Tp1 şi Tp2 va
conduce (VGSp=-VDD) şi poten ialul +VDD se va
transfera la ieşire, rezultând V0=+VDD şi y=1
logic (v. primele 3 linii ale tabelului 2.19.).
Când x1=x2=1 logic, VI1=VI2=+VDD şi ambele
tranzistoare Tn1 şi Tn2 conduc. Rela ia 2.71.
implică VGSp=0V şi tranzistoarele Tp1 şi Tp2 vor fi
ambele blocate. Poten ialul masei se transferă
la ieşire prin Tn1 şi Tn2, deci V0=0V şi y=0 logic
(v. tab. 2.19.).
al funcţiei NAND cu 2 intrări
Fig. 2.76. NAND-ul CMOS

NOR-ul CMOS
NOR-ul CMOS prezintă schema din fig. 2.77. şi
tabelul de adevăr – tab. 2.20.
Func ionare: Pentru x1=x2=0 logic,
VI1=VI2=VGSn1=VGSn2=0V şi tranzistoarele Tn1 şi
Tn2 vor fi blocate. Conform rela iei
VGSp1=VGSp2=-VDD, iar tranzistoarele Tp1 şi Tp2
vor conduce, transferând poten ialul +VDD la
ieşire. Se ob ine V0=+VDD, deci y=1 logic.
Tab. 2.20. Tabelul de adevăr al funcţiei NOR
cu 2 intrări
Fig. 2.77. NOR-ul CMOS

Poarta de transfer CMOS
Poarta de transfer CMOS, fig. 2.78., con ine o
pereche de tranzistoare MOS complementare
cu canal indus, conectate în paralel.
Fig. 2.78. Poarta de transfer CMOS

Poten ialele grilelor celor două tranzistoare
sunt întotdeauna complementare, favorizând
conduc ia, respectiv blocarea simultană a
tranzistoarelor şi, implicit, a por ii.
Astfel, pentru VA=VDD şi , tranzistoarele Tn şi
Tp conduc (v. caracteristicile de transfer din
fig. 2.74. a, deci poarta de transfer este
deschisă.
Pentru VA=VSS şi , tranzistoarele Tn şi Tp vor fi
blocate, iar poarta de transfer CMOS se va
bloca şi ea.
În cazul în care VDD=+10V şi VSS=-10V, poarta
de transfer poate “comuta” semnale analogice
a căror evolu ie se încadrează în plaja ±10V.
Dacă poarta de transfer este alimentată cu
tensiunile VDD=+20V şi VSS=0V, semnalele
care pot fi “comutate” vor trebui să fie pozitive
şi să se încadreze în plaja 0÷20V.
inând seama de structurile fizice ale celor
două tranzistoare utilizate, fig. 2.79.,
observăm că polarizările substraturilor de
bază favorizează formarea canalului
de tip indus. Spre exemplu, o tensiune VSS≤0
aplicată substratului de bază SBn al
tranzistorului Tn, fig. 2.79. a, implică
respingerea electronilor din zona inferioară a
substratului către regiunea canalului virtual,
favorizând inducerea acestuia.
Se poate observa cu uşurin ă faptul că, în
absen a obişnuitei conectări a substraturilor de
bază SBn şi SBp la sursele Sn, respectiv Sp, ale
celor două tranzistoare, structurile fizice din fig.
2.79. devin simetrice, sursa şi drena devenind
interschimbabile ca rol.
Fig. 2.79. Structurile fizice ale tranzistoarelor porţii de transfer CMOS
Fig. 2.80.. Simbolul porţii de transfer CMOS

Tab. 2.21. Centralizator al stărilor tranzistoarelor ce
compun poarta de transfer CMOS
Fig. 2.82. Comanda porţii de transfer CMOS:

a)schema detaliată; b) Schema simbolică
În fig. 2.82. este prezentată o variantă practică
de comandă a por ii de transfer CMOS,
desenată detaliat (a) şi simbolic (b). Se
remarcă ob inerea dintr-o singură tensiune de
comandă, cu ajutorul unui inversor, a celor
două semnale complementare de polarizare a
grilelor celor două tranzistoare.
Este vorba despre un circuit inversor cu 3 stări,
ob inut dintr-un inversor CMOS şi o poartă de
transfer. În fig. 2.83. este prezentată o aplica ie
bazată pe proprietatea acesteia de a oferi o
impedan ă înaltă la ieşire în starea de blocare.
Func ionare: Pentru CE=1 (CE = Chip Enable
= autorizare func ionare “chip”), poarta este
deschisă şi informa ia de la ieşirea
inversorului CMOS are acces la ieşirea V0 a
por ii de transfer. Pentru CE=0, poarta de
transfer este blocată şi circuitul prezintă o
stare de înaltă impedan ă (HZ) la ieşire.
Fig. 2.83. Inversor cu 3 stări realizat în tehnică

CMOS
CIRCUITE LOGICE
COMBINATIONALE
 3.1. Analiza si sinteza C.L.C.
 3.3. Multiplexoare si demultiplexoare
 3.6. Convertoare de cod
 3.7. Codificatoare si decodificatoare
 3.8. Memorii ROM, PROM, EPROM,E2PROM.
Organizare . Extensii.
3.1. Analiza si sinteza C.L.C.
Circuitele logice combina ionale (c.l.c.)

sunt circuite fără memorie (independente
de propriile stări anterioare), caracterizate
prin faptul că semnalele de ieşire sunt
combina ii logice ale semnalelor de intrare,
existând numai atâta timp cât acestea din
urmă există.
Fig. 3.1. Schema bloc a unui c.l.c.
Schema bloc a unui circuit logic

combina ional este dată în fig. 3.1, iar
func iile de ieşire ale acestuia pot fi scrise
sub forma:
yk = yk (x1, x2, ... , xn), (3.1)
cu k = 1, 2, ... , m.
Independen a fa ă de timp a rela iilor 3.1. ar
putea fi interpretată ca un răspuns instantaneu
şi simultan al ieşirilor circuitului logic
combina ional la o modificare simultană a
intrărilor acestuia.
Analiza circuitelor logice combinaţionale
Analiza c.l.c. porneşte de la schema logică
cunoscută a circuitului şi urmăreşte
stabilirea modului de func ionare a acestuia, fie
prin construirea tabelului de func ionare, fie
prin scrierea formei analitice a func iei de
ieşire.
Y  AB  AB
(3.2)
Fig. 3.2. Schema logică a unui XOR
Construirea tabelului de func ionare este acum

extrem de simplă şi urmează paşii prezenta i
în coloanele tabelului 3.1.
Tab. 3.1. Tabelul de funcţionare al c.l.c. din fig. 3.2
Recunoaştem func ia de ieşire şi tabelul de

func ionare al circuitului SAU-EXCLUSIV (XOR).
Sinteza circuitelor logice combinaţionale
Sinteza c.l.c. porneşte de la func ia pe care
trebuie să o îndeplinească circuitul şi îşi
propune ob inerea unei variante (minimale) a
structurii acestuia.
Etapele sintezei sunt: definirea func iei
(func iilor) de ieşire, minimizarea şi, în final,
desenarea schemei circuitului.
După modul în care este scrisă func ia,
implementarea se poate face în diverse
variante dintre care men ionăm:
a) cu orice combina ie de circuite logice
elementare;
b) numai cu circuite NAND;
c) numai cu circuite NOR.
Spre exemplu, considerând func ia:
Y  AB (3.3)
şi tabelul ei de func ionare, tab. 3.2, ne
propunem să realizăm sinteza circuitului
corespunzător în mai multe variante.
Tab. 3.2. Tabelul de adevăr al funcţiei XOR
a) Sinteza utilizând mai multe tipuri de circuite

logice elementare Pornind de la tab. 3.2,
Observăm că forma canonică disjunctivă (FCD)
a func iei este cea exprimată de rela ia 3.2.
Fiind o formă deja minimală, implementarea ei
conduce la circuitul din fig. 3.2.
Procedând similar, dar utilizând forma canonică
conjunctivă (FCC), ob inem:
Y  A  B A  B (3.4)
care în urma implementării conduce la circuitul
din fig. 3.3.
Fig. 3.3. O altă variantă de implementare

a XOR-ului
b) Sinteza numai cu por i NAND
Aplicând De Morgan asupra FCD, rel. 3.2,
ob inem:
Y  AB  AB  AB AB (3.5)
a cărei implementare poate fi realizată
numai cu NAND-uri şi conduce la circuitul
din fig. 3.4.
Fig. 3.4. Implementarea XOR-ului
numai cu NAND-uri
c) Sinteza numai cu por i NOR

Aplicând De Morgan asupra FCC, rel. 3.4,
ob inem:
Y  A  B A  B  A  B A  B
(3.6)
3.2. Detectorul de paritate
Detectorul de paritate este un circuit logic
combina ional care are rolul de a determina
paritatea sau imparitatea numărului de
variabile de intrare egale cu 1 logic. El are la
bază unele proprietă i ale func iei SAU-
EXCLUSIV (XOR).
Din motive legate de simplitatea expunerii,
vom considera pentru început poarta XOR cu
două intrări, fig. 3.6.
Fig. 3.6. Poarta logică XOR
După cum se poate observa din tabelul de

adevăr al func iei XOR de 2 variabile, tab. 3.2,
la ieşirea circuitului din fig. 3.6 se ob ine 1
logic când intrările sunt diferite (01 sau 10,
deci un număr impar de intrări este 1 logic) şi
0 logic - când intrările coincid (00 sau 11, deci
un număr par de intrări este1 logic).
Circuitul XOR cu două intrări este un detector
de imparitate.
In fig. 3.7 a şi b, sunt prezentate circuitele
inversor respectiv neinversor care cumulate,
conduc la schema circuitului inversor /
neinversor comandat din fig. 3.7 c.
Fig. 3.7. Ilustrativă pentru proprietă ile

func iei XOR
Detectorul de paritate impară cu 4 variabile
de intrare
Pornind de la tabelul de adevăr, tab. 3.3, în
care valorile logice din coloanele Y au fost
ob inute inând seama de proprietă ile (1) şi
(2) ale XOR-ului, rezultă pentru circuit două
variante de implementare.
Varianta prezentată în fig. 3.9 prezintă
avantajul unor întârzieri egale cu 2·tpd pe toate
căile intrare-ieşire, fapt care face să dispară
pericolul hazardului logic.
Tab. 3.3. Tabelul de adevăr al detectorului de imparitate
Fig. 3.8. Schema detectorului de Fig. 3.9. Schema detectorului de
paritate impară - varianta 1 paritate impară - varianta 2
Detectorul de paritate comandat
În sinteza detectorului este necesar să se ină
seama de următoarele condi ii:
1) Transformarea detectorului de paritate
impară, fig. 3.9, în detector de paritate pară,
trebuie realizată prin schimbarea valorii logice a
unei singure "bare" de comandă, în maniera
2) Indiferent de regimul de "imparitate" sau
"paritate" în care lucrează detectorul, ieşirea
acestuia trebuie să fie "1" logic în momentul
detec iei.
Fig. 3.10. Schema detectorului de paritate comandat
Într-adevăr,
Y, pentru P = 0 (detector de imparitate);
Y  Y  P  
(4.12) Y, pentru P = 1 (detector de paritate). (3.12)
Pentru confirmarea acestor rezultate,
prezentăm tabelul de adevăr 3.4 al detectorului
de paritate comandat.
Tab. 3.4. Tabelul de adevăr al detectorului de paritate comandat
O aplicaţie importantă o constituie controlul de
paritate al transmisiunilor de date, capabil să
detecteze erorile de transmisie şi să declan-
şeze o procedură de corec ie a acestora. Astfel,
considerând că informa ia care se transmite
prin magistrala de date se compune din cuvinte
a câte 4 bi i, fig. 3.10, fiecărui cuvânt i se adau-
gă la emisie (E) un al 5-lea bit de control la pari-
tate furnizat de către un detector de paritate cu
4 intrări, DP-I. În acest mod, pe cele 4+1 linii de
transmitere a informa iei vom avea în fiecare
moment câte un cuvânt de cod format din 5 bi i.
Fig. 3.10. Detectarea erorilor de transmisie a informa iilor binare
La receptorul R există un alt detector de

paritate cu 5 intrări, DP-II, la ieşirea căruia se
va ob ine 1 logic în cazul în care transmisia de
date a fost corectă (număr par de 1 logic pe
cele 5 linii) şi 0 logic dacă aceasta a fost
perturbată.
3.3. Multiplexoare
Multiplexoarele (MUX-urile) sunt circuite

logice combina ionale care permit trecerea
datelor de la una din cele n intrări spre
ieşirea unică, fig. 3.11.
Fig. 3.11. Schema bloc generală a unui multiplexor

Selec ia intrării care urmează a avea
acces la ieşire se face printr-un cuvânt de
cod (adresă) având p bi i.
Se observă că n=2p, adică numărul de
intrări este egal cu numărul combina iilor
logice de adresă a căror apari ie urmează
să autorizeze accesul succesiv al intrărilor
către ieşire.
Circuitul de multiplexare cu 4 intrări
În cazul MUX-ului cu n=4 intrări (I0, I1, I2, I3),
numărul barelor de adresă este p=2 (A0, A1).
Pornind de la defini ia multiplexorului,

construim tabelul de func ionare al unui MUX
cu 4 intrări, tab. 3.5, scriem forma canonică
disjunctivă, rel. 4.13, şi o implementăm în
fig. 3.12.
Tab. 3.5. Tabelul de func ionare al unui MUX cu 4 intrări
Fig. 3.12. MUX-ul cu 4 intrări

Y  E ( A1 A0 I 0  A1 A0 I1  A1 A0 I 2  A1 A0 I 3 ).
    (3.13)
P0 P1 P2 P3
Observăm că schema este prevăzută şi cu

o intrare de autorizare , activă în starea
"L". Pentru , indiferent de stările logice ale
intrărilor şi barelor de adresă, ieşirea se
fixează în 0 logic şi MUX-ul este inactivat.
Demultiplexoare
Circuitele de demultiplexare (DMUX-urile)
sunt c.l.c. care permit transmiterea datelor de
la o intrare unică, la una din cele m ieşiri
selectate printr-un cuvânt de cod (adresă).
Schema bloc a unui DMUX cu m ieşiri şi p
bare de adresă (m=2p) este prezentată în fig.
3.13.
Fig. 3.13. Schema bloc generală a unui DMUX
Circuitul de demultiplexare cu 4 ieşiri

Circuitul de demultiplexare cu m=4 ieşiri
(Y0,Y1, Y2, Y3), are p=2 bare de adresă
(A0,A1).
Tab. 3.6. Tabelul de func ionare al unui DMUX cu 4 ieşiri
Fig. 3.14. DMUX-ul cu 4 ieşiri

Pornind de la tabelul de func ionare al unui
astfel de circuit, tab. 3.6, se scriu func iile
de ieşire:
Y0  I  A1 A 0 , Y1  I  A1A 0 , Y2  I  A1 A 0 , Y3  I  A1 A 0 , (3.14)
Bibliografie
1993;
1996;
CIRCUITE LOGICE
COMBINATIONALE
 3.1. Analiza si sinteza C.L.C.
 3.3. Multiplexoare si demultiplexoare
 3.5. Sumatoarele.
 3.6. Convertoare de cod.
 3.7. Codificatoare si decodificatoare.
 3.8. Memorii ROM, PROM, EPROM,E2PROM.
Organizare . Extensii.
3.4. Comparatoare numerice
Comparatoarele numerice sunt c.l.c. care
permit determinarea valorii relative a două
numere exprimate în cod binar.
Schema bloc a unui comparator de n biţi este
Fig. 3.15. Schema bloc a unui comparator de n biţi

Comparatorul numeric de un bit
Comparatorul numeric de un bit prezintă
schema bloc din fig. 3.16.
Fig. 3.16. Schema bloc

a comparatorului de 1 bit
Sintetic, putem scrie:

(4.15)
Tab. 3.7. Tabelul de funcţionare
al comparatorului de 1 bit
Pornind de la tabelul de funcţionare, tab. 3.7, în

care coloanele 3, 4 şi 5 reprezintă ieşirile
comparatorului de 1 bit pentru cele 3 situaţii
posibile rezultate în urma comparării, se obţine
varianta de implementare din fig. 3.17.
Fig. 3.17. Schema logică a comparatorului de 1 bit
Comparatorul numeric de 4 biţi

Se poate obţine prin interconectarea a patru
comparatoare de un bit. Cele două numere de
câte 4 biţi fiecare se pot scrie astfel:
A = 23A3+22A2+21A1+20A0 ;
 B = 23B3+22B2+21B1+20B0.
Procesul comparării începe cu biţii cei mai
semnificativi. Astfel, pentru a avea A<B este
necesar ca:
sau A3 < B3,
sau A3 = B3 şi A2 < B2,
sau A3 = B3 şi A2 = B2 şi A1 < B1,
sau A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 < B0.
Rezultă funcţia:
Fi = fi3 +fe3fi2+fe3fe2fi1+fe3fe2fe1fi0. (3.16)
Pentru A = B ete necesar ca:
A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 = B0.
Fe = fe3fe2fe1fe0. (3.17)
Pentru A > B este necesar ca:
sau A3 > B3,
sau A3 = B3 şi A2 > B2,
sau A3 = B3 şi A2 = B2 şi A1 > B1,
sau A3 = B3 şi A2 = B2 şi A1 = B1 şi A0 > B0.
Rezultă funcţia:
Fs = fs3+fe3fs2+fe3fe2fs1+fe3fe2fe1fs0. (3.18)
Practic, se implementează toate relaţiile 3.16,
3.17 şi 3.18, pentru a nu apărea diferenţe de
timpi de propagare.
Fig. 3.18. Schemele logice simplificate ale funcţiilor

de ieşire ale comparatorului de 4 biţi
În fig. 3.18 a este prezentată implementarea

funcţiilor Fi, şi Fe, fig. 3.18 b, circuitul lui Fs
poate fi realizat de maniera din fig. 3.18. c
Varianta integrată a comparatorului numeric de
4 biţi este circuitul integrat SN 7485, fig. 3.19.
Fig. 3.19. Schema comparatorului integrat

de 4 biţi
Comparatorul numeric de 8 biţi

Conectând în cascadă două comparatoare SN
7485, obţinem un comparator numeric de 8 biţi,
fig. 3.20.
Fig. 3.20. Schema unui comparator
de 8 biţi sintetizat cu 2 x SN 7485
Astfel, intrarea corespunzătoare funcţiei de

egalitate, A=B, se conectează la +VCC (1
logic), simulându-se astfel egalitatea biţilor de
rang inferior care de fapt nu există (v. tab. 3.6).
Similar, intrările funcţiilor de inferioritate (A<B)
şi superioritate (A>B) sunt conectate la masă,
absenţa oricărei inegalităţi de rangul inferior.
3.5. Sumatoare
Sumatoarele sunt subsisteme logice
combinaţionale care asigură - direct sau indirect
- efectuarea tuturor operaţiilor aritmetice dintr-
un sistem de calcul.
Fig. 3.21. Schema bloc generală a unui sumator

Semisumatorul
Semisumatorul realizează suma a două numere
binare de câte 1 bit, fără a ţine seama de
transportul de la bitul imediat inferior ca
semnificaţie.

semisumatorului de 1 bit
(3.22)
(3.23)
Fig. 3.22. Semisumatorul de 1 bit
a) schema logică b) schema bloc
Sumatorul complet de 1 bit

Spre deosebire de semisumator, sumatorul
complet de 1 bit ia în consideraţie şi
transportul Ci-1 de la bitul imediat inferior,
conform schemei bloc din fig. 3.23.
Fig. 3.23. Schema bloc a sumatorului complet de 1 bit
Tab. 3.9. Tabelul de funcţionare

al sumatorului complet de 1 bit
(3.29)
(3.30)
Fig. 3.24. Schema logică a sumatorului complet de 1 bit
Fig. 3.25. Schema bloc a sumatorului complet de 4 biţi

3.6. Convertoare de cod
Convertoarele de cod sunt circuite logice
combinaţionale care permit transformarea
unui cod binar în altul.
Schema bloc a unui convertor de n / m biţi este
Fig. 3.26. Schema bloc generală

a unui convertor de cod
Convertorul de cod “binar natural – Gray”
Schema bloc a unui convertor pe 4 biţi din cod
binar natural în cod Gray se obţine din fig. 3.26
pentru n = m = 4 şi este prezentată în fig. 3.27.
Fig. 3.27. Schema bloc a convertorului

de cod "binar natural - Gray"
După cum rezultă şi din tabelul de adevăr, tab.

3.10, codul binar reflectat (Gray) se obţine din
codul binar natural astfel: G0 - repetă primele 2
locaţii ale lui B0, după care se reflectă din 2 în
2 locaţii;
G1 - repetă primele 4 locaţii ale lui B1, după
care se reflectă din 4 în 4 locaţii;
G2 - repetă primele 8 locaţii ale lui B2, după
care se reflectă din 8 în 8 locaţii;
G3 - repetă B3.
Tab. 3.10. Tabelul de adevăr al convertorului
de cod "binar natural - Gray"
După minimizare, obţinem următoarele

expresii:
G 3  B3 ; G 2  B 2  B3 ; G1  B1  B 2 ; G 0  B0  B1 , (4.31)
a căror implementare conduce la schema
din fig. 3.29.
Fig. 3.29. Schema logică minimală a

convertorului de cod "binar natural - Gray"
Convertorul de cod "Gray - binar natural"

Schema bloc a unui convertor din cod Gray în
cod binar natural este prezentată în fig. 3.30, iar
tabelul de adevăr este tab. 3.11.
Fig. 3.30. Schema bloc a convertorului
de cod "Gray - binar natural"
Tab. 3.11. Tabelul de adevăr al convertorului

Fig. 3.31. Schema logică a convertorului
3.7. Codificatoare
Codificatoarele sunt circuite logice
combinaţionale cu n intrări şi m ieşiri de adresă,
constituind de fapt subsisteme ale unor circuite
integrate pe scară medie (M.S.I.) sau largă
(L.S.I.) cum ar fi: convertoarele de cod,
circuitele ROM, PLA, etc.
Fig. 3.32. Schema bloc generală a unui codificator

Codificatorul de adresă simplu
Codificatorul de adresă simplu furnizează la
ieşire un cuvânt binar de m biţi atunci când
numai una din cele n intrări ale sale este
activată.

al codificatorului de adresă
Pentru exemplificare, ne propunem să realizăm
sinteza unui codificator de adresă cu n=7
intrări, deci cuvântul de adresă va fi format din
m=3 biţi.
Pornind de la tabelul de adevăr, tab. 3.12, se
deduc expresiile funcţiilor de ieşire, rel. 3.34,
3.35 şi 3.36, şi se obţine varianta de
implementare din fig. 3.33:
A0 = I1 + I3 + I5 + I7 ; (3.34)
A1 = I2 + I3 + I6 + I7 ; (3.35)
A2 = I4 + I5 + I6 + I7 . (3.36)
Fig. 3.33. Schema logică a codificatorului
de adresă
Observaţie: este interzisă activarea simultană a

mai multor linii de intrare. De exemplu,
activarea simultană a liniilor I1 şi I2 generează
cuvântul de cod A2=0, A1=1, A0=1 (011) care
corespunde de fapt, într-o funcţionare normală,
activării lui I3.
Fig. 3.34. O altă variantă de implementare
a codificatorului de adresă
Decodificatoare
Decodificatoarele sunt circuite logice
combinaţionale cu n intrări şi m ieşiri, care
activează una sau mai multe ieşiri în funcţie
de cuvântul de cod aplicat la intrare (m=2n).
Schema bloc a unui decodificator este în fig.
3.35.
Fig. 3.35. Schema bloc

generală a unui decodificator
Decodificatorul de adresă
Decodificatorul de adresă activează linia de
ieşire a cărei adresă codificată binar este
aplicată la intrări.
Schema bloc a unui decodificator de adresă cu
n=2 intrări şi m=22=4 ieşiri este prezentată în
fig. 3.36.
Fig. 3.36. Schema bloc a unui

decodificator cu 2 intrări şi 4 ieşiri
decodificatorului cu 2 intrări şi 4 ieşiri
(3.40)
Fig. 3.37. Schema logică a decodificatorului cu 2 intrări

şi 4 ieşiri
Decodificatorul BCD-zecimal
Prescurtarea BCD semnifică în limba română
"zecimal codat binar".
Schema bloc a unui decodificator BCD-zecimal
este prezentată în fig. 3.38.
Fig. 3.38. Schema bloc a decodificatorului BCD - zecimal
Spre deosebire de codul binar natural, BCD nu

include combinaţiile binare 1010, 1011, 1100,
1101, 1110, 1111, combinaţii ce corespund
numerelor zecimale 10, 11, 12, 13, 14 şi 15.
Tab. 3.14. Tabelul de adevăr al decodificatorului BCD - zecimal
Decodificatorul BCD - 7 segmente
Decodificatorul BCD - 7 segmente prezintă
schema bloc din fig. 3.39, acceptă un cod de

decodificator BCD - 7 segmente
intrare BCD şi produce ieşirile pentru seg-

mentele unui digit cu 7 segmente utilizat pen-
tru numerelor zecimale 0, 1, .., 9.
Dacă cele 7 ieşiri ale decodificatorului sunt
active în stare “sus”, ele se notează cu a, b,
…, g şi vor comanda un display cu 7
segmente, fig. 4.40 a, în care LED-urile se
află în conexiune catod comun (KC), fig. 3.40
b.
Dacă ieşirile decodificatorului sunt active în
stare “jos”, ele se notează cu şi vor comanda
un digit ale cărui LED-uri se află în conexiune
anod comun (AC), fig. 3.40 c.
Fig. 3.40. Display-ul cu 7 segmente
a) notarea segmentelor; b) schema electrică pentru KC; c) schema electrică pentru AC
Decodificatorul BCD - 7 segmente cu
componente discrete
Sinteza unui decodificator BCD - 7 segmente
cu componente discrete.
În acest scop, alcătuim tabelul de adevăr al
decodificatorului, tab. 3.15, trecând în prima
coloană numerele zecimale de la 0 la 15, în
coloanele 2 … 5 – combinaţiile logice de intrare
corespunzătoare numerelor zecimale din prima
coloană (cod binar natural), iar în următoarele 7
coloane – ieşirile a, b, …, g, active în 1 logic.
decodificatorului BCD – 7 segmente
De exemplu, combinaţiei binare 0000 îi

corespunde în zecimal cifra 0 a cărei
vizualizare presupune aprinderea LED-urilor a,
b, c, d, e şi f, deci activarea prin 1 logic a
liniilor de ieşire corespunzătoare ale
decodificatorului.
Prin urmare, se completează prima linie a
tabelului 3.15 cu 1 logic, exceptând locaţia
corespunzătoare ieşirii g, care rămâne în 0
logic. Se procedează similar pentru toate
combinaţiile binare corespunzătoare
numerelor de la 0 la 9.
Fig. 3.41. Vizualizarea cifrelor zecimale

pe un display cu 7 segmente
Fig. 4.43. Schema sintetizată a
decodificatorului
BCD – 7 segmente
Decodificatorul BCD - 7 segmente în
variantă integrată
O variantă a decodificatorului BCD – 7
segmente o constituie circuitul integrat
CDB 447, ale cărui ieşiri sunt active în 0
logic, v.tab. 3.16, impunându-se din acest
motiv utilizarea unui display cu 7
segmente cu anod comun, fig. 3.40 c.
Tab. 3.16. Tabelul de funcţionare al decodificatorului BCD - 7 segmente integrat (CDB 447)
Din fig. 3.44 se observă că segmentele
activate pentru obţinerea cifrelor 6 şi 9
realizează o vizualizate mai puţin agreabilă a
acestora, iar cele corespunzătoare
combinaţiilor logice de intrare interzise în BCD
(ce corespund numerelor zecimale 10, 11, ...,
15), nu au practic nici o semnificaţie.
Fig. 3.44. Formarea cifrelor zecimale cu ajutorul celor 7 segmente

3.8. Memorii ROM
Memoria ROM (Read Only Memory = memorie

numai cu citire) este o memorie fixă în sensul
că odată înscrisă informaţia în ea, aceasta nu
mai poate fi ştearsă sau modificată, ci numai
citită.
Memoria ROM poate fi privită ca un convertor
de cod format dintr-un decodificator de adresă
şi un codificator, fig. 3.45.
Fig. 3.45. Schema bloc a memoriei ROM
Decodificatorul are la intrare un vector de
adresă format din n variabile (n linii de adresă)
ale căror combinaţii logice activează succesiv
cele m=2n linii de ieşire.
Codificatorul are la intrare cele m linii (de
cuvânt) activate succesiv, fiecare linie wp, cu
p=0, 1, …, m-1, fiind capabilă prin activare să
citească şi să transmită la ieşirile O0, O1, …,
Ok-1, câte un cuvânt format din k biţi.
Fig. 3.46. O prezentare intuitivă a codificatorului memoriei ROM
Intuitiv, codificatorul ar putea fi imaginat sub
forma unui dulap cu m sertare, fig. 4.46, în
fiecare sertar aflându-se câte k bile albe şi
negre, simbolizând valorile logice 1, respectiv 0.
După ce au fost umplute cu bile, sertarele sunt
încuiate şi cheia este aruncată, astfel încât
configuraţia alb-negru a bilelor din sertare
rămâne definitivă. Activarea uneia dintre liniile
de intrare wp, va face ca în sertarul
corespunzător să se aprindă un bec, astfel
încât, prin intermediul oglinzilor L0, L1, … Lm-1,
combinaţia alb-negru (deci 1 şi 0 logic) a bilelor
din sertarul respectiv va putea fi citită la ieşirile
O0, O1, …, Ok-1. Operaţia de citire a conţinutului
oricărui sertar poate fi repetată la infinit, fără a
afecta în acest mod conţinutul sertarului.
Capacitatea C a unei memorii ROM este data
de numărul de biţi ai matricei de memorare,
care pentru m linii de cuvânt a câte k biţi :
C=m·k=2n·k. (3.42)
Datele furnizate la ieşirea codificatorului, m
cuvinte a câte k biţi fiecare, reprezintă informa-
ţia înmagazinată în codificator.
Datele furnizate la ieşirea codificatorului, sub
forma a m cuvinte a câte k biţi fiecare,
reprezintă informaţia înmagazinată în
codificator.
Memorii ROM bipolare programabile la
producător
În fig. 3.47 prezentăm a m-a parte din structura
codificatorului unei memorii ROM bipolare
programabile la producător, şi anume acea
parte care corespunde unei linii de cuvânt
oarecare, wp.
Schema conţine k repetoare pe emiter realizate
cu tranzistoarele T0, T1, …, Tk-1.
Procesul de fabricaţie al circuitului integrat care
înglobează memoria ROM este oprit înainte de
realizarea legăturilor l0, l1, …, lk-1, dintre bazele
tranzistoarelor şi linia wp, şi nu este reluat, din
motive de rentabilitate, decât în momentul în
care s-au primit suficiente comenzi pentru o
anumită configuraţie de 0 şi 1 logic a matricei
de memorare.
Zonele li corespunzătoare locaţiilor în care se
doreşte înscrierea informaţiei 1 logic vor fi
metalizate, iar cele ce corespund locaţiilor care
trebuie să conţină 0 logic vor rămâne
nemetalizate.
Fig. 3.47. A m-a parte din codificatorul memoriei

ROM bipolare programabile la producător
Programarea memoriei ROM este, prin
urmare, o etapă a procesului de fabricaţie,
legăturile dintre bazele tranzistoarelor şi
liniile wp fiind realizate prin metalizare,
după aplicarea pe chip-ul semiconductor a
unei măşti care lasă libere numai acele
zone li care urmează a fi metalizate. Se
spune că această memorie ROM este
programabilă prin mască.
Memorii ROM bipolare programabile la
utilizator
Acest tip de memorie este cunoscut sub
denumirea de PROM (Programmable ROM).
În fig. 3.48 prezentăm acea parte a
codificatorului care corespunde liniei wp.
Elementele de memorie sunt pelicule fuzibile
subţiri de crom-nichel (f0, f1, …, fk-1) care pot fi
arse prin trecerea unui curent de programare Ip,
având o intensitate de ordinul zecilor sau
sutelor de miliamperi şi o durată de câteva zeci
de milisecunde.
Fig. 3.48. A m-a parte din codificatorul memoriei
ROM bipolare programabile la utilizator
În timpul operaţiei de citire a memoriei ROM,

wp se activează şi la ieşirile ce corespund
fuzibilelor arse vom avea 1 logic (potenţialul
+VCC transferat prin rezistenţele R
corespunzătoare), în timp ce la celelalte ieşiri
vom avea 0 logic
(VOi=VCEsat+VDiON=0,1+0,7=0,8V≈0V).
Memorii ROM unipolare
Memoriile ROM unipolare au capacităţi mari,
dar timpi de acces mai slabi decât ai memoriilor
bipolare (sute de nanosecunde).
Memorii ROM unipolare programabile la
producător
Fig. 3.49. A m-a parte din codificatorul memoriei ROM unipolare programabile la producător
Programarea la producător se face prin mască,
pe baza unei hărţi logice furnizate de către
utilizator şi constă în realizarea unui strat
izolator al porţii mai gros la tranzistoarele ce
urmează a fi dezactivate. Acestea vor rămâne
blocate indiferent de nivelul logic al lui wp, la
ieşirile corespunzătoare transferându-se
potenţialul +VDD prin tranzistorul sarcină
respectiv, deci 1 logic. Ieşirile corespunzătoare
celorlalte tranzistoare vor furniza 0 logic în
momentul activării liniei wp, potenţialul masei
fiind transferat la ieşire prin tranzistorul driver.
Memorii ROM unipolare programabile la
utilizator
Acest tip de memorii ROM se împarte în
două categorii şi anume:
- EPROM (Erasable PROM = PROM cu
posibilitate de ştergere);
- E2PROM (Electrically Erasable PROM =
PROM cu posibilitate de ştergere pe cale
electrică), sau EAROM (Electrically Alterable
ROM = ROM cu posibilitate de modificare pe
cale electrică).
Memoriile EPROM prezintă o structură a
codificatorului identică cu cea prezentată în fig.
3.49.
Deosebirea faţă de memoriile ROM unipolare
programabile la producător, constă în
construcţia specială a tranzistoarelor driver.
Acestea sunt prevăzute cu o grilă flotantă,
neconectată la circuitul exterior şi plasată în
interiorul stratului de oxid ce separă grila
principală de canalul virtual.
În fig. 4.50 am prezentat structura fizică şi
simbolizarea unui astfel de tranzistor
a) Structura fizică b) Simbolul

Fig. 3.50. Tranzistorul driver cu grilă flotantă
Înscrierea unui 1 logic într-o locaţie a memoriei

se va face dezactivând tranzistorul driver
respectiv prin încărcarea porţii flotante cu
sarcini electrice negative. Acestea vor respinge
electronii din substratul de bază şi vor face
imposibilă inducerea canalului, indiferent de
potenţialul aplicat pe grila de lucru. Ştergerea
informaţiilor din locaţiile memoriei EPROM se
realizează prin expunerea la radiaţii ultraviolete
a grilelor tranzistoarelor driver, situate în dreptul
unei ferestre din cuarţ de pe suprafaţa
circuitului integrat. Electronii de pe grilele
flotante primesc de la radiaţia ultravioletă
energia necesară pentru a străpunge în sens
invers peliculele de oxid care despart
grilele flotante de substratul de bază,
revenind astfel în substrat şi reactivând
tranzistoarele driver.
Memoria EPROM este acum gata pentru o
nouă înscriere.
Memoria E2PROM
Memoria E2PROM, EEPROM sau EAROM
elimină inconvenientul pe care-l reprezintă, în
cazul memoriei EPROM, duratele mari de
expunere la radiaţii ultraviolete în timpul
procesului de ştergere.
Memoria E2PROM realizează o ştergere relativ
rapidă a informaţiilor stocate, combinând o
modificare a structurii fizice a tranzistorului
driver cu utilizarea unui procedeu electric
simplu de ştergere.
Astfel, stratul de oxid care separă grila flotantă
de substratul de bază este mult mai subţire
către zona drenei, atingând valori de ordinul
0,01µm.
Înscrierea se face prin aplicarea, transversal
faţă de pelicula de oxid, între drenă şi grila de
lucru, a unei tensiuni de cca. 10V care
determină străpungerea oxidului, formarea
norului electronic care dezactivează tranzistorul
şi, implicit, înscrierea unui 1 logic .
Ştergerea se realizează prin inversarea polari-
tăţii tensiunii necesare înscrierii unui 1 logic.
Organizarea unei memorii ROM de 8Kb
Pornind de la schema bloc a memoriei ROM
din fig. 4.45 şi luând: n=10 linii de adresă,
m=210=1024 linii de cuvânt, şi o lungime a
cuvântului de cod k=8 biţi, obţinem o
capacitate a memoriei: C=m·k=1024·8=8Kbiţi
(1024 biţi=1Kilobit=1Kb).
În acest exemplu, decodificatorul ar trebui să
prezinte 1024 linii de ieşire, fiecare dintre
acestea selectând câte un cuvânt de cod de 8
biţi.
Fig. 3.51. Structura unei memorii ROM de 8Kb
O organizare mai judicioasă din punctul de

vedere al numărului de porţi utilizate, este
cea prezentată în fig. 3.51.
În această schemă, decodificatorul prezintă
numai n=7 linii de adresă (A3, A4, …, A9) care
activează m=27=128 linii de cuvânt, fiecare
dintre acestea selectând câte un cuvânt de cod
format din 64 biţi, grupaţi 8 câte 8 la intrările a 8
multiplexoare.
Primele 3 linii de adresă, şi anume cele
corespunzătoare celor mai puţin semnificativi 3
biţi (A2, A1, A0), sunt destinate selecţiei
succesive a câte 8 din cei 64 biţi de la intrarea
MUX-urilor şi dirijării acestora către ieşirile O0,
O1, …, O7, v. tab. 3.17.
Tab. 3.17. Explicativ pentru funcţionarea memoriei ROM de 8 Kb
Astfel, pentru combinaţia binară A9A8 …
A3A2A1A0=00 … 0000, biţii de adresă A9A8
… A3=00 … 0 vor activa linia de ieşire w0
a decodificatorului, care va selecta la
rândul ei un prim cuvânt de cod de 64 biţi,
transmiţându-l la cele 8x8 intrări ale MUX-
urilor.
Liniile de adresă A2A1A0=000, v.tab. 4.17,
vor permite celor 8 intrări I0 să acceadă la
ieşirile MUX-urilor şi, presupunând că bara
de selecţie , primul cuvânt de 8 biţi, O7 …
O1O0, va avea acces la ieşirile memoriei
ROM.
Următoarea combinaţie de adresă A9A8 …
A3A2A1A0=00 … 0001 va păstra linia w0 activă
(A9A8 … A3=00 … 0) şi va permite accesul
către ieşiri al următoarelor 8 intrări (I1) ale
MUX-urilor (A2A1A0=001). Cel de-al doilea
cuvânt de cod de 8 biţi a fost citit la ieşirea
memoriei ROM.
Procesul continuă până când ultimii 8 biţi
din cei 64 de pe linia w0 sunt citiţi la ieşire.
Urmează combinaţia logică A9A8 …
A3A2A1A0=00 … 1000, care va activa linia de
cuvânt w1, selectând astfel un nou set de 64 biţi
care vor ajunge la ieşirea memoriei ROM sub
forma altor 8 cuvinte a câte 8 biţi fiecare,
ş.a.m.d.
Cele 8 porţi logice care permit accesul la ieşire
a celor 1024 cuvinte a câte 8 biţi fiecare, sunt fie
circuite cu colectorul în gol, fie circuite logice cu 3
stări, ambele variante permiţând cuplarea
memoriei ROM pe o magistrală de date.
Simbolizarea unei memorii ROM de 8Kbiţi
este prezentată în fig. 3.52.
Fig. 3.52. Simbolizarea memoriei ROM de 8Kb

Extinderea la intrare a capacităţii
memoriei ROM
Extinderea la intrare (de adresă) a

capacităţii memoriei ROM, implică o
creştere a numărului de cuvinte de cod m
şi păstrarea neschimbată a lungimii k a
cuvântului, fig. 3.53
Fig. 3.53. Extinderea la intrare a capacităţii memoriei ROM
Se observă activarea succesivă de către
combinaţiile de cod ale liniilor suplimentare de
adresă, A10 şi A11, a celor 4 memorii ROM de
câte 8Kb fiecare.
Extinderea la ieşire a capacităţii memoriei
ROM
Extinderea la ieşire a capacităţii memoriei ROM
implică o creştere a lungimii cuvântului de cod k
şi păstrarea neschimbată a numărului cuvintelor
de cod m furnizate la ieşire.
Pentru k=32biţi, vom comanda cele 4 memorii
ROM de 8Kb cu aceleaşi 10 linii de adresă,
ieşirile memoriilor respective urmând a fi citite
în paralel. La ieşirea circuitului se obţin
(1024x8x4)biţi=(1024x32)biţi=(1x32)Kbiţi, adică
1024 cuvinte a câte 32 biţi fiecare.
Extinderea mixtă a capacităţii memoriei
ROM
Extinderea mixtă a capacităţii memoriei ROM
implică creşterea simultană a numărului de
cuvinte de cod m, cât şi a lungimii k a
cuvintelor, fig. 3.54.
Se observă activarea simultană, pentru A10=0,
a memoriilor ROM-0 şi ROM-2, urmată de
activarea memoriilor ROM-1 şi ROM-3, pentru
A10=1.
Fig. 3.54. Extinderea mixtă a capacităţii memoriei ROM
3.9. Arii logice programabile
În cazul unor aplicaţii cu un număr mare de

variabile de intrare şi viteze de lucru ridicate,
utilizarea memoriilor fixe programabile la
utilizator (PROM, EPROM, E2PROM) poate
deveni improprie sau neeconomică.
În toate aceste situaţii, ariile logice
programabile prin mască la producător
(Programmable Logic Array = PLA) sau pe cale
electrică (Field PLA = FPLA) la utilizator,
reprezintă o soluţie salvatoare.
Fig. 3.55. Schema logică a unei FPLA
Fig. 3.56. Schema concretă a unei FPLA
Programarea FPLA se realizează pe baza unui
tabel, cu ajutorul unui programator care permite
selecţia şi arderea prin impulsuri de curent a
fuzibilelor a căror întrerupere este necesară.
Comparativ cu o memorie ROM cu acelaşi
număr de intrări (16) şi de ieşiri (8), PLA / FPLA
este mult mai economică, prezentând o
capacitate mult mai mică, 48 cuvinte x 8 biţi,
faţă de 216 cuvinte x 8 biţi în cazul memoriei
ROM.
În general, în cazul unor aplicaţii care
presupun un număr mare de variabile de
intrare, principalele avantaje ale PLA /
FPLA faţă de memoria ROM constau în
posibilitatea programării matricei ŞI şi a
complementării variabilelor de ieşire.
Ca şi în cazul memoriilor ROM, extinderea
capacităţii PLA / FPLA este posibilă şi
uzuală.
Bibliografie
1993;
1996;
CIRCUITE LOGICE
SECVENTIALE
4.1. CBB-SR asincron, sincron si Master-Slave
4.2. CBB-D asincron si sincron
4.3. Latch-adresabile
4.4. Memorii RAM
4.5. CBB-D Master-Slave. Registre
4.6. CBB-T
4.7. CBB-JK asincron, sincron si Master-Slave
4.8. Numaratoare
4.1. CBB-SR asincron, sincron si
Master-Slave
Circuitele logice combinaţionale, fig. 4.1, sunt
considerate sisteme digitale de ordin zero,
având ca element reprezentativ poarta logică
elementară. Ele sunt circuite fără memorie şi se
caracterizează prin faptul că semnalele de
ieşire sunt combinaţii logice ale semnalelor de
intrare, relaţia 4.1, existând numai atâta timp
cât semnalele de intrare există. La circuitele
logice secvenţiale (c.l.s.), considerate sisteme
de ordin ≥1, starea ieşirilor depinde nu numai
de starea actuală a intrărilor, dar şi de stările
anterioare ale circuitului. Din acest motiv, se
spune că circuitele logice secvenţiale sunt
circuite cu memorie. Schema bloc a unui
circuit logic secvenţial este prezentată în fig.
4.1, în care am notat cu x1, x2, …, xn intrările
principale, cu y1, y2, …, ym – ieşirile principale,
cu q1, q2, …,ql – stările interne prezente ale
circuitului şi cu q1’, q2’, …,ql’ - stările interne
următoare ale acestuia.
circuit logic secvenţial
Expresiile ieşirilor şi stărilor următoare ale unui

circuit logic secvenţial în funcţie de intrări şi
stările prezente pot fi scrise astfel:
yk=yk(x1, x2, …, xn, q1, q2, …, ql);
qi’= qi’(x1, x2, …, xn, q1, q2, …, ql). (4.1)
În această formă, relaţiile 4.1 definesc un
automat Mealy.
În cazul în care yk nu depinde decât de intrările
x1, x2, …, xn, spunem că relaţiile 4.1 astfel
modificate, definesc un automat de tip Moore.
Stările următoare qi’ devin prezente după un
interval de timp determinat de întârzierile Δt1,
Δt2, …, Δtl, special introduse în circuit.
Dacă Δt1≠Δt2≠ …≠ Δtl, spunem că c.l.s. este de
tip asincron, iar dacă Δt1=Δt2= …= Δtl= Δt, deci
modificarea stărilor are loc după un acelaşi
interval de timp, Δt, la comanda unui impuls de
tact, spunem că c.l.s. este de tip sincron.
Se observă că trecerea de la sisteme de ordinul
zero (c.l.c.) la cele de ordin superior (c.l.s) se
face prin introducerea unor reacţii, care conferă
ieşirilor circuitului o autonomie parţială, la limită
– totală, faţă de intrări, deci calitatea de
memorie.
Circuitele basculante bistabile SR (CBB-SR) se
obţin prin introducerea unei reacţii într-un
sistem elementar de ordin zero. Sistemul astfel
obţinut este de ordin 1.
CBB-SR pot fi realizate în varianta asincronă,
sincronă sau "Master-Slave" (stăpân-sclav).
Circuitul basculant bistabil SR asincron
Circuitul basculant bistabil SR asincron,
cunoscut datorită proprietăţilor sale de a
memora şi sub denumirea de latch (zăvor),
poate fi realizat cu NOR-uri sau cu NAND-uri.
Circuitul basculant bistabil SR asincron realizat
cu NOR-uri prezintă schema din fig. 4.2 şi
tabelul de tranziţie – tab. 4.1, în care s-a notat
cu indice n - valoarea logică prezentă şi cu
n+1 - valoarea logică viitoare.
Expresia ieşirii Q a circuitului poate fi obţinută
din schema din fig. 4.2, astfel:
 
Qn 1  Sn  R n  Qn  Sn  R n  Qn (4.2)
Eliminând negaţia în ambii membri ai relaţiei

4.2, obţinem:
Q n 1  Sn  R n  Q n (4.3)
Un alt mod de a obţine expresia 4.3 îl
reprezintă utilizarea diagramei VK din fig. 4.3,
în locaţiile căreia au fost trecute valorile logice
ale lui Qn+1.
Completarea locaţiilor diagramei s-a făcut
ţinând seama de tabelul de tranziţie, tab. 4.1,
astfel:
Fig. 4.2. CBB-SR asincron, varianta NOR
a) Schema logică b) Schema bloc
Tab.4.1. Tabel de tranziţie al CBB-SR asincron, varianta NOR
În urma minimizării, se obţine relaţia 4.3.

Denumirile S (SET) şi R (RESET) ale intrărilor
latch-ului SR asincron provin din limba engleză
şi au semnificaţiile: înscriere, respectiv
ştergere.
Într-adevăr, observăm că pentru SnRn=10,
intrarea de înscriere Sn este activată şi în
memoria elementară se înscrie 1 logic, deci
Qn+1=1.
Similar, pentru SnRn=01, intrarea de ştergere Rn
este activată şi memoria este ştearsă: Qn+1=0.
Relaţia 4.3 se verifică cu uşurinţă pentru
primele 3 linii ale tab. 4.1.
Circuitul basculant bistabil SR sincron
Circuitul basculant bistabil SR sincron se obţine
din cel asincron prin adăugarea a două porţi, 3
şi 4, validabile de un impuls de tact (fig. 4.6 şi
4.7).
Funcţionarea celor două CBB-SR sincrone fiind
similară, ne vom limita la explicarea funcţionării
circuitului din fig. 4.6 a.
Observăm că pentru CLK  1 , porţile 3 şi 4 sunt
inhibate şi orice modificare a lui S şi R nu va
afecta CBB-ul SR asincron format din porţile 1
şi 2.
Într-adevăr, pentru CLK  1 , intrările acestuia vor fi
SnRn=00 şi, conform primei linii din tab. 4.1,
Qn+1=Qn şi ieşirile vor rămâne neschimbate.
Când CLK  0 , porţile 3 şi 4 vor fi validate şi intrările
S , R transformate în SR, vor avea acces la
intrările CBB-SR asincron, acţionând conform
tab. 4.1.
Pentru o funcţionare sincronă a circuitului este
necesar ca , care dictează când să se execute
comenzile date de intrările , să apară numai
după ce acestea s-au stabilizat.
Fig. 4.6. CBB-SR sincron, varianta NOR
a) schema logică b) schema bloc
Fig. 4.7. CBB-SR sincron, varianta NAND

Tab.4.2. Tabel de tranziţie al CBB-SR
asincron, varianta NAND
Circuitul basculant bistabil SR Master-Slave

După cum reiese din fig. 4.8, circuitul basculant
bistabil SR Master-Slave reprezintă o extensie
serie a bistabilului SR sincron implementat cu
NAND-uri (v. fig. 4.7). Schema logică este
prezentată în fig. 4.9 a, iar diagramele
impulsurilor CLK şi - CLK în fig. 4.9 b şi c.
Fig. 4.8. CBB-SR-MS - Schema bloc
Funcţionare
În intervalul (1)-(2), v. diagramele b şi c din
fig. 4.9, porţile de intrare (3M, 4M) şi de
transfer (3S, 4S) sunt blocate, iar MASTER-
ul este izolat atât de intrări cât şi de SLAVE.
În intervalul (2)-(3), CLK=1 şi porţile 3M, 4M
sunt validate, iar informaţia se înscrie în
MASTER; porţile 3S, 4S fiind blocate ( CLK  0 ),
bistabilul SLAVE este în continuare izolat faţă
de MASTER.
În intervalul (3)-(4) se repetă situaţia din
intervalul (1)-(2) când MASTER-ul era izolat
atât de intrări cât şi de SLAVE.
În sfârşit, după momentul (4), porţile 3M, 4M
sunt blocate (MASTER-ul izolat faţă de intrări)
iar porţile 3S, 4S sunt validate şi informaţia din
MASTER se transferă în SLAVE.
Concluzionând, înscrierea informaţiei în
MASTER are loc înainte de momentul (3)
(posibil chiar pe frontul descrescător al CLK),
iar transferul ei în SLAVE (şi deci la ieşire) are
loc după momentul (4) (deci pe acelaşi front
descrescător al CLK).
Fig. 4.9. CBB-SR-MS: a) schemă; b), c) diagrame
Prin urmare, pentru înscrierea fără erori a
informaţiei în CBB-SR-MS, este necesar ca
aceasta să rămână stabilă la intrare un interval
de timp în jurul intervalului (3)-(4).
Deşi realizează o mult mai bună separaţie între
când şi cum trebuie să se modifice informaţia
memorată, CBB-SR-MS nu elimină
dezavantajul reprezentat de posibilitatea
apariţiei tranziţiilor nedeterminate (v. tab. 4.1 şi
4.2).
Evident, se pot construi CBB-SR-MS care să
comute pe tranziţia pozitivă a impulsului de tact.
4.2.Circuite basculante bistabile
de tip D asincron si sincron
Circuitele basculante bistabile de tip D pot fi
realizate în varianta asincronă, sincronă şi
Master-Slave.
Circuitul basculant bistabil de tip D asincron
Circuitul basculant bistabil de tip D asincron, fig.
4.10, se obţine dintr-un CBB-SR asincron (fig.
2.2, tab. 4.1 sau fig. 4.4, tab. 4.2), prin ataşarea
unui inversor în scopul eliminării stărilor
nedeterminate.
Tab. 4.3. Tabelul de tranziţie al CBB de tip D
Fig. 4.10. Circuitul basculant bistabil de tip D asincron

Circuitul basculant bistabil de tip D sincron
Variantele de CBB tip D sincron perezentate în
fig. 4.11 şi 4.12 au fost obţinute prin ataşarea
câte unui inversor circuitelor basculante
bistabile SR sincrone din fig. 4.6 şi 4.7
Fig. 4.11. CBB-D sincron comandat de palierul inferior al CLK
a) modul de obţinere b) schema bloc

Fig. 4.12. CBB-D sincron comandat de palierul superior al CLK
Ca şi în cazul CBB-SR sincron, pentru a

realiza o comutare sincronizată de CLK, este
necesar ca informaţia de la intrarea D să se
modifice în afara palierului activ al impulsului
de tact în timpul palierului respectiv aceasta
trebuind să rămână stabilă.
Apariţia palierului activ al impulsului de CLK
declanşază operaţiunea de înscriere a infor-
maţiei în bistabil şi permite citirea acesteia la
ieşire. Intervalul de timp scurs între momentul
apariţiei informaţiei la intrarea bistabilului şi
momentul în care aceasta poate fi citită la ieşi-
re, reprezintă o temporizare comandată prin
CLK. De fapt, denumirea de bistabil de tip D,
provine din englezescul DELAY=întârziere.
În fig. 4.13 schema logică a unuia din cele două
latch-uri de tip D a câte 2 biţi fiecare, din circui-
tul integrat CDB 475, iar în tab. 4.4 funcţionarea
latchului respectiv.
Tab. 4.4. Explicativ pentru funcţionarea latch-ului de tip D din fig. 5.13
Fig. 4.13. Schema logică a latch-ului

de tip D din structura CI - CDB 475
4.3. Latch-ul adresabil
Latch-ul adresabil, fig. 4.14, reprezintă o

extensie paralel a circuitului basculant bistabil
(latch-ului) de tip D sincron din fig. 4.11 şi se
compune din 8 astfel de circuite bistabile şi un
decodificator de adresă.
Fig. 4.14. Latch-ul adresabil

Datele de intrare DIN sosesc într-o manieră
serială, fiecare bit fiind distribuit la intrările ale
celor 8 latch-uri sincrone. Combinaţia logică a
liniilor de adresă A, B, C, activează una din
liniile de ieşire ale decodificatorului, selectând
astfel latch-ul în care urmează a fi înscrisă
informaţia în timpul palierului activ al impulsului
de CLK. Evident, următorul bit de informaţie va
fi dirijat de către combinaţia logică a liniilor de
adresă către un alt bistabil, ş.a.m.d.
Observăm că latch-ul adresabil este de fapt o
memorie în care informaţia este înscrisă bit cu
bit, putând însă fi citită integral la ieşirile celor 8
bistabile. Prin urmare, latch-ul adresabil poate fi
privit şi ca un convertor serie-paralel.
Latch-ul adresabil realizează o bună separaţie
între unde, când şi cum trebuie să se înscrie
informaţia. Astfel, combinaţia logică a liniilor de
adresă stabileşte unde (în ce bistabil) urmează
a fi înscrisă informaţia, impulsul CLK dictează
momentul când să aibă loc înscrierea, iar
valoarea logică a fiecărui bit din componenţa
DIN stabileşte modul cum urmează să se
modifice informaţia din bistabilul selectat.
4.4. Memoria RAM
Memoria RAM (Random Acces Memory =
memoria cu acces aleator) prezintă schema din
fig. 4.15 şi poate fi obţinută din latch-ul adre-
sabil prin adăugarea la cele două niveluri (de
decodificare şi memorare) a unui al treilea nivel,
de multiplexare. Funcţionarea memoriei RAM
cuprinde două regimuri de lucru şi anume:
înscrierea şi citirea informaţiei. Regimul de
înscriere se realizează pentru (Write Enable =
autorizare de înscriere), situaţie în care deco-
dificatorul este activat în timp ce multiplexorul
este inhibat.
Fig. 4.15. Memoria RAM
Combinaţia logică a celor n linii de adresă va
activa una din cele 2n linii de ieşire ale
decodificatorului, selectând astfel una din cele
2n celule de memorare în care urmează a se
înscrie bitul de informaţie sosit pe linia de date
DIN.
După epuizarea tuturor celor 2n combinaţii
logice posibile ale liniilor de adresă, un număr
de 2n biţi sosiţi pe intrarea serială de date DIN
se vor afla deja înscrişi în cele 2n locaţii ale
memoriei RAM.
Regimul de citire se realizează pentru WE  1 ,
situaţie în care multiplexorul este activat, iar
decodificatorul este inhibat.
Combinaţia logică a liniilor de adresă va selecta
locaţia de memorie al cărei conţinut trebuie să
aibă acces la ieşirea MUX-ului.
Exista acces instantaneu la informaţia stocată
în oricare din cele 2n celule de memorie, cu
condiţia aplicării combinaţiei logice a liniilor de
adresă. Baleierea aleatoare a celor 2n
combinaţii de adresă, permite o citire serială,
într-o ordine oarecare, a conţinutului celor 2n
locaţii de memorie.
4.5.Circuitul basculant bistabil D
Master-Slave
Circuitul basculant bistabil D Master-Slave se
obţine, din două bistabile D sincrone conectate
în cascadă şi comandate în contratimp de
impulsul de CLK. În funcţie de tipul de bistabile
D sincrone din care este constituit, bistabilul D
Master-Slave poate comuta fie pe frontul
anterior, fie pe cel posterior al impulsului de
CLK. Dintre cele mai frecvente aplicaţii ale sale:
registrul de deplasare serie, paralel, combinat,
universal, etc
Registrul de deplasare serie
Registrul de deplasare serie, fig. 4.16, este
format din 4 bistabili de tip D Master-Slave.
Fig. 4.16. Schema generală a unui registru de deplasare serie
În timpul funcţionării, latch-urile de tip master

sunt deschise simultan pentru CLK=0, cele de
tip slave fiind închise. În timpul tranziţiei din 0 în
1 a semnalului de CLK, latch-urile master se
blochează iar cele slave se deschid şi primesc
informaţia din master. Se remarcă faptul că în
nici un moment nu există o cale deschisă între
int
Pe baza schemei din fig. 4.16 putem scrie
următoarele relaţii:
DOUTn=Q3n=D3n-1=Q2n-1=D2n-2=Q1n-2=D1n-3=
Q0n-3=D0n-4=DINn-4 (4.4)
Se observă că informaţia DIN ajunge la ieşirea
registrului după 4 impulsuri de tact.
rarea şi ieşirea registrului.
Registrul paralel (de stocare, tampon) prezentat
în fig. 4.17, este format din 4 bistabili de tip D
acţionaţi sincron de un tact comun.
În momentul aplicării tactului, cuvântul binar de
4 biţi prezent la intrările I0, I1, I2, I3, este înscris
în cele 4 celule de memorie şi poate fi citit la
ieşirile Q0, Q1, Q2, Q3.
Funcţia principală a unui astfel de registru este
aceea de a stoca temporar anumite configuraţii
binare în scopul unui acces uşor la ele în
vederea prelucrării.
Fig. 4.17. Schema generală a unui registru paralel
Registrul paralel este memoria zonelor de

viteză maximă dintr-un sistem digital de
prelucrare a datelor. Cele două tipuri de registre
tratate mai sus sunt utilizate în aplicaţii în care
transferul datelor se face fie numai paralel, fie
numai serie. Registrele combinate permit trece-
rea de la transferul paralel la cel serie şi invers.
În fig. 4.18 prezentăm un registru combinat
(paralel-serie sau serie-paralel) de 4 biţi.
Fig. 4.18. Schema generală a unui registru combinat

Pentru S/P = 0, sunt validate porţile 2 şi datele
de intrare I0, I1, I2, I3 au acces la intrările celor 4
bistabile. Încărcarea paralel are loc în
momentul aplicării impulsului de CLK.
Pentru S/P = 1 sunt validate porţile 1, astfel
încât registrul realizează o deplasare serie a
datelor de la stânga la dreapta, cu câte un bit
pentru fiecare impuls de CLK.
Registrul poate funcţiona ca un convertor
paralel-serie, datele fiind introduse paralel la
intrările I0, I1, I2, I3 şi fiind extrase serie la ieşirea
SO (Serial Output) a circuitului.
În regim de convertor serie-paralel, datele se
introduc de o manieră serială la intrarea SI
(Serial Input) şi sunt extrase paralel la ieşirile
Q 0 , Q 1, Q 2, Q 3.
Registrul universal bidirecţional de 4 biţi SN
74194, fig. 4.19, acoperă practic toate
variantele de registre prezentate anterior.
Caracteristicile funcţionale ale acestui tip de
registru sunt prezentate în tabelul de
funcţionare - tab. 4.5.
Fig. 4.19. Registrul universal bidirecţional de 4 biţi (SN 74194)
Tab. 4.5. Tabelul de funcţionare al registrului universal SN 74194
H = nivel de tensiune ridicat; h = idem, stabilit
anterior tranziţiei LH a CLK;
L = nivel de tensiune coborât; l = idem, stabilit
in(qn) = stările intrărilor (sau ieşirilor) stabilite
X = indiferent;  = tranziţie LH a CLK.
Notă: (b) Tranziţia HL a intrărilor S0 şi S1
trebuie să se producă numai în timp ce CLK
este H pentru operaţii convenţionale.
4.5. Circuite basculante bistabile de
tip T
Circuitul basculant bistabil de tip T se obţine
dintr-un bistabil D prin introducerea unei reacţii
suplimentare ieşire-intrare, aplicată prin
intermediul unui circuit logic combinaţional
elementar, fig. 4.20.
Fig. 4.20. Circuitul basculant bistabil

de tip T sincron

Tab. 4.6. Tabelul de tranziţie al circuitului basculant bistabil de tip T
Din tabelul de tranziţie, tab. 4.6, se poate

deduce expresia funcţiei de ieşire:
Qn 1  QnTn  QnTn  Qn 
T (4.5)
4.7. Circuite basculante bistabile de
tip JK asincron, sincron si
Master-Slave
Bistabilul JK asincron, fig. 4.21, poate fi obţinut
din bistabilul SR asincron prin introducerea unei
reacţii.
Fig. 4.21. Schema circuitului basculant bistabil JK asincron

Tab. 4.7. Tabelul de tranziţie al CBB-JK asincron
Schema CBB-JK sincron, fig. 4.22., se obţine
din cea precedentă prin introducerea unei
borne suplimentare pentru tact iar tabelul de
tranziţie este tab. 4.8.
Tab. 4.8. Tabelul de tranziţie al circuitului

Fig. 4.22. Schema circuitului basculant basculant bistabil JK sincron
bistabil JK sincron
Circuitul basculant bistabil JK Master-Slave
Bistabilul JK-MS se obţine prin conectarea în
cascadă a două CBB-JK sincrone, transferul
informaţiei în secţiunea slave având loc pe
frontul descrescător al impulsului de CLK.
Tabelul de tranziţie este tot tab. 5.7.
4.8. NUMARATOARE
Numărătoare asincrone
Doar primul flip-flop este declanșat de
semnalul de clock
Pentru JK cu intrările unite, la fiecare impuls
pe intrarea de clock, ieșirea basculează în
starea opusă
Exemplu de numărător asincron pe 2 biți
Fig. 4.23. Schema numaratorului asincron de 2 biti
Numărător asincron pe 3 biţi
Fig. 4.24. Schema numaratorului asincron de 3 biti

Numărător decadic
Când numărătorul ajunge la zece (1010 -
binar), toate circuitele flip-flop sunt şterse
(resetate).
Fig. 4.25. Schema numaratorului decadic

Numărător sincron pe 3 biți
Schema Tabelul de adevar
Fig. 4.26. Schema numaratorului sincron de 3 biti

Bibliografie
1993;
1996;

Cursuri Unite CID PDF

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Cursuri Unite CID PDF

Încărcat de

Drepturi de autor:

Formate disponibile

CIRCUITE

 1.1. Regimul de comutaţie al diodei

 2.1. Circuite logice cu componente

 4.1. CBB-SR asincron, sincron şi Master-Slave.

 1. Prezentarea platformei de laborator

Fig.1. Caracteristica statică a diodei semiconductoare şi diversele ei aproximări

Fig.2. Cea mai simplă schemă Fig.3. Caracteristicile de intrare

Ecua ia dreptei statice de sarcină pe circuitul

Blocarea tranzistorului se produce atunci

Fig.4. Caracteristicile de ieşire ale unui TB în conexiune EC

Fig.7. Polarizările jonc iunilor unui TB la satura ie

În regim dinamic, a tranzistorului, schema din

Diagramele de semnal din fig.10. ilustrează răspunsul tranzistorului la un

Creşterea vitezei de comuta ie a tranzistorului

Fig.12. O metodă de eliminare Fig.13. O altă metodă de eliminare

Fig. 1.14. Schemă pentru studierea Fig. 1.15. Caracteristica de

Ecuaţia dreptei statice de sarcină pe circuitul

Este evident faptul că regimurile tranzitorii ge-

Fig. 2.18. Schema echivalentă la înaltă

Fig. 1.19. TU în regim de comutaţie, înlocuit cu un întrerupător

Prezentăm în tabelul 1.1, o interesantă

Numărul de operaţii de bază în

3 Suprafaţă ocupată pe placheta de 0,0009 mm2 0,04 mm2 Avantaj TU

4 1012 1018Ω 1 5 KΩ Avantaj TU

Realizarea de rezistenţe de valori Rezistenţă activă

8 mare mic Avantaj TB

9 mare mai mic Avantaj TB

Fig.2.1 Circuit logic ŞI cu contacte

Fig. 2.2. Circuitul logic SAU cu contacte

Fig.2.3. Reprezentarea negaţiei prin contacte

Dacă ambele contacte sunt deschise becul

a) x2x1=00; b) x2x1=01 (10); c) x2x1=11.

a) x2x1=00; b) x2x1=01 (10); c) x2x1=11

Circuitul logic NU (NOT)

Funcţionare: Când x=0, VI=0V şi borna de

Baza tranzistorului este conectată la masă

Circuitul logic ŞI-NU (NAND)

Tab. 2.4. Tabelul de adevăr al funcţiei

Circuitul logic SAU-NU (NOR)

obţine prin conectarea în cascadă a circuitului

Tab. 2.5. Tabelul de adevăr al funcţiei

Circuite logice elementare integrate

Circuite logice integrate realizate în

Tab. 2.6. Tabelul de adevăr al

Tab. 2.7. Tabelul de adevăr al

Fig. 2.14. Circuitul logic ŞI-NU (NAND) DTL

Diodele D1 şi D2 protejează tranzistorul multiemiter

Tab. 2.10. Centralizator al stărilor tranzistoarelor în timpul comuta iei

Când poarta este în gol, deci fără sarcină

Starea tranzistorului T2 depinde de diferen a de

Panta caracteristicii de transfer în zona (3) este:

Func ionare: Ca şi în cazul por ilor logice

Tab. 2.11. Tabelul de adevăr al func iei NOR

Dacă SAU x1, SAU x2, SAU ambele sunt 1

Fig. 2.22. Caracteristica de intrare a por ii TTL standard

Fig. 2.23. Explicativă la caracteristica de intrare a por ii TTL standard

Scriind KII pe circuitul marcat în fig. 2.23. a,

Atragem aten ia asupra faptului că un rol

Fig. 2.29. Circuitul integrat CDB 400

CI bipolare cuprind familiile: TTL, HTTL,

CI unipolare cuprind familiile: PMOS,

Obţinerea unei viteze de lucru sporite pentru

Fig. 2.30. Poarta NAND - HTTL