Circuite logice

elementare
 2.1. Circuite logice cu componente
discrete.
 2.2. Circuite logice integrate RTL si DTL.
 2.3. Familia TTL standard. Parametri.
Inversorul, NAND-ul şi NOR-ul TTL.
 2.4. Poarta HTTL şi TTL Schottky.
 2.5. Circuite cu colectorul în gol.
 2.6. Circuite "Three State".
 2.7. Circuite ECL şi I2L.
 2.8. Circuite PMOS şi NMOS statice.
 2.9. Poarta de transfer. Circuite NMOS
dinamice.
 2.10. Circuite CMOS. Inversorul, NAND-ul
şi NOR-ul.
 2.11. Poarta de transfer CMOS. Aplicaţii
 2.10. Circuite CMOS.
Inversorul, NAND-ul şi NOR-ul.
Familia logică CMOS
O familie logică ideală, ar trebui să prezinte un
consum zero în regim static, un tpd=0, fronturi
controlabile la trecerea dintr-o stare logică în
alta, imunitate la zgomot de 50% din diferenţa
corespunzătoare nivelurilor logice, etc.
Familia logică CMOS se apropie cel mai mult
de o familie ideală, prin excelentele valori ale
parametrilor săi:
- putere disipată foarte mică în regim static
(Pds=10nW, din cauza curenţilor reziduali) şi
ceva mai mare în regim dinamic (Pdd=10mW,
la o frecvenţă de comutaţie de 1MHz şi o
capacitate parazită Cp=50pF);
- timpul de întârziere la propagare mic
(tpd=25÷50ns) şi dependent de valoarea
tensiunii de alimentare şi sarcină;
- o margine de zgomot de c.a. reprezentând
45% din diferenţa de tensiune
corespunzătoare nivelurilor logice;
- o margine de zgomot de c.c. de 1V pentru orice
valoare admisă a tensiunii de alimentare VDD,
pentru orice temperatură şi pentru orice
combinaţie logică aplicată la intrare.
Ca şi în cazul celorlalte familii de circuite logice
studiate până în prezent, creşterea puterii
disipate Pd (în cazul de faţă, prin creşterea
tensiunii de alimentare) conduce la o scădere a
tpd şi, implicit, la o creştere a vitezei de lucru a
circuitului.
 Inversorul CMOS
Inversorul CMOS este prezentat în fig. 2.73. şi
se compune din două tranzistoare MOS
complementare, unul cu canal indus de tip n,
Tn, şi altul cu canal indus de tip p, Tp.

Fig. 2.73. Inversorul CMOS

Pe ochiurile de circuit de la intrarea schemei
din fig. 2.73, putem scrie următoarele relaţii:
VGSn=VI, (2.70)
VGSp=VI-VDD, (2.71)
care ne vor permite o mai uşoară înţelegere a
funcţionării inversorului.
În fig. 2.74. a, cele două caracteristici de
transfer ale tranzistoarelor Tn şi Tp, păstrând
(sub grafic) semiaxele iniţiale VGSn şi VGSp, iar
în fig. 2.74. b, am prezentat caracteristica de
transfer a inversorului CMOS, dedusă din fig.
2.74. a şi consideraţiile care urmează.
 Fig. 2.74. Explicativă pentru
funcţionarea inversorului CMOS:
a) caracteristicile de transfer ale celor două tranzistoare;
b) caracteristica de transfer a inversorului CMOS.
Stările celor două tranzistoare, corelate cu
zonele I, II, …, V, fig. 2.74., sunt prezentate în
tab. 2.18.

Tab. 2.18. Centralizator al stărilor tranzistoarelor în timpul comutaţiei

Din diagramele din fig. 2.74., observăm cu
uşurinţă faptul că, în regim static (0 sau 1
logic), consumul de energie din sursa de
alimentare este practic nul (zonele I şi V), în
timp ce la trecerea dintr-o stare logică în alta,
consumul creşte, înregistrând un maxim la
mijlocul zonei III.

Fig. 2.75. Nivelurile logice ale familiei CMOS

NAND-ul CMOS
NAND-ul CMOS prezintă schema din fig. 2.76.
şi este format din două perechi de tranzistoare
complementare: două cu canal indus de tip n şi
două cu canal indus de tip p. Pentru a păstra
acurateţea şi simetria schemei, nu au mai fost
desenate legăturile dintre perechile de borne de
intrare x1, respectiv x2.
Funcţionare: Când cel puţin una dintre intrările
circuitului este 0 logic, cel puţin una dintre
tensiunile de intrare VIi este 0V şi cel puţin unul
dintre tranzistoarele Tn1 şi Tn2 va fi blocat.
În acelaşi timp, în conformitate cu relaţia 2.71.,
cel puţin unul dintre tranzistoarele Tp1 şi Tp2 va
conduce (VGSp=-VDD) şi potenţialul +VDD se va
transfera la ieşire, rezultând V0=+VDD şi y=1
logic (v. primele 3 linii ale tabelului 2.19.).
Când x1=x2=1 logic, VI1=VI2=+VDD şi ambele
tranzistoare Tn1 şi Tn2 conduc. Relaţia 2.71.
implică VGSp=0V şi tranzistoarele Tp1 şi Tp2 vor fi
ambele blocate. Potenţialul masei se transferă
la ieşire prin Tn1 şi Tn2, deci V0=0V şi y=0 logic
(v. tab. 2.19.).
 Tab. 2.19. Tabelul de adevăr
al funcţiei NAND cu 2 intrări

Fig. 2.76. NAND-ul CMOS

NOR-ul CMOS
NOR-ul CMOS prezintă schema din fig. 2.77. şi
tabelul de adevăr – tab. 2.20.
Funcţionare: Pentru x1=x2=0 logic,
VI1=VI2=VGSn1=VGSn2=0V şi tranzistoarele Tn1 şi
Tn2 vor fi blocate. Conform relaţiei
VGSp1=VGSp2=-VDD, iar tranzistoarele Tp1 şi Tp2
vor conduce, transferând potenţialul +VDD la
ieşire. Se obţine V0=+VDD, deci y=1 logic.
 Tab. 2.20. Tabelul de adevăr al funcţiei NOR
cu 2 intrări

Fig. 2.77. NOR-ul CMOS

Poarta de transfer CMOS
Poarta de transfer CMOS, fig. 2.78., conţine o
pereche de tranzistoare MOS complementare
cu canal indus, conectate în paralel.

Fig. 2.78. Poarta de transfer CMOS

Potenţialele grilelor celor două tranzistoare
sunt întotdeauna complementare, favorizând
conducţia, respectiv blocarea simultană a
tranzistoarelor şi, implicit, a porţii.
Astfel, pentru VA=VDD şi , tranzistoarele Tn şi
Tp conduc (v. caracteristicile de transfer din
fig. 2.74. a, deci poarta de transfer este
deschisă.
Pentru VA=VSS şi , tranzistoarele Tn şi Tp vor fi
blocate, iar poarta de transfer CMOS se va
bloca şi ea.
În cazul în care VDD=+10V şi VSS=-10V, poarta
de transfer poate “comuta” semnale analogice
a căror evoluţie se încadrează în plaja ±10V.
Dacă poarta de transfer este alimentată cu
tensiunile VDD=+20V şi VSS=0V, semnalele
care pot fi “comutate” vor trebui să fie pozitive
şi să se încadreze în plaja 0÷20V.
Ţinând seama de structurile fizice ale celor
două tranzistoare utilizate, fig. 2.79.,
observăm că polarizările substraturilor de
bază favorizează formarea canalului
de tip indus. Spre exemplu, o tensiune VSS≤0
aplicată substratului de bază SBn al
tranzistorului Tn, fig. 2.79. a, implică
respingerea electronilor din zona inferioară a
substratului către regiunea canalului virtual,
favorizând inducerea acestuia.
Se poate observa cu uşurinţă faptul că, în
absenţa obişnuitei conectări a substraturilor de
bază SBn şi SBp la sursele Sn, respectiv Sp, ale
celor două tranzistoare, structurile fizice din fig.
2.79. devin simetrice, sursa şi drena devenind
interschimbabile ca rol.
Fig. 2.79. Structurile fizice ale tranzistoarelor porţii de transfer CMOS

Fig. 2.80.. Simbolul porţii de transfer CMOS

 Tab. 2.21. Centralizator al stărilor tranzistoarelor ce
compun poarta de transfer CMOS

Fig. 2.82. Comanda porţii de transfer CMOS:

a)schema detaliată; b) Schema simbolică
În fig. 2.82. este prezentată o variantă practică
de comandă a porţii de transfer CMOS,
desenată detaliat (a) şi simbolic (b). Se
remarcă obţinerea dintr-o singură tensiune de
comandă, cu ajutorul unui inversor, a celor
două semnale complementare de polarizare a
grilelor celor două tranzistoare.
Este vorba despre un circuit inversor cu 3 stări,
obţinut dintr-un inversor CMOS şi o poartă de
transfer. În fig. 2.83. este prezentată o aplicaţie
bazată pe proprietatea acesteia de a oferi o
impedanţă înaltă la ieşire în starea de blocare.
Funcţionare: Pentru CE=1 (CE = Chip Enable
= autorizare funcţionare “chip”), poarta este
deschisă şi informaţia de la ieşirea
inversorului CMOS are acces la ieşirea V0 a
porţii de transfer. Pentru CE=0, poarta de
transfer este blocată şi circuitul prezintă o
stare de înaltă impedanţă (HZ) la ieşire.

Fig. 2.83. Inversor cu 3 stări realizat în tehnică

CMOS
 ISTORIE A CIRCUITELOR DIGITALE
- Inventarea tranzistorului cu jonctiune
(BJT) - 1947 Shockley, Bardeen, Brattain – Bell
Labs
- Circuit integrat - single-transistor - 1958 Jack
Kilby – Texas Instruments

- Inventarea portii logice CMOS - 1963

Wanlass & Sah – Fairchild Semiconductor
- Primul microprocesor (Intel 4004) - 1970
2,300 MOS transistors, 740 kHz frecventa
de clock

- Very Large Scale Integration 1978 Chips

cu mai mult de ~20,000 componente
Ultra Large Scale Integration
System on Chip (SoC) 20 ~ 30 million
tranzistori in 2002
IMPACTUL ECONOMIC
Ca rezultat al cresterii continue a gradului de
integrare si a scaderii costului unitar, industria

Semiconductorilor a determinat cresterea

acestui sector al economiei mondiale.
YEAR 2002 2005 2008 2011 2014

TECHNOLOGY 130 nm 100 nm 70 nm 50 nm 35 nm

CHIP SIZE 400 mm 2 600 mm 2 750 mm 2 800 mm 2 900 mm 2

NUMBER OF
TRANSISTOR 400 M 1 Billion 3 Billion 6 Billion 16 Billion
S (LOGIC)

DRAM
2 Gbits 10 Gbits 25 Gbits 70 Gbits 200 Gbits
CAPACIT
Y

MAXIMUM 1.6 GHz 2.0 GHz 2.5 GHz 3.0 GHz 3.5 GHz
CLOCK
FREQUENC
Y

MINIMUM 1.5 V 1.2 V 0.9 V 0.6 V 0.6 V

SUPPLY
VOLTAG
E

MAXIMUM 130 W 160 W 170 W 175 W 180 W

POWER
DISSIPATIO
N

MAXIMUM
NUMBER 2500 4000 4500 5500 6000
OF I/O PINS
Procesul Foto-Lithographic
optical
oxidation mask

photoresist photoresist coating

removal (ashing)
stepper exposure

Typical operations in a single

photoresist
photolithographic cycle (from [Fullman]).
development
acid etch
process spin, rinse, dry
step
Cresterea Siliciu
 OXIDAREA SILICIULUI

 Siliciul este crescut prin

expunerea siliciului la un
curent de aer foarte cald.
Atunci cannd oxidul creste,
siliciul se consuma. Sagetile
arata directia de miscare
pentru fiecare suprafata de
oxid.

 Masca de azot limiteaza

cresterea si aceasta va
deveni aria activa a unui
tranzistor. Source: Bell Laboratories
Fluxul de producţie CMOS
Sectiune transversala prin 5 straturi in chip
De la proiect la realitate…

Fig.14. Exemplu de circuit complex

V DD 3
Intrare Iesire

GND

Diagrama simplificat a inversorului

 Out
In
metal1-poly via
metal1
polysilicon

metal2
VDD

pfet
PMOS (4/.24 = 16/1)
pdif
NMOS (2/.24 = 8/1)
metal1-diff via
ndif

nfet
GND
metal2-metal1 via
 Proiectarea unui Inversor
Pasul 1 Pasul 2 Pasul 3 Pasul 4

VCC

P VCC
Iesire

P difuzie
Iesire
N difuzie

N VSS Iesire

VSS

A A A A
 Proiectarea SAU cu 2 intrari

A
Pasul 1 Pasul 2 Pasul 3 Pasul 4
Iesire

B
P S O
V h O u
V
C a u t
C
C r t p
C
e p u
d u t
t
A n
P o
d
B P e
Iesire V O V
V
A B S u S
N N S
S t S
S
p
u
N t

A B A B A B A B
 Proiectarea SI-NU cu 2 intrari

A Step 1 Step 2 Step 3 Step 4

Out

B P S
V h O V
C a u C
C r t C
e p
d u
t
n
A P P B o
d
e O
Output
A u
N V O V t V
S u S p S
B S t S u S
N p t
u
N t

A B A B A B A B

With permission of William Bradbury

 Aceleasi celule, diferite forme
.

VCC

VCC

Iesire

VCC VCC B’ Out

VSS
Out
B B’ A

VSS
B’ A

VSS

B’ A
B B
CIRCUITE LOGICE
COMBINATIONALE
 3.1. Analiza si sinteza C.L.C.
 3.2. Detectorul de paritate.
 3.3. Multiplexoare si demultiplexoare
 3.4. Poarta HTTL şi TTL Schottky.
 3.5. Comparatoare numerice.
 3.6. Convertoare de cod
 3.7. Codificatoare si decodificatoare
 3.8. Memorii ROM, PROM, EPROM,E2PROM.
Organizare . Extensii.
 3.9. Arii logice programabile.
3.1. Analiza si sinteza C.L.C.

Circuitele logice combinaţionale (c.l.c.)

sunt circuite fără memorie (independente
de propriile stări anterioare), caracterizate
prin faptul că semnalele de ieşire sunt
combinaţii logice ale semnalelor de intrare,
existând numai atâta timp cât acestea din
urmă există.
 Fig. 3.1. Schema bloc a unui c.l.c.

Schema bloc a unui circuit logic

combinaţional este dată în fig. 3.1, iar
funcţiile de ieşire ale acestuia pot fi scrise
sub forma:
yk = yk (x1, x2, ... , xn), (3.1)
cu k = 1, 2, ... , m.
Independenţa faţă de timp a relaţiilor 3.1. ar
putea fi interpretată ca un răspuns instantaneu
şi simultan al ieşirilor circuitului logic
combinaţional la o modificare simultană a
intrărilor acestuia.
Analiza circuitelor logice combinaţionale
Analiza c.l.c. porneşte de la schema logică
cunoscută a circuitului şi urmăreşte
stabilirea modului de funcţionare a acestuia, fie
prin construirea tabelului de funcţionare, fie
prin scrierea formei analitice a funcţiei de
ieşire.
Y  AB  AB
(3.2)

Fig. 3.2. Schema logică a unui XOR

Construirea tabelului de funcţionare este acum

extrem de simplă şi urmează paşii prezentaţi
în coloanele tabelului 3.1.
 Tab. 3.1. Tabelul de funcţionare al c.l.c. din fig. 3.2

Recunoaştem funcţia de ieşire şi tabelul de

funcţionare al circuitului SAU-EXCLUSIV (XOR).
 Sinteza circuitelor logice combinaţionale
Sinteza c.l.c. porneşte de la funcţia pe care
trebuie să o îndeplinească circuitul şi îşi
propune obţinerea unei variante (minimale) a
structurii acestuia.
Etapele sintezei sunt: definirea funcţiei
(funcţiilor) de ieşire, minimizarea şi, în final,
desenarea schemei circuitului.
După modul în care este scrisă funcţia,
implementarea se poate face în diverse
variante dintre care menţionăm:
a) cu orice combinaţie de circuite logice
elementare;
b) numai cu circuite NAND;
c) numai cu circuite NOR.
Spre exemplu, considerând funcţia:

Y  AB (3.3)
şi tabelul ei de funcţionare, tab. 3.2, ne
propunem să realizăm sinteza circuitului
corespunzător în mai multe variante.
 Tab. 3.2. Tabelul de adevăr al funcţiei XOR

a) Sinteza utilizând mai multe tipuri de circuite

logice elementare Pornind de la tab. 3.2,
Observăm că forma canonică disjunctivă (FCD)
a funcţiei este cea exprimată de relaţia 3.2.
Fiind o formă deja minimală, implementarea ei
conduce la circuitul din fig. 3.2.
Procedând similar, dar utilizând forma canonică
conjunctivă (FCC), obţinem:

Y  A  B A  B (3.4)
care în urma implementării conduce la circuitul
din fig. 3.3.

Fig. 3.3. O altă variantă de implementare

a XOR-ului
b) Sinteza numai cu porţi NAND
Aplicând De Morgan asupra FCD, rel. 3.2,
obţinem:
Y  AB  AB  AB AB  (3.5)
a cărei implementare poate fi realizată
numai cu NAND-uri şi conduce la circuitul
din fig. 3.4.
 Fig. 3.4. Implementarea XOR-ului
numai cu NAND-uri

c) Sinteza numai cu porţi NOR

Aplicând De Morgan asupra FCC, rel. 3.4,
obţinem:
Y  A  B  A  B   A  B  A  B 
(3.6)
 3.2. Detectorul de paritate
Detectorul de paritate este un circuit logic
combinaţional care are rolul de a determina
paritatea sau imparitatea numărului de
variabile de intrare egale cu 1 logic. El are la
bază unele proprietăţi ale funcţiei SAU-
EXCLUSIV (XOR).
Din motive legate de simplitatea expunerii,
vom considera pentru început poarta XOR cu
două intrări, fig. 3.6.
 Fig. 3.6. Poarta logică XOR

După cum se poate observa din tabelul de

adevăr al funcţiei XOR de 2 variabile, tab. 3.2,
la ieşirea circuitului din fig. 3.6 se obţine 1
logic când intrările sunt diferite (01 sau 10,
deci un număr impar de intrări este 1 logic) şi
0 logic - când intrările coincid (00 sau 11, deci
un număr par de intrări este1 logic).
Circuitul XOR cu două intrări este un detector
de imparitate.
In fig. 3.7 a şi b, sunt prezentate circuitele
inversor respectiv neinversor care cumulate,
conduc la schema circuitului inversor /
neinversor comandat din fig. 3.7 c.

Fig. 3.7. Ilustrativă pentru proprietăţile

funcţiei XOR
Detectorul de paritate impară cu 4 variabile
de intrare
Pornind de la tabelul de adevăr, tab. 3.3, în
care valorile logice din coloanele Y au fost
obţinute ţinând seama de proprietăţile (1) şi
(2) ale XOR-ului, rezultă pentru circuit două
variante de implementare.
Varianta prezentată în fig. 3.9 prezintă
avantajul unor întârzieri egale cu 2·tpd pe toate
căile intrare-ieşire, fapt care face să dispară
pericolul hazardului logic.
Tab. 3.3. Tabelul de adevăr al detectorului de imparitate
Fig. 3.8. Schema detectorului de Fig. 3.9. Schema detectorului de
paritate impară - varianta 1 paritate impară - varianta 2
 Detectorul de paritate comandat
În sinteza detectorului este necesar să se ţină
seama de următoarele condiţii:
1) Transformarea detectorului de paritate
impară, fig. 3.9, în detector de paritate pară,
trebuie realizată prin schimbarea valorii logice a
unei singure "bare" de comandă, în maniera
prezentată în fig. 3.7.
2) Indiferent de regimul de "imparitate" sau
"paritate" în care lucrează detectorul, ieşirea
acestuia trebuie să fie "1" logic în momentul
detecţiei.
 Fig. 3.10. Schema detectorului de paritate comandat

Într-adevăr,
Y, pentru P = 0 (detector de imparitate );
Y  Y  P  
(4.12) Y, pentru P = 1 (detector de paritate). (3.12)
Pentru confirmarea acestor rezultate,
prezentăm tabelul de adevăr 3.4 al detectorului
de paritate comandat.
Tab. 3.4. Tabelul de adevăr al detectorului de paritate comandat
O aplicaţie importantă o constituie controlul de
paritate al transmisiunilor de date, capabil să
detecteze erorile de transmisie şi să declan-
şeze o procedură de corecţie a acestora. Astfel,
considerând că informaţia care se transmite
prin magistrala de date se compune din cuvinte
a câte 4 biţi, fig. 3.10, fiecărui cuvânt i se adau-
gă la emisie (E) un al 5-lea bit de control la pari-
tate furnizat de către un detector de paritate cu
4 intrări, DP-I. În acest mod, pe cele 4+1 linii de
transmitere a informaţiei vom avea în fiecare
moment câte un cuvânt de cod format din 5 biţi.
 Fig. 3.10. Detectarea erorilor de transmisie a informaţiilor binare

La receptorul R există un alt detector de

paritate cu 5 intrări, DP-II, la ieşirea căruia se
va obţine 1 logic în cazul în care transmisia de
date a fost corectă (număr par de 1 logic pe
cele 5 linii) şi 0 logic dacă aceasta a fost
perturbată.
 3.3. Multiplexoare

Multiplexoarele (MUX-urile) sunt circuite

logice combinaţionale care permit trecerea
datelor de la una din cele n intrări spre
ieşirea unică, fig. 3.11.

Fig. 3.11. Schema bloc generală a unui multiplexor

Selecţia intrării care urmează a avea
acces la ieşire se face printr-un cuvânt de
cod (adresă) având p biţi.
Se observă că n=2p, adică numărul de
intrări este egal cu numărul combinaţiilor
logice de adresă a căror apariţie urmează
să autorizeze accesul succesiv al intrărilor
către ieşire.
Circuitul de multiplexare cu 4 intrări
În cazul MUX-ului cu n=4 intrări (I0, I1, I2, I3),
numărul barelor de adresă este p=2 (A0, A1).

Pornind de la definiţia multiplexorului,

construim tabelul de funcţionare al unui MUX
cu 4 intrări, tab. 3.5, scriem forma canonică
disjunctivă, rel. 4.13, şi o implementăm în
fig. 3.12.
Tab. 3.5. Tabelul de funcţionare al unui MUX cu 4 intrări

Fig. 3.12. MUX-ul cu 4 intrări

Y  E ( A1 A0 I 0  A1 A0 I1  A1 A0 I 2  A1 A0 I 3 ).
    (3.13)
P0 P1 P2 P3

Observăm că schema este prevăzută şi cu

o intrare de autorizare , activă în starea
"L". Pentru , indiferent de stările logice ale
intrărilor şi barelor de adresă, ieşirea se
fixează în 0 logic şi MUX-ul este inactivat.
Demultiplexoare
Circuitele de demultiplexare (DMUX-urile)
sunt c.l.c. care permit transmiterea datelor de
la o intrare unică, la una din cele m ieşiri
selectate printr-un cuvânt de cod (adresă).
Schema bloc a unui DMUX cu m ieşiri şi p
bare de adresă (m=2p) este prezentată în fig.
3.13.
 Fig. 3.13. Schema bloc generală a unui DMUX

Circuitul de demultiplexare cu 4 ieşiri

Circuitul de demultiplexare cu m=4 ieşiri
(Y0,Y1, Y2, Y3), are p=2 bare de adresă
(A0,A1).
Tab. 3.6. Tabelul de funcţionare al unui DMUX cu 4 ieşiri

Fig. 3.14. DMUX-ul cu 4 ieşiri

Pornind de la tabelul de funcţionare al unui
astfel de circuit, tab. 3.6, se scriu funcţiile
de ieşire:
Y0  I  A1 A 0 , Y1  I  A1A 0 , Y2  I  A1 A 0 , Y3  I  A1 A 0 , (3.14)
 Bibliografie
 1. Filipescu, V., Circuite electronice digitale, Editura
UNIVERSITARIA Craiova, 2002;
 2. Filipescu, V., Circuite integrate digitale – Indrumar de laborator,
Editura UNIVERSITARIA Craiova, 2009;
 3. Maican, S., Sisteme numerice cu circuite integrate - culegere de
probleme, Editura TEHNICA, Buc., 1980;
 4. Millman, J., Grabel, A., Microelectronique, McGraw-Hill, 1991;
 5. Stefan, Gh., Circuite integrate digitale, Editura DENIX, Bucuresti,
1993;
 6. Sztojanov, I., s.a., De la poarta TTL la microprocesor, Seria
Electronica aplicata, Editura TEHNICA, Buc., 1987;
 7. Toacse, Gh., Nicula, D., Electronica digitala, Editura TEORA,
1996;
 8. Toacse, Gh., Nicula, D., Electronica digitala. Dispozitive – circuite
– proiectare, Editura Tehnica, Bucuresti, 2005;
 9. Wakerly, J. F., Circuite digitale. Principiile si practicile folosite in
proiectare, Editura Teora, Bucuresti, 2000.