Circuite Digitale

- curs 3 -

3. Diagrama Karnaugh - Minimizarea produselor de sume. Combinaţii de

intrări „indiferente”. Specificaţii electrice ale circuitelor.

3.1 Minimizarea produselor de sume

Folosind principiul dualităţii, se poate minimiza expresia produs de sume folosind valorile din diagrama
Karnaugh. Fiecarui 0 îi corespunde un maxterm din produsul canonic de funcţii logice.

Reluăm reprezentarea de la minimizarea folosind suma de produs

F= ∑ (1,2,3,5,7,11,13)
x3 , x2 , x1 , x0

Folosind principiul dualităţii, se poate minimiza expresia produs de sume folosind valorile din diagrama
Karnaugh. Fiecarui 0 îi coresunde un maxterm din produsul canonic de funcţii logice.

F= ∏ (0,4,6,8,9,10,12,14,15)
x3 , x2 , x1 , x0

f = ( x1 + x0 ) ⋅ ( x3 + x2 + x1 ) ⋅ ( x3 + x2 + x1 ) ⋅ ( x2 + x1 + x0 ) ⋅ ( x3 + x2 + x0 )

Atentie la corespondenţa inversă faţă de suma de produse: x pentru 0 şi x pentru 1

3.2. Combinaţii de intrari „indiferente”
Uneori, specificaţiile unui circuit combinational sunt în aşa fel incât ieşirile nu conteaza pentru anumite
combinaţii de intrare. Acest lucru se poate întimpla fie din cauză ca nu contează într-adevar aceste
combinaţii, fie din cauza ca aceste combinaţii de intrare nu pot avea loc.

F= ∑ (1,2,3,5,7) + d (10,11,12,13,14,15) = ∑ (1,2,3,5,7) + φ (10,11,12,13,14,15)

x3 , x2 , x1 , x0 x3 , x2 , x1 , x0

3.3. Minimizarea cu porţi logice folosind diagrama Karnaugh pentru 5-6

variabile de intrare

Pentru sinteza CLC şi CLS cu mai mai mult de 4 variabile (5-6 variabile), exista mai multe metode din care
două sunt cele mai folosite: harta reflectată şi harta suprapunerii.

1. Harta reflectata

Harta reflectată foloseşte codul Gray. C ia valoarea 0 pentru primele 4 coloane si 1 pentru restul de 4
coloane. Numărul de locaţii luate în considerare este 25=32 (5 variabile).

Problemă
Sintezaa unui CLC care produce 1 la ieşire daca avem la intrare un cod de 5 cifre, şi acarui codare în
zecimal este număr prim.

y = ∑ (1,2,3,5,7,11,13,17,18,23,29,31)
x 4 x 3 x 2 x1 x 0
y = x4 x3 x0 + x3 x2 x0 + x4 x3 x2 x1 + x4 x3 x1 x0 + x4 x2 x1 x0 + x4 x3 x2 x0 + x4 x2 x1 x0

2. harta suprapunerii.

y = x4 x3 x0 + x4 x2 x1 x0 + x4 x3 x2 x1 + x3 x2 x0 + x3 x2 x1 x0 + x4 x3 x2 x0
Exista şi instrumente software care fac aceste minimizari:
• KarnaughMap 4, software educational (un program de algebra booleana interactiv)
• Karnaugh Minimizer 2.0
• Karnaugh Minimizer 2.0 (Creaaza code VHDL sau Verilog din boolean formula booleana)
• Karnaugh Analyzer 1.0
• Karnaugh Studio
• Karnaugh map 1.2

Tutorial animat
http://www.syncad.com/vlp_tut.htm
3. 3. Specificaţii electrice ale circuitelor.
Producatorii de dispozitive logice furnizeaza datele tehnice prezinta specificatii tehnice si electrice ale
dispozitivului. Pentru dispozitive CMOS:
Exemplu:
VIHminim = 3,15 V, VILmaxim = 1,35 V

3. 4. Familii de circuite digitale

Circuitele logice integrate sunt clasificate nu numai dupa complexitatea lor sau a operaţiilor executate ci si
prin tehnologia specifica la care apartin. Cele mai obisnuite tehnologii sunt:

- TTL – Tranzistor – transistor logic

- ECL – Emitor coupled logic
- MOS – Metal oxide semiconductor
- CMOS – Complementary Metal oxide semiconductor

În 2009 9, cercetătorii au descoperit că memristorii pot implementa memorii Boleene (similare Circuitelor
Basculante Bistabile) şi inversoare logice pe un spaţiu foarte mic şi consum redus de putere folosind
procesele familiar tehnologiilor CMOS.

Memristorii sunt dispositive electrice care au proprietatea ca atunci cînd curentul electric care traversează
memristorul are un sens, rezistenţa electrică creşte iar cînd curentul electric care traversează memristorul este
în sens opus rezistenţa descreşte.

Superconductivitatea a impulsionat dezvoltarea unor tehnologii de circuite rapid single flux quantum (RSFQ)
care utilizează joncţiuni de tip Josephson în loc de tranzistori. De asemeni sut incercări de construcţie a unor
sisteme optice pure pentru procesarea informaţiei folosind elemente optice nelineare.

TTL este familia care este în funcţiune de cel mai mult timp şi este considerată un standard industrial. ECL
are avantajul utilizării în sisteme care cer o viteză de operaţie mare. MOS este potrivit pentru aplicaţii care
necesita densitate de integrare mare. CMOS este potrivit pentru aplicaţii care cer putere consumată scăzută.

Puterea consumată este o cerinţă esenţială pentru proiectarea VLSI (Very Large Scale Integration) şi din
acest motiv a devenit familia dominantă.

Caracteristicile familiilor logice sunt comparate în mod curent prin analizarea circuitului de bază (poarta) a
fiecarei familii.

• fan-out specifica numarul de intrări standard pe care ieşirea unei porţi o poate suporta fără a afecta
funcţionalitatea corectă
• fan-in specifică numărul de intrări disponibile în poartă
• puterea disipată este puterea consumată de poarta care trebuie sa fie disponibilă de la sursa de
alimentare
• timp de întirziere este timpul mediu de tranziţie pentru un semnal sa se propage de la intrare la
ieşire. Viteza de operare este invers proporţionala cu întirzierea de propagare
• marginea de zgomot este tensiunea maximă externă de zgomot adaugată unui semnal de intrare,
care nu produce o schimbare nedorită la ieşirea circuitului.

Proiectarea unui circuit digital cu VLSI conţinând milioane de tranzistoare este o sarcina complexă. Uneltele
CAD (Computer Aided Design) sunt programe software care suporta o reprezentare în calculator şi ajută la
dezvoltarea de hardware digital, automatizind procesul de proiectare.
Un proces tipic de proiectare circuitelor VLSI se constituie din paşi succesivi, începind cu proiectarea şi
sfirşind cu generarea bazei de date care contine măştile foto folosite la fabricarea circuitelor integrate in
siliciu.
Codurile folosite la marcarea circuitelor integrate au forma 74 x NNN, 54 x NNN (la ora actuala mai sunt şi
alte forme)
• unde x este un cod compus din mai multe litere: L – Low power, S – Schottky diode, F-fast, etc.
• NNN este un numar ce reprezinta functia circuitului si configuraţia de elemente de acelaşi tip (e.g.
00 porti NAND, 2 intrari si o iesire, 4 porti pe integrat; 02 porti NOR, 2 intrari si o iesire, 4 porti pe
integrat)

3.5. Limbaje de descriere Hardware (HDL – Hardware description Language).

Un limbaj de descriere hardware este un limbaj care descrie hardware-ul sistemului digital sub formă
textuală. Limbajele se pot folosi pentru a reprezenta diagramele logice, expresii boolene sau circuite digitale
foarte complexe.

Simularea logica în termeni HDL reprezinta structura şi comportarea circuitelor digitale ale sistemului logic.
Un simulator interpreteaza descrierea HDL si produce o iesire care poate fi citita si interpretata, cum ar fi:
diagrama de timp, care prezice comportarea circuitului inainte de a fi implementat.
Stimulul care testeaza functionalitatea proiectarii este numit test bench.

Sunt două standarde HDL:

• VHDL – (V Departament of Defense Mandated Language) – mai apropiat de Pascal
• Verilog – dezvoltat de compania Cadence Data System si transferat unui consorţiu de companii
cunoscut ca Open Verilog. – Mai apropiat de limbajul C

Instrumente Software (SynapticCAD, ModelSim (Verilog si VHDL), LEDA (Verilog si VHDL), Icarus
Verilog, etc.)

Diagramele de timp ilustrează comportarea logică a semnalelor în circuitul digital ca funcţie de timp.
Diagramele de timp sunt o parte importanta a documentaţiei în orice sistem digital. O diagramă pentru porţi
logice ia in considerare toate combinaţiile logice de la intrare (nivel “0” corespunde aprox. 0 V iar “1” aprox.
5 V pe osciloscop) . O schema de vziualizare şi testare (masurare tHL si tLH) pentru porţi logice este dată în
figura urmatoare.

O schemă de vizualizare a formelor de undă cu osciloscop cu două canale este data mai jos.
Exemplu Verilog (mai apropiat de limbajul C):
Anexa A. Schema electonica TTL a unei porti NAND
A
A⋅B
B

Vcc

R1 R2 R4
4k 1,5k 130

U BCT T3
1

A T2
T1
B
U BET A⋅ B
2

T4
U BET
4

R3 1k

In regim stabil, tranzistoarele functioneaza in doua stari: saturat si blocat.

Cazul I: A si B pe H (1 logic)
U BCT + U BET + U BET ≈ 2, 25 V , ca urmare T2 si T4 saturate ceea ce conduce la U CEsat (T4 ) ≈ 0, 3 V
1 2 4

Cazul II: A si B pe H (1 logic), una din intrări trece in L (0 logic)

Tensiunea in colectorul lui T2 creste spre Vcc, dar cind ajunge la aprximativ 1,8 V, T3 intra in conductie.
Simultan tensiunea de emitor a lui T2 coboara spre 0, eliminind rin R3 sarcina stocata in baza lui T4. Ca
urmare, T4 se blocheaza. In final, la sfirsitul tranzitiei, T1 si T3 conduc, iar T2 si T4 sunt blocate.