LD Curs

LOGICA DIGITALA
Adrian MIHAILESCU
1
Wednesday, June 1, 2011 1
Bibliografie
1. Gh. TOACSE, D. NICULA ELECTRONICA DIGITALA, TEORA 1996 2. JOHN F WAKERLY DIGITAL DESIGN, PRINCIPLES AND PRACTICES, PRENTICE HALL 1990
3. V. POP CIRCUITE DE COMUTARE APLICATA IN CALCULATOARE ELECTRONICE 1976 4. FREDERICK J HILL, G R. PETERSON CALCULATOARE NUMERICE, HARDWARE, STRUCTURA SI PROIECTARE ED. TEHNICA 1978 5. SANDA MAICAN SISTEME NUMERICE SI SISTEME DIGITALE EDITURA TEHNICA 1980 6. GHEORGHE STEFAN CIRCUITE SI SISTEME DIGITALE ED. TEHNICA 2000 7. A.S. TANENBAUM STRUCTURED COMPUTER ORGANISATION, PRENTICE HALL 1990
8. JAH M. RABAEY DIGITAL INTEGRATED CIRCUITS, A DESIGN PERSPECTIVE, PRENTICE HALL 1996 2
Wednesday, June 1, 2011
1. Axiome i Teoreme ale Algebrei Booleene

A1. Operaia SAU este asociativ oricare ar fi A,B,C din B, A2. Operaia I este asociativ oricare ar fi A,B,C din B, A3. Operaia SAU este comutativ oricare ar fi A,B din B, A4. Operaia I este comutativa oricare ar fi A, B din B A5. Exist un singur element neutru cu efect nul fa de operaia SAU, elementul 0, astfel nct oricare ar fi A din mulimea B,
3

A6. Exist un singur element neutru cu efect nul fa de operaia I, elementul 1, astfel nct oricare ar fi A din mulimea B, A7. Operaia SAU este distributiv fa de operaia I oricare ar fi A,B,C din B, A8. Operaia I este distributiv fa de operaia SAU oricare ar fi A,B,C din B, A9. Orice element A din mulimea B are un complement, notat astfel nct i
4

1.Idempotena elementelor mulimii B pentru operaiile SAU, I : Teorema 1.1 A+A=A Teorema 1.2 2. Elemente absorbante pentru operaiile SAU, I Teorema 2.1 A+1=1 Teorema 2.2 3. Legile absorbiei Teorema 3.1 Teorema 3.2 Teorema 3.3 Teorema 3.4 Teorema 3.5 Teorema 3.6
5

4. Unicitatea complementului Teorema 4.1 Orice element A din mulimea B are un singur complement in B, notat 5. Complementarea este o operaie involutiv = Teorema 5. A=A 6. Legile lui DE MORGAN Teorema 6.1 Teorema 6.2
6

n teoria comutaiei se aplic o algebr n care mulimea B are numai dou elemente, corespunztoare celor dou stri stabile ale elementelor de comutaie, respectiv B={0,1} Algebra comutaiei este identic cu algebra boolean folosit n logic, n care cele dou elemente ale mulimii B sunt constantele logice "fals" i "adevrat". Din acest motiv, algebra comutaiei este denumit i algebra logicii, operaia SAU fiind denumit sum logic, operaia I produs logic, complementarea este
7
Op. SAU
a 0 0 1 1 b 0 1 0 1 a+b 0 1 1 1 a 0 0 1 1
Op. SI
b 0 1 0 1 a 0 0 0 1 b
Op. complementare
a 0 1 1 0
8

Funcia de comutaie este o noiune fundamental n teoria circuitelor de comutaie. O funcie de comutaie de n variabile f( ) unde variabilele pentru i=0,1.....,n-1 iau valorile 0 i 1, se definete ca o aplicaie a mulimii n mulimea {0,1}. Prin s-a notat produsul cartezian al mulimii {0,1} cu ea nsi de n ori. Domeniul de definiie al funciei f( ) este prin urmare mulimea: X= = ale crei elemente sunt n-upluri de 1 i 0 { }
9

Exemple de funcii de comutaii
Exemplu: fie funcia logic Utiliznd axiome i teoreme ale algebrei booleene, funcia f(A,B,C,D) poate fi redus la o form mai simpl, cu un numr mai mic de termeni si variabile i care s aib aceeai comportare din punct de vedere logic.
10
10

Rezult:
S-au folosit pentru reducere (minimizare) axiomele A6 i A9. Observaie: un termen al funciei poate fi grupat de mai multe ori cu ali termeni, din suma logica ca efect al teoremei 1.1: A+A=A
11
2.Reprezentarea funciilor de comutaie

Comportarea unui circuit de comutaie combinaional cu n intrri este descris de sistemul de funcii de comutaie:
Fig 2.1 Modelul unui circuit de comutaie combinaional
12

2.1 Tabele de adevr Tabelul de adevr reprezint o modalitate tabelar de reprezentare a unei funcii de comutaie i conine pe de o parte toate combinaiile posibile i distincte de valori binare ale variabilelor de intrare, n-uplurile i apoi toate valorile funciei pentru fiecare combinaie binar, atribuit celor n variabile ale funciei.
13
Fig 2.2 Reprezentarea funciei f( ) prin tabel de adevar

13

2.2 Sum logic de mintermi
Un minterm este o funcie elementar de n variabile notat unde n indic numrul de variabile ale funciei iar i este echivalentul zecimal al n-uplului funciei aplicat n 1, interpretat ca numr binar cu n poziii.
Ez 0 1 2 3 4 5 X2 0 0 0 0 1 1 1 1 X1 0 0 1 1 0 0 1 1 X0 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 14
Fig. 2.3 Tabelul funciilor minterm de 3 variabile
14
6 7

Se observ din tabel, de exemplu, c funcia minterm are expresia , 1 doar dac =0, =1 i =0, si valoarea 0 pentru celelalte atribuiri. Avnd n vedere modul de definire al funciilor minterm rezult c orice funcie de comutaie de n variabile poate fi reprezentat ca sum logic de funcii minterm
15

unde reprezint suma logic iar K mulimea indicilor echivalentului zecimal corespunztor n-uplurilor interpretate ca numr binar, pentru care funcia are valoarea 1. Funcia reprezentat n fig. 2.2 poate fi scris: utiliznd o notaie simplificat n care se pstreaz doar indicii inferiori se poate scrie:
16

Asociind fiecrei funcii minterm, expresia logic corespunztoare, rezult: ceea ce reprezint forma canonic disjunctiv a funciei. Prin forma canonic se nelege faptul c termenii produs logic ai funciei conin toate variabilele funciei, ntre termeni realizndu-se operaia SAU (disjunctie).
17

2.3
Produs logic de maxtermi
18
Funcia maxterm este o functie elementar de n variabile notate unde i este echivalentul zecimal al n-uplului funciei, aplicat in 0, interpretat ca un numr binar cu n poziii. Functiei maxterm i corespunde o expresie generat de n variabile n form direct sau negat, (sum logic) care n urma evolurii pentru toate n-uplurile, ia aceeasi valoare ca si .
18

Ez 0 1 2 3 4 5 6 7 X2 0 0 0 0 1 1 1 1 X1 0 0 1 1 0 0 1 1 X0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0
19
Fig. 2.4 Funciile maxterm de 3 variabile

19

Funcia maxterm de exemplu are expresia
=0 pentru =0, =1, =1 pentru celelalte atribuiri avnd valoarea 1. O funcie de comutaie de n variabile poate fi reprezentat printrun produs de maxtermi: unde este mulimea indicilor echivalentului zecimal al n-uplurilor interpretate ca numr binar pentru care funcia ia valoarea 0.
20

Funcia de comutaie din Fig. 2.2 poate fi specificat astfel: sau intr-o forma simplificata, nlocuind expresiile logice ale funciilor maxtermi se obine: ceea ce reprezint forma canonic conjunctiv a funciei f.
21

2.4 Diagrama Veitch-Karnaugh Astfel funcia de comutare din fig. 2.2 are urmtoarea reprezentare:
Fig. 2.5 Reprezentarea funciei din fig 2.2 pe o diagrama V-K
22
n colul din dreapta jos al fiecrui compartiment este util s se nscrie echivalentul zecimal al n-uplului aplicat, pentru a facilita reprezentarea funciei de comutaie pe diagrama V-K
22

Funcii de comutaie incomplet specificate Exemplu:
Ez 0 1 2 3 4 5 6 X2 0 0 0 0 1 1 1 1 X1 0 0 1 1 0 0 1 1 X0 0 1 0 1 0 1 0 1 f(X0, X1, X2) 0 0 1 1 X 1 0 X
Fig 2.6 Tabelul de adevr al unei funcii de trei variabile incomplect specificat
23
23

Aplicaie rezolvat: se d funcia de comutaie Se cere reprezentarea funciei prin tabel de adevr, diagrama V-K, n form canonic disjunctiv i form canonic conjunctiv.
24
- form canonic disjunctiv (f.c.d.)

24

Reprezentarea funciei prin tabel de adevr:
Ez X2 X1 X0 f(X0, X1, X2)
0 1 2 3 4 5 6
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 0 1 0 1 0 1 25
25

Reprezentarea funciei prin diagrama V-K:
Reprezentarea funciei n form canonic conjunctiv:
26
3.Minimizarea funciilor booleene

Un termen produs, acoper un termen produs notat dac conine pe fiecare din variabilele care apar n n aceeai form (complementate sau necomplementate). Exemplu : Dac un termen produs acoper un termen produs atunci implic pe , deoarece cnd ia valoarea ,,1 care conine o parte din variabilele din , ia i el valoarea 1 . n consecina dac atunci
27

Un implicant prim al unei expresii logice E, este un termen produs T care implic expresia E i nu este acoperit de ali termeni produs care implica expresia E. Un implicant prim esenial al unei expresii logice este acel implicant prim care acoper cel puin un termen produs al expresiei, neacoperit de ali implicani primi.
28

Exemplu: S se minimizeze funciile booleene reprezentate in diagramele V-K de mai jos:
(funcia coincident)
29
30

Observaie important: obinerea expresiilor logice a implicanilor primi realizai prin gruparea a compartimente adiacente (alturate) n care funcia reprezentat ia valoarea 1 se bazeaz pe teorema : , unde
31
32
4. Sinteza funciilor logice combinaionale utiliznd circuite elementare - pori logice de tip I-NU, I-SAU-NU, scheme logice, aplicaii.
33
Exemplu: Se da schema logic a circuitului combinaional din figura 4.1 i se cere reprezentarea funciei sale de transfer. Aplicnd metoda menionat, rezult:
Fig. 4.1
Circuit logic combinaional
34
S se realizeze sinteza cu pori I-NU a funciei :
Rezult urmtoarea schem logic a circuitului combinaional:
Fig. 4.2 Circuit combinaional realizat cu pori I-NU
35
Tipurile de circuite integrate ce conin pori I-NU sunt: 404 6 pori inversoare cu o intrare 400 4 pori I-NU cu 2 intrri 410 3 pori I-NU cu 3 intrri 420 (440) 2 pori I-NU cu 4 intrri 430 o poart I-NU cu 8 intrri
36
Fig 4.3 Moduri de conectare a intrrilor neutilizate a unui circuit integrat TTL
36
37
Fig 4.4 Conectarea n scurtcircuit a ieirilor a n pori TTL

37
Circuit 4125 4 pori neinversoare trei stri
A 0 0 1
I 0 1 0
E 0 1 nalt impedan
Circuit 4126 4 pori neinversoare trei stri
A 1 0
I 1 0
E nalt impedan nalt impedan
nalt impedan
38
Fig 4.5 Pori logice trei stri
1 1
0 1
0 1
38
Di date transmise pe magistral Oi date recepionate de pe magistral
39
DIEN- comand de transmisie/recepie date

39
Fig 4.5 Utilizarea circuitelor trei stri pentru conectarea la magistrala de informaie
Sinteza funciilor combinaionale cu pori I-SAU-NU Exemplu: S se realizeze sinteza funciei : Minimizm negata funciei cu diagrama V-K, grupnd compartimentele pentru care funcia ia valoarea 0:
40
Tipuri de circuite TTL cu pori I-SAU-NU:
Circuitul 451 2 grupuri n capsul
Circuitul 454 un grup n capsul
41
Aplicaie rezolvat: Sinteza funciei cu pori I-NU:
42
Dac variabilele de la intrarea circuitului nu sunt disponibile n forma negat se poate obine urmtoarea implementare posibil:
43
Sinteza funciei cu pori I-SAU-NU:
44
4. Sinteza funciilor logice combinaionale utiliznd circuite elementare - pori logice de tip I-NU, ISAU-NU, scheme logice, aplicaii.
45
a, b, c, d pori I-NU cu 2 intrri e cheia circuitului (o adncitur), pe o latur mic a capsulei f terminalele circuitului VCC Tensiunea de alimentare (curent continuu) GND Masa (electrica)
Fig. 4.6 Circuitul logic integrat TTL 400 (Privire de deasupra circuitului se vede nscrisul pe circuit)
46
46
5. Sinteza funciilor combinaionale utiliznd pori logice SAU EXCLUSIV. Structuri logice combinaionale: codificator, decodificator, aplicaii. SAUEXCLUSIV este comutativ, asociativ i distributiv fa de operaia I. comutativitate asociativitatea distributivitate fata de I Exist anumite funcii combinaionale care nu se pot minimiza, n a cror reprezentare pe diagrama V-K unu-rile i zero-urile sunt plasate n tabl de ah i care pot fi realizate cu pori logice SAU EXCLUSIV .
47
47
5. Sinteza funciilor combinaionale utiliznd pori logice SAU EXCLUSIV. Structuri logice combinaionale: codificator, decodificator, aplicaii. Exemplu: s se realizeze cu pori logice SAU-EXCLUSIV sinteza funciei:
Fig. 5.1 Reprezentarea pe diagrama V-K a funciei (A,B,C) tabla de ah
48
5. Sinteza funciilor combinaionale utiliznd pori logice SAU EXCLUSIV. Structuri logice combinaionale: codificator, decodificator, aplicaii.
Codificatorul :
Fig. 5.2 Circuitul codificator
49
Sinteza circuitului codificator cu pori logice I-NU. Se propune realizarea unui codificator prioritar cu trei intrri , codificnd i starea cnd nici un semnal nu este activ la intrare.
Fig. 5.3 Codificator prioritar cu trei intrri
50
Funcionare circuitului este descris printr-un tabel de adevr. Se consider o intrare activ atunci cnd are valoarea 1. Se atribuie intrrii prioritatea cea mai mic i intrrii prioritatea cea mai mare, iar codurile corespunztoare intrrilor sunt de asemenea alese de proiectant.
50
D2 0 0 0 1
D1 0 0 1 x
D0 0 1 x x
C1 C0 0 0 1 1 0 nici o intrare activ 1 codul intrrii D0 0 codul intrrii D1 1 codul intrrii D2
Practic acum sinteza circuitului codificator se reduce la sinteza cu pori logice I-NU a funciilor ,
51
52
5. Sinteza funciilor combinaionale utiliznd pori logice SAU EXCLUSIV. Structuri logice combinaionale: codificator, decodificator, aplicaii. - intrare de autorizare a circuitului - intrari de date - intrarea cea mai putin prioritara - intrarea cea mai prioritara - autorizeaza circuitul codificator urmator - indica faptul ca circuitul codificator a fost selectat - iesiri
53
53
H High = 1 L Low = 0
54
Tabel de functionare a circuitului codificator prioritar 74148

54
Decodificatorul este un circuit de comutaie combinaional care n cazul general are n intrri reprezentnd biii codului de la intrarea circuitului i ieiri , din care la un moment dat una singur este activ , cea corespunztoare codului prezent n acel moment la intrri.
55
Fig. 5.4 Decodificator 2 intrri / 4 ieiri
55
Sinteza circuitului decodificator cu pori logice I-NU Se va realiza un circuit decodificator cu 2 intrri i 4 ieiri considernd o ieire activ cnd are valoarea 0 . Tabel de funcionare:
Implementnd cu pori logice I-NU, funciile de ieire

0 0 1 1 0 1 0 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1
se obine schema logic a circuitului decodificator.
56
57
Fig. 5.5 Schema logic cu pori logice I-NU a unui decodificator 2/4
57
5. Sinteza funciilor combinaionale utiliznd pori logice SAU EXCLUSIV. Structuri logice combinaionale: codificator, decodificator, aplicaii. Circuitele decodificator sunt prevazute cu intrari suplimentare: Strobe care autorizeaza procesul de decodificare doar pe durata activarii acestui semnal, pentru a se evita functionarea circuitului cand intrarile nu sunt stabilizate - o intrare de autorizare care deasemenea valideaza functionarea circuitului
58
5. Sinteza funciilor combinaionale utiliznd pori logice SAU EXCLUSIV. Structuri logice combinaionale: codificator, decodificator, aplicaii. Un decodificator dublu integrat este circuitul SN74155
- esantioneaza intrarile pentru - autorizeaza - esantioneaza intrarile pentru - autorizeaza - intrari cod - iesiri - iesiri ,
59
5. Sinteza funciilor combinaionale utiliznd pori logice SAU EXCLUSIV. Structuri logice combinaionale: codificator, decodificator, aplicaii. Uneori intrarile suplimentare pot fi utilizate la extensia iesirilor decodificatoarelor.
Intrari Iesiri
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0 1
1 1 1 1 1 0 1 1
1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1
1 1 0 1 1 1 1 1
1 0 1 1 1 1 1 1
0 1 1 1 1 1 1 1
60
60
Realizarea unui decodificator cu 3 intrari si 8 iesiri utilizand circuitul 74155
Fig. 5.7 Decodificator BCD 442
61
A,B,C,D intrari cod binar a,b,c,d,e,f,g - iesiri de comanda a celor 7 segmente de afisaj
Decodificator BCD-7 Segmente
Afisaj 7 Segmente
62
63
Tabel de functionare a circuitului 446/ 447

63
6. Sinteza cu pori SI-NU a structurilor combinaionale de tip multiplexor si demultiplexor.

Multiplexor (selector) Circuitul combinaional multiplexor in cazul general are intrri de date, n intrri de selecie si o singura ieire. Funcionarea sa se caracterizeaz prin aceea ca in corelaie cu configuraia binara generata de intrrile de selecie (codul de selecie) o anumita intrare de date se transfera la ieire cu valoarea binara corespunztoare. Starea ieirii multiplexorului la un moment dat este unde i este echivalentul zecimal al numrului binar generat la intrrile de selecie (adresa)
64
Fig. 6.1 Circuit multiplexor

64

Exemplu: Sa se implementeze un circuit multiplexor cu 2 intrri de selecie, cu pori SI-NU. Tabelul de funcionare a multiplexorului cu 2 intrri de selecie:
S1 0 0 1 1 S0 0 1 0 1 E D0 D1 D2 D3
Fig. 6.2 Schema bloc a unui multiplexor cu 2 intrri de selecie
65
66
Fig. 6.3 Schema logica cu pori Si-Nu a circuitului multiplexor cu 2 intrri de selecie
66
-intrari cod selectie pentru - autorizeaza - intrari date - autorizeaza - intrari date - iesire - iesire
Schema bloc a unui circuit dublu multiplexor (4153)
67
67

Demultiplexorul Circuitul combinaional demultiplexor are in forma sa generala o intrare de date, n intrri de selecie si ieiri. Codul binar generat de cele n intrri de selecie transfera intrarea ca valoare binara la ieirea corespondenta codului de selecie generat. Starea circuitului la un moment dat este caracterizat de valoarea iesirii , unde i este echivalentul zecimal al numrului binar generat la intrrile de selecie a demultiplexorului.
68
Fig. 6.4 Schema bloc a unui demultiplexor cu n intrri de selectie
68

Exemplu: Sa se realizeze sinteza cu pori SI-NU a unui circuit demultiplexor cu 2 intrri de selecie. Tabelul de funcionare al circuitului demultiplexor cu 2 intrri de selecie:
S1 0 0 1 1 Fig. 6.5 Schema bloc a circuitului demultiplexor cu 2 intrri de selecie
S0 0 1 0 1
E3 0 0 0 I
E2 0 0 I 0
E1 0 I 0 0
E0 I 0 0 0
69
69

Expresiile logice ale funciilor de ieire sunt:
Schema logica cu pori SI-NU:
70
Observaie: pentru ca la ieirea unui multiplexor sa se obtin corect intrarea selectat, este necesar ca selecia sa se fac dup stabilizarea intrrilor de adres. De aceea multiplexoarele integrate sunt prevzute cu o intrare de autorizare care condiioneaz selecia fiecrei intrri, aceasta intrare suplimentara facilitnd, prin conectarea mai multor circuite multiplexoare, extensia numrului de intrri.
71
7. Sinteza funciilor combinaionale utiliznd circuite decodificator si circuite multiplexor Sinteza funciilor combinaionale cu circuite decodificator
Expresiile logice ale funciilor de ieire a unui circuit decodificator sunt identice cu funciile minterm ale acesteia avnd ca variabile, semnalele generate la intrrile circuitului. Aceste considerente permit sinteza unei funcii combinaionale cu circuit decodificator, prin generarea la intrrile decodificatorului a variabilelor funciei si realiznd o logic combinaional (SAUlogic), a acelor ieiri care reprezint termenii canonici ai funciei de implementat. Cnd ieirile circuitelor decodificator sunt negate, implementarea funciilor combinaionale se realizeaz prin utilizarea alturi de circuite decodificator, pori I-NU.
72
72
Exemplu: Sa se realizeze cu ajutorul decodificatorului 3 intrari/8 ieiri negate si pori I-NU, sinteza funciei:
Se reprezint funcia pe diagrama V-K pentru a se obine forma canonica disjunctiva:
73
(f.c.d.)
73
74
7. Sinteza funciilor combinaionale utiliznd circuite decodificator si circuite multiplexor Sinteza funciilor combinaionale cu circuite decodificator Sinteza funciilor combinaionale cu circuite multiplexor Expresia logica a funciei de ieire a unui circuit multiplexor, conine toi termenii canonici ai unei funcii avnd ca variabile, semnalele generate la intrrile de selecie ale multiplexorului, nmulii logic cu intrrile de date . Deci la ieirea unui circuit multiplexor se poate obine forma canonica a unei funcii combinaionale avnd un numr de variabile egal cu numrul intrrilor de selecie daca se genereaz 1 la intrrile de date corespunztoare termenilor canonici existeni in funcia de implementat si 0 la celelalte intrri.
75
Aplicaie rezolvat: sa se realizeze cu circuit multiplexor cu 3 intrri de selecie, sinteza funciei:
Reprezentarea funciei pe o diagrama V-K:
(f.c.d.) rel 7.1
76
Daca la intrrile de selecie (3 intrri) generam variabilele reprezentnd bitul cel mai puin semnificativ al combinaiei binare de la intrrile de adresa, la ieirea multiplexorului se obine funcia:
rel 7.2
Ca relaiile 7.1 si 7.2 sa fie identice trebuie ca i , , ,
77
78
7. Sinteza funciilor combinaionale utiliznd circuite decodificator si circuite multiplexor Sinteza funciilor combinaionale cu circuite decodificator Condensarea diagramelor Veitch-Karnaugh permite posibilitatea de reprezentare a unei functii de n variabile pe diagrame de n-1 sau chiar mai putin variabile. Cate 2 compartimente din diagrama de n variabile se condenseaza inlocuindu-se printr-un singur compartiment in diagrama de n-1 variabile, obtinandu-se noua diagrama, si astfel procedeul de condensare poate fi continuat si pentru alte variabile ale functiei initiale (cand functia permite). Vom detalia condensarea diagrama variabilelor V-K prin urmatorul exemplu:
79
Se da functia :
Ne propunem sa condensam diagrama dupa variabila si se obtine :
80
7. Sinteza funciilor combinaionale utiliznd circuite decodificator si circuite multiplexor Sinteza funciilor combinaionale cu circuite decodificator Compartimentul 0 din diagrama condensata s-a obtinut prin condensarea compartimentelor 0 si 8 din diagrama initiala in care functia ia valoarea 0, nedepinzand de variabila . Compartimentul 3 in diagrama condensata este rezultatul condensarii compartimentelor 3 si 11 din diagrama initiala, si astfel cand = 0 functia este 1 iar cand = 1 functia are valoarea 0, ceea ce impune inscrierea valorii in compartimentul 3 al diagramei condensate. Procedand la fel condensam apoi dupa variabila si rezulta:
81
Aplicaie rezolvat: Sa se realizeze cu circuit multiplexor cu 2 intrri de adresa , sinteza funciei: reprezentam funcia pe diagrama V-K: Condensm dup variabila :
82
7. Sinteza funciilor combinaionale utiliznd circuite decodificator si circuite multiplexor Sinteza funciilor combinaionale cu circuite decodificator Condensm dup variabila
:
Rezulta schema logica:
83
8. Sinteza funciilor de comutaie cu matrici logice programabile

Matricile logice programabile sunt circuite integrate capabile sa realizeze funcii combinaionale in forma normal disjunctiva. Se produc circuite PLA (Programable Logic Array) programabile de productor si circuite FPLA (Field Programabile Logic Array) programabile de utilizator prin ntreruperea unor conexiuni (arderea fuzibilului), conforme cu funciile implementate. Vom prezenta principial modul de utilizare a unui circuit FPLA la sinteza funciilor de comutaie, prin intermediul matricei logice programabile 82S100 produsa de firma Signetics.
84

Ca structura logica (fig. 8.1), circuitul cuprinde : a) Matricea cu pori I (48 pori I) ce permite formarea a 48 produse logice avnd maximum 16 variabile (directe sau negate), porile I conectate in matrice, avnd 32 de intrri b) Matricea cu pori logice SAU, care permite realizarea a 8 sume logice, cu maxim 48 termeni produs logic, care reprezint ieirile porilor din matricea I c) Circuite realizate cu pori SAU-Exclusiv(8 porti), la ieirea crora se obin funciile dorite, directe sau negate, dup cum fuzibilul celei de a doua intrri a porii SAU-Exclusiv este meninut sau ntrerupt (ars) Ieirile porilor din matricea SAU sunt conectate la circuite de tip 3 stri ce permit comutarea ieirilor matricei logice programabile in starea de impedana ridicata cand sunt dezactivate.
85
85
Fig. 8.1 Schema logica a matricii logice programabile 82S100
86

Programarea circuitului in vederea realizrii unei funcii de comutaie, consta in parcurgerea urmtoarelor etape: a) Fiecrei variabile din forma minima disjunctiva a funciei i se atribuie cate o intrare (m=0,1,...,15) b) Termenul al funciei minimizate se va obine la iesirea a matricei I; daca termenul conine variabila (m=0,1,...,15); se arde fuzibilul care conecteaz linia la poarta I ( ); daca termenul conine variabila , se arde fuzibilul care conecteaz linia la poarta I ( ); daca exista intrri , nefolosite pentru termenul , se ard conexiunile liniilor si (toate intrrile nefolosite) la intrrile porii I ( ) (k=0,1,...47)
87

c)
Daca exista pori I ( ) nefolosite, numrul termenilor funciei fiind mai mic dect numrul porilor I din matrice, conexiunile intrrilor acestor pori la liniile si se las intacte, astfel nct ieirile porilor I neprogramate sunt 0, neutre pentru intrrile matricii SAU Daca termenul (k=0,1 ... 47) este programat in matricea I, i nu face parte din termenii funciei (de realizat j=0,1 ... 7) se arde fuzibilul de conexiune a coloanei la linia (o intrare a porii SAU, aleasa ca la ieirea acesteia sa se obin funcia , j=0,1...47); daca termenul este programat in matricea I, si face parte din termenii funciei , respectiv daca termenul este 0 (nefolosit), fuzibilul care conecteaz coloana la linia , rmne intact.
d)
88

Aplicaie rezolvat: Folosind circuitul matrice programabila 82S100, sa se realizeze sinteza funciei:
Minimizam funcia F cu diagrama V-K:
Parcurgnd etapele a,b,c,d, de programare a circuitului, se obine schema logica urmatoare:
89
90
9. Memorii PROM si utilizarea lor in sinteza funciilor de comutaie

Memorii ROM (read only memory) sunt acele memorii utilizate numai pentru citirea informaiei nscrisa de productor. O caracteristica importanta a acestor memorii este faptul ca i pstreaz nealterata informaia nscrisa, la ntreruperea alimentarii circuitelor, si de aceea se numesc memorii nevolatile. Memoriile PROM pstreaz caracteristicile memoriilor ROM, cu deosebirea ca pot fi programate si reprogramate de utilizator. Exista o categorie de memorii PROM (U.V. EPROM) la care tergerea informaiei se realizeaz cu radiaii ultraviolete. Aceste memorii se pot recunoate dup fereastra practicata in capsula modulului. Fereastra este acoperita cu un cuar transparent la raze ultraviolete. O alta categorie de memorii PROM este cea la care tergerea informaiei se realizeaz electric, prin aplicarea unor
91
91
Fig.9.1 Modelul unei memorii PROM organizat bidimensional, de capacitate x b biti
92

Ca exemplu de organizare vom prezenta realizarea unei memorii PROM de 32k x 8 bii utiliznd capsule de memorie de 512 x 64 bii, fig. 9.2 Se vor utiliza 8 capsule de memorie 512 x 64 bii, obinnd o memorie cu 512 rnduri si 64x8 coloane. Pentru a citi coninutul unei locaii de memorie, se genereaz codul adresei, biii , din care: biii decodificai, selecteaz rndul, iar biii comanda cele 8 multiplexoare cu 64 intrari/1 ieire, selectnd aceeai coloana din fiecare grupa de 64 coloane. Astfel la ieirile memoriei ( ) se pot citi cei 8 bii memorai la adresa selectata.
93
Fig 9.2 Memorie PROM 32k x 8 biti realizat cu circuite de memorie de 512 x 64 biti
94
Memoriile PROM pot fi utilizate in mod facil la implementarea funciilor de comutaie si anume: se reprezint funciile in tabele de adevr sau diagrame V-K si se nscrie iniial in memorie valorile acestora, corespunztoare fiecrei combinaii binare a variabilelor funciilor, devenite cod de adresa pentru selectarea adreselor memoriei. De fiecare data cnd se doresc citite valorile funciilor, se genereaz la intrrile de adresa a memoriei, prin intermediul variabilelor funciilor, toate combinaiile binare distincte, selectnd astfel toate adresele ce conin valorile acestor functii.
95

Aplicaie rezolvat: Sa se realizeze sinteza funciilor combinaionale, utiliznd o memorie de 8 adrese x 4 biti/adresa
Specificm funciile n tabel de adevr si acesta va reprezenta de fapt si coninutul(harta) memoriei utilizate la realizarea funciilor
96

COD ADRESA A2 EZ 0 1 2 3 4 5 6 7 X2 0 0 0 0 1 1 1 1 X1 0 0 1 1 0 0 1 1 A1 X0 0 1 0 1 0 1 0 1 A0 ADRESA MEMORIE (CONTINUT) D3 F1 1 1 0 0 0 1 0 1 D2 F2 1 0 0 1 1 0 0 1 D1 F3 0 0 1 1 1 0 0 0 D0 F4 x x x x x x x x
97
Se observa ca bitul
al fiecrei adrese nu a fost utilizat.

97
10. Analiza si sinteza structurilor combinaionale: convertor de cod, comparator, sumator

Coduri numerice, convertoare de cod In sistemele de calcul codificarea datelor se face in scopul memorrii, prelucrrii sau transmiterii acestora. Considernd m poziii intr-un sistem de numeraie poziional cu baza b, cu ajutorul acestora se pot reprezenta numere diferite si anume numerele naturale cuprinse in domeniul (0, -1) Fiecare numr este reprezentat prin m cifre ale sistemului de numeraie cu baza b, formnd un cuvnt sau vector al codului. In dispozitivele numerice se folosesc codurile binare (b=2). Un cod binar continuu sau progresiv se caracterizeaz prin faptul ca doua numere naturale succesive sunt codificate prin cuvinte de cod adiacente (codurile difer printr-un singur bit, pe aceeai poziie). Daca un cod continuu are ultimul cuvnt de cod adiacent cu
98
98

Un cod continuu nchis, utilizat in dispozitivele numerice este codul binar reflectat, fig. 10.1.
Nr. Br2 Br1 Br0
0 1 2 3 4 5 6 7
0 0 0 0 1 1 1 1
0 0 1 1 1 1 0 0
0 1 1 0 0 1 1 0
Fig. 10.1 Codul binar reflectat
99

Coduri zecimal-binare ponderate La aceste coduri, o cifra zecimala d este codificata prin n cifre binare ( ) iar valoarea lui d se obine prin relaia , unde unde j=0,1,...,n-1 si
2 4 2 1 8 4 -2 0 1 1 0 0 1 1 0 0 -1 0 1 0 1 0 1 0 1 0
10 0
este ponderea cifrei si poate fi pozitiva sau negativa.
Nr 0 1 2 3 4 5 6 7 8 9
0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 1 0 1 1 1 0 1 1 0 0 1 0 1 1 0 1 1 0 1 1 1 0 1 0 Fig. 10.2 Coduri zecimalbinare ponderate
100

Coduri detectoare si corectoarea de erori simple Coduri Hamming Principiul codurilor Hamming, consta in adugarea la fiecare cuvnt binar de date transmis, un numr de bii de control, distribuii printre poziiile binare ale acestuia. Un exemplu de cod Hamming care permite corectarea unei singure erori aprute in cuvntul de cod este prezentat in fig. 10.3
10 1
Nr 0 1 2 3 4 5 6 7 8 9 10 11 0 1 0 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 0 1 1 0 1 0 0 1 0 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1
10 2
Fig. 10.3 Cod Hamming

102

Cifrele de control se calculeaz cu relaiile liniare:
La recepie se calculeaz cifrele de control:
10 3
Daca nu a aprut o eroare detectabila atunci iar daca a aprut o singura eroare, poziia binara eronata este data de echivalentul zecimal al numrului binar :
103

Convertoarele de cod sunt circuite combinaionale care realizeaz conversia codului binar al unui numr, intr-un alt cod binar. Intr-o forma generala, un convertor de cod are n intrri, reprezentnd biii cuvntului de cod ce urmeaz a fi convertit si m ieiri, reprezentnd biii cuvntului de cod in care se convertete. Fiecare din cele m poziii binare ale cuvntului de cod in care se face conversia sunt funcii de comutaie a celor n poziii binare ale cuvntului de cod care trebuie convertit.
10 4
Pentru a realiza sinteza unui convertor de cod cu pori logice, se reprezint intr-un tabel cuvintele codului de convertit si al celui in care se convertete, problema reducndu-se la sinteza cu pori logice a m funcii de n variabile. Aplicaie rezolvata: Sa se realizeze cu pori logice sinteza unui convertor de cod din codul binar natural in cod binar reflectat, reprezentat prin tabelul:
Binar natural Nr 0 1 2 3 4 5 6 7 b2 0 0 0 0 1 1 1 1 b1 0 0 1 1 0 0 1 1 b0 0 1 0 1 0 1 0 1
Binar reflectat Br2 0 0 0 0 1 1 1 1 Br1 0 0 1 1 1 1 0 0 Br0 0 1 1 0 0 1 1 0
10 5
105

Minimizam funciile:
schema logica a convertorului de cod cu pori SAU-Exclusiv este:
10 6

Comparatorul este un circuit de comutaie destinat stabilirii relaiei intre doua numere cu mai multe cifre binare si se realizeaz prin compararea in paralel (simultan) a cifrelor binare corespondente ale celor doua numere, intr-un circuit combinaional. Considernd un bit de rang i al celor doua numere de comparat, se realizeaz funcia auxiliara cu ajutorul creia se pot scrie expresiile funciilor de ieire a comparatorului cnd
10 7
107
Fig. 10.5 Schema bloc a unui circuit comparator
De exemplu, daca numerele A si B au cate doua cifre binare, avem: (A=B), (A>B) si
10 8
Aceste expresii se obin prin reprezentarea funcionarii comparatorului printr-un tabel de adevr, din care rezulta forma normal disjunctiva a funciilor
108

F0 (A=B) 1 0 0 1 0 0 0 0 0 0 0 0 1 0 F1 (A>B) 0 0 1 0 0 0 0 0 1 1 1 1 0 0 F2 (A<B) 0 1 0 0 1 1 1 1 0 0 0 0 0 1
A1 0 0 0 0 0 0 0 0 1
B1 0 0 0 0 1 1 1 1 0 0 0 0 1 1
A0 0 0 1 1 0 0 1 1 0 0 1 1 0 0
B0 0 1 0 1 0 1 0 1 0 1 0 1 0 1
10 9
1 1 1 1 1
109

Se obine:
Reprezentnd funcia
se obine:
11 0

Reprezentnd funcia se obine:
11 1
11 2

Sumatorul binar paralel este un circuit combinaional care realizeaz suma algebrica a doua numere binare cu n cifre binare, , innd cont si de un eventual transport iniial . La ieirea circuitului se genereaz un numr binar de n cifre binare ( ) reprezentnd rezultatul nsumrii si cifra transportului .
Fig. 10.6 Schema bloc a unui circuit sumator
11 3

De obicei sumatorul se realizeaz sub forma unui circuit iterativ. Principial, sumatoarele elementare pentru n ranguri binare se pot realiza cu propagarea transportului in serie, cu propagarea transportului in paralel sau cu anticiparea transportului. Sumatoarele cu propagarea transportului in paralel presupun ca transportul pentru toate rangurile sa se obin pe cat posibil in acelai timp, reducnd astfel durata operaiei de adunare. Pentru un sumator de patru ranguri binare funciile transport sunt:
11 4

Expresia transportului pentru un rang este in care funciile auxiliare reprezint transportul generat in rangul i si condiia de propagare a transportului generat din rangurile inferioare lui i, peste rangul i. Cu aceste notaii rezulta:
11 5
11. Hazardul circuitelor combinaionale

ntrzierile introduse de firele de conexiune si componentele electronice ale circuitelor de comutaie, fac ca la un moment dat starea ieirii circuitelor sa nu fie in concordanta cu funcia de transfer si intrrile circuitelor la momentul considerat. Comportarea incorecta a circuitului de comutaie generata de cauzele menionate, produce o funcionare de tip hazard. La circuitele combinaionale hazardul se poate manifesta in doua moduri diferite:
11 6
a) Hazard static: in urma modificrii intrrilor, se modifica ieirea, nefiind justificata din punct de vedere logic, dup care revine la valoarea iniial corecta.
116

b) Hazard dinamic: ca urmare a modificrii intrrilor, ieirea trebuie sa-si modifice starea, dar se va realiza dup un numr de oscilaii intre noua si vechea stare. Vom evidenia apariia hazardului static si dinamic la doua circuite de comutaie, cu pori I-NU si pori I, SAU, fig. 11.1, fig. 11.2, utiliznd descrierea funcionarii circuitelor prin reprezentarea formelor de unda a funciei de ieire, raportata la anumite variaii ale valorilor binare de la intrrile circuitului.
11 7

Se da schema logica din fig. 11.1
Fig. 11. 1 Schema logica a unui circuit de comutaie care evideniaz apariia hazardului static.
11 8
Consideram iniial ca variabilele de intrare au valorile: A=0, B=0, C=1, pentru care funcia F(A,B,C)= 1 si apoi valorile A=1, B=0, C=1, pentru care deasemenea, funcia F(A,B,C)= 1. Se considera timpi de propagare diferii ai porilor logice: 1, 2 si 3, cu relaia
118

DIAGRAMA DE TIMP
11 9
Dup ce variabila de intrare A, comuta din 0 in 1, ieirea circuitului datorita timpilor de propagare diferii ai porilor logice, devine pentru o scurta perioada de timp 0 (incorect din punct de vedere logic), genernd apariia hazardului static.
119

Se da circuitul logic din figura 11.2
Fig. 11.2 Schema logica a unui circuit de comutaie care evideniaz apariia hazardului dinamic.
12 0
Iniial se considera intrrile circuitului avnd valorile: A=0, B=1, C=1, D=0, E=1 iar la momentul urmtor A=1, B=0, C=1, D=0, E=1. Intre timpii de propagare diferii ai porilor logice se considera urmtoarele corelri:
120
DIAGRAMA DE TIMP
12 1

Un circuit de comutaie cruia ii corespunde o schema logica cu doua niveluri de pori logice I-NU, respectiv I, SAU, nu permit hazard daca fiecare pereche de combinaii de valori adiacente ale intrrilor pentru care funcia de comutaie realizata are valoarea logica 1, este acoperita de cel puin unul din termenii prezeni in expresia disjunctiva a funciei asociata schemei logice a circuitului dat. O combinaie a valorilor variabilelor notata unde pentru i=0,1,...,n-1 este acoperita de ctre un termen din forma disjunctiva a funciei notat cu T daca termenul canonic al funciei corespondent combinaiei este inclus in termenul T,
122
12 2

Exemplu: Pentru schema logica din fig. 11.1 avem si reprezentata pe diagrama V-K
Fig. 11.3 Reprezentarea funciei F(A,B,C) pe o diagrama V-K
12 3
Perechile de valori adiacente ale variabilelor de intrare A,B,C sunt: (000) si (001), (101)si(111), (001)si (101). Perechea (000) si (001) este acoperita de termenul deoarece , perechea (101) si (111) este acoperita de termenul AC deoarece , , perechea (101)si(001) nu este acoperita de nici un termen, deci circuitul poate avea hazard.
123

Pornind de la o schema logica cu pori I-NU, respectiv I-SAU, a unui circuit combinaional, se poate obine schema logica fr hazard, prin parcurgerea urmtoarelor etape: a) Se obine forma disjunctiva a funciei asociata schemei logice a circuitului b) Se reprezint funcia de comutaie pe o diagrama V-K si se minimizeaz c) Daca contururile corespunztoare formei minime sunt disjuncte (nu se intersecteaz), se adaug acele contururi (implicanii primi redundani) care elimina disjuncia contururilor, rezultnd astfel o funcie de comutaie care realizata cu pori
124
12 4

Pentru funcia F(A,B,C), fig. 11.3 se adaug implicantul prim corespunztor conturului punctat si rezulta funcia cruia ii corespunde schema logica cu pori I-NU:
12 5

Schemei logice cu hazard din fig. 11.2 ii corespunde funcia
si reprezentata in diagrama V-K:
12 6

Se include in expresia funciei de ieire si implicantul prim si rezulta creia ii corespunde circuitul
12 7
12. Aplicaii rezolvate circuite combinaionale
1)
Se da circuitul combinaional de mai jos:
12 8
Considernd timpii de propagare al porii SAU-Exclusiv, sa se reprezinte formele de unda a semnalelor B si C si sa se evidenieze utilitatea acestui circuit.
128
Observaie: =timpul de propagare al circuitului cnd tensiunea de ieire comuta din 0 in 1 logic si =timpul de propagare cnd tensiunea la ieire comuta din 1 in 0 logic. Rezolvare: DIAGRAMA DE TIMP
12 9
2) Sa se realizeze un codificator prioritar cu 10 intrri , utiliznd un codificator prioritar cu 8 intrri, circuitul integrat 74148 si pori logice.
13 0
Intrarea de autorizare este activa la 0 si autorizeaz funcionarea codificatorului prioritar, astfel nct are prioritatea maxima. Cnd este 1, indiferent de valorile intrrilor circuitului, ieirile sunt 1 logic. Rezolvare: Extensia la 10 intrri a codificatorului prioritar se poate realiza utiliznd intrarea de autorizare care devine bitul al codului generat la ieire. Prin aceasta extensie se realizeaz codificarea BCD (zecimal codificat binar) a numerelor zecimale de la 0 la 9 in ordinea prioritii. De exemplu, daca la intrare este generat vectorul 101110100, la ieire se transmite codul numrului 9 (1001)
131
13 1
Se obine schema logica:
13 2
3) Sa se realizeze o schema de semnalizare a egalitii a doua numere binare de cate patru cifre binare, cu circuite Multiplexor, si Decodificator. Rezolvare: Se conecteaz ieirile unui decodificator, 4 intrari/16 ieiri la intrrile unui multiplexor cu 16 intrri de date; unul din numere este adus la intrrile decodificatorului, iar celalalt numr, la intrrile de adresa (selecie) al multiplexorului. Cnd cele 2 numere sunt egale ieirea MUX este 1 logic, iar cnd sunt diferite, ieirea este 0.
13 3
Observaie: S-a considerat pentru simplificare, ca ieirile decodificatorului nu sunt negate.

133
13 4
13 5
4) a) Sa se exprime in kilobiti capacitatea unor memorii ROM, organizate astfel: 256x4, 512x8, 1024x4, 2048x8, si sa se precizeze numrul biilor de adresa in fiecare caz; Soluie: 1 kilobit- 8 bii (adresa), 4k-9 bii, 8k-10 bii, 16k 11 bii. b) Sa se proiecteze o memorie ROM de 64x16 bii, utiliznd circuite integrate de memorie ROM de 256 bii (32 cuvinte x 8 bii) Rezolvare: Sunt necesare patru circuite ROM de 32x8 bii; cu cinci bii de adresa , se selecteaz cate un cuvnt de 8 bii din fiecare circuit de memorie, iar cu al 6-lea bit de adresa, , prin intermediul intrrii de autorizare , se selecteaz cate un grup de 2 circuite de memorie ROM pentru a se obine extensia de 16 bii a cuvntului de memorie si anume: cnd = 0 se selecteaz ROM1 si ROM2, iar cnd = 1 se selecteaz circuitele ROM3 si ROM4.
135
13 6
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial
Spre deosebire de circuitele combinaionale, la care valoarea binar a funciilor de ieire ntr-un anumit moment depinde doar de valoarea binar a intrrilor n acel moment, circuitele secveniale conin i un element de memorare n care se memoreaz strile urmtoare ale circuitului care devin apoi stri prezente. Funciile de ieire la acest circuit depinde de intrri i de starea circuitului n momentul inspeciei. Schema logic a unui circuit secvenial este caracterizat de prezena legturilor inverse de la ieire spre intrarea circuitului.
13 7
Elementele de memorie folosite n circuitele secveniale pentru memorarea strii curente sunt principial de dou tipuri: a) elemente de memorie de tip linie de ntrziere b) elemente de memorie comandate
137
Elementele de memorie tip linie de ntrziere pot fi constituite din elementele circuitului: pori logice i firele de conexiune. La circuitele secveniale cu elemente de memorie tip linie de ntrziere, starea urmtoare a circuitului a circuitului, aprut ca urmare a modificrii variabilelor de intrare si introdus la intrarea liniei de ntrziere, devine automat stare prezent la ieirea liniei, dup un timp t, determinat de caracteristica liniei de ntrziere. Acest mod de funcionare se numete fundamental sau asincron. La aceste
13 8
circuite, intervalele de timp n care se pot modifica valorile intrrilor este arbitrar iar legturile inverse ntre ieirea i intrarea circuitului sunt permanente. Frecventa de modificare a intrarilor nu trebuie sa depaseasca o
138
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Modelul unui circuit secvenial asincron este reprezentat n fig.13.1
Fig. 13.1 Circuit secvenial asincron
13 9
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Expresiile funciilor de ieire si a strii urmtoare sunt:
14 0
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Dac elementul de memorie folosit este astfel construit nct memorarea strii urmtoare, care va deveni stare prezent s se realizeze sub comanda unui tren de impulsuri de sincronizare, circuitul secvenial funcioneaz n modul sincron n cazul circuitelor secveniale sincrone, frecvena impulsurilor de sincronizare trebuie corelat cu timpul de rspuns al circuitului, momentul inspeciei poate fi identificat cu al n-lea impuls de sincronizare, iar legturile inverse sunt active doar pe durata impulsului de sincronizare (tact)
14 1
141
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Modelul unui astfel de circuit este reprezentat in fig. 13.2
14 2
Fig 13.2
142
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Expresiile funciilor de ieire i ale strilor urmtoare sunt:
14 3
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Modelul matematic al circuitului secvenial Un circuit secvenial cu n intrri binare X1, X2,...Xn, m ieiri binare Z1, Z2.....Zm si p variabile binare de stare Y1, Y2.....Yp, poate avea o mulime a intrrilor ={X1, X2....X2n} o mulime a ieirilor ={Z1, Z2....Z2m} i o mulime a strilor ={Y1, Y2....Y2p} unde Xi pentru i=1
pn la 2n sunt n-uplurile de valori ale variabilelor de intrare X1, X2....Xn, Zj pentru j=1 pn la 2m sunt m-uplurile de valori ale
14 4
variabilelor de ieire Z1, Z2....Zm, iar Yk pentru k=1 pn la 2p sunt p-uplurile de valori ale variabilelor de stare Y1, Y2....Yp
144
Comportarea unui circuit secvenial respectiv obinerea secvenei de ieiri corespondent unei anumite secvene de intrri este dat de starea iniial a circuitului, Y0, de funcia ieirii :{ } i funcia strii urmtoare (a tranziiilor) :{ } .
14 5
Daca funciile i sunt complet definite, circuitul secvenial se numete complet definit, iar dac funciile l sau d sau ambele sunt incomplet definite, circuitul este incomplet definit
145
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Circuitele secveniale MEALY sunt caracterizate prin faptul c starea urmtoare i ieirea la un moment dat depind de starea prezent si de intrarea prezent; mulimile , , , starea iniial Y0, funciile i reprezint modelul matematic al circuitului Mealy Circuitele secveniale MOORE sunt caracterizate prin faptul c ieirea depinde numai de starea circuitului. Funcia ieirii *: este definit n mulimea strilor cu valori n mulimea ieirilor .
14 6
Modelele matematice ale circuitelor secveniale se numesc in

146
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial La circuitele sincrone ieirea circuitelor Mealy este corect numai pe durata impulsului de sincronizare, n timp ce la circuitele de tip Moore ieirea se obine dup impulsul de tact, meninndu-se pn la impulsul de tact urmtor. Un alt mod de descriere a comportrii unui circuit secvenial l reprezint diagrama strilor Diagrama strilor este un graf orientat avnd numrul de noduri mai mic sau egal cu numrul elementelor din mulimea strilor , iar dintr-un nod pleac un numr de arce mai mic sau egal cu cel
147
14 7
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Pentru circuite de tip Mealy, n diagrama strilor, fiecare nod se noteaz cu simbolul strii pe care o reprezint, iar pe arcul care pleac din nod se noteaz un raport care la numrtor indic intrarea care a generat tranziia circuitului indicat de sgeata arcului, iar la numitor ieirea generat n timpul tranziiei. Starea iniial se marcheaz printr-o sgeat aplicat nodului corespondent Exemplu:
14 8
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial La circuitele secveniale de tip Moore n nodurile diagramei de stri se noteaz simbolul strii corespondente i ieirile (sub simbolul strii) iar pe arcele care pleac din nod se noteaz intrarea care a generat tranziia Exemplu:
14 9
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Tabelul tranziiilor reprezint un alt mijloc de descriere al comportrii unui circuit secvenial. Pentru modelul Mealy tabelul tranziiilor conine la nceputul rndurilor, strile prezente ale circuitului iar la nceputul coloanelor intrrile circuitului. Elementele din tabel aflate la intersecia unei linii cu o coloan sunt reprezentate printr-un raport avnd la numrtor starea urmtoare iar la numitor, ieirea Exemplu: Stare Stare urmtoare/ieire
prezent
15 0
Y0 Y1
X0 Y0/1 Y1/0
X1 Y1/0 Y0/1
150
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Comportarea circuitelor de tip Moore se descrie printr-un tabel al tranziiilor care are n cap de rnd, strile prezente ale circuitului iar la nceput de coloan, intrrile circuitului i o coloan cu ieirile corespunztoare strilor; elementele din tabel conin starea urmtoare. Exemplu:
Stare prezent Y0 Stare urmtoare X0 Y0 Y1 X1 Y1 Y0 Ieire 1 0
15 1
Y1
151
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Aplicaie rezolvat: s se reprezinte prin diagrama strilor circuitele Mealy si Moore descrise prin tabelul tranziiilor de mai jos: 1. Circuit Mealy
Stare prezent Y0 Stare urmtoare/ieire X0 Y0/0 Y2/1 Y0/0 X1 Y0/1 Y0/1 Y1/1 X2 Y1/0 Y1/0 Y2/0 X3 Y2/0 Y1/1 Y2/1
152
15 2
Y1 Y2
2. Circuit Moore
Stare prezent Y0 Y1 Y2 Stare urmtoare X0 Y2 Y0 Y2 X1 Y1 Y1 Y1 Ieire 0 0 1
15 3
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Soluie: 1.
15 4
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial 2.
15 5
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Transformarea diagramei de stri a modelului Moore n diagram de stri a modelului Mealy se realizeaz transfernd ieirile din nodurile modelului Moore pe arcele ce conduc spre nodul respectiv. Exemplu:
15 6
13. Circuite secveniale, clasificri, modaliti de specificare a comportrii funcionale a unui circuit secvenial Transformarea diagramei de stri a modelului Mealy n diagram de stri a modelului Moore impune ca fiecrei stri din modelul Mealy s i corespund attea stri n modelul Moore echivalent, cte ieiri diferite genereaz modelul Mealy n timpul tranziiei spre starea respectiv, ieirile fiind generate in noile stri ale modelului MOORE. Exemplu:
15 7
14. Circuite basculante bistabile
Circuitele basculante bistabile sunt circuite secveniale i constituie totodat un element de memorie, de baz pentru alte circuite secveniale. Ele se caracterizeaz prin existena a dou stri stabile, bascularea(comutarea) dintr-o stare in cealalt realizndu-se sub aciunea unor impulsuri de comanda i a intrrilor circuitului. Un circuit bistabil are dou ieiri complementare iar funcionarea sa poate fi descris prin tabelul caracteristic, tabelul excitaiilor sau ecuaia de stare.
15 8

Circuite basculante bistabile asincrone Bistabilul R-S asincron realizat din pori logice are schema logic din fig. 14.1a i 14.1b
15 9
Fig 14.1 Bistabil R-S asincron
159

Tabelul Caracteristic cuprinde valorile binare ale strii urmtoare a circuitului, corespunztoare tuturor combinaiilor binare distincte a intrrilor. Pentru circuitele din fig 14.1a i 14.1b avem :
Qt+1 0 0 1 1 0 1 0 1 interzis 0 1 Qt
R 0 0 1 1
S 0 1 0 1
Qt+1 Qt 1 0 interzis
16 0

Pentru funcionarea corect a acestor bistabile R-S asincrone, se impune restricia ca ambele intrri R i S respectiv i s nu fie active n acelai moment. Tabelul excitaiilor indic valorile intrrilor circuitului pentru fiecare tranziie posibil a circuitului. Pentru bistabilele R-S asincrone Fig. 14.1a i 14.1b, tabelele excitaiilor sunt :
Qt Qt+1
0 1 0 1
x 1 0 1
1 0 1 x
Qt 0 0 1 1
Qt+1 0 1 0 1
R x 0 1 0
S 0 1 0 x
161
16 1
0 1 1

Dac detaliem tabelul caracteristic al bistabilului R-S asincron din Fig 14.1b obinem :
R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qt 0 1 0 1 0 1 0 1 Qt+1 0 1 1 1 0 0 -
16 2

Circuite basculante bistabile sincrone Ca orice circuit secvenial sincron, circuitele bistabile sincrone i pot schimba starea doar pe durata impulsului de sincronizare, starea lor rmnnd neschimbat ntre dou impulsuri de tact consecutive. Bistabilul R-S sincron se comport din punct de vedere logic ca cel asincron i realizat din pori logice I-NU are schema logic din fig14.2:
Fig 14.2 Bistabil R-S sincron
16 3

Restricia ca intrrile R i S ale circuitului s nu fie active n acelai moment se pstreaz i la bistabilele R-S sincrone dar poate fi evitat prin proiectarea unor bistabile R-S sincrone far restricii i anume : R-S-Q , R-S-R i R-S-S . Bistabilul R-S-Q Tabel Caracteristic
R 0 0 S 0 1 0 1 Qn+1 Qn 1 0 Qn
164
16 4
1 1

Bistabilul R-S-R Tabel Caracteristic
R 0 0 1 1 S 0 1 0 1 Qn+1 Qn 1 0 0
Bistabilul R-S-S
Tabel Caracteristic
R 0 0 1 1 S 0 1 0 1 Qn+1 Qn 1 0 1
165
16 5

Circuitele basculante bistabile J-K master slave sincrone Bistabilul J-K-M-S Fig 14.3 este realizat din dou bistabile, unul considerat master(M) conectat la intrrile J-K i unul slave(S) conectat cu bistabilul master i la ieirile circuitului. Prin structura realizat se nltur restriciile n funcionarea bistabilului J-K , privind durata impulsului de sincronizare.
Fig 14.3 Schema bloc a bistabilului j-k master-slave
16 6

Pe durata unui impuls de clock exist patru momente caracteristice ale funcionarii bistabilului J-K M-S , fig 14.4
Fig 14.4 Funcionarea bistabilului J-K M-S
16 7
1. Bistabilul Master se deconecteaz de bistabilul Slave 2. Bistabilul Master se conecteaz la intrrile j-k a circuitului 3. Bistabilul Master se deconecteaz de intrri 4. Bistabilul Master se conecteaz cu bistabilul Slave, starea memorat n bistabilul Master se transfer n bistabilul Slave i o avem disponibil la ieirile , ale bistabilului J-K M-S.
167

Funcionarea sa poate fi descris prin tabelul caracteristic tabelul excitaiilor i ecuaia de stare.
Tabelul caracteristic
J 0 0 1 1 K 0 1 0 1 Qn+1 Qn 0 1
Tabelul excitaiilor
Qn 0 0 1 1 Qn+1 0 1 0 1 J 0 1 x x K X X 1 0
16 8
Ecuaia de stare :
168

Circuitul basculant bistabil D sincron are o singur intrare de date D i valoarea binar a acestei intrri este memorat n bistabil odat cu apariia impulsului de clock.
Tabelul caracteristic Tabelul excitaiilor Ecuaia de stare:
D 0 1 Fig 14.5 Bistabilul D sincron
Qn+1 0 1
Qn 0 0 1 1
Qn+1 0 1 0 1
D 0 1 0 1
Qn+1=D
16 9
169

Circuitul basculant bistabil T sincron are o intrare de date T i atunci cnd T=,,0 starea bistabilului rmne neschimbat, iar cnd T=,,1 , bistabilul comut ntr-o valoare binar complementar strii anterioare. Tabelul caracteristic Tabelul excitaiilor Ecuaia de stare :
T 0 1 0 0 1 1 0 1 0 1 T 0 1 1 0
17 0
Fig 14.6 Bistabilul T sincron

170

Circuitele basculante bistabile sincrone integrate au att intrri sincrone (cele care pot realiza comutarea bistabilului dac exist impuls de clock) cat i intrri asincrone, de forare n ,,0 sau ,,1 a bistabilului, independent de existena impulsului de clock. Aceste intrri sunt utilizate i activate de obicei la iniializarea sistemului cnd este necesar cunoaterea la nceputul funcionrii, a valorilor binare memorate n bistabile. Evident, intrarea care comand bascularea bistabilului n starea ,,0 i cea care comand bascularea bistabilului in starea ,,1 nu pot fi active in acelai moment i ambele (dac exist) vor fi dezactivate pentru utilizarea intrrilor sincrone.
171
17 1

Observaie : La reprezentarea n catalog a circuitelor de comutaie ca scheme bloc, cercul de la intrrile i ieirile circuitelor, asociate cu scrierea negat a semnalului corespondent, indic faptul c semnalul este activ la ,,0 cnd este de tip nivel logic sau c este activ frontul descresctor, cnd ne referim la impulsurile de clock. Funcionarea unui circuit basculant bistabil sincron poate fi evideniat si prin reprezentarea formei de und a semnalului de la ieire, raportat la momentele i valorile binare a semnalelor de la intrri i a impulsurilor de clock.
17 2
172

Aplicaie rezolvata: S se reprezinte forma de und a semnalului de la ieirea unui circuit bistabil integrat J-K M-S sincron, dac semnalele la intrri au urmtoarele variaii:
Fig 14.7 Circuit integrat bistabil J-K M-S
17 3
Intrrile i sunt asincrone i dac devin active (,,0) , basculeaz bistabilul n ,,0 respectiv n ,,1 logic.
173
17 4
15. Numrtoare asincrone

Numrtoarele sunt circuite secveniale sincrone autonome (mulimea intrrilor vid) i sunt realizate din celule binare (bistabile), care memoreaz secvena de stri parcursa de numrtor. Un numrtor este iniializat de obicei in starea ,,0 , dup care la fiecare impuls de numrare, comuta ntr-o nou stare, corespunztoare secvenei de stri impuse prin proiectare. Caracterul asincron al unui numrtor este dat de faptul c impulsul de numrare nu comand simultan, prin intrrile de clock, toate bistabilele numrtorului. Sensul de parcurgere al secvenei de numrare indic tipul numrtorului: numrtor n sens cresctor, numrtor n sens descresctor sau numrtor reversibil (ambele sensuri).
175
17 5

Numrtor asincron modulo M=23 realizat cu bistabile T, sens cresctor Un astfel de numrtor se realizeaz de obicei cu bistabile T (n numr de 3), conectate n cascad, astfel nct ieirea unui bistabil s devin intrarea de clock pentru bistabilul urmtor:
17 6
Fig 15.1 Numrtor asincron sens cresctor modulo M=23

176

Observaie: Dac intrrile j=k=,,1 , bistabilul j-k , funcioneaz ca un bistabil T cu intrarea T=,,1 Iniial prin activarea (,,0) intrrii asincrone , numrtorul se aduce n starea 0 iar apoi sub comanda impulsului de numrare parcurge secvena de stri :
Starea 0 1 2 3 4 5 6 7 Q2 22 0 0 0 0 1 1 1 1 Q1 21 0 0 1 1 0 0 1 1 Q0 20 0 1 0 1 0 1 0 1
177
17 7

Dezavantajul acestui numrtor se datoreaz ntrzierilor introduse de bistabilele circuitului care la decodificarea strilor poate genera impulsuri parazite i prin comanda altor circuite se produc erori n funcionarea sistemului.
17 8
Fig 15.2 Decodificarea strilor unui numrtor asincron M = 23

178
17 9
Fig 15.3 Formele de und a ieirilor numrtorului asincron M=23 i a ieirii ,,2 a decodificatorului ataat numrtorului
179

Numrtor asincron sens cresctor modulo M=5, cu memorarea semnalului de anulare Circuitul de numrare este realizat cu 3 bistabile T sincrone i un bistabil R-S asincron, pentru memorarea semnalului de anulare.
Fig 15.4 Numrtor asincron sens cresctor modulo M=5 cu memorarea semnalului de anulare
18 0
180

Numrtorul funcioneaz astfel: se aduce numrtorul in starea 0 prin activarea (,,0) intrrii , prin comanda impulsurilor de numrare se parcurg cele 5 stri ale secvenei de numrare, iar n urmtoarea stare, 5(101), se genereaz comanda de comutare in ,,0 a bistabilului R-S, cnd semnalul devenind ,,0 prin intermediul intrrilor asincrone ale bistabilelor, aduce numrtorul n starea 0; n intervalul pn la urmtorul impuls de numrare, semnalul IN , inversat comut bistabilul de memorare R-S n ,,1 i
18 1
dezactiveaz semnalul de anulare . Secvena de stri i diagramele de timp a semnalelor de la ieirile circuitului sunt reprezentate in fig 15.5.
181

Q2 22 0 0 0 0 1 1/0 Q1 21 0 0 1 1 0 0/0 Q0 20 0 1 0 1 0 1/0
Starea 0 1 2 3 4 5
18 2
La numrtoarele asincrone timpul de rspuns al numrtorului tN este dat de suma timpilor de propagare al bistabilelor componente. Un numrtor asincron al crui decodificator ataat este autorizat pe durata impulsului de numrare funcioneaz corect dac tN<T-d , unde T este perioada impulsului de numrare iar d durata acestuia.
182
Impuls de numarare
Q 0
18 3
16. Numrtoare sincrone, numrtoare compuse

Spre deosebire de numrtoarele asincrone, la cele sincrone impulsul de numrare comand simultan bistabilele numrtorului. Dac nu se impune o anumit secven de numrare, pentru evitarea unor erori la decodificarea strilor, se alege o secven de numrare continu i ciclic, deoarece astfel la fiecare impuls de numrare se modific starea unui singur bistabil. Sinteza unui numrtor sincron folosind diferite tipuri de bistabile, se realizeaz determinnd ecuaiile intrrilor fiecrui bistabil din componena numrtorului pe baza modificrii strii sale impuse prin secvena de
18 4
numrare i a tabelului excitaiilor bistabilelor utilizate. Dou coduri succesive din secvena de numrare reprezint starea prezent i respectiv starea urmtoare a numrtorului, determinate de starea bistabilelor componente.
184

Aplicaie rezolvat : S se proiecteze un numrtor sincron modulo M=6 cu bistabile J-K M-S. Nefiind impus doar numrul de stri, alegem pe diagrama V-K o secven de numrare cu cuvinte de cod adiacente.
Descriem funcionarea numrtorului printr-un tabel ce cuprinde secvene de stri parcurse de numrtor i valorile binare care trebuie generate la
18 5
intrrile sincrone ale fiecrui bistabil corespunztor tranziiei acestuia din starea prezent n starea urmtoare; aceste tranziii rezult din parcurgerea pas cu pas a secvenei de numrare, ncepnd cu starea iniial 0 ca stare prezent.
185
Starea 0 2 6 7 5 4 0
Q2 0 0 1 1 1 1 0
Q1 0 1 1 1 0 0 0
Q0 0 0 0 1 1 0 0
J2 0 1 x x x x
K2 x x 0 0 0 1
J1 1 x x x 0 0
K1 x 0 0 1 x x
J0 0 0 1 x x 0
K0 x x x 0 1 x Qn 0 0 1 1 Qn+1 0 1 0 1 J 0 1 x x K x x 1 0
18 6
La completarea tabelului de funcionare al numrtorului sincron am utilizat tabelul excitaiilor bistabilului J-K M-S :
186

Minimizm funciile ji(Q0,Q1,Q2) i ki(Q0,Q1,Q2) considernd indiferente valorile acestor funcii pentru strile prin care nu trece numrtorul.
18 7
18 8

Implementnd numrtorul cu bistabile j-k M-S i pori logice I obinem schema logic :
18 9

Diagramele de timp a semnalelor de la ieirile numrtorului sunt :
19 0

Pentru a asigura o funcionare fr erori se prevede generarea unui semnal de eroare, care s fie activat cnd numrtorul ajunge n una din strile nefolosite i care s blocheze funcionarea circuitului, blocnd de exemplu comanda de numrare.
Semnalul de eroare:
Numrtoare compuse
19 1
Prin conectarea n cascad a unui numrtor modulo M1 cu un numrtor

191

Aplicaie rezolvat : S se realizeze un numrtor compus modulo M=12 utiliznd un numrtor sincron modulo M1=3 i un numrtor sincron modulo M2=4 , implementat cu bistabile sincrone de tip D i pori logice. Impulsul de numrare, comand numrtorul M2. Alegem secvena de numrare pentru numrtoarele M1 i M2 :
Stare 0 1 2 3 4 5 6 7 8 9 10 11 0 A 0 0 0 0 0 0 0 0 1 1 1 1 0 M1 B 0 0 0 0 1 1 1 1 0 0 0 0 0 C 0 0 1 1 0 0 1 1 0 0 1 1 0 M2 D 0 1 0 1 0 1 0 1 0 1 0 1 0
192
Secvena de numrare pentru numrtorul compus va fi :
19 2

Conectarea n cascad a numrtoarelor M2 i M1 presupune ca atunci cnd numrtorul modulo M2 a parcurs toat secvena sa de numrare (4 stri) s genereze un impuls de numrare spre numrtorul modulo M1 . Considernd c la intrrile de sincronizare(clk) a bistabilelor D sunt active fronturile cresctoare ale impulsurilor de numrare, se obine schema logic din Fig 16.1.
19 3
Fig 16.1 Numrtor compus modulo M=4x3

193

Numrtorul reversibil SN74193 (Texas Instruments) Numrtorul binar SN74193 Fig 16.2 este un numrtor sincron de 4 bii, secvena de numrare poate fi parcurs att n sens cresctor ct i sens descresctor i are posibilitatea prencrcrii n mod paralel (simultan) a unei configuraii de patru cifre binare care s constituie starea iniial de la care ncepe procesul de numrare.
Fig 16.2 Numrtor binar reversibil de 4 bii
19 4

Semnificaia semnalelor de intrare i ieire a circuitului este urmtoarea : CLEAR semnal activ la ,,1 logic foreaz numrtorul n starea 0(0000) LOAD - semnal activ la ,,0 logic comand ncrcarea paralel a numrtorului COUNT UP impulsurile de numrare n sens cresctor , activ fiind frontul cresctor COUNT DOWN - impulsurile de numrare n sens descresctor, cu frontul cresctor activ A,B,C,D intrrile utilizate pentru ncrcarea paralel QA,QB,QC,QD - ieirile celor patru celule binare a numrtorului BORROW - semnal activ la ,,0, este generat ntre 2 impulsuri de numrare, dup ce numrtorul a ajuns n starea 0(0000), ca urmare a numrrii n sens descresctor fig 16.3 CARRY - semnal activ la ,,0, este generat ntre 2 impulsuri de numrare dup ce numrtorul a tranzitat n starea 15(1111) , ca urmare a numrrii n sens
195
19 5
19 6
Fig 16.3 Formele de und a semnalelor CARRY (Cy) i BORROW (Br)

196
17. Registre de deplasare

Un registru de deplasare este alctuit dintr-un set de circuite basculante bistabile sincrone , conectate astfel nct la fiecare impuls de clock configuraia binar , reprezentat prin starea circuitelor basculante componente , s se deplaseze cu o poziie binar. n cazul general un registru de deplasare cu n celule binare poate fi proiectat s realizeze urmtoarele funcii : a) deplasare stnga : Ain+1 =Ani-1 unde Ain+1 reprezint starea bistabilului Ai la momentul urmtor iar Ani-1 reprezint starea bistabilului de rang imediat inferior
19 7
la momentul precedent. Pentru aceast funcie se prevede i o intrare serie la bistabilul de rang cel mai puin semnificativ A0 .
197

b) deplasare dreapta : Ain+1 =Ani+1 unde Ani+1 reprezint starea bistabilului de rang imediat superior rangului Ai , la momentul precedent. n bistabilul de rang cel mai semnificativ An-1 se prevede de asemenea o intrare serie. c) ncrcare : se nscrie paralel (simultan) o configuraie binar de n bii d) recirculare stnga : configuraia binar deplasat spre stnga este readus n registru prin conectarea ieirii bistabilului An-1 cu intrarea bistabilului A0 .
19 8
e) recirculare dreapta : configuraia binar deplasat spre dreapta revine n registru prin conectarea ieirii bistabilului A0 cu intrarea bistabilului An-1 .
198
Fig 17.1 Registru de deplasare de n bii
19 9

Aplicaie rezolvat: S se proiecteze un registru de deplasare cu 4 celule binare folosind bistabile de tip D i multiplexoare , care s realizeze funciile : deplasare stnga , deplasare dreapta , ncrcare, recirculare stnga , recirculare dreapta. Selecia modului de funcionare a registrului este realizat prin combinaiile binare a 3 semnale de comand : I (ncrcare) D (deplasare) R (recirculare) i anume :
Ez 0 1 I 0 0 0 0 1 D 0 0 1 1 0 R 0 1 0 1 0 Funcia Reciclare stnga Reciclare dreapta Deplasare stnga Deplasare dreapta ncrcare
200
20 0
2 3 4
Intrrile de date a circuitelor MUX sunt conectate la ieirile acelor bistabile, astfel nct la generarea codului de adres (semnalele I,D,R) ,registru de deplasare s realizeze funcia corespunztoare. Ecuaiile intrrii Din+1 a unui rang tipic Ai pentru fiecare mod de funcionare sunt :
-deplasare stnga -deplasare dreapta -ncrcare, unde Pi sunt intrrile de ncrcare (paralel) a unei configuraii binare de 4 bii -recirculare stnga -recirculare dreapta
20 1
201
Fig. 17.2 Registru de deplasare de 4 bii
20 2

Numrtoare n inel Numrtorul n inel este un registru de deplasare care deplaseaz ciclic (recirculeaz) un ,,1 sau un ,,0 logic. Avantajul principal al acestui numrtor const n faptul c strile sale sunt complet decodificate fr circuite suplimentare.
Exemplu : Secvena de stri a unui numrtor n inel de 4 bii care A2 A1 A0 Starea A3 deplaseaz ciclic un ,,1 logic este:
20 3
8 4 2 1 8
1 0 0 0 1
0 1 0 0 0
0 0 1 0 0
0 0 0 1 0
203
18. Reducerea numrului strilor automatelor finite

Reducerea numrului de stri a automatelor finite complet specificate (definite) Dou stri Yi i Yj ale aceluiai automat complet definit A, sau aparinnd la dou automate complet definite A1 i A2 se numesc echivalente, notat dac pentru orice secven de intrri arbitrar aplicat automatului A1 aflat n starea Yi se obine aceeai secven de ieiri ca i la aplicarea aceleiai secvene automatului A1 respectiv A2 aflat n starea Yj. Dou automate A1 i A2 sunt echivalente, notat dac pentru fiecare stare Yj din A2 exist o stare echivalent Yi in A1 i invers pentru fiecare stare Yi din
20 4
A1 exist o stare echivalent Yj n A2. Echivalena strilor unui automat complet definit mparte mulimea strilor acestuia n clase de echivalen disjuncte. Relaia de echivalen a strilor automatului complet definit are proprietatea de tranzitivitate:
204

Dou stri ale unui automat complet definit sunt evident echivalente, dac pentru orice au ieiri identice: l(Yk,Xi)=l(Yi,Xi) i succesori (stri urmtoare) identici: d(Yk,Xi)=d(Yi,Xi). Dac succesorii nu sunt identici, strile Yi i Yk pot fi echivalente dac succesorii sunt echivaleni pentru orice intrri.
O metod de determinare a claselor de stri echivalente pentru automatele complet definite este cea a tabelului implicaiilor cunoscut i sub numele de algoritmul PAULL-UNGER. Metoda se bazeaz pe
20 5
construirea unui tabel de form triunghiular avnd nceput de linii, strile automatului fr prima stare i nceput de coloane strile automatului fr ultima stare.
205

n compartimentul aflat la intersecia unei linii cu o coloan se nscriu condiiile ca perechea format din starea de pe linia respectiv s fie echivalent cu starea de pe coloana respectiv i anume: X dac strile din perechea respectiv sunt evident neechivalente (pentru aceeai intrare au ieiri diferite)

dac strile din perechea respectiv sunt evident echivalente (pentru aceeai intrare au ieiri i succesori identici) implicaiile privind echivalena succesorilor dac strile din perechea respectiv au aceleai ieiri pentru aceeai intrare (sunt 1 echivalente), dar succesori diferii
20 6
Automatul descris prin tabelul tranziiilor se reprezint n tabelul implicaiilor nscriind n compartimentele acestuia condiiile de echivalen
206

La o prim inspecie a tabelului implicaiilor se urmrete fiecare pereche de stri neechivalent (compartiment marcat cu X), se ncercuiete pentru a nu se mai reveni asupra ei i se verific dac este implicat n echivalena unei alte perechi de stri. Dac da, acea pereche devine neechivalent i se marcheaz cu X, dac nu, se continu procedeul. Dac este necesar, se reia procedura pn cnd toate compartimentele corespunztoare perechilor de stri neechivalente (marcate cu X) sunt ncercuite. Procedura fiind terminat, se extrag din tabelul implicaiilor toate perechile de stri echivalente i a celor rmase neechivalente i pe baza proprietii de tranzitivitate a relaiei de echivalen se determin clasele de echivalen Automatul finit complet definit cu un numr redus de stri i echivalent cu cel dat iniial se obine nlocuind fiecare clas de echivalen cu o stare a
207
20 7

Aplicaie rezolvat S se determine tabelul tranziiilor automatului cu numr redus de stri, folosind metoda tabelului implicaiilor, avnd dat iniial automatul:
Stare prezent 1 2 3 4 5 6 1 1/0 4/1 2/0 2/1 5/1 4/0 1/0 1/0 Intrri 2 3 3/0 2/0 5/1 4/0 2/0 2/1 6/1 6/1 4/0 5/0 3/0 5/0 4/0 5/0 7/1 7/1 4 6/1 7/1 4/1 8/1 7/1 6/1 4/0 4/0
20 8
7 8
208

Observaie: n tabelul de mai sus s-au pstrat ca notaii doar indicii strilor i intrrilor.
2 3 4 5 6 7 8
X X X X X X X 1 X X X 2 X X 3 X X X X X X 4 X X X 5 X X 6 7
20 9
209
21 0

Stri echivalente: , , .
Obinem clasele echivalente: {1}, {2, 4, 5}, {3}, {6}, {7, 8}. Dac nlocuim fiecare clas de echivalen cu strile obinem: {1} Y1r Tabelul tranziiilor automatului cu numr redus {2, 4, 5} Y2r de stri devine: {3} Y3r {6} Y4r {7, 8} Y5r
Stare prezent Y1r Y2r Y3r Y4r Y5r Intrri 1 Y1r/0 Y2r/1 Y2r/0 Y2r/0 Y1r/0 2 Y3r/0 Y2r/0 Y2r/1 Y2r/1 Y4r/1 3 Y2r/0 Y2r/0 Y3r/0 Y2r/0 Y5r/1 4 Y4r/1 Y5r/1 Y2r/1 Y4r/1 Y2r/0
211
21 1

Reducerea numrului de stri al automatelor finite incomplet specificate Cele mai multe automate finite intlnite n practic sunt cele incomplet definite i strile lor pot s fie ntr-o relaie de compatibilitate. Dou stri Yi i Yj ale unui automat incomplet definit se numesc stri compatibile dac respect condiiile de echivalen n toate cazurile cnd sunt specificate ieirile i strile urmtoare i se noteaz Yi~Yj Exemplu de stri compatibile: Y4~Y5
Stare prezent Stare urmtoare/ieire X1 Y1/0 Y1/0 X2 -/Y4/X3 Y2/0 -/X4 -/1 Y4/1
212
21 2
Y4 Y5

Determinarea claselor de compatibilitate al unui automat incomplet definit prin metoda tabelului implicaiilor se realizeaz n acelai mod ca n cazul determinrii claselor de echivalen a automatelor complet definite, cu deosebirea c relaia de compatibilitate nu are proprietatea de tranzitivitate, i astfel dac trei stri Yi, Yj i Yk aparin aceleiai clase de compatibilitate, fiecare stare trebuie s fie compatibil cu celelalte: Yi~Yj, Yi~Yk i Yj~Yk. Determinarea automatului incomplet definit cu numr minim de stri, presupune determinarea claselor de compatibilitate maxim i selectarea acoperirii cu numr minim de clase de compatibiliti maxime.
21 3
Dac o clas de compatibiliti nu este o submulime a unei alte clase de

213

Pentru determinarea acoperirii minime se includ obligatoriu clasele de compatibilitate eseniale, acele clase care conin stri care nu sunt incluse n alte clase, apoi clasele implicate de acestea sau clasele care includ implicaiile acestora.
Mulimea de clase de compatibiliti maxime selectat pentru acoperirea minim trebuie s aiba proprietatea de inchidere tranzitiv, adic pentru oricare din clasele mulimii, toi succesorii strilor din clasa respectiv pentru aceeasi intrre s fac parte din aceeai clas de compatibiliti.
21 4

Aplicaie rezolvat: Se d automatul incomplet specificat de mai jos i s se determine tabelul tranziiilor automatului redus folosind metoda tabelului implicaiilor
Stare prezent Y1 Y2 Y3 Y4 Y5 Y6 Y7 Intrri X2 X3 -/Y4/Y2/1 Y6/1 Y3/Y6/1 Y2/Y4/Y6/-/Y2/0 Y4/-/0 -/1
X1 Y3/0 -/Y2/0 -/Y1/0 Y3/1 Y2/0
X4 Y2/Y3/1 -/Y3/-/0 Y3/1 Y5/0
21 5
215

Tabelul implicaiilor:
21 6
Clasele de compatibilitate maxim: {1, 2, 3}, {1, 3, 5}, {2, 4, 6}, {3, 5, 7}. n acoperirea minim se includ clasele de compatibilitate eseniale: {2, 4, 6}, {3, 5, 7} i una din cele 2 clase rmase: {1, 2, 3}.
216
Tabelul tranziiilor automatului redus incomplet specificat este:

Stare prezent Y1r Y2r Y3r Intrri X1 Y1r/0 Y1r/1 Y1r/0 X2 Y2r/1 Y1r/1 Y2r/1 X3 Y2r/Y2r/0 Y2r/1 X4 Y1r/1 Y1r/1 Y3r/0
Unde:
21 7
19.Codificarea strilor automatelor finite. Sinteza automatelor secveniale sincrone descrise prin diagrama ASM. (Algorithms State Machine)
Sinteza unui circuit secvenial sincron const n determinarea schemei structurale a circuitului care permite implementarea cu elemente logice i elemente de memorie, a tranziiilor si ieirilor impuse prin funciile i . Determinarea expresiilor logice ale ieirilor i ale strilor urmtoare presupune codificarea binar a acestora. Fiecrei poziii binare din codul atribuit strii i corespunde o anumit variabil de stare. Intrrile i ieirile circuitului sunt notate de asemenea prin variabile binare.
21 8
N stri ale unui automat pot fi codificate prin p cifre binare astfel nct:
O codificare optim asigur obinerea unor expresii logice ct mai simple, a excitaiilor i o siguran ct mai ridicat n funcionare. O funcionare fr hazard a circuitului se realizeaz dac strile ntre care exist tranziii directe primesc cuvinte de cod adiacente.
21 9
Utilizarea organigramei n sinteza automatelor secveniale sincrone realizate cu automate elementare: bistabile J-K, D Descrierea funcionrii unui automat secvenial sincron printr-o organigram este o metod ce permite transpunerea direct, rapid i intuitiv a modului i condiiilor de funcionare a automatului printr-un graf logic de intrri, stri i decizii. Elementele componente de baz ale organigramei de funcionare a oricrui automat secvenial sunt:
elementul de intrare (control sau decizie), fig. 19.1a
22 0
Fig. 19.1 Elementele unei organigrame
22 1
Pentru reprezentrile din figura 19.1 exist urmtoarele corespondene: a simbolul elementului de intrare b variabila de intrare care exercit controlul c starea variabilei de intrare, pentru cile de ieire din element d elementul de intrare este asincron e cale de intrare n stare f simboluri pentru variabila de stare g codul binar atribuit strii h denumirea strii stabile i simbolul elementului de stare
22 2
19.Codificarea strilor automatelor finite. Sinteza automatelor secveniale sincrone descrise prin diagrama ASM.
Se disting dou tipuri de intrri i decizii:
(Algorithms State Machine)
sincrone, care sunt stabile pe durata unei perioade a impulsului de sincronizare i apar numai odat cu acesta asincrone, care se pot modifica n orice moment de timp, independent de impulsul de sincronizare Criterii de codificare a strilor din organigrama unui automat secvenial sincron Evitarea curselor critice de tranziie impune o codificare a strilor astfel nct n orice stare, pentru toate combinaiile posibile de intrri sincrone,
22 3
Exemplu:
22 4
Eliminarea impulsurilor false (parazite) n funciile de ieire impun: a) adoptarea unei codificri n care toate tranziiile implic modificarea unei singure variabile b) creterea numrului de stri prin forarea tranziiilor n stri suplimentare lipsite de funcii de ieire c) creterea numrului variabilelor de stare d) sincronizarea funciilor de ieire Pentru obinerea unei scheme minimale sub raportul necesarului de componente fizice (hardware) se adopt regulile: e) tranziiile directe ntre stri se codific adiacent f) tranziiile de stri condiionate se codific n sensul dependenei
22 5
225
19.Codificarea strilor automatelor finite. Sinteza automatelor secveniale sincrone descrise prin diagrama ASM.
Sinteza automatului secvenial sincron utiliznd metoda organigramei presupune parcurgerea urmtoarelor etape: 1. Expunerea protocolului de operare prin descrierea n cuvinte a condiiilor de funcionare 2. Elaborarea organigramei automatului corespunztoare condiiilor de funcionare, cu o stare iniial i o ultim stare a ciclului de funcionare conectat la starea iniial 3. Codificarea strilor automatului astfel nct pentru n stri stabile sunt necesare p variabile astfel nct 4. Se reprezint diagrama strilor la momentul t, variabilele diagramei
(Algorithms State Machine)
22 6
Diagrama V-K a unei variabile de stare Qi la momentul t+1 se obine astfel: se utilizeaz diagrama strilor la momentul t i presupunem c automatul se afl n starea Yi, considerat stare prezent
se urmrete valoarea binar a variabilei Qi dobndit n urma tranziiei automatului din starea Yi n starea urmtoare, condiionat de variabila de intrare, direct sau negat, dac exist i se nscrie n compartimentul strii prezente Yi din diagrama la momentul t.
Expresiile logice ale funciilor de ieire se determin din diagrama strilor la momentul t nscriind 1 logic asociat cu condiia direct sau negat,
22 7
6. Determinarea expresiilor logice a intrrilor bistabilelor de stare J-K sau D din cele p diagrame a strilor automatului la momentul t+1 7. Determinarea expresiilor logice a funciilor de ieire 8. Implementarea schemei logice obinute a automatului secvenial sincron cu circuite integrate
Observaie: Deoarece n continuare se vor utiliza diagramele VID (variabile nglobate), se exemplific determinarea funciilor de ieire: a) se consider toate variabilele nglobate 0 i se formeaz inele cu 1urile din diagram
22 8
Exemplu:
22 9
Structura unui automat secvenial sincron realizat cu automate elementare: bistabile J-K, D are urmtoarea configuraie:
23 0
Fig 19.2 Structura bloc a unui circuit secvenial sincron cu bistabile J-K, D
230
Aplicaie rezolvat: S se realizeze cu bistabile J-K i pori logice sinteza automatului secvenial sincron descris prin organigrama din figura 19.3
Fig 19.3 Organigrama de funcionare a unui automat secvenial sincron
23 1

PAL, START, SIN, STOP variabile de intrare PAS, CAS funcii de ieire Q0, Q1, Q2 variabile de stare; fiecreia i va corespunde un bistabil JK n registrul de stare
Diagrama strilor la momentul t:
23 2
Observaie: compartimentele corespunztoare strilor prin care automatul nu tranziteaz se marcheaz indiferente (X) Diagrama strilor la momentul t+1:
23 3
Deoarece registrul de stare se implementeaz cu bistabile J-K, obtinerea expresiilor logice a intrrilor j si k se bazeaz pe ecuatia de stare din care reiese c n diagramele strilor urmtoare se marcheaz indiferent compartimentele ce corespund lui Qi=1 si se determin expresia intrrii ji, iar pentru determinarea expresiei intrrii ki se marcheaz indiferent compartimentele corespunztoare lui Qi=0 i coninutul celorlalte se complementeaz.
23 4
23 5
Funciile de ieire:
PAS
CAS
23 6
Schema logica a automatului proiectat:
23 7
Conectarea automatelor sincrone master, cu cele de tip slave n cazul aplicaiilor mai complexe exist posibilitatea ca anumite bucle identice din programul de operare s se repete de mai multe ori i de aceea ele pot fi implementate o singur dat i apelate ca subprogram (automat slave) de cte ori este nevoie din programul principal (automat master) fig. 19.4 Se consider c automatul master i automatul slave funcioneaz cu
23 8
acelai impuls de sincronizare iar cuplarea lor se realizeaz prin
238
Automatul slave testeaz n starea iniial starea bistabilului Bi corespondent; dac Bi=0 automatul rmne n starea iniial, dac este 1 atunci sunt parcurse toate strile automatului slave , n ultima sa stare fiind generat comanda de forare n 0 a bistabilului Bi, pentru revenirea n automatul master. n automatul master se d o comand de forare in 1 a bistabilului Bi asociat automatului slave apelat i n urmtoarea stare se testeaz ieirea bistabilului Bi; dac este 1, automatul master rmne in aceeai stare, funcionnd automatul slave, iar dac este 0 tranziteaz n strile
23 9
239
Fig 19.4 Cuplarea automatelor master i slave
24 0
Registru de stare realizat cu bistabile si stri complect decodificate O relaie de transfer are urmtoarea sintax: Starea Condiia : comenzi, ieiri Fiecrei stri ale automatului i corespunde n registrul de stare cte un bistabil D. Tranziia automatului n starea Yi este indicat n relaia de transfer prin nscrierea unui 1 n bistabilul Bi asociat strii respective i a unui 0 n bistabilul Bi-1 asociat strii precedente. Expresia logic a intrrii Di a bistabilului de stare se obine prin nsumarea logic a termenilor Starea Condiie pentru toate situaiile n care se nscrie un 1 n bistabilul de stare Bi:
24 1
241
Aplicaie rezolvat: S se implementeze prin metoda relaiilor de transfer cu registrul de stare realizat cu bistabile D cu stri complet decodificate, automatul secvenial sincron descris prin organigram:
24 2
Tabelul codurilor strilor obinut prin atribuirea fiecrei stri a unui bistabil D al registrului de stare Relaiile de transfer:
B0 B1 B2 B3 B4 Y0 Y1 Y2 Y3 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1
24 3
Y4
243
Expresiile logice ale intrrilor bistabilelor:
Expresiile logice ale funciilor de ieire:
24 4
nlocuind strile yi cu ieirea bistabilelor corespondente Bi se obine schema logic a automatului:
24 5
CLC circuit logic combinaional

245
Registrul de stare realizat cu circuit numrtor Registru de stare este implementat cu un circuit numrtor, reversibil tip SN74193. deoarece va fi utilizat att funcia de ncrcare paralel a numrtorului ct i funcia de incrementare; codificarea strilor automatului trebuie astfel realizat nct generarea codului strii urmtoare s fie realizat n concordan cu funcia de ncrcare sau incrementare folosit. Se implementeaz automatul din figura precedent i se obine:
24 6
24 7
Expresia logic a semnalului de incrementare a registrului de stare este dat de suma logic a termenilor yi Condiie cnd se genereaz semnalul +1RN:
Expresia logic a semnalului de ncrcare paralel LOAD se determin prin suma logic a termenilor Stare Condiie cnd n relaia de transfer este activat funcia de ncrcare:
24 8
Semnalele yi se obin prin decodificarea variabilelor de stare Q0, Q1 i Q2 se determin utiliznd diagrama V-K a strilor automatului la momentul t i nscriind un 1 logic sau condiia testat n compartimentul corespunztor strii in care starea urmtoare este generata prin ncrcarea numrtorului, iar codul binar al acestei din urma stri, are bitul de rang i, egal cu 1.
24 9
25 0
Schema logic a circuitului secvenial sincron obinut:
25 1
CLC circuit logic combinaional

251
Memoriile PROM se pot utiliza la realizarea circuitelor secveniale sincrone att pentru generarea strilor urmtoare ct i a ieirilor. Pentru implementarea acestor funcii, memoria trebuie programat iniial n conformitate cu comportarea automatului secvenial sincron proiectat. Astfel la o adres specificat de intrrile principale ale circuitului i de starea prezent a acestuia, memorat n registrul de stare, este nscris starea urmtoare a circuitului i ieirea corespunztoare. Dup modul de adresare, vor fi abordate trei variante ale sintezei automatelor sincrone descrise prin organigram, cu memorie PROM:
25 2
1. Adresarea arcelor de legtur n cadrul acestei metode, coninutul unei locaii de memorie are dou cmpuri: LINK i INSTRUCIE. n cmpul LINK este nscris codul binar al strii urmtoare iar n cmpul INSTRUCIE, toate ieirile generate n starea prezent sau n timpul tranziiei spre starea urmtoare. Codul adresei selectate din memorie este parte constituit din codul binar al strii urmtoare, memorat n registrul de stare i parte din valorile binare ale variabilelor de intrare, fig 21.1 .
Fig. 21.1 Automat sincron realizat prin metoda adresrii arcelor de legtur
25 3
253
Descrierea coninutului memoriei PROM, nscris n prealabil, red de fapt, funcionarea automatului sincron, conform organigramei
Aplicaie rezolvat: S se implementeze cu
25 4
memorie PROM prin
254
Organigrama se adapteaz astfel nct s fie evideniate n mod grupat, toate ieirile generate pe fiecare ramur a tranziiilor n starea urmtoare.
25 5
Harta memoriei ROM

Stare prez. Q1 0 0 0 0 0 0 0 0 0 1 Q0 0 0 0 0 0 0 0 0 1 1 X2 0 0 0 0 1 1 1 1 x x Intrri X1 0 0 1 1 0 0 1 1 x x X0 0 1 0 1 0 1 0 1 x x LINK D8 0 0 1 0 0 0 1 0 1 0 D7 0 1 1 1 0 1 1 1 1 0 Z6 D6 0 0 0 1 0 0 0 0 0 0 Z5 D5 0 0 1 0 0 1 0 1 0 0 Z4 D4 0 1 0 0 1 1 0 0 0 0 Z3 D3 1 0 0 0 1 0 1 0 0 0 Z2 D2 1 0 1 0 1 0 1 0 0 0 Z1 D1 1 1 0 1 0 1 1 1 0 0 Z0 D0 1 1 1 1 1 1 1 1 0 0
256
25 6
Realiznd registrul de stare cu bistabile D, se obine schema logic a automatului secvenial sincron:
25 7
2. Adresarea perechilor de intrare-stare Aceast metod permite sinteza automatelor secveniale sincrone descrise printr-o organigram astfel nct ntr-o stare s fie testat o singur variabil de intrare. Dac pentru realizarea registrului de stare se folosesc bistabile D, codul strii urmtoare nscris n registru de stare selecteaz o adres de memorie al crei coninut are urmtoarea structur, fig 21.2
TEST LINK TRUE (LT) LINK FALSE (LF) INSTRUCE
25 8
Fig 21.2 Coninutul adresei de memorie PROM n cazul adresrii perechilor intrare-stare
258
Informaiile memorate n adresa de memorie au urmtoarele semnificaii:

TEST codul atribuit variabilelor de intrare LINK TRUE codul atribuit strii urmtoare, cnd variabila testat are valoarea 1 LINK FALSE codul strii urmtoare dac variabila testat are valoarea 0 INSTRUCIE cmpul corespunztor funciilor de ieire, fiecrei funcii atribuindu-se cte un bit din acest cmp (0 dac nu exist funcie de ieire, 1 dac se genereaz o funcie de ieire)
25 9
26 0
Fig 21.3 Schema bloc a unui automat sincron realizat prin metoda adresriiperechilor de intrare-stare i registru de stare cu bistabile
260
Utilizarea unui numrtor reversibil ca registru de stare impune anumite particulariti la realizarea sintezei automatului sincron: a) Convenim ca atunci cnd variabila testat este 0 logic, codul strii urmtoare s se obin prin incrementarea codului strii prezente, deci al coninutului numrtorului b) Informaia nscris ntr-o adres de memorie are urmtoarea structur:
TEST LINK TRUE INSTRUCIE
26 1
Iar schema bloc a circuitului secvenial sincron are configuraia:
26 2
Aplicaie rezolvat: S se realizeze cu memorie PROM, sinteza automatului secvenial sincron prin metoda adresrii perechilor de intrare-stare, a) registrul de stare realizat cu bistabile D
26 3
Codificarea variabilelor de intrare x0, x1, x2:
Harta memoriei PROM

Stare prezent TEST D11 0 1 1 0 1 1 1 D10 0 0 1 1 0 0 0 LT D9 1 1 1 1 0 0 0 D8 0 1 0 0 0 0 0 LF
INTRARE X0 X1 X2 salt necondiionat
TEST 00 01 10 11
INSTRUCIE Z4 Z3 Z2 Z1 Z0
Q2 Q1 Q0 D12 0 0 0 0 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 0 1 1 1 1
D7 D6 D5 D4 D3 D2 D1 D0 0 0 1 1 0 0 0 0 1 0 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0
264
26 4
Schema circuitului secvenial sincron realizat:
26 5
b) Registrul de stare realizat cu circuit numrtor reversibil. Strile din organigram vor fi necodificate:
26 6
Harta memoriei PROM
Stare prezent Q2 0 0 0 1 1 Q1 0 0 1 0 0 1 1 Q0 0 1 1 0 1 0 1
TEST D9 0 1 1 1 0 1 1 D8 1 1 0 1 1 1 1 D7 1 0 1 0 1 0 0
LT D6 0 1 1 0 1 0 0 D5 1 1 1 0 1 0 0
Z4 D4 0 0 0 0 0 1 0
INSTRUCIE Z3 Z2 Z1 D3 0 0 0 0 0 0 1 D2 0 0 1 0 1 0 0 D1 0 1 0 1 0 0 0
Z0 D0 1 0 0 0 0 0 0
26 7
1 1
267
Schema logic a circuitului sincron obinut:
26 8
Adresarea cu format variabil n rangul cel mai semnificativ al coninutului unei adrese de memorie PROM se nscrie un bit M care definete funciile celorlalte cifre binare nscrise n adresa respectiv: dac M=0 ceilali bii de date corespund funciilor de ieire, iar cnd M=1, informaia nscris conine cmpul TEST, codul variabilei de intrare testate i cmpul LINK TRUE, codul strii urmtoare cnd variabila testat are valoarea 1 logic, fig. 21.4
0 1 INSTRUCIE TEST LINK TRUE
26 9
Fig. 21.4 Coninutul unei adrese de memorie PROM (adresare cu format variabil)
269
Organigrama care descrie funcionarea automatului sincron se modific, dac este cazul, astfel nct n cadrul unei stri s se testeze o singur variabil de intrare sau s se genereze funcii de ieire Registrul de stare se implementeaz cu circuit numrtor reversibil i atribuirea de coduri binare strilor din organigrama automatului , convenim sa se realizeze n urmtorul mod: a) Se atribuie strii urmtoare un cod binar obinut prin incrementarea codului strii prezente atunci cnd variabila testat are valoarea 0 logic sau cnd se genereaz funcii de ieire b) Dac variabila testat are valoarea 1 logic, codul strii urmtoare
27 0
270
27 1
Fig 21.5 Schema bloc a unui automat sincron realizat cu memorie PROM prin metoda adresrii cu format variabil
271
Aplicaie rezolvat: Utiliznd memoria PROM prin metoda adresrii cu format variabil, s se realizeze sinteza automatului sincron:
27 2
Organigrama automatului se modific astfel:
27 3
Se codific variabilele de intrare x0, x1:
INTRARE X0 X1 Salt necondiionat
TEST 00 01 11
Harta memoriei PROM

Stare prezent Q2 Q1 Q0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 M TEST D5 0 1 0 1 1 1 0 1 D4 X 0 X 1 0 1 X 1 D3 X 0 X 1 1 1 X 1
INSTRUCIE Z2 D2 0 1 0 0 1 0 1 0 Z1 LT D1 0 0 1 0 1 1 0 0 D0 1 0 0 0 0 1 0 0
274
Z0
27 4
Schema logic a automatului secvenial sincron:
27 5
1.Se d schema logic a circuitului secvenial sincron: S se explice funcionarea circuitului i s se reprezinte cronograma semnalelor i raportat la impulsurile de clock, tiind c numrtorul reversibil SN74193 se ncarc (paralel) iniial prin activarea semnalului (0) cu informaia binar 0101.
27 6
Rezolvare: Funcionarea circuitului secvenial sincron este determinat de urmtoarele caracteristici: a) In numrtor este nscris iniial informaia binar 01012=510 b) Comanda de ncrcare este activ la valoarea 0 i este conectat la ieirea (Borrow), semnal generat la ieirea numrtorului ntre dou impulsuri de clock cnd numrtorul ajunge n starea 0, dup o numrare n sens descresctor. c) Semnalul de numrare n sens descresctor, CD, este activ cu frontul
27 7
277
Circuitul funcioneaz astfel: iniial semnalul de clock fiind 0, decodificatorul primete la intrare informaia 11012=1310, stare care nu este decodificat (decodificatorul are 10 ieiri negate) i ca urmare toate ieirile sunt la valoare 1. La primul impuls de numrare (CD) este activat (0) ieirea a circuitului decodificator. Procesul continu pn n starea 0 cnd ntre dou impulsuri de clock, prin activarea ieirii , (0) se ncarc din nou numrtorul cu informaia 0101 i ciclul se repet.
27 8
27 9
Starea 0 1 2 4 5 6 8 9 10 12 13 14
M2 Q3 0 0 0 0 0 0 1 1 1 1 1 1 Q2 0 0 0 1 1 1 0 0 0 1 1 1
M1 Q1 0 0 1 0 0 1 0 0 1 0 0 1 Q0 0 1 0 0 1 0 0 1 0 0 1 0
28 0
280
4.
S se implementeze un automat secvenial sincron care s genereze un semnal egal cu trei perioade ale impulsului de sincronizare (clk) i care s funcioneze conform cronogramei: Cronograma
28 1
Se consider intrarea X0 sincron cu frontul descresctor al impulsului
281
Rezolvare: In cronograma de funcionare a automatului sincron se indic faptul c ieirea z comut la valoare 1, sincron cu frontul cresctor al impulsului de clock, atunci cnd intrarea X0 este 1 dup ce a parcurs tranziia 01, iar ieirea z avea valoarea 0. Organigrama de funcionare a circuitului:
28 2
282
Diagrama V-K a automatului la momentul t:
Diagramele V-K ale variabilelor de stare Q0, Q1 la momentul t+1:
28 3
Schema logic a automatului secvenial sincron implementat:
28 4
6. S se implementeze un dispozitiv aritmetic de patru cifre binare care s realizeze funciile : adunarea a dou numere binare de patru cifre binare, scderea a dou numere binare prin adunarea scztorului exprimat n complement de 2 i deplasarea spre dreapta a coninutului dispozitivului, cu un numr de bii indicat de utilizator. Complementul de 2 al unui numr binar .
Se folosesc dou registre A, B i anume: n registrul A se nscrie operandul 1 (OP1) i rezultatul operaiei efectuate (REZ), iar in registrul B se nscrie operandul 2 (OP2) i contorul care indic numrul de deplasri ce trebuie efectuate de dispozitiv.
28 5
Operaiile care trebuie efectuate de dispozitivul aritmetic sunt
285
C0 C1 0 0 0 1 1 1
Operaia Adunare Scdere Deplasare dreapta cu un bit
Dispozitivul aritmetic cuprinde o Unitate de execuie i o Unitate de comand implementat ca un automat secvenial sincron cu memorie PROM prin metoda adresrii perechilor de intrarestare Se utilizeaz urmtoarele semnale de dialog: AD : comanda de adunare binar;
28 6
DDRA : comanda de deplasare dreapta a coninutului registrului A; PmREZA: comanda de nscriere n registrul a rezultatului operaiei efectuate de sumator; C0,C1: cifrele binare ale codului care specific tipul operaiei realizate de dispozitivul aritmetic; ACK: semnalul prin care utilizatorul anun dispozitivul aritmetic c poate realiza o nou operaie;

+1B: comand de incrementare a coninutului registrului B; -1B : comand de decrementare a coninutului registrului B; PmOP1A: comand nscrierea OP1 n registrul A; PmOP2B: comand nscrierea OP2 n registrul B;
28 7
287
Operaia de deplasare spre dreapta este asociat cu decrementarea contorului de deplasare i este finalizat cnd valoarea contorului, (B)=0, este 0 logic. Structura bloc a dispozitivului aritmetic are urmtoarea configuraie:
28 8
Rezolvare: Unitatea de execuie: Registrul A este implementat cu un registru de deplasare SN7495 i care este ncrcat prin intermediul porilor logice de tip trei stri: Pentru a realiza funciile necesare, registrul B este
28 9
289
29 0
Operaia de nsumare binar este implementat cu un circuit sumator SN7483.
29 1
29 2
Codificarea variabilelor de intrare a automatului sincron:

TEST Intrri INA INB C0 C1 ACK Salt necondiionat SN A2 A1 A0 0 0 0 0 1 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 1
Pentru ieiri folosim notaiile: PmOP1A PmOP2B PmOP2NB PmCB DDRA (-1B) +1B AD RDY PmREZA : Z0 : Z1 : Z2 : Z3 : Z4 : Z5 : Z6 : Z7 : Z8
293
29 3
Harta memoriei PROM

Stare prezent Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 TEST A0 A1 A2 D19 D18 D17 1 0 1 0 1 0 0 0 1 1 0 1 1 0 0 0 0 1 1 1 0 1 1 0 1 0 1 0 0 1 1 0 1 1 1 1 1 1 1 LINK TRUE D16 D15 D14D13 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 1 1 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 0 1 0 1 1 0 0 1 0 1 0 0 LINK FALSE D12 D11 D10 D9 0 0 0 0 0 1 0 0 1 1 1 1 1 0 0 1 0 1 1 1 1 0 1 0 0 1 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0
294
29 4
1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0
Se obine schema logic a unitii de comand a dispozitivului aritmetic proiectat.
29 5

LD Curs

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

LD Curs

Încărcat de

Drepturi de autor:

Formate disponibile

LOGICA DIGITALA

Wednesday, June 1, 2011

1. Axiome i Teoreme ale Algebrei Booleene

Wednesday, June 1, 2011

1. Axiome i Teoreme ale Algebrei Booleene

1. Axiome i Teoreme ale Algebrei Booleene

Wednesday, June 1, 2011

1. Axiome i Teoreme ale Algebrei Booleene

1. Axiome i Teoreme ale Algebrei Booleene

Wednesday, June 1, 2011

1. Axiome i Teoreme ale Algebrei Booleene

1. Axiome i Teoreme ale Algebrei Booleene

Wednesday, June 1, 2011

1. Axiome i Teoreme ale Algebrei Booleene

Wednesday, June 1, 2011

1. Axiome i Teoreme ale Algebrei Booleene

2.Reprezentarea funciilor de comutaie

Fig 2.1 Modelul unui circuit de comutaie combinaional

2.Reprezentarea funciilor de comutaie

Fig 2.2 Reprezentarea funciei f( ) prin tabel de adevar

Wednesday, June 1, 2011

2.Reprezentarea funciilor de comutaie

Fig. 2.3 Tabelul funciilor minterm de 3 variabile

Wednesday, June 1, 2011

2.Reprezentarea funciilor de comutaie

2.Reprezentarea funciilor de comutaie

2.Reprezentarea funciilor de comutaie

2.Reprezentarea funciilor de comutaie

Produs logic de maxtermi

Wednesday, June 1, 2011

2.Reprezentarea funciilor de comutaie

Fig. 2.4 Funciile maxterm de 3 variabile

2.Reprezentarea funciilor de comutaie

2.Reprezentarea funciilor de comutaie

2.Reprezentarea funciilor de comutaie

Fig. 2.5 Reprezentarea funciei din fig 2.2 pe o diagrama V-K

Wednesday, June 1, 2011

2.Reprezentarea funciilor de comutaie

2.Reprezentarea funciilor de comutaie

- form canonic disjunctiv (f.c.d.)

Wednesday, June 1, 2011

2.Reprezentarea funciilor de comutaie

2.Reprezentarea funciilor de comutaie

Reprezentarea funciei n form canonic conjunctiv:

3.Minimizarea funciilor booleene

3.Minimizarea funciilor booleene

3.Minimizarea funciilor booleene

3.Minimizarea funciilor booleene

3.Minimizarea funciilor booleene

3.Minimizarea funciilor booleene

Circuit logic combinaional

Rezult urmtoarea schem logic a circuitului combinaional:

Fig. 4.2 Circuit combinaional realizat cu pori I-NU

Fig 4.4 Conectarea n scurtcircuit a ieirilor a n pori TTL

Circuit 4125 4 pori neinversoare trei stri

Circuit 4126 4 pori neinversoare trei stri

E nalt impedan nalt impedan

Fig 4.5 Pori logice trei stri

Di date transmise pe magistral Oi date recepionate de pe magistral

DIEN- comand de transmisie/recepie date

Circuitul 451 2 grupuri n capsul

Circuitul 454 un grup n capsul

Wednesday, June 1, 2011