ASDN

LUCRAREA NR.
1
CIRCUITE LOGICE FUNDAMENTALE
1. Scopul lucrrii
Se studiaz experimental funcionarea porilor logice fundamentale:

NU (NOT), I (AND), I-NU (NAND), SAU (OR), SAU-NU (NOR),
SAU-EXCLUSIV (XOR), COINCIDEN (NXOR) i utilizarea lor pentru
implementarea unor funcii booleene elementare. Se analizeaz i se
verific funcionarea unor circuite combinaionale simple, stabilindu-se
legturile dintre algebra boolean i porile logice fundamentale. Se prezint
funcionarea unei pori logice TTL, care realizeaz funcia logic I-NU.
2. Consideraii teoretice
Algebra boolean este un instrument simbolic de tratare a funciilor

logice formale. Ea s-a impus ca fiind cel mai important mijloc matematic de
analiz i sintez a circuitelor de comutaie, deoarece ntre logica formal i
circuitele de comutaie exist urmtoarele analogii:
logica studiaz valoarea de adevrat sau fals a unor afirmaii;
circuitele de comutaie sunt realizate prin interconectarea unor
comutatoare, iar starea acestora nu poate fi dect nchis sau deschis.
2.1 Concepte de baz
O funcie boolean este o funcie de n variabile y = f(x1,x2,,xn)

definit de relaia:
f : {0,1}n {0,1} (1.1)
Funcia f va pune n coresponden fiecrui element al produsului
cartezian n-dimensional valorile 0 sau 1.
Funciile booleene pot fi folosite la descrierea funcionrii unor
dispozitive construite cu elemente de circuit avnd dou stri. Acestea din
urm pot fi implementate printr-un ntreruptor nchis sau deschis, printr-un
tranzistor blocat sau n conducie etc.
12 CIRCUITE LOGICE FUNDAMENTALE
Funcionarea unui astfel de element de circuit va fi descris de o

variabil boolean xi aa cum se arat n figura 1.1.
ki
M N
ki deschis => xi=0
M xi N
M ki N
ki nchis => xi=1
Figura 1.1 Descrierea unui element de circuit cu 2 stri folosind o

variabil boolean xi
Funciile booleene elementare sunt funcii booleene de una sau dou

variabile i descriu funcionarea circuitelor logice fundamentale. O poart
logic este un circuit care realizeaz o funcie boolean elementar.
Pentru realizarea cu circuite electronice a funciilor booleene este
necesar punerea n coresponden a valorilor unei mrimi fizice electrice
(tensiune sau curent) cu elementele mulimii {0,1} sau {Fals, Adevrat}.
Cele 2 valori sunt implementate sau reprezentate de 2 domenii disjuncte ale
mrimii fizice alese.
Nivele de tensiune (curent)
Nivel High
Nivel Low
Figura 1.2 Reprezentarea variabilelor booleene prin tensiuni
Situaia n care valorile maxime de tensiune corespund lui 1 logic,

iar cele minime lui 0 logic, definete ceea ce se numete logic pozitiv.
Situaia n care valorile maxime de tensiune corespund lui 0 logic,
iar cele minime lui 1 logic, definete logica negativ.
CIRCUITE LOGICE FUNDAMENTALE 13
Tabelul 1.1 Nivelele logice de tensiune
1 sau H (high) 1 sau L (low)

0 sau L (low) 0 sau H (high)
Logic pozitiv Logic negativ
NOT: Schimbarea conveniei este echivalent cu o negare a variabilelor

booleene. n continuare vom lucra n logic pozitiv.
2.2 Tehnologii de implementare
Circuitele logice pot fi clasificate dup tehnologia de implementare

fizic (vezi anexa lucrrii):
a) circuite logice TTL (Tranzistor-Tranzistor Logic):
- circuite logice TTL standard;
- circuite logice TTL low-power;
- circuite logice TTL rapide;
- circuite logice TTL Schottky.
b) circuite logice cu tranzistoare MOS (Metal Oxid Semiconductor):
- circuite logice MOS;
- circuite logice CMOS (Complementary MOS).
Circuitele logice mai pot fi clasificate i dup tipul ieirii:
- ieire n contratimp;
- ieire cu colector n gol;
- ieire cu 3 stri (tri-state).
Ultimele dou tipuri de circuite logice sunt cele mai folosite la
implementarea magistralelor.
2.3 Pori logice elementare
a) Poarta NU (NOT)
Poarta NU (inversor) este definit de funcia boolean elementar de

o variabil: f a a . Simbolul funciei este prezentat n figura 1.3, iar
tabelul de adevr n tabelul 1.2.
a f a
f a
Figura 1.3 Simbolul porii logice NU
Tabelul 1.2 Tabelul de adevr al funciei logice NU
a f
0 1
1 0
b) Poarta I (AND)
Ieirea circuitului I cu 2 intrri este definit de funcia boolean:

f a, b a b . Simbolul funciei este prezentat n figura 1.4, iar tabelul de
adevr n tabelul 1.3.
a f a b
b
Figura 1.4 Simbolul porii logice I
Tabelul 1.3 Tabelul de adevr al funciei logice I
a b f
0 0 0
0 1 0
1 0 0
1 1 1
c) Poarta I-NU (NAND)
Funcia boolean care descrie funcionarea circuitului I-NU este:

a f a b
b
Figura 1.5 Simbolul porii logice I-NU
Tabelul 1.4 Tabelul de adevr al funciei logice I-NU
a b f
0 0 1
0 1 1
1 0 1
1 1 0
NOT: Aceast poart poate fi realizat folosind un inversor i o poart I

astfel:
a a
f f
b b
Figura 1.6 Realizarea porii logice I-NU
d) Poarta SAU (OR)
Ieirea circuitului SAU cu 2 intrri a i b este definit de funcia

boolean: f a, b a b . Simbolul funciei este prezentat n figura 1.7, iar
tabelul de adevr n tabelul 1.5.
a
f=a+b
b
Figura 1.7 Simbolul porii logice SAU
Tabelul 1.5 Tabelul de adevr al funciei logice SAU
a b f
0 0 0
0 1 1
1 0 1
1 1 1
e) Poarta SAU-NU (NOR)
Funcia boolean care descrie funcionarea porii SAU-NU este:

a
f ab
b
Figura 1.8 Simbolul porii logice SAU-NU
Tabelul 1.6 Tabelul de adevr al funciei logice SAU-NU
a b f
0 0 1
0 1 0
1 0 0
1 1 0
NOT: Realizarea porii SAU-NU se poate face folosind un inversor i o

poart SAU, astfel:
a a
f f
b b
Figura 1.9 Realizarea porii logice SAU-NU
f) Poarta SAU EXCLUSIV (XOR) i poarta COINCIDEN (NXOR)
Funcia boolean SAU-EXCLUSIV (XOR) este descris de:

f a, b a b; f a, b a b a b . Simbolul funciei este prezentat n
figura 1.10, iar tabelul de adevr n tabelul 1.7.
a
f a b
b
Figura 1.10 Simbolul porii logice SAU-EXCLUSIV
Tabelul 1.7 Tabelul de adevr al funciei logice SAU-EXCLUSIV
a b f a b
0 0 0
0 1 1
1 0 1
1 1 0
Funcia boolean COINCIDEN (NXOR) este descris de:

f a, b a b; f a, b a b a b . Simbolul funciei este prezentat n
figura 1.11, iar tabelul de adevr n tabelul 1.8.
a
f a b
b
Figura 1.11 Simbolul porii logice COINCIDEN
Tabelul 1.8 Tabelul de adevr al funciei logice COINCIDEN
a b f a b
0 0 1
0 1 0
1 0 0
1 1 1
2.4 Poarta TTL
Vom studia poarta TTL (Transistor-Transistor Logic) care

realizeaz funcia I-NU, deoarece este cea mai folosit.
Pentru nelegerea modului de funcionare a circuitelor logice este
necesar o bun cunoatere att a regimurilor de funcionare ale
dispozitivelor semiconductoare (diode, tranzistoare bipolare i tranzistoare

MOS) ct i a polarizrilor necesare a fi aplicate acestora pentru a obine
funciile dorite. Principalii parametri sunt: timpul de (ntrziere la)
propagare a informaiei logice de la intrare la ieire (tpd), puterea medie
consumat de poart (Pd) i factorul de calitate (Pa), care se definete ca
fiind produsul dintre Pd i tpd. Schema porii TTL de tip I-NU este
prezentat n figura 1.12.
Vcc
R1 R2 R4
P M T4
A T2 D3
T1
B T3
VILmax
D1 D2 R3 VOHmin
Figura 1.12 Schema intern a porii TTL I-NU
Principiul de funcionare a porii TTL I-NU este prezentat n

continuare. Presupunem c toate intrrile se afl la un potenial
corespunztor valorii minime asociate nivelului logic 1 la intrare (2V);
rezult c jonciunea emitor-baz a tranzistorului T1 este polarizat invers,
deci T1 lucreaz n regiunea activ invers. Circuitul este proiectat astfel
nct cnd T1 conduce invers, T2 s fie saturat i, datorit cderii de tensiune
pe R3, T3 s se deschid i s tind s se satureze. Rezult la ieire o
tensiune VOH egal cu VCEsat= 0,2V a tranzistorului T3. Asociind la intrare
unei tensiuni mai mare de 2 V nivelul logic 1 i la ieire unei tensiuni mai
mic de 0,4V nivelul logic 0 rezult c acest circuit asigur la ieire 0
logic dac toate intrrile sunt 1 logic.
Dac intrarea B este 0 logic (0V), atunci jonciunea emitor-baz a
tranzistorului T1 este deschis i potenialul punctului P, Up= 0,7V, este
insuficient pentru deschiderea tranzistoarelor T2 i T3 (care rmn blocate).
Atunci potenialul punctului M este ridicat i T4 conduce. Rezult valoarea
tensiunii de ieire VOH = VCC - VBEsat4 - R2 IB4 VD3 = 3,6V, care se asociaz
cu 1 logic.
Tranzistorii T3 i T4 conduc deci n contratimp i valorilor de

tensiune corespunztoare obinute pe ieire li se asociaz valorile de 0
logic, respectiv 1 logic.
Caracteristicile porii TTL I-NU sunt:
tpdHL = 8 ns pentru comutare H L
tpdLH = 12 ns pentru comutare L H
Pd = 10 mW
2.5 Particulariti n utilizarea porilor logice
Considerm c avem intrrile a, b i o poart disponibil de tip I-

NU cu patru intrri. Trebuie s realizm funcia f a b , care pe baza
teoremelor algebrei booleene se mai poate scrie: f a b 1 1 sau
f a a b b , de unde rezult conexiunile din figura 1.13:
a a
f b f
b 1
Figura 1.13 Realizri posibile ale funciei I-NU
Observaie: Intrrile neutilizate se conecteaz la 1 logic. Lsate

neconectate (n gol sau n vnt, n aer), ele introduc capaciti
parazite, care produc ntrziere i duc la o funcionare defectuoas a
circuitului. n cazul lucrrilor de laborator, pe panoul didactic, aceste intrri
pot fi totui neconectate, deoarece n acest caz parametrii de performan nu
sunt att de importani.
Funcia NU se poate obine dintr-o poart I-NU cu trei intrri n
mai multe moduri, dup cum scriem expresia inversorului: f a 1 1 sau
f aaa.
a a
f f
1
Figura 1.14 Realizri posibile ale funciei NU

Funcia I de 2 variabile se poate realiza pornind de la expresia:
f a b a b a b (dubl negare, teorema lui De Morgan), astfel

(figura 1.15):
Figura 1.15 Realizare posibil a funciei I
O alt component utilizat n sinteza circuitelor combinaionale

este poarta I-SAU-NU, care realizeaz funcia: f a b c d , avnd
simbolul:
a 451
b
f
c
d
Figura 1.16 Circuitul I-SAU-NU
Funcia SAU-EXCLUSIV efectueaz suma modulo doi ntre dou

variabile: f a b a b a b . Prin transformarea expresiei rezult:
f a b a b (a b) (a b) , deci avem nc dou posibiliti de
materializare a acestei funcii:
a a
b b
f
f
Figura 1.17 Posibiliti de materializare a funciei SAU-EXCLUSIV

3. Desfurarea lucrrii
1. Identificai elementele funcionale ale panoului didactic.

2. Verificai funcionarea corect a porilor I cu 2 sau 4 intrri, a porii
SAU-NU cu 2 intrri i a componentei I-SAU-NU parcurgnd
urmtoarele etape:
a) Identificai tipul componentei TTL;
b) Identificai modul de alimentare al componentei alese la 2.a);
c) Verificai funcionarea circuitelor.
3. Realizai i verificai funcionarea porilor cu numr de intrri mai mare
dect numrul variabilelor funciei.
4. Realizai circuitele XOR i NXOR cu pori I-NU respectiv I-SAU-
NU.
5. Desenai i implementai (realizai cu circuite integrate) urmtoarele
funcii, folosind pori I, SAU, NU.
a) x ( y z)
b) x y x z
c) x ( y z )
d) x y z
e) w ( x y z)
6. Desenai i implementai urmtoarele funcii:

a) ( x ( y z))
b) ( x y ) ( x y )
Anex
1. Familia TTL
Exist cteva subfamilii TTL care realizeaz aceleai funcii, dar

care difer din punctul de vedere al timpului de propagare a informaiei i al
puterii consumate.
Circuitele integrate TTL au de la 14 pn la 62 de pini.
Tabelul 1.7 Familia de circuite integrate TTL

Familia TTL Putere medie consumat Timp de Notaie n catalog

pe poart Pd propagare tpd
Standard 20 10 74xx
High Speed 30 6 74Hxx
Schottky 20 3 74Sxx
TTL Low-Power 2 35 74Lxx
Low-Power 2 15 74LSxx
Schottky
GND
7 6 5 4 3 2 1
8 9 10 11 12 13 14 Vcc
Figura 1.18 Familia de circuite integrate TTL
Pinii circuitului integrat sunt numerotai n sens contrar acelor de

ceasornic. Pentru alimentarea circuitului, la majoritatea circuitelor TTL de
14 pini, pinul 7 este GND (masa = 0Vcc), iar pinul 14 este Vcc (+5Vcc).
2. Familia MOS
Principalele avantaje fa de familia TTL sunt:

imunitatea la zgomot (marginea de zgomot este de 1,5V fa de
0,4V la TTL);
consumul de putere redus.
Cea mai rspndit familie MOS este CMOS.
n figura 1.19 se prezint diferenele ntre valorile tensiunilor care se
asociaz nivelelor logice la familia TTL i familia CMOS.
TTL CMOS
5V Intrare 1 5V
Nivel 1 logic
logic la 3,5V
ieire VOHmin Regiune de
2,4V nedeterminare
1,5V
Intrare 0
0,4V VOLmax logic
0V 0V
Nivel 0 logic la ieire
Figura 1.19 Nivele logice TTL i CMOS

LUCRAREA NR. 2
EDITORUL SCHEMATIC I SIMULATORUL
ACTIVE-HDL (I)
1. Scopul lucrrii
Se prezint editorul schematic i simulatorul din mediul de

proiectare ACTIVE-HDL, urmrindu-se nsuirea stilului de editare a
schemelor numerice i a modului n care acest mediu poate fi folosit la
simularea circuitelor numerice. Se realizeaz cteva scheme elementare,
parcurgndu-se paii necesari n vederea simulrii funcionale viitoare.
2.1 Mediul de proiectare ACTIVE-HDL
ACTIVE-HDL, produs al firmei ALDEC, este un mediu integrat

pentru dezvoltarea de proiecte schematice sau bazate pe limbaje de
descriere hardware: VHDL, Verilog, EDIF sau mixte. Mediul cuprinde mai
multe componente care servesc la editare, compilare, simulare, depanare,
managementul resurselor, execuie, sintez i implementare (figura 2.1).
Enumerm cteva dintre principalele componente ale acestui mediu:
1. Instrumente de introducere a proiectului:

Editor schematic (Block Diagram): permite introducerea
proiectului sub form de schem de pri componente (pori
logice, circuite MSI etc.);
Editorul de limbaje de descriere hardware (HDL Source):
permite specificarea proiectului direct n VHDL sau Verilog;
Editorul de simboluri (Symbol): permite crearea de noi
simboluri i modificarea celor existente.
Editorul de automate finite (State Diagram): permite
introducerea proiectului ntr-o form grafic. Strile i tranziiile
automatelor pot fi descrise prin enunuri scrise n limbaje de
descriere hardware.
Figura 2.1 Componentele ACTIVE-HDL
2. Instrumente de verificare a proiectului:
Simulatorul permite verificarea funcionrii prin vizualizarea

formelor de und. Pentru simulare se pot crea i vectori de test.
3. Instrumente de control:
Workspace / Design Explorer gestioneaz proiectele;

Design Browser conine resursele, biblioteca curent, structura
proiectului care se simuleaz, obiecte HDL sau EDIF selectate;
Library Manager gestioneaz toate bibliotecile ACTIVE-HDL
i coninutul lor;
Console permite introducerea de macrouri sau script-uri sub
form de text i vizualizarea mesajelor generate.
2.2 Editorul schematic
2.2.1 Introducere
Editorul schematic (Block Diagram) este un utilitar de introducere

grafic a schemelor cu circuite numerice i se activeaz din meniu sau cu
pictograma .
Un editor schematic este folosit n general la crearea schemelor
electrice, descriind componentele folosite i conexiunile lor. Desenarea
schemelor poate fi folosit n forma "hard copy" (tiprit) ca documentaie
pentru asamblarea proiectului.
Desenul schematic poate fi convertit n forme electronice, pentru
folosirea cu alte utilitare CAE (Computer Aided Engineerig), precum
programele de machetare PCB (plac de cablaj) sau FPGA sau
simulatoarele logice. Fiierul care conine informaii despre componentele
i conexiunile din desen este numit netlist. Acest fiier nu conine nici o
informaie grafic despre desen, dar este suficient pentru a crea o plac
fizic sau un desen FPGA. Exist cteva formate diferite de netlist folosite
de diferite echipamente.
n editorul schematic, pentru descrierea schemelor i a simbolurilor
logice, se utilizeaz formatul EDIF. Rezultatele simulrii pot fi vizualizate
i n editorul schematic, iar din diagramele bloc se poate crea cod HDL i se
pot obine fiiere grafice.
2.2.2 Simboluri i biblioteci
Componentele folosite n desenarea circuitului trebuie s aib o

reprezentare grafic simbolic. Editorul schematic ACTIVE-HDL vine
cu un set de biblioteci de simboluri grafice cu foarte multe elemente. n
plus ACTIVE-HDL are un editor de simboluri (Symbol ) pentru
crearea unor simboluri noi i modificarea celor existente.
Simbolul schematic const din corpul simbolului i pini. Corpul
simbolului este un desen grafic care poate fi folosit la descrierea funciei
logice a componentei. Pinul este un obiect grafic (o linie) care reprezint
punctul de conectare a dispozitivului, folosit la legarea de alte dispozitive.
Pinul poate fi folosit pentru o singur conectare sau pentru un ir de legturi
(pinul de magistral).
Simbolurile vor fi conectate ntre ele prin conexiuni fizice (fire de

cablaj vizibile pe ecran), sau logice (acestea sunt realizate tot prin fire de
cablaj, dar care nu sunt afiate pe ecran).
2.2.3 Conexiunile fizice i logice
Exist dou moduri de a conecta dispozitivele pe o schem:

Conexiunea fizic este un obiect grafic (numit fir) desenat
pe o schem ntre doi sau mai muli pini;
Conexiunea logic este o conexiune fcut ntre doi sau mai
muli pini fr a desena firul de legtur. Acest tip de
conexiune este n general realizat atribuind nume identice la
dou sau mai multe legturi conectate la pinii dispozitivului.
Un alt exemplu de conexiune este magistrala, care este o colecie de
conexiuni fizice sau logice avnd acelai nume.
2.2.4 Proiecte schematice multiple i ierarhice
Desenele care nu intr pe o pagin schematic pot fi uor realizate

sau folosind pagini (ecrane) multiple sau ca o structur ierarhic de desen.
Pagina schematic multipl nu este diferit de o pagin simpl, doar c nu
se pot face conexiuni fizice ntre pinii de pe dou pagini diferite. n schimb
trebuie s folosim conexiuni logice ca nume de legturi sau nume de
magistral.
NOT: Pentru conectarea circuitelor plasate pe pagini multiple, trebuie s

folosim conexiunile logice. Nu putem folosi legarea direct sau terminalele
de intrare-ieire (I/O).
Desenele ierarhice sunt bazate pe divizarea desenului n seciuni mai

mici (macro-uri). Seciunile sunt desene pe o singur pagin convertite de
editorul schematic n simboluri schematice i salvate n biblioteca
proiectului. Macro-simbolurile pot fi folosite n alte scheme i conectate la
alte simboluri. Acelai macro-simbol schematic poate fi folosit de oricte
ori n cadrul aceluiai proiect. Nivelul schematic superior ocup mai puin
spaiu i este de obicei mai clar pentru utilizator, deoarece folosete
blocurile de nivel nalt pentru a construi desene complexe. Conexiunile
dintre blocurile ierarhice pot fi fcute doar prin intermediul pinilor de
intrare-ieire.
NOT: Macrourile ierarhice (pagini schematice) pot fi conectate la un nivel

ierarhic superior doar prin terminalele de intrare-ieire. n desenele ierarhice
nu sunt permise conexiunile logice prin nume identice.
Proiectele ierarhice pot fi create ncepnd de sus n jos (abordarea
top-down) sau de jos n sus (abordarea bottom-up).
2.2.5 Verificarea desenului
Una din problemele majore care apar la editoarele schematice este

numrul de pai necesar verificrii chiar i a celui mai simplu proiect.
Procesul de verificare const nti din compilarea programului pentru
generarea de netlist, care verific dac toate conexiunile fcute pe schem
sunt corecte din punct de vedere electric i apoi din testarea comportrii
circuitului cu ajutorul simulatorului logic. Dac este gsit vreo greeal,
schema trebuie corectat i ntregul proces trebuie repetat.
Este permis vizualizarea simulrii n editorul schematic. Putem
selecta puncte de test pe schem (probes), rula simularea i observa cum
pinii dispozitivului i schimb strile logice.
2.3 Operaiile editorului schematic
Operaiile editorului schematic ACTIVE-HDL (Block Diagram) sunt

controlate prin activarea pictogramelor i butoanelor din barele de
instrumente sau a comenzilor din meniul Diagram. Principalele operaii
realizate n cursul editrii unui proiect sunt:
iniializarea editorului schematic;
operaii de introducere a desenelor;
operaii de gestionare a paginilor schematice;
operaii de tip Cut and Paste (decupare i lipire);
operaii zoom (de mrire/micorare);
operaii de editare;
operaii pentru verificarea desenului etc.
Toate operaiile sunt prezentate n detaliu n cadrul Anexei 2.
2.4 Construirea unei scheme
Fiecare schem este alctuit din urmtoarele componente:

Cadrul i tabelul paginii;
Simboluri / componente;
Conexiuni (fire sau magistrale);

Terminale i nume de conexiuni;
Grafice i text.
Setrile paginii sunt controlate folosind opiunea Page Setup din
meniul File.
Fiecare simbol al unui obiect const din simbolul grafic, numele
componentei, tipul componentei i atributele. De exemplu, o poart NAND
cu 2 intrri const din simbolul grafic cunoscut pentru poarta logic de tip
NAND, numele (de exemplu U3), tipul NAND2 i atribute grafice specifice,
cum ar fi, de exemplu, unghiul de rotire i oglindirea.
Conexiunile de fire pot fi desenate:
de la pin la pin;
de la pin la un terminal de intrare-ieire (I/O);
de la un pin la o legtur existent;
de la o legtur existent la un pin.
Putem termina un fir la orice locaie de pe schem fcnd dublu clic
pe butonul mouse-ului. Acesta va produce un terminal fictiv, numit i
terminalul firului, reprezentat ca un ptrel cu culoarea magenta.
Toate legturile sunt validate n timp ce sunt desenate i editorul nu
permite nceperea sau terminarea unei legturi dac nu reprezint o
conexiune electric valid.
1. Lansai n execuie editorul schematic al mediului ACTIVE-HDL i

experimentai diversele moduri de lucru ale acestuia conform prezentrii
din lucrare.
2. Editai toate schemele numerice elementare din lucrarea 1:
a) desenndu-le ca ansamblu de pori logice;
b) extrgndu-le din bibliotecile proprii mediului ACTIVE-HDL.
Care mod de lucru este preferabil?
3. Realizai principalele operaii disponibile n editorul schematic
ACTIVE-HDL asupra porilor logice fundamentale prezentate n
lucrarea 1.
LUCRAREA NR. 3
EDITORUL SCHEMATIC I SIMULATORUL
ACTIVE-HDL (II)
1. Scopul lucrrii
Se prezint caracteristicile avansate ale mediului de proiectare

ACTIVE-HDL (editorul schematic i simulatorul). Se ofer exemple de
scheme i un exemplu de proiect ierarhic, parcurgnd-se apoi paii necesari
n vederea simulrii funcionale i temporale a acestora.
2.1 Net-uri
Un net reprezint o reea multi-terminal de fire de cablaj care

interconecteaz componentele logice n cadrul schemelor. Un fir poate fi
desenat activnd pictograma Wire . Numele de net sunt folosite pentru a
lega ntre ele paginile schematice multiple. Toate net-urile care folosesc
acelai nume sunt conectate mpreun. Iniial firelor le sunt asignate numere
ascunse, care sunt folosite intern de ACTIVE-HDL. Oricum, pentru
clarificare i documentare, putem asocia un nume oricrui fir de pe schem.
Acest nume poate descrie funcia semnalului n desen (de exemplu Clock,
Enable, Reset etc.).
Modul detaliat de utilizare a net-urilor este prezentat n Anexa 2.
2.2 Magistrale
O magistral reprezint un set de fire metalice de cablaj grupate sub

un nume generic. Pictograma Bus activeaz editarea magistralelor.
Magistralele pot s nceap i s se termine la orice locaie de pe ecran. Ele
pot s se termine la terminalele i pinii componentelor.
Legarea pinilor la magistrale se activeaz dac este setat modul de

legare automat (din Tools Preferences). Bus taps sunt o reprezentare
grafic prin care se deseneaz legtura dintre un fir i o magistral. Fcnd
clic dreapta cu mouse-ul pe magistrala selectat i selectnd apoi Add Taps
se genereaz automat bus taps. Pinii dispozitivului pot fi astfel conectai,
rnd pe rnd, la magistral.
Mai multe detalii referitoare la utilizarea magistralelor se gsesc n
Anexa 2.
2.3 Plasarea punctelor de alimentare
Pentru a asocia semnalul de alimentare (GND sau PWR) cu un pin

sau cu un fir selectat de pe schem, activai pictograma corespunztoare. Ca
rspuns, ACTIVE-HDL va permite selectarea semnalului de alimentare i a
reprezentrii sale grafice. Simbolul pentru GND sau PWR se
plaseaz la pinul sau firul dorit, unde se va produce o conectare a
alimentrii.
2.4 Simulatorul ACTIVE-HDL
Simularea funcionrii schemelor editate cu Editorul Schematic

(Block Diagram) se face sub aspectul formelor de und, care se vizualizeaz
n ferestre de simulare (Waveform Window). Formele de und pot fi salvate
n fiiere i reutilizate ca i vectori de test pentru alte simulri.
O fereastr de simulare se deschide folosind comanda din meniu sau
pictograma .
Editorul schematic poate opera on-line cu simulatorul (ambele
aplicaii sunt active n acelai timp). Orice schimbare din editorul
schematic este transmis simulatorului care ne atenioneaz asupra
modificrii i cere acordul utilizatorului pentru a face compilarea necesar
pentru a putea relua simularea.
2.4.1 Simularea unei scheme
Pentru a exemplifica funcionarea simulatorului editm schema unui

bistabil de tip D (figura 3.1). Dup compilare, n Design Browser selectm
din lista de sus bistabil.
n fereastra de forme de und adugm semnalele din schem
(Intrare1, Intrare2 i Ieire) din meniu sau prin pictograma i apoi
asociem valori logice pentru cele 2 intrri, din meniu sau cu pictograma
.
FD
Intrare1 D Q Iesire
Intrare2 C
Figura 3.1 Circuitul bistabil D
Dac simulatorul este activat (Initialize Simulation) putem simula

pai simpli (singulari) din schem apsnd unul dintre butoanele Run ,
Run Until sau Run For . Simulatorul arat strile logice ale
punctelor de test din editor dup fiecare pas de simulare.
Putem selecta puncte de test (probes) n schema din editor, dac
simulatorul este activ (figurile 3.2 i 3.3).
FD
0 X
Intrare1 0 D Q X Iesire
0
Intrare2 0 C
Figura 3.2 Pini cu puncte de test (1)

FD
1 1
Intrare1 1 D Q 1 Iesire
0
Intrare2 0 C
Figura 3.3 Pini cu puncte de test (2)
Rezultatele simulrii sunt afiate chiar pe pinii selectai (figura 3.2)

att sub form de caractere alfanumerice c t i n culori diferite. Un
eveniment de simulare este o schimbare a strii logice n oricare din
punctele de test monitorizate. Culorile i simbolurile afiate pe punctele de

test sunt prezentate n tabelul 3.1.
TABELUL 3.1 SIMBOLURILE I CULORILE PUNCTELOR

DE TEST DIN SCHEM
Simbol Culoare Descriere

1 Rou high
0 Verde low
X Albastru nchis nedeterminat
Z Galben nalt impedan sau
neconectat
L Verde activitate necunoscut low
H Rou activitate necunoscut high
U Alb neasignat sau necunoscut
- Gri stare nedefinit sau indiferent
2.4.2 Bibliotecile de componente
Bibliotecile de componente ale sistemului ACTIVE-HDL sunt

stocate intern de ctre programul Library Manager i de baza de date
asociat. Simbolurile schematice i modelele de IC (circuite integrate)
corespunztoare, pachetele etc. sunt toate legate mpreun n cadrul bazei
de date Library Manager.
Pentru a vedea directoarele i coninutul acestor biblioteci, se
selectez programul Library Manager din meniul View sau cu pictograma
. Librria implicit a proiectului apare n Design Browser.
2.5. Gestiunea schemelor de proiect
n ACTIVE-HDL se pot crea urmtoarele structuri de proiect:

proiect mono-pagin;
proiect multi-pagin;
proiect ierarhic.
Selectarea unei anumite structuri de proiect depinde de mrimea
proiectului (numr de simboluri i de conexiuni), de scopul acestuia (pentru
o plac sau un circuit integrat) i de standardele companiei. Urmtoarele
seciuni descriu fiecare tip de proiect amintit i utilizarea sa.
2.5.1 Schema mono-pagin
Proiectele mono-pagin sunt folosite de obicei pentru proiecte de

dimensiuni mici. Cea mai mare dimensiune a planei este 4434
(mrimea E). Marele avantaj al unei scheme mono-pagin este faptul c se
pot folosi conexiuni fizice pentru ntregul proiect i astfel urmrirea
conexiunilor este mai uoar atunci cnd se creeaz o plac sau cnd se
opteaz pentru modul de lucru ierarhic.
Dezavantajele folosirii unor plane de mari dimensiuni sunt:
Redesenarea se face ncet. O schem cu un numr mare de
simboluri este mai greu de defilat pe ecran dec t o schem cu
mai puine componente;
Sunt dificil de tiprit cu o imprimant laser. Planele mari
trebuie tiprite cu ajutorul unui plotter.
2.5.2 Schema multi-pagin de tip flat
Dac proiectul devine prea mare pentru o singur pagin, se poate

folosi o structur de proiect multi-pagin. Cnd se creeaz o nou plan,
aceasta devine automat parte a proiectului curent. Orice s-ar desena pe
aceast plan, aparine aceleiai plci sau cip (circuit integrat) ca i prima
plan. Pentru a face conexiuni ntre paginile schemei, trebuie executate
conexiuni logice prin folosirea acelorai nume de net, terminale de intrare-
ieire sau bus taps n toate planele schemei. De exemplu, introducnd
terminalul de I/O numit CLOCK pe plana 1 i numele de net CLOCK pe
plana 2, se vor conecta automat cele dou obiecte.
Avantajele n cazul folosirii unor structuri de proiect multi-pagin
sunt urmtoarele:
Se pot folosi mrimi mici de plan, care sunt mai uor de tiprit
cu imprimante laser i mai uor de mnuit n producie, testare
sau alte departamente;
Se poate lucra cu mrimi de proiect nelimitate, fr a se
condensa schemele.
Folosirea schemelor multi-pagin are urmtoarele dezavantaje:
Erorile de conectare ntre plane sunt detectate doar atunci cnd
este creat lista de componente (netlist);
Toate numele de net sunt globale. Aceasta nseamn c se pot
conecta accidental dou net-uri prin asignarea aceluiai nume.
NOT: Toi specificatorii de referin pentru simboluri ntr-o schem multi-

pagin trebuie s fie unici. ACTIVE-HDL asociaz automat numere unice.
Dac se asociaz manual aceeai referin la dou dispozitive diferite, la
crearea listei de componente se semnaleaz eroare.
2.5.3 Schema ierarhic
Datorit numrului mare de simboluri folosite n proiectele ASIC (n

mod normal cteva mii), este foarte dificil s se lucreze cu asemenea
proiecte folosind structuri de proiect mono sau multi-pagin. Proiectele cer,
n mod normal, mii de primitive simple, precum pori i bistabili, pentru a fi
folosite pentru dispozitive PLD, FPGA sau ASIC. Pentru a simplifica
schemele, proiectanii prefer s foloseasc componente de nivel nalt, care
au o funcionalitate clar, de exemplu dispozitive echivalente TTL.
Soluia pentru aceast problem este conceptul de macro ierarhic.
Un astfel de macro este un dispozitiv din bibliotec, dispozitiv care apare ca
o component standard, dar care este implementat intern ca o schem sau ca
o list de componente. De exemplu, se poate crea un echivalent pentru
numrtorul TTL 4162 prin desenarea unei scheme macro doar cu pori i
bistabili. Acest macro poate fi salvat n bibliotec i folosit de mai multe ori
n proiecte. Cteva biblioteci FPGA sunt deja livrate cu un anumit numr de
macro-uri ierarhice, astfel nct utilizatorul nu mai este nevoit s le creeze el
nsui.
Proiectele ierarhice sunt foarte eficiente la proiecte de mari
dimensiuni (PLD, FPGA, ASIC etc.). n schemele macro ierarhice toate
numele de net-uri i cele de referin sunt locale. Aceasta nseamn c se
pot folosi aceleai nume de semnal de cteva ori n macro-uri diferite, iar
acestea nu vor fi automat conectate.
Conexiunile dintre schemele ierarhice i restul proiectului sunt
fcute prin terminale de intrare-ieire (I/O). Aceste terminale sunt convertite
n simboluri de pini ierarhice, i, dup ce simbolul este plasat pe plana
schemei, conexiunile pot fi fcute la aceti pini. Astfel se permite afiarea
explicit a tuturor conexiunilor n schema ierarhic.
Figura 3.4 Structura de proiect ierarhic

Deoarece doar semnalele prezentate ca i pini terminali trebuie
conectate, trebuie plasate puine fire, simplificndu-se astfel proiectarea.
Schema ierarhic este convertit ntr-un simbol de bibliotec care poate fi
plasat n orice alt schem.
Avantajele folosirii proiectelor ierarhice sunt urmtoarele:
Simbolurile din biblioteci pot reprezenta blocuri funcionale de
dimensiuni mari, implementate n detaliu la niveluri ierarhice
inferioare. Examinnd schema de nivel nalt, proiectantul poate
vedea structura general de proiectare fr a fi copleit de
detaliile de implementare;
Metodologiile top-down sau bottom-up, disponibile la
proiecte ierarhice permit lucrul n grup. Fiecare seciune de
proiectare poate fi repartizat unui proiectant diferit. Toate
conflictele ntre diferitele seciuni de proiectare sunt eliminate
deoarece interfeele sunt fcute prin pini simbolici definii
explicit;
Se pot folosi mai multe instanieri ale aceluiai macro. Dac
aceeai schem ar fi trebuit s fie folosit ntr-o proiectare de tip
flat, ar fi trebuit s fie duplicat pentru fiecare instaniere.
Fiecare corecie la schema macro nseamn editarea tuturor
apariiilor. Macro-ul ierarhic este modificat doar o singur dat
pentru c toate apariiile sale vor fi automat modificate de ctre
editorul de proiect ierarhic;
Macro-urile pot fi folosite n proiecte multiple. Se poate proiecta
un set de module reutilizabile care pot fi pstrate n macro-uri
ierarhice fiind folosite ulterior n mai multe proiecte.
Dezavantajele folosirii proiectelor ierarhice sunt urmtoarele:
Numele de net-uri pot deveni foarte lungi. Multe utilitare de

proiectare a circuitelor nu accept liste de componente ierarhice.
Acest lucru cere producerea unei liste de tip flat din proiectul
ierarhic. Metoda folosit pentru crearea identificatorilor de
referin unici adaug numele de referin al ierarhiei la fiecare
referin de simbol. De exemplu, un simbol U58 ntr-un macro
numit H8, va fi denumit H8/U58. n proiectul ierarhic
multinivel, aceste nume pot deveni foarte lungi, depinznd de
numrul de nivele ierarhice;
Post-adnotarea este dificil de implementat, n special pentru
proiecte PCB. De asemenea, nu exist programe de proiectare
PCB care s accepte liste de componente ierarhice. Din acest
motiv, toate numele de net-uri i numele de referin trebuie
convertite n identificatori unici. Metoda implicit de realizare a
acestui lucru este de a aduga prefixul ierarhiei la fiecare nume
ierarhic (de exemplu H50/H2/U30);
Este imposibil separarea n macro-uri a seciunilor de circuit ale
aceluiai dispozitiv. Seciunile pot fi grupate manual ntr-un
singur dispozitiv n programul de aranjare (creare a layout-ului)
al PCB, dar nu i n schema ierarhic;
Modificarea macro-urilor necesit, de multe ori, schimbarea
simbolurilor lor. De exemplu, dac se dorete adugarea sau
eliminarea unor semnale din macro-ul ierarhic, simbolul pentru
acel macro va fi schimbat. Aceasta poate duce la corecii ale
conexiunilor n toate paginile schemei n care se folosete acel
macro.
Gestiunea proiectelor multi-pagin, cu principalele operaii i reguli
ce trebuie respectate la crearea unor astfel de proiecte, precum i un
exemplu detaliat de proiect ierarhic sunt prezentate pe larg n Anexa 2.
1. Realizai toate proiectele din lucrarea precedent folosind noile

caracteristici prezentate n aceast lucrare.
2. Realizai o schem complex folosind pentru conectare magistrale
n loc de fire simple. Cum se modific viteza de introducere i
simplitatea proiectului?
3. Simulai schemele realizate:
a) schemele cu conexiuni din fire singulare;
b) schemele cu conexiuni prin magistrale.

Care variant este mai avantajoas?
4. Creai, dup model, un proiect ierarhic, parcurgnd toi paii
prezentai n Anexa 2.
5. Implementai toate schemele din lucrrile anterioare
descompunndu-le n componente i lucrnd cu proiecte ierarhice
i apoi i cu magistrale. Ce constatai referitor la uurina n
proiectare i la eficien?
LUCRAREA NR. 4
CIRCUITE LOGICE COMBINAIONALE
1. Scopul lucrrii
Se prezint circuitele logice combinaionale fundamentale. Se

realizeaz circuite combinaionale pentru implementarea unor funcii
booleene n form canonic i minimal. Se studiaz i se verific
funcionarea unor circuite combinaionale: circuit care realizeaz
incrementarea cu 1 a codului BCD, comparator de numere pe 2 bii,
sumator de numere pe 2 bii.
Circuitele logice combinaionale constituie clasa dispozitivelor

numerice fr memorie, circuite ale cror ieiri, la un moment dat, sunt
complet determinate de intrri. Ele sunt alctuite din arbori de pori logice
elementare. Pentru realizarea lor sunt suficiente unul sau mai multe tipuri de
pori logice elementare.
2.1 Logic pozitiv i logic negativ
La implementarea funciilor logice cu dispozitive electronice,

acestea opereaz cu tensiuni i nu cu nivele logice. Exist ntotdeauna dou
interpretri ale oricrui tabel de adevr care descrie funcionalitatea unei
pori, bazate pe logica pozitiv i respectiv pe logica negativ. Valorile de
tensiune pot fi interpretate ca nivele logice numai prin prisma acestor
convenii. Tensiunile de la ieire sunt fizic aceleai, numai interpretarea
logic difer.
Pn acum am presupus c "1" logic este reprezentat prin nivelul de
tensiune mai mare dect "0" logic. Aceast convenie se numete logic
activ pe 1 (active high) sau logic pozitiv. Cnd dorim activarea unui
anumit semnal (de exemplu "deschide ua"), aplicm un nivel de tensiune
mai mare (High) pe acea linie de semnal i acesta este interpretat ca "1"
logic. Convenia opus este ns uneori preferabil, mai ales atunci cnd
folosim pori I-NU sau SAU-NU pentru implementarea logicii care

iniiaz evenimentul (logic de validare) sau i mpiedic manifestarea sau
apariia (logic de invalidare). Aceast convenie se numete logic activ
pe 0 sau logic negativ. n acest caz, se folosete nivelul de tensiune
cobort (Low) pentru a indica faptul c semnalul este activat, n timp ce
nivelul de tensiune mai mare (High) indic faptul c semnalul este inactiv.
n figura 4.1 se prezint un tabel de adevr exprimat n termenii a
dou valori de tensiune relative, High i Low. n interpretarea logicii
pozitive, tabelul de adevr descrie o funcie I, dar n interpretarea logicii
negative, obinem funcia SAU.
Fiind dat o funcie n logic pozitiv, putem afla funcia sa
echivalent n logic negativ aplicnd teoremele lui De Morgan:
A B A B
A B A B (4.1)
Tabel de adevr
al tensiunilor Logic pozitiv Logic negativ
A B F A B F A B F
low low low 0 0 0 1 1 1
low high low 0 1 0 1 0 1
high low low 1 0 0 0 1 1
high high high 1 1 1 0 0 0
Figura 4.1 Interpretrile tabelului de adevr n logic pozitiv i negativ
Din cauza realelor posibiliti de confuzie, este de preferat s se

evite folosirea amestecat a logicii pozitive i a celei negative ntr-un
acelai proiect. ns acest fapt nu este ntotdeauna posibil, de aceea trebuie
verificat ntotdeauna cu mare atenie convenia folosit pentru fiecare
semnal n parte, pentru a evita situaii de genul conectrii unui semnal de
ieire activ pe "1" la un semnal de intrare activ pe "0".
2.2 Funcii incomplet specificate
Pn acum am presupus c trebuie s definim o funcie de n

variabile pentru toate cele 2n combinaii posibile ale variabilelor de intrare.
n realitate, lucrurile nu stau ntotdeauna astfel.
S considerm o funcie care are drept intrri un semi-octet n codul
BCD (vezi Anexa 1). Reamintim c numerele BCD sunt cifre zecimale din
intervalul [0-9] care sunt reprezentate de numere binare pe patru bii,
folosind combinaiile 00002 (0) pn la 10012 (9). Celelalte combinaii, de
la 10102 (10) pn la 11112 (15) nu vor fi niciodat ntlnite. Putem
simplifica expresiile booleene presupunnd c funcia are n aceste cazuri
un comportament indiferent (sau don't care).
Tabelul 4.1 reprezint tabelul de adevr al unui circuit care
realizeaz cod BCD incrementat cu 1. Fiecare numr BCD este reprezentat
cu patru variabile booleene, A, B, C i D. Ieirea circuitului de incrementare
este reprezentat de funcii booleene de patru variabile: W, X, Y i Z.
Tabelul 4.1 Tabelul de adevr al circuitului cod BCD incrementat cu 1
A B C D W X Y Z
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 0 1 1
0 0 1 1 0 1 0 0
0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
1 0 0 0 1 0 0 1
1 0 0 1 0 0 0 0
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Valorile funciilor sunt "" (indiferente sau don't care) pentru toate
combinaiile variabilelor de intrare care nu apar niciodat. A nu se confunda
aceast valoare "" cu valoarea "" sau "X" raportat de multe simulatoare
logice, unde ea reprezint o valoare nedefinit (sau don't know). Orice
implementare practic a circuitului va genera totui o anumit ieire pentru
cazurile indiferente. Folosind ntr-un tabel de adevr valoarea "X" sau ""
nseamn c avem posibilitatea de a alege ntre a atribui valoarea 0 sau 1
logic respectivei ieiri din tabelul de adevr. n general urmrim s alegem
acea valoare care va duce la cea mai simpl implementare fizic.
2.3 Simplificarea circuitului
Simplificarea circuitului este operaia de gsire a unui circuit care

este funcional echivalent cu circuitul dat, dar care este mai simplu ntr-
un anumit sens.
Putem oricnd aplica legile algebrei booleene pentru a simplifica o
expresie, dar atunci apar mai multe probleme. n primul rnd, nu exist
algoritm care s determine dac soluia obinut este optim - atunci
nseamn c nu tim cnd putem s ncetm s mai cutm soluii
simplificatoare. n al doilea rnd, de multe ori este necesar s complicm
expresiile nainte de a le putea simplifica. Este mpotriva firii umane de a
cuta un "minim local" n sperana gsirii unei soluii globale mai bune, dar
este exact ceea ce suntem nevoii s facem. n fine, este mult prea riscant s
manipulm manual expresii booleene, mai ales de mari dimensiuni.
Deoarece exist suficient de multe unelte software de simplificare a
expresiilor booleene, de ce trebuie s nvm metode manuale, mai ales
atunci cnd acestea sunt inaplicabile pentru probleme cu multe variabile
(mai mult de ase)? Este totui necesar cunoaterea principiilor
fundamentale utilizate n simplificare. Pe msur ce instrumentele CAD
devin tot mai sofisticate, trebuie s avem o cunoatere mai profund a
algoritmilor pe care ele le aplic pentru a le putea utiliza efectiv. i s nu
uitm c instrumentele CAD au fost scrise tot de oameni i c ele nu
funcioneaz ntotdeauna fr greeal! Trebuie s fim n msur s
verificm rezultatul generat de aceste instrumente.
Criteriul tradiional al simplificrii l constituie numrul de pori, iar
n vederea satisfacerii lui au fost descoperite mai multe metode i algoritmi.
ns odat cu apariia noilor tehnologii, adeseori nu numrul de pori este
cel care conteaz att de mult, ci numrul sau lungimea firelor de cablaj.
Acest aspect schimb radical procesul de simplificare. Nu vom insista aici
asupra acestor criterii; vom prezenta n continuare cteva reguli simple de
simplificare, care sunt cel mai des folosite i care sunt adeseori suficiente
pentru proiecte mai mici.
a) introducerea de variabile auxiliare

Aceast metod se mai numete i partajarea semnalelor. S lum de
exemplu dou definiii:
a x y zw
b x y z w (4.2)
Vom introduce variabilele auxiliare u i v definite astfel:
u x y
v z w (4.3)
Atunci:
a uv
b u v (4.4)
b) aplicarea teoremelor algebrei booleene
Practic, prin aplicarea teoremelor se obine un circuit echivalent (nu
neaprat mai simplu). Trebuie ns inut cont de faptul c n termenii
electronicii, porile I-NU sunt ntructva mai simple dect porile I i
SAU, astfel nct uneori aplicarea teoremelor conduce ntr-adevr la un
circuit mai simplu.
c) eliminarea termenilor redundani
Rezult n urma aplicrii urmtoarelor echivalene:
xx x x y x y
x y x y y x ( x y ) x y (4.5)
Exist mai multe metode utilizate pentru simplificarea expresiilor

booleene, dintre care cele mai cunoscute sunt metoda lui M. Karnaugh
(construirea diagramelor Karnaugh) i metoda iterativ Quine-McCluskey
(larg rspndit n programele de simplificare automat a expresiilor
booleene).
2.4 Aplicaii: implementarea funciilor logice
2.4.1 Funcia multidimensional cod BCD incrementat cu 1
Am prezentat n seciunea 2.3 funcia cod BCD incrementat cu 1 ca

un exemplu de funcie cu combinaii indiferente. Pe baza tabelului de
adevr 4.1 se genereaz diagrame Karnaugh de 4 variabile (figura 4.2):
Figura 4.2 Diagramele Karnaugh ale funciei cod BCD incrementat cu 1
Urmrim s realizm cele mai mari grupri posibile de celule

adiacente, profitnd de prezena locaiilor indiferente pentru a mri
suprafaa sub-cuburilor. Obinem urmtoarele expresii pentru fiecare funcie
de ieire unidimensional (W, X, Y i Z) din componena circuitului:
W B C D A D; X B D B C B C D;
(4.6)
Y A C D C D; Z D.
2.4.2 Comparator de numere pe doi bii
Se cere proiectarea unui circuit care primete la intrare dou numere

pe doi bii, N1 i N2, i genereaz trei ieiri: F1 dac N1 = N2, F2 dac N1
< N2 i F3 dac N1 > N2. Vom nota biii constitueni ai numerelor N1 i N2
prin A, B i respectiv C, D.
Primul pas n abordarea problemei este de a nelege foarte clar
funcionalitatea circuitului. Vom construi aadar o schem bloc a circuitului
i vom determina tabelele de adevr ale funciilor (figura 4.3):
A B C D F1 F2 F3
A 0 0 0 0 1 0 0
AB = CD
B N1 F1 0 0 0 1 0 1 0
AB < CD 0 0 1 0 0 1 0
F2
C AB > CD 0 0 1 1 0 1 0
F3
D N2 0 1 0 0 0 0 1
0 1 0 1 1 0 0
0 1 1 0 0 1 0
0 1 1 1 0 1 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 1 0 0
1 0 1 1 0 1 0
1 1 0 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
1 1 1 1 1 0 0
Figura 4.3 Schema bloc i tabelul de adevr al comparatorului pe 2 bii
n continuare, pe baza tabelului de adevr, vom obine urmtoarele

diagrame Karnaugh (figura 4.4) pentru ieiri:
AB A AB A AB A
CD 00 01 11 10 CD 00 01 11 10 CD 00 01 11 10
00 1 0 0 0 00 0 0 0 0 00 0 1 1 1
01 0 1 0 0 01 1 0 0 0 01 0 0 1 1
D D D
11 0 0 1 0 11 1 1 0 1 11 0 0 0 0
C C C
10 0 0 0 1 10 1 1 0 0 10 0 0 1 0
B B B
F1 F2 F3
Figura 4.4 Diagramele Karnaugh pentru comparatorul pe 2 bii
Vom obine urmtoarele expresii pentru funcii:

F1 A B C D A B C D A B C D A B C D
F1 ( A C) ( B D)
(4.7)
F2 A B D B C D A C
F3 A C A B D B C D
2.4.3 Sumator de numere pe doi bii

Se cere proiectarea unui circuit care primete la intrare dou numere

pe doi bii, N1 i N2, i genereaz la ieire un numr binar pe 3 bii, N3. i
aici, numrul N1 este reprezentat de biii A i B, N2 prin C i D, iar N3 prin
funciile booleene X, Y i Z, unde X reprezint transportul (carry), iar Y i
Z sunt biii propriu-zii constitueni ai rezultatului.
Vom construi de asemenea o schem bloc a circuitului i vom
determina tabelele de adevr ale funciilor (figura 4.5):
A B C D X Y Z
A 0 0 0 0 0 0 0
X
B N1 0 0 0 1 0 0 1
Y 0 0 1 0 0 1 0
N3
C Z 0 0 1 1 0 1 1
D N2 0 1 0 0 0 0 1
0 1 0 1 0 1 0
0 1 1 0 0 1 1
0 1 1 1 1 0 0
1 0 0 0 0 1 0
1 0 0 1 0 1 1
1 0 1 0 1 0 0
1 0 1 1 1 0 1
1 1 0 0 0 1 1
1 1 0 1 1 0 0
1 1 1 0 1 0 1
1 1 1 1 1 1 0
Figura 4.5 Schem bloc i tabel de adevr pentru sumatorul pe 2 bii
n continuare, pe baza tabelului de adevr, vom obine urmtoarele

diagrame Karnaugh (figura 4.6) pentru ieiri:
A A A
AB AB AB
CD 00 01 11 10 CD 00 01 11 10 CD 00 01 11 10
00 0 0 0 0 00 0 0 1 1 00 0 1 1 0
01 0 0 1 0 01 0 1 0 1 01 1 0 0 1
D D D
11 0 1 1 1 11 1 0 1 0 11 1 0 0 1
C C C
10 0 0 1 1 10 1 1 0 0 10 0 1 1 0
B B B
X Y Z
Figura 4.6 Diagramele Karnaugh pentru sumatorul pe 2 bii

Vom obine urmtoarele expresii pentru funciile de ieire:
X AC B C D A B D
Z BD BD BD
(4.8)
Y B ( A C ) B ( A C D)
sau : Y A B C A B C A C D A C D A B C D A B C D
Observm c putem reduce i mai mult expresiile finale dac

utilizm operatorul SAU-EXCLUSIV. Acest lucru se vede foarte clar dac
examinm expresia lui Y minimizat cu SAU-EXCLUSIV i apoi
minimizat doar n form de sum de produse.
n figura 4.7 sunt prezentate cele dou variante posibile de
implementare a funciei Y:
A B C D
A
Y1
C
Y2
Figura 4.7 Dou variante de implementare pentru funcia Y

1. Se vor realiza i se vor verifica schemele logice care implementeaz

funciile W, X, Y i Z ale circuitului cod BCD incrementat cu 1.
2. Se vor implementa funciile F1, F2 i F3 constituente ale comparatorului
de numere binare pe 2 bii, potrivit expresiilor obinute dup
minimizare. Se va verifica funcionarea comparatorului. Pot s fie active
mai multe semnale de ieire simultan?
3. Se vor implementa funciile X i Z constituente ale sumatorului de
numere binare pe 2 bii, conform expresiilor obinute dup minimizare.
Se va verifica funcionarea sumatorului.
4. Se va implementa funcia Y din cadrul aceluiai sumator potrivit celor
dou scheme din figura 4.7. Care variant este mai avantajoas?
5. Se va construi un convertor de cod din 8421 n 2421, parcurgndu-se
toi paii succesivi prezentai la comparator i la sumator. Se vor
implementa funciile constituente ale convertorului i se vor verifica din
punct de vedere funcional.
6. Pentru problemele enunate anterior, se va realiza implementarea numai
cu pori I-NU; cu pori SAU-NU; cu pori I-SAU-NU. Comparai
implementrile respective. Care este implementarea cea mai avantajoas
din punctul de vedere al preului, al numrului de pori i a suprafeei
ocupate de circuitele integrate?
LUCRAREA NR. 5
CIRCUITE LOGICE COMBINAIONALE MSI
1. Scopul lucrrii
Se studiaz i se verific funcionarea unor componente integrate pe

scar medie (MSI Medium Scale Integration): demultiplexor, multiplexor,
decodificator. Se studiaz i se verific funcionarea convertorului de cod
din binar natural n cod Gray (binar reflectat). Se studiaz comportarea unor
circuite combinaionale MSI conform descrierii funcionale din catalog:
detector de paritate, codificator prioritar.
Blocurile constitutive ale dispozitivelor numerice sunt uniti mai

mari dect porile logice obinuite. n tehnologia MSI se ncadreaz
circuitele integrate pe scar medie, i anume cele care cuprind 50-500 de
tranzistori integrai.
Circuitele integrate MSI ofer utilizatorului structuri logice mai
complexe, disponibile ca module standard. Din acest motiv, sinteza cu
circuite integrate SSI (Small Scale Integration) se utilizeaz n prezent
numai acolo unde nu pot fi folosite circuitele cu nalt grad de integrare. n
mod obinuit circuitele logice elementare sunt necesare pentru a realiza
adaptri sau interfari ale circuitelor integrate MSI i LSI (Large Scale
Integration) standardizate, care nu satisfac ntotdeauna cu exactitate toate
cerinele proiectului.
Anumite combinaii ale unui numr relativ mic de pori logice reprezint
funcii care se ntlnesc foarte des i constituie ceea ce am putea numi un
al doilea nivel de circuite elementare - MSI. ntotdeauna forma ecuaiilor
logice care dorim s fie implementate cu circuite MSI trebuie corelat cu
circuitele integrate MSI disponibile n cataloage. Din acest motiv, un
sistem de proiectat trebuie definit mai nti sub form de blocuri MSI i
LSI, iar momentul n care se trece la scrierea ecuaiilor logice trebuie
amnat ct mai mult.
2.1 Demultiplexorul (DMUX)
Demultiplexarea este operaia de distribuire a unui semnal surs x la

mai multe destinaii yi n funcie de valoarea unor semnale de selecie s. n
mod evident, semnalul s denot un index, un numr. Pentru a deriva un
circuit dintr-un demultiplexor, este necesar s stabilim o codificare a
ntregilor n termenii semnalelor numerice. Codificarea standard este cea
binar, care se bazeaz pe ipoteza de pornire c valoarea binar a unui
semnal (0 sau 1) este luat drept valoare numeric i c fiecare
component a semnalului (s0, s1, ) este un termen ponderat n suma s, i
anume:
s s0 2 0 s1 21 s 2 2 2 ...si 2 i ... (5.1)
Funcia demultiplexorului o exprimm ca:
yi = (if i = s then x else 0)

yi x i s
Circuitul rezultant are dou ieiri i este prezentat n figura de mai

jos, mpreun cu simbolul utilizat pentru demultiplexor.
Y1 x s0 Y1
1
X
X Y0 x s0
Y0
0
S0 S0
Figura 5.1 Demultiplexorul 1:2
Pentru a obine un demultiplexor cu mai multe ieiri, se folosete

tehnica de cascadare: un demultiplexor cu 2n ieiri poate fi ntr-adevr
obinut prin cascadarea a n nivele de demultiplexoare cu 2 ieiri, cum se
poate vedea n figura 5.2. Se vorbete despre un demultiplexor 1-la-2n.
Y3 x s1 s0
x
Y2 x s1 s0
Y1 x s1 s0
Y0 x s1 s0
S1 S0
Figura 5.2 Cascadarea demultiplexoarelor
Dac intrarea x este meninut constant la valoarea 1 logic, atunci

ys = 1 i toate celelalte ieiri sunt 0. n acest caz, demultiplexorul acioneaz
ca un decodificator al cuvntului de cod binar s (iar x este numit semnal de
validare (enable)). Aadar, termenii de demultiplexor i decodificator sunt
adeseori folosii ca echivaleni n practic.
Exist mai multe tipuri de demultiplexoare disponibile: 1-la-2
(prezentat anterior), 1-la-4, 1-la-8 etc. (figura 5.3):
I I
A0
A0
A1
A1 DMUX 1:4 DMUX 1:8
A2
O0 O1 O2 O3 O0 O1 O2 O3 O4 O5 O6 O7
Figura 5.3 Demultiplexoare 1:4 i 1:8
2.2 Multiplexorul (MUX)
Circuitele de multiplexare sunt circuite logice combinaionale care

permit trecerea datelor de la una din intrri spre o ieire unic. Un
multiplexor este inversul demultiplexorului. Funcia sa const n a uni mai
multe surse xi ntr-o destinaie unic y n funcie de semnalul de selecie s.
Din acest motiv el mai este numit i selector.
Funcia multiplexorului poate fi exprimat astfel:
y = (if s then x1 else x0)
y x0 s x1 s
Circuitul rezultant are dou intrri i este prezentat n figura
urmtoare, mpreun cu simbolul utilizat pentru multiplexor.
X1
X1 1
Y
Y
X0 X0 0
S0
S
Figura 5.4 Multiplexor 2:1
Cascadarea se face n mod analog cu cea a demultiplexoarelor.

Aceste circuite se gsesc i n form integrat, n capsule MSI.
Prezentm n continuare un multiplexor cu 4 intrri: selectarea intrrilor se
face cu 2 bii:
I0 I1 I2 I3
A0
A1 MUX 4:1
Figura 5.5 Multiplexor 4:1
Implementarea din 3 MUX 2:1 (prin cascadare) duce la realizarea

unui MUX 4:1 folosind schema bloc:
X3
1
X2
0
1 Y
S0
X1 0
1
X0
0
S0 S1
Figura 5.6 Multiplexor 4:1 obinut prin cascadarea a trei

multiplexoare 2:1
Circuitul poate fi implementat cu pori TTL sau folosind 3 circuite

integrate specializate MUX 2:1.
Prezentm simbolul circuitului multiplexor MSI 4151 cu trei intrri

de selecie (adres) care realizeaz funcia:
Y C B A D0 C BA D1 CB A D2 C BA D3 C B A D4 C BA D5 CB A D6 CBA D7
cnd ENABLE = 0. Pentru ENABLE = 1 ieirea circuitului este Y = 0.
D0
W
D1
D2 Y
D3
D4
D5
D6
D7
A
B
C
ENABLE
4151
Figura 5.7 Multiplexor MSI 8:1 (4151)
2.3 Decodificatorul
Decodificatorul este un circuit logic combinaional cu funcia de a

asigura o singur ieire a circuitului activ la un moment dat, pentru o
combinaie (cuvnt de cod binar) corespunztoare a variabilelor de
intrare. n general ieirile decodificatoarelor sunt active pe 0 logic,
deoarece implementarea lor este realizat cu pori de tip I-NU. Vom
studia ca exemplu decodificatorul BCD-zecimal, care decodific intrrile
din cod BCD n zecimal. Circuitul MSI corespunztor este 442. n figura
5.8 este prezentat simbolul circuitului 442, iar n tabelul 5.1 tabelul de
adevr.
A 0
1
B 2
C 3
4
D 5
6
7
8
9
442
Figura 5.8 Decodificator MSI BCD-zecimal (442)

Tabelul 5.1 Tabelul de adevr al decodificatorului BCD-zecimal
N Intrri - BCD Ieiri - zecimal

r
D C B A 0 1 2 3 4 5 6 7 8 9
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
2 0 0 1 0 1 1 0 1 1 1 1 1 1 1
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
5 0 1 0 1 1 1 1 1 1 0 1 1 1 1
6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8 1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
INVALID
1 1 0 0 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1
2.4 Convertor de cod din binar natural n binar reflectat (Gray)
Un convertor de cod este un circuit combinaional cu ieiri multiple

care realizeaz conversia unui cuvnt dintr-un cod n alt cod.
Se consider c la intrare se aplic un cuvnt n cod binar natural pe

4 bii B3B2B1B0, iar la ieire se obine cuvntul n cod Gray (binar reflectat),
tot pe 4 bii, G3G2G1G0.
n tabelul 5.2 se prezint funcionarea convertorului de cod din binar
natural n binar reflectat (Gray).
Tabelul 5.2 Tabelul de adevr al unui convertor de cod din binar n binar
reflectat
B3 B2 B1 B0 G3 G2 G1 G0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0
Expresiile funciilor de ieire, dup minimizare, sunt:
G0 B1 B0 B0 B1 B1 B0
G1 B2 B1 B1 B2 B2 B1
G2 B3 B2 B2 B3 B3 B2 (5.2)
G3 B3
Implementarea funciilor obinute pentru ieirile convertorului de

cod se poate face cel mai simplu utiliznd pori logice SAU-EXCLUSIV, ca
n figura 5.9.
B3 G3
G2
B2
486
G1
B1
486
G0
B0
486
Figura 5.9 Convertor de cod din binar n binar reflectat (Gray)
2.5 Detector / generator de paritate
Circuitul integrat 4180 din figura 5.10 reprezint un detector /

generator de paritate pe 9 bii (8 bii n cuvntul de cod transmis + bitul de
paritate), a crui comportare este descris n tabelul 5.3. Acest gen de
circuite se folosete mai ales n transmisii de date, pentru verificarea
corectitudinii transmisiei.
Tabelul 5.3 Tabelul de adevr al unui detector / generator de paritate
Intrri Ieiri
de valori de EI OI par impar
1 de la A la H
Par 1 0 1 0
Impar 1 0 0 1
Par 0 1 0 1
Impar 0 1 1 0
X 1 1 0 0
X 0 0 1 1
n funcie de operaia efectuat, generare sau detectare de paritate,

intrrile EI (pentru paritate par) i OI (pentru paritate impar) sunt folosite
ca i bit de paritate (bitul 9).
Lungimea cuvintelor a cror paritate se genereaz / verific poate fi
extins prin cascadarea circuitelor 4180.
A
B
C
D
E
F 4180
G
H
EI EVEN
OI ODD
Figura 5.10 Detector/generator de paritate 4180
2.6 Codificator prioritar
Circuitul din figura 5.11 reprezint un codificator prioritar, iar n

tabelul 5.4 este prezentat funcionarea lui. Dac intrarea de activare EI = 0
i cel puin una dintre intrrile 0 - 7 este activ (nivel logic 0) atunci ieirile
A2, A1, A0 iau valoarea corespunztoare codului celei mai prioritare intrri
active (7 este intrarea cea mai prioritar). n cazul n care cel puin o intrare
este activ, ieirea GS este 0. Dac EI = 0 i nici o intrare nu este activ,
atunci ieirea EO = 0.
Tabelul 5.4 Tabelul de adevr al codificatorului prioritar
Intrri Ieiri
EI 0 1 2 3 4 5 6 7 A2 A1 A0 GS EO
1 X X X X X X X X 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 X X X X X X X 0 0 0 0 0 1
0 X X X X X X 0 1 0 0 1 0 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
0 X X X 0 1 1 1 1 1 0 0 0 1
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1
0 A0
1
2 A1
3 A2
4
5
6
7 GS
EI EO
4148
Figura 5.11 Codificatorul prioritar integrat MSI 4148
1. Se realizeaz circuitul din figura 5.1 i i se verific funcionarea

conform ecuaiilor.
2. Se realizeaz circuitele din figurile 5.2, 5.4 i 5.6 i se verific
funcionarea lor.
3. Verificai comportarea circuitului multiplexor 8:1, 4151 (figura 5.7) i a
circuitului decodificator BCD zecimal 442 (figura 5.8).
4. Verificai comportarea circuitului detector / generator de paritate 4180 i
extindei domeniul la 16 bii (figura 5.10).
5. Verificai comportarea circuitului codificator prioritar 4148 (figura
5.11).
6. Implementai funcia:
f A, B, C , D, E A C D B D B D B C E
folosind numai un multiplexor. Sunt disponibile semnalele 0, 1 i
variabilele numai n forma direct, nu i negate. Verificai practic
corectitudinea implementrii.
7. Verificai practic comportarea convertorului de cod din codul binar
natural n codul Gray (binar reflectat) (figura 5.9), conform tabelului de
adevr i ecuaiilor.
LUCRAREA NR. 6
CIRCUITE LOGICE COMBINAIONALE COMPLEXE
1. Scopul lucrrii
Se studiaz i se verific funcionarea unor componente integrate pe

scar medie (MSI Medium Scale Integration) cu funcii mai complexe:
multiplexor cu calea de date pe mai muli bii, sumator, unitate aritmetico-
logic, decodificator BCD 7 segmente. Se proiecteaz un sumator
scztor avnd la baz un sumator i apoi se studiaz i se verific
funcionarea lui.
Prin gradul de integrare i funcionalitatea lor unele circuitele

integrate MSI sunt mai complexe. Dintre acestea se utilizeaz des n
aplicaii i de aceea este bine ca funcionarea lor s fie aprofundat:
multiplexoare cu calea de date pe mai muli bii, sumatoare, uniti
aritmetico-logice, decodificatoare BCD - 7 segmente.
2.1 Multiplexoare cu calea de date pe mai muli bii
Multiplexoarele sunt circuite logice combinaionale care permit

trecerea datelor de la una dintre intrri (I) spre o ieire unic (Y). Trecerea
datelor se face n funcie de valorile semnalelor de pe intrrile de selecie
(S). La multiplexoarele studiate n lucrarea 5, pe datele de intrare exista cte
un singur bit, deci i pe ieirea multiplexorului se obinea un singur bit.
Dac multiplexoarele se construiesc astfel nct cile de date i ieirea s
permit existena mai multor bii, funcionarea lor de baz (ca aciune de
multiplexare) nu se schimb, dar vom avea informaia vehiculat pe mai
muli bii. n figura 6.1 este prezentat un multiplexor de tipul 4:1, cu calea
de date pe 3 bii.
Multiplexorul are 4 intrri, fiecare pe cte 3 bii, o ieire tot pe 3 bii
i 2 intrri de selecie. Intrrile de selecie sunt doar pe cte 1 bit.
I3 I2 I1 I0
3 3
3 3
S1
S0
Y 3
Fig. 6.1 Multiplexor 4: 1 cu calea de date pe 3 bii
2.2 Multiplexor MSI 4157
Un circuit integrat MSI care are funcia de multiplexare de tipul 2:1

i are calea de date pe 4 bii este circuitul 4157. Simbolul acestui circuit este
prezentat n figura 6.2.
A1
A2 Y1
A3 Y2
A4 Y3
B1 Y4
B2
B3
B4
S Select
G Strobe
4157
Figura 6.2 Multiplexor 2: 1 pe 4 bii (4157)
Intrrile de date ale multiplexorului sunt A1 A4 i B1 B4, iar

ieirea este Y1 Y4. Intrarea de selecie este S. Multiplexorul este prevzut
i cu o intrare de validare (enable) numit Strobe G, activ pe 0 logic. Dac
aceast intrare are valoarea logic 1 multiplexorul este nefuncional, deci
vom avea pe ieirea Y tot timpul valori logice 0, indiferent de valorile de pe
intrrile A i B i de pe selecia S.
Funcionarea multiplexorului 4157 este prezentat n tabelul de
adevr prescurtat 6.1.
Se observ din tabel c funcionarea nu difer de cea a unui
multiplexor de tipul 2:1 care are calea de date doar pe 1 bit.
Tabelul 6.1 Tabelul de adevr al multiplexorului MSI 4157
Intrri Ieire
Strobe Select A B Y
G S
H X X X L
L L L X L
L L H X H
L H X L L
L H X H H
2.3 Sumator MSI 483
Sumatorul integrat 483 este un circuit combinaional de tip MSI care

permite adunarea cu transport a 2 numere binare exprimate fiecare pe 4 bii.
Simbolul sumatorului este prezentat n figura 6.3.
A1
A2 1
A3 2
A4 3
4
B1
B2 C4
B3
B4
C0
483
Figura 6.3 Sumator pe 4 bii (483)
Sumatorul pe 4 bii are ca intrri 2 seturi de cte 4 bii, A1 A4 i

B1 B4 pentru operanzi (numerele care se adun), iar rezultatul nsumrii
apare pe ieirile 1 4. El are i o intrare de bit de transport C0 (Carry
In) de la rangul anterior i o ieire de transport C4 (Carry Out) ctre rangul
superior.
Operaia de adunare se realizeaz conform tabelului 6.2.
Tabel 6.2 Operaia de adunare la circuitul 483
Operaie Descriere
Adunare (C4, 4, 3, 2, 1) = (A4, A3, A2, A1) +
+ (B4, B3, B2, B1) + (0,0,0,C0)
Prezena biilor de transport permite ca acest sumator s se poat

utiliza n cascadare, pentru obinerea unor scheme de adunare de numere
binare cu numr mai mare dect de 4 bii.
2.4 Sumator-scztor pe 4 bii
n sistemele numerice sunt frecvente operaiile de adunare i

scdere. De aceea este util s existe circuite care s asigure att adunarea ct
i scderea numerelor binare.
Conform teoriei referitoare la reprezentarea numerelor ntregi cu
semn n sistemul de reprezentare Complementul fa de 2, scderea a dou
numere binare poate fi privit ca i o adunare. Pentru aceasta se efectueaz
adunarea cu al doilea operand n complement fa de 2 (cu cel de-al doilea
numr inversat - ceea ce reprezint complementul fa de 1 - plus 1).
Atunci, pentru a realiza un sumator-scztor pe 4 bii avem nevoie de un
sumator pe 4 bii de tipul 483 i de circuite logice adiionale care s permit
ca la momente diferite de timp s se efectueze operaia de adunare sau
operaia de scdere. Este nevoie de asemenea de un semnal exterior, pe care
l vom nota Sel, pentru a face selecia ntre momentul n care sistemul face
adunarea celor 2 numere binare pe 4 bii i momentul n care se face
scderea celor dou numere. Operaiile se efectueaz conform tabelului 6.3.
Tabel 6.3 Operaiile pentru sumator-scztor
Operaie Descriere Sel

Adunare (C4, 4, 3, 2, 1) = (A4, A3, A2, A1) + 0
+ (B4, B3, B2, B1) + (0,0,0,0)
Scdere (C4, 4, 3, 2, 1) = (A4, A3, A2, A1) + 1
+ (B4, B3, B2, B1) + (0,0,0,1)
Din tabelul 6.3 se observ c valoarea care se aplic pe semnalul de

intrare de transport de la rangul anterior C0 (vezi tabelul 6.2, la 483)
coincide ca valoare cu semnalul de selecie Sel. Mai rmne s rezolvm
negarea biilor celui de-al doilea operand (B), deci obinerea
complementului fa de 1. Pentru aceast operaie ne vom folosi de modul

de funcionare al unei pori logice SAU-EXCLUSIV 486. Dac valorile 1
logic, respectiv 0 logic sunt introduse ntr-o poart SAU-EXCLUSIV cu
oricare dintre biii B, obinem:
B 1 B i B 0 B
Cum semnalul Sel folosit pentru selectarea operaiei are valoare

logic 0 pentru adunare i 1 pentru scdere, legarea lui la porile SAU-
EXCLUSIV asigur valori adevrate, respectiv negate pentru biii de date
B.
Figura 6.4 prezint schema circuitului sumator-scztor pe 4 bii.
A4 A3 A2 A1 Sel B4 B3 B2 B1
7486
Y4 Y3 Y2 Y1
C0
7483
C4 4 3 2 1
Figura 6.4 Sumator-scztor pe 4 bii
2.5 Unitate aritmetico-logic MSI 4181
O unitate aritmetico-logic (ALU) este un circuit logic

combinaional care efectueaz att funcii aritmetice ct i funcii logice
asupra numerelor binare. Un astfel de circuit integrat MSI este 4181.
Simbolul pentru circuitul 4181 este prezentat n figura 6.5 i
corespunde variantei cu operanzi activi pe 0 logic.
A0
A1 F0
A2 F1
A3 F2
F3
B0
B1 A=B
B2
B3 G
P
S0 Cn+4
S1
S2
S3
M
Cn
4181
Figura 6.5 Unitate aritmetico-logic (4181)
Funcionarea unitii aritmetico-logice este descris n tabelul de

adevr 6.4. Operaiile aritmetice sunt exprimate n notaiile de reprezentare
a numerelor binare n complement fa de 2.
Tabel 6.4 Funcionarea unitii aritmetico-logice 4181
Selecii Ieiri
Logice Aritmetice
S3 S2 S1 S0
M=H M=L
L L L L A A minus 1
L L L H AB AB minus 1
L L H L A B A B minus 1
L L H H logic 1 minus 1
L H L L A B A plus ( A B )
L H L H B AB plus ( A B )
L H H L AB A minus B minus 1
L H H H A B A B
H L L L AB A plus (A + B)
H L L H A B A plus B
H L H L B A B plus (A + B)
H L H H A+B A+B
H H L L logic 0 A + A (shift)
H H L H AB AB plus A
H H H L AB A B minus A
H H H H A A
Operanzii unitii aritmetico-logice se aplic pe intrrile A i B.

Pentru a selecta care tip de operaii se efectueaz (aritmetice sau logice) se
folosete un semnal de control M (mode control). Dac valoarea lui M este
1 logic, atunci se efectueaz operaii logice asupra biilor individuali. Dac
valoarea lui M este 0 logic, atunci se execut operaii aritmetice pe 4 bii.
Semnalele de selecie (S) stabilesc care dintre operaii se execut. La
operaiile aritmetice exist mai multe semnale folosite ca intrare (Cn) sau ca
ieiri de transport: P (propagare), G (generare), Cn+4. Utiliznd semnalele
de transport circuitele pot fi legate n cascad, pentru a permite mrirea
numrului de bii asupra crora se efectueaz operaiile aritmetice. Ieirea
A = B indic un rezultat de egalitate i fiind realizat open collector poate fi
i ea utilizat pentru cascadare, dac se verific egalitatea pentru cuvinte
mai lungi de 4 bii.
2.6 Decodificator BCD - 7 segmente
Pentru afiarea informaiei binare n zecimal se utilizeaz afioare

care au 7 leduri grupate ca n figura 6.6 i un punct zecimal. Cu ajutorul
acestor segmente se pot scrie cifrele zecimale ca n figura 6.7.
a
f b
e c
Figura 6.6 Afior 7 segmente
Figura 6.7 Combinaiile binare pe 4 bii afiate pe 7 segmente

Afioarele pot fi construite cu anod sau cu catod comun. Fiecare

segment este comandat separat de ctre o intrare a afiorului. Valoarea
logic (0 sau 1 logic) pe care o aplicm pe cele 7 segmente i pe punctul
zecimal, le va aprinde sau stinge, n funcie de tipul afiorului.
Informaia binar pe 4 bii, codificat n BCD, se poate transforma n
informaie care s comande cele 7 segmente, dac se utilizeaz un
decodificator adecvat. Circuitele integrate care asigur funcia logic de
decodificare sunt circuitele MSI 446 i 447, care au ieirile active pe 0 logic
pentru a comanda afioarele 7 segmente cu anod comun. Pentru afioarele 7
segmente cu catod comun se utilizeaz circuitele integrate MSI 448.
Simbolul pentru decodificatorul 447 este prezentat n figura 6.8.
A0 a
A1
A2 b
A3 c
LT d
RBI e
f
g
BI/RBO
447
Figura 6.8 Decodificator BCD - 7 segmente (447)
Dac intrarea LT ia valoarea 0 logic, atunci toate segmentele

afiorului sunt comandate cu valoarea 0 logic. BI/RBO are rol dublu, de
intrare sau ieire. Dac RI/RBO primete valoarea 0 logic, atunci, indiferent
de valorile celorlalte intrri, ieirile afiorului vor fi comandate cu 1 logic.
Dac intrrile RBI i A1 A4 au valoarea 0, atunci ieirile vor avea valoarea
1 logic i BI/RBO devine 0 logic.
1. Verificai pe panourile didactice comportarea circuitului multiplexor

4157.
2. Verificai funcionarea decodificatorului BCD-7 segmente pe afiorul 7
segmente de pe panourile didactice.
3. Verificai pe panourile didactice comportarea circuitului sumator 483.
Realizai cascadarea a dou circuite de acest tip.
4. Realizai pe panourile didactice un sumator-scztor pe 4 bii conform
schemei din figura 6.4.
5. Verificai n ACTIVE-HDL toate funciile unitii aritmetico-logice
4181.
6. Realizai i verificai funcionarea n ACTIVE-HDL a unui sumator-
scztor pe 8 bii folosind rezultatele de la punctul 4.

ASDN

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

ASDN

Încărcat de

Drepturi de autor:

Formate disponibile

LUCRAREA NR.

Se studiaz experimental funcionarea porilor logice fundamentale:

Algebra boolean este un instrument simbolic de tratare a funciilor

2.1 Concepte de baz

O funcie boolean este o funcie de n variabile y = f(x1,x2,,xn)

Funcionarea unui astfel de element de circuit va fi descris de o

Figura 1.1 Descrierea unui element de circuit cu 2 stri folosind o

Funciile booleene elementare sunt funcii booleene de una sau dou

Figura 1.2 Reprezentarea variabilelor booleene prin tensiuni

Situaia n care valorile maxime de tensiune corespund lui 1 logic,

Tabelul 1.1 Nivelele logice de tensiune

1 sau H (high) 1 sau L (low)

NOT: Schimbarea conveniei este echivalent cu o negare a variabilelor

2.2 Tehnologii de implementare

Circuitele logice pot fi clasificate dup tehnologia de implementare

2.3 Pori logice elementare

Poarta NU (inversor) este definit de funcia boolean elementar de

Figura 1.3 Simbolul porii logice NU

Tabelul 1.2 Tabelul de adevr al funciei logice NU

Ieirea circuitului I cu 2 intrri este definit de funcia boolean:

Figura 1.4 Simbolul porii logice I

Tabelul 1.3 Tabelul de adevr al funciei logice I

c) Poarta I-NU (NAND)

Funcia boolean care descrie funcionarea circuitului I-NU este:

Figura 1.5 Simbolul porii logice I-NU

Tabelul 1.4 Tabelul de adevr al funciei logice I-NU

NOT: Aceast poart poate fi realizat folosind un inversor i o poart I

Figura 1.6 Realizarea porii logice I-NU

d) Poarta SAU (OR)

Ieirea circuitului SAU cu 2 intrri a i b este definit de funcia

Figura 1.7 Simbolul porii logice SAU

Tabelul 1.5 Tabelul de adevr al funciei logice SAU

e) Poarta SAU-NU (NOR)

Funcia boolean care descrie funcionarea porii SAU-NU este:

Figura 1.8 Simbolul porii logice SAU-NU

Tabelul 1.6 Tabelul de adevr al funciei logice SAU-NU

NOT: Realizarea porii SAU-NU se poate face folosind un inversor i o

Figura 1.9 Realizarea porii logice SAU-NU

f) Poarta SAU EXCLUSIV (XOR) i poarta COINCIDEN (NXOR)

Funcia boolean SAU-EXCLUSIV (XOR) este descris de:

Figura 1.10 Simbolul porii logice SAU-EXCLUSIV

Tabelul 1.7 Tabelul de adevr al funciei logice SAU-EXCLUSIV

Funcia boolean COINCIDEN (NXOR) este descris de:

Figura 1.11 Simbolul porii logice COINCIDEN

Tabelul 1.8 Tabelul de adevr al funciei logice COINCIDEN

Vom studia poarta TTL (Transistor-Transistor Logic) care

dispozitivelor semiconductoare (diode, tranzistoare bipolare i tranzistoare

Figura 1.12 Schema intern a porii TTL I-NU

Principiul de funcionare a porii TTL I-NU este prezentat n

Tranzistorii T3 i T4 conduc deci n contratimp i valorilor de

2.5 Particulariti n utilizarea porilor logice

Considerm c avem intrrile a, b i o poart disponibil de tip I-

Figura 1.13 Realizri posibile ale funciei I-NU

Observaie: Intrrile neutilizate se conecteaz la 1 logic. Lsate

Figura 1.14 Realizri posibile ale funciei NU

f a b a b a b (dubl negare, teorema lui De Morgan), astfel

Figura 1.15 Realizare posibil a funciei I

O alt component utilizat n sinteza circuitelor combinaionale

Figura 1.16 Circuitul I-SAU-NU

Funcia SAU-EXCLUSIV efectueaz suma modulo doi ntre dou

Figura 1.17 Posibiliti de materializare a funciei SAU-EXCLUSIV

1. Identificai elementele funcionale ale panoului didactic.

6. Desenai i implementai urmtoarele funcii:

Exist cteva subfamilii TTL care realizeaz aceleai funcii, dar