Sunteți pe pagina 1din 6

Ministerul Educaiei, Tineretului i Sportului al Republicii Moldova Universitate Tehnic a Moldovei

Disciplina: Analiza si Sinteza Dispozitivelor Numerice

Lucrarea de laborator Nr.1


Tema: Sinteza circuitelor logice combinaionale

A realizat: A verificat:

Macovetchi Octavian st. gr. C-101 Oovschi Mariana lector universitar

Chiinu 2011

Scopul lucrarii: Studierea practic i cercetarea procesului de sintez a circuitelor logice combinaionale. Sarcina lucrarii: Fie date functiile logice: y1= 0,1,2,4,5,7,8,10,11,12) ( y2=(1,3,5,6,7,9,10,12,15) 1. Sa se efectueaze minimizarea functiilor logice y1 si y2. Pentru ambele functii se efectueze circuitul logic cu elemente din forma SI-NU. 2. Functia y1 se reprezinta in forma disjunctiva normala perfecta si forma conjunctiva normala perfecta. Pentru forma disjunctiva normala perfecta se efectueaza sinteza circuitului logic in setul de elemente SI-NU. 3. Functia y2 se reprezinta in toate cele 8 forme normale. Consideratii teoretice: Orice circuit logic se caracterizeaz prin natura semnalelor de intrare, a celor de ieire, prin clasele de funcii intrare-ieire i prin natura prelucrrilor de date ce au loc n structura sa intern. Din punct de vedere funcional circuitele logice se mpart n dou clase: combinaionale i secveniale. Un circuit logic combinaional (CLC) se caracterizeaz prin aceea c starea ieirilor sale la un moment dat depinde numai de starea intrrilor sale n momentul considerat. Se mai spune c circuitele logice combinaionale (CLC) sunt lipsite de memorie i variabilele de ieire nu sunt aplicate la intrare. Legtura ntre starea intrrilor i starea ieirilor circuitului este dat de funciile de transfer ale acestuia, denumite n ceast caz funcii de comutare, care sunt funcii booleene. Orice circuit logic combinaional (CLC), care are n intrri (x1,x2,x3, ... ,xn) i m ieiri (y1,y2,y3, ... ,ym), la care ieirile pot fi exprimate numai n dependen de variabilele de intrare: y1=f1(x1,x2,x3, ... ,xn); y2=f2(x1,x2,x3, ... ,xn) ................................ ym=fm(x1,x2,x3, ... ,xn); Sinteza unui circuit logic combinaional (CLC) se realizeaz n urmtoarele etape: - descrierea necesitilor ce trebuie s le rezolve circuitul logic combinaional (prin text, desen, diagrame, etc); - reprezentarea acestei descrieri sub forma unui tabel de adevr; - deducerea funciilor logice i minimizarea acestora; - implimentarea acestor funcii minimizate sub forma unor reele de comutare prin intermediul circutelor integrate; Implimentarea funciilor logice minimizate sub forma reelelor de comutare poate fi realizat sau n forma disjunctiv (I/SAU), sau n orice alt form normal, adic INU/I-NU, SAU/I-NU, SAU-NU/SAU, I/SAU-NU, I-NU/I, SAU/I, SAUNU/SAU-NU. Trecerea de la o form normal la alta se efectueaz prin utilizarea succesiv a formulelor lui De Morgan, avnd iniial forma canonic disjunctiv normal (I/SAU) i forma canonic conjunctiv normal (SAU/I) a funciei. Minimizarea funciilor este necesar n procesul de sintez a circuitelor numerice deoarece forma cea mai simpl (minimal) a unei funcii va necesita cheltuieli minimale de aparataj la materializarea acestor funcii.

Exist mai multe metode de minimizare a funciilor logice. n cazul cnd numrul de variabile a funciei nu este mai mare dect 6 se utilizeaz metodele diagramelor VeitchKarnaugh. Diagramele Veitch-Karnaugh reprezint nite tabele numrul ptrelelor crora este egal cu numrul de combinaii posibile ale variabilelor pe care le poate avea funcia ce trebuie minimizat. Ptrelele sunt aezate ca cele care corespund combinaiilor ce se pot alipi ntre ele i se afl n poziii vecine. Orice alipire ntre dou combinaii vecine va rezulta urmtoarele: partea comun rmne intact (neschimbat), iar variabilele prin care se deosebesc dispar. ntr-o diagram se pot alipi dou combinaii cu eliminarea unei variabile, patru combinaii cu eliminarea a dou variabile, opt combinaii cu eliminarea a trei variabile, asesprezece combinaii cu eliminarea a patru variabile, treizeci i dou de combinaii cu eliminarea a cinci variabile. La minimizarea diagramelor Veitch-Karnaugh se completeaz astfel: n ptrelele care corespund combinaiilor pentru care funcia este egal cu 1 se nscriu uniti, iar celelalte nu se completeaz. Alipirile se realizeaz n aa fel ca numrul minimal de alipiri s cuprind un numr maximal de uniti.

Indeplinirea sarcinii: Nr . 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
X1 X2 X3 X4

x1 x2 x3 x4 y 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 0 0 0 1 1 0 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0

y2 0 1 0 1 0 1 1 1 0 1 0 1 1 0 0 1 01 11 1 1 1 1

Tabelul Nr.1: Tabelul de adevar al functiilor y1 si y2

00 1

01 1

11 1

10

00

10
X1 X2 X3 X4

1 00 01 11 1 10

01 11 10

1 1

1 1 1 1

00

fig.1 Diagrama Karnaugh pentru funcia y1

fig.2 Diagrama Karnaugh pentru funcia y2

Funciile minimalizate in forma I-SAU:


y1= y2=

Aducem functiile la forma I-NU/ I-NU


y1= y2=

fig.3 Sinteza circuitului logic in setul de elemente SI-NU pentru functiile y1 si y2

fig.4 Diagrama de timp pentru functiile y1 si y2

Forma Disjunctiva Normala Perfecta pentru functia y1:


y1=

Forma SI-NU/SI-NU pentru y1:


y1=

fig.5 Circuitul logic pentru FDNP in setul de elemente SI-NU

fig.6 Diagrama de timp pentru functia y1

a) din Forma Disjunctiva Normala: y2= y2= y2= y2= b) din Forma Conjunctiva Normala: y2= y2= y2= y2= 1. Pentru prima schema: Timpul de retinere = 2 u.t. Costul =46 Q 2. Pentru schema a doua: Timpul de retinere = 2 u.t. Costul =52 Q

forma I-SAU forma I-NU/ I-NU forma SAU/ I-NU forma SAU-NU/ SAU forma SAU/ I forma SAU-NU/ SAU-NU forma I/SAU-NU forma I-NU/ I

Concluzii: Un lucru foarte important in aceasta lucrare de laborator este minimizarea functiilor, iar in cazul nostru le-am minimizat prin diagrame Karnaugh. Tot aici am facut cunostinta cu programul LogicWorks 4.0 care este un program bun pentru a construi schemele logice.