Everything - SOC

1.
O comunicatie seriala bidirectionala se poate realiza pe

a. 2 fire
b. 3 fire
c. 1 fir ?
2. O memorie cache necesita
a. descriptor
b.director
c.tabela de pagini
3. Prin "maparea resurselor" se intelege procesul prin care
a. se obtine logica de selectie pentru circuitele de memorie
b. se aloca memoriei si perifericelor adrese unice pentru evitarea conflictelor
c. se obtin formulele pentru semnalele tip CS/CE negat pentru periferice
4. memoria biport din componenta circuitului 2901 are:
a. 2 "magistrale" de adresa
b. 2 "magistrale" de date de iesire
c. 2 magistrale de date de intrare
5. Cate tipuri de intrerupere accepta 8048?
a. 2
b. 5 ?
c. 4
6. Programarea procedurala implica existenta
a. cache-ului
b. sistemului de intreruperi
c. stivei
7. Fie o structura cu 8048. Ce spatiu de memorie poate accesa direct (fara porturi controlabile)
a. 64 ko
b. 256o
c. 1ko
8. Semnalul PSEN negat este activ
a. pe perioada unui ciclu fetch la memoria de program interna
b. ---||--- externa
c. pe perioada unui ciclu de acces la mem de date externa
9. Tacc reprezinta
a. timpul de acces la un CBB
b. timpul de acces la memorie
c. timpul de acces la ostructura combinationala
10. Un "digit" anod comun are urmat config interna
11. Fie functia logica y= f1(1,2,5,6). Ea implica
a. o structura cu 4 CBB
b. 4 multiplexoare 1/2 si 1 CBB ?
c. o structura combinationala
12. Un multiplexor cu 4 intrari implica

a. un PIC cu 4 porturi
b. o structura secventiala cu 2 CBB-uri cu selectia pe 2 biti]
c. o structura ogica combinationala cu selectia pe 2 biti
13. Un "ciclu instructiune" pe magistrala la 8048 consista din

a. 4 cicli masina
b. 3 cicli masina
c. 5 cicli masina
14. Pentru 8048 RD negat = 1 si WR negat = 1 atunci cand se acceseaza
a. memoria de date
b. dispozitive I/O
c. memoria de program
15. Circuitul 2901 are "elemente de memorare" interne in nr de
a. 4
b. 16
c. 17
16. Fie o structura cu 8048. Ce spatiu de memorie poate accesa incluzand porturi controlabile
a. 4Mo
b. 16 Mo
c. 2Go
17. Semnalul RESET la 8x48 este activ pe
a. frontul crescator
b. frontul descrescator
c. palier
18. Ce reprezinta timpii de "set-up" si "hold"
a. timpii de intrare si iesire dintr-o rutina de tratare a unei intreruperi
b. timpii de stabilitate a unui semnal fata de frontul de comanda
c. timpii de accesare a stivei
19. Pentru accesarea unei locatii dintr-o pagina de 4k sunt necesari
a. 12 biti de adresa
b. 8 biti de adresa
c. 16 biti de adresa
20. Cristalul de cuart este folosit la obtinerea bazei de tip deoarece are proprietatea de a genera la
punerea sub tensiune a unui semnal
a. dreptunghiular
b. sinusoidal
c. triunghiular
21. Linia INT negat la procesorul 8x48 este
a. intrare pt cererile de intrerupere
b. intrare de validare a sist de intrerupere
c. iesire activa pe perioada tratarii unei intreruperi
22. Cate tipuri de accesare a memoriei cache cunasteti
a. look through, look aside
b. look aside, look all
d. look through, look all
23. Fie un sist 8048 care are 8ko de la adresa 8000h. Adresa finala este
a. CFFFh
b. A000h
c. 9FFFh
24. Timer-ul implementat in 8048 poate lucra pe
a. 8biti
b. 12 biti
c. 16 biti
25. De cate porturi pe 8 biti dispune 8048
a. 5
b. 4
c. 3
26. Numarul de biti pe care lucreaza un procesort este dat de
a. dimensiunea magistralei de date externa
b. dimensiunea magistralei de adrese
c. dimensiune magistralei de date interna
27. 8048 are in componenta interna
a. 1 timer si un counter
b. 2 timere
c. 1 timer/counter
28. Conectarea unui buton la un pin de port al unui 8051 se realizeaza astfel
29. Conectare contactelor la o tastatura se face astfel
30. Magistrala de adrese reprezinta

a. un bus pe care CPU depune un vector care reprezinta adresa unui dispozitiv I/O
b. un bus pe care CPU depune un vector care reprezinta adresa unei locatii de memorie
c. un bus pe care CPU depune un vector care reprezinta adresa unei locatii cache
31. Fie o memorie RAM (read/write) de date de 8ko, CS negat este
a. conectat la PSEN negat
b. conectat la o logica de decodificare
c. legat la masa digitala (GND)
32. La 8048, T0 si sau T1 sunt
a. iesire de clock
b. intrare de validare a timerului
c. intrari testabile prin instructiuni
33. De cate intrari de test dispune 8048
a. 1
b. 3
c. 2
34. La un sistem care contine un spatiu oarecare de memorie, linia de adrese A7
a. poate fi folosita pentru selectarea paginilor de 128 octeti
b. nu se foloseste
c. este folosita pentru selectarea paginilor de 4ko
35. Magistrala de adrese trebuie strobata deoarece
a. vectorul de adresa nu este stabil pe perioada unui ciclu instructiune
b. contine vectorul de adresa doar cat ALE=1
c. este multiplexata cu magistrala de date
36. In urma unui reset pntru procesorul MCS48 se executa urmatoarele functii
a. se seteaza reg. Program Counter cu 1
b. se dezactiveeza intreruperile
c. se selecteaza bank-ul 0 de memorie
37. Prin memorie nevolatila se intelege
a. zona de memorie care nu poate fi modificata
b. un circuit de memorie care la intreruperea alimentarii nu pierde informatia inscrisa
c. zona de memorie critica
38. Fie 4 dispozitive conectate pe o magistrala comuna. Apare conflict pe magistrala atunci cand
a. doua dispozitive depun o valoare pe magistrala si 2 citesc
b. doua dispozitive depun o valoare pe magistrala si 1 citeste
c. un dispozitiv depune o valoare si doua preiau valoarea
39. Un sistem cu 8048 poate fi interfatat serial
a. prin linii proprii
b. daca este interfatat cu un circuit 8082
c. numai daca dispune de o interfata seriala
1. Microprocesoarele Pentium contin a structura microprogramabila?

a) da-directori cache
b) nu
c) da-unitate de control (inclusive campuri ALU)
2. Cate timere are 8051?

a) 2 care pot lucra si pe 8 si 16 biti
b) 1 pe 2 biti
c) 3 pe 16 biti
3. De cate intrari de test dispune 8051?

a) 1
b) 2
c) 3
4. Cate surse de intrerupere accepta 8051?

a) 2
b) 5
c) 4
5. La procesorul Pentium unitatea de segment e inclusa in stadiul:
a) WB negat
b) D2
c) E
6. La 8051 T0 si T1 sunt:
a) intrari pt countere
b) intrari testabile prin instructiuni
c) intrari pt cererile de intrerupere
7. Pt Pentium stadiul D2 reprezinta:

a) indentificare instrctiunii branch
b) calculul adresei unitatii de segmentare
c) identificarea instructiunii pop/push
8.Ciclul flash e generat

a) cand se executa o instructiune de inmultire
b) cand procesorul dual necesita un acces la memoria cache
c) cand procesorul e in stare Idle
9.Arhitectura Pentium contine

a) 2 structuri pipeline
b) 2 structuri pipeline si un singur set de registre generale
c) 2 unitati ALU si 2 seturi de registre generale
10. Descriptorii de segment cache contin:

a) adrese de taskuri
b) adresa de baza si atribute
c) adresa de baza si adresa de taskuri
11.Unitatea de control la Pentium este:

a) microprogramata
b) cablata(automat cablat)
c) analogica
12. Magistrala de date la Pentium are

a) 16 biti
b) 32 biti
c) 64 biti
13. Adresa de inceput a unei pagini de 4K este multiplu de:

a) 211
b) 27
c) 216
14.Un spatiu de memorie de 8K intr-un sistem cu 8051 poate fi selectat:

a) prin decodificarea linii P27-5
b) cu ajutorul liniilor P07-5
c) prin instruct OUT pe P3
15. Mem cache set asociativa pe 4 cai implica:

a) 20 directori
b) 22 directori
c) 24 directori
16. Fie un sist cu 8KO memorie de la adresa 8000h. Adresa finala e:

a) 9FFFh
b) A000h
c) CFFFh
17. Arhitectura Pentium contine o structura BTB:

a) 4 cai set asociativa
b) memorie virtuala de 4GO
c) 16 TLB-uri
18. Fie un sistem cu microcontroller sau PIC, PCON contine date (info) despre:
a) setari Idle, PowerDown
b) capacitatea memoriei program
c) validarea intreruperi
19. Care sunt diferentele intre Load si Mov?

a) notatii diferite pt familii diferite de procesoare
b) se accepta de toate asambloarele
c) specifica sensul transferului de date
20.Magistrala de adrese reprezinta:

a) un bus pe care CPU depune un vector care reprezinta adresa unei locatii de memorie
b) un bus pe care CPU depune un vector care reprezinta adresa unui disp. I/O
c) un bus pe care CPU depune un vector care reprezinta adresa unei locatii de memorie
Nr5.
1. Microprocesorul Pentium contine o structura microprogramata
a) DA - dir cache
b) NU
c) DA. Unitate de control inclusiv cimpul ALU - correct-
2. Fie o str. 8051. Ce spatiu de memorie poate accesa direct (fara porturi controlate)?
a) 64 KO -CORECT-
b) 128 KO
c) 32 KO
3. Fie o str. 8051. Ce spatiu de memorie poate accesa incluzind porturile controlate?
a) 16 GO
b) 4 MO
c) 128 KO
4. Cite timere are 8051?

a) 2 care pot lucra pe 8 si 16 biti –CORECT-
b) 1 pe 24 biti
c) 3 pe 16 biti
5. De cite intrari de “tresh” dispune 8051?

a) 1
b) 2 –CORECT-
c)3
6. Cite surse de intrerupere accepta 8051?

a) 2
b) 5 -//cred ca e correct--
c) 4
7. Cite tipuri de accesare a memoriei cache cunoasteti?

a) look trough look aside -CORECT-
b) look aside look all
c) look trough look all
8. BTB e o str. Bazata pe memoria cache la care:

a) tagul reprezinta adresa instructiunii brench -X
b) tagul reprezinta adresa apelata
c) mem cache (BTD) contine adresa brench -X
9. Operatia WRITE BACK reprezinta:

a) inscrierea lui L1
b) inscrierea intr-un port IO
c) resosire in regim de uz general
10. Ciclul FLUSH e util in structura

a) monoprocesor
b) biprocesor
c) este o semnalizarea a unui acces la resursa
11. Pt procesorul Pentium stadiul D1 reprezinta

a ) incompatibilitatea instructiune/comp. –CORECT-
b) accesarea memoriei in caz de MISSED
c) executia operatiei in FPU

a) identificarea instructiunii Brench
c) identificarea instructiunii d POP, PUSH
13. Magistrala de date la Pentium are:

a) 16 biti
b) 32 biti
c) 64 biti
14. TLB-urile sunt folosite in:

a) paginare
b) se4gmentare
c) calculul in virgule mobile
15. Adresa de inceput a unei pagini de 4KO e multiplu de

a) 2^11
b) 2^7
c) 2^16
16. Pagina la masinile IBM/Pentium are:

a) 4KO
b) 4MO
c) 16KO
17. La o structura biprocesor Pentium, NA(next address):

a) este o cerere de noua adresa –CORECT-
b) este o ocupare de la L2 - CORECT-
c) controlerul gestioneaza 2 bancuri - CORECT-
18. Fie 4 dispozitive conectate pe o magistrala comuna. Apare conflict cind:

a) 2 dispozittive depun o valoare si 2 citesc
b) 1 dispozitiv depune o valoare si 2 preiau o valoare
c) 2 dispozittive depun o valoare pe magistrala si 1 citeste
19. Secventa de comanda pentru citirea din memoria dinamica este:

a) RASnegat = 0 , CASnegat = 0, WEnegat = 0;
b) RASnegat = 0 , CASnegat = 0, WEnegat = 1; -CORECT-
c) WE =1 , RASnegat = 0 , CASnegat = 0;
20. O structura FPGA poate fi folosita pentru:

a) implementarea unei structuri combinationale
b) implementarea unei structuri PIPE LINE
c) e folosita in generarea boud rate-ului in comunicarea seriala.
RESTUL de intrebari (unele se vor mai repeta)

1. O memoria cache necesita
a) director
b) descriptor
c) tabela de pagina
2. Pt segmentare se folosesc
a) descriptor de segment
b) registru de segment
c) tabele de paginare
3. Timerele implementate pe 8051 lucreaza pe:

a) 16 biti
b) 8 biti cu autoincarcare
c) 8 biti
4.Pentru microprocesorul Pentium, BTB reprezinta:

a) brench taler buffer
b) buffer to friend
c) buffer to buffer cache
5. Ciclul Flush e executat:

a) cind se executa o instructiune de inmultire
b) cind procesorul dual necesita acces la memoriea cache
c) cind procesorul e in starea IDLE
6.O linie cache la Pentium contine:

a) 32 biti
b) adresa fizica
c) adresa data de director
7. Adresa liniara se determina din:

a) adresa efectiva si adresa de baza segment
b) adresa fizica
8. Un sistem cu 8051 poate fi interfatat serie:

a) numai daca dispune de o interfata 8251
b) prin linii proprii
c) daca e interfatat cu un circuit 8048
9. Un spatiu de memorie cu 8051 de 8KO poate fi selectat:

a) prin decodificarea liniilor P2…75
b) prin decodificarea liniilor P0…75
c) prin instructiuni OUT pe poarta P3
10. Adresa de inceput a unui segment e:

a) multiplu de 2^11
b) oricare
c) multiplu de 2^64
11. Fie o memorie RAM (read-write) de date de 8KO. CSnegat este:

a) legat la masa digitala
b) legat la PSENnegat
c) conectat la o logica de decodificare
12. Fie un system 8051 care are 8KO de la adresa 8000h. Adresa finala e:
a) 9FFF
b) A000
C) CFFF
13. Pt. a modifica valuarea unei linii pe portul P2 se va folosi

a) instructiuni SET/CLEAR
b) instructiuni MOVE
c) instructiuni JUMP
14. Fie un system cu microcontroller sau PIC. PCON contine date, informatii despre:
a)setari IDLE Power Down
b) capacitatea memoriei de program
c) validarea intreruperilor
15. La un system care contine un separator de memorie si resurse I/O, linia de adrese AO
a) poate fi folosita pt selectarea paginilor de 256 octeti
b) nu se foloseste
c) e folosita pt selectarea paginilor de 4 Kocteti

a) o structura secventiala cu 2 CBB-uri cu selectia pe 2 biti
b) o structura logica combinationala cu selectia pe 2 biti
c) 1 PIC cu 4
17. Semnalul NA(next address) e generat de :

a) microprocessor cind necesita o instructiune
b) controlerul de memorie cind poate accesa alt banc
c) de procesorul primar in arhitectura duall processor
18. Fc. Y=f(1,4,6) poate fi implementata cu

a) multiplexor
b) 2 CBB-uri
c) 1 CBB + 1 multiplexor.
Subiectul 1
1. Daca un procesor din familia Pentium dispune de o magistrala de date de 64 biti atunci chace-ul din
BTB este?
32 octeti (256 biti)
2. Intreruperile de linie sunt corectate la
I/O APIC
Processor
3. Daca 2 APIC initiaza transmisia in acelasi timp:
Se genereaza eroare de intrerupere
4. Pt. O arhitectura prevazuta cu APIC o intrerupere NMI poate fi:
Transferata catre alt procesor
Transmisa prin inter – processor interrupt
5. La tratarea unei intreruperi cu APIC se transmit:
Un vector
6. Inreruperile inter-processor pot
Starta alte procesoare
Transmite NMI
7. Intre liniiile Sa19-17 si LA19-17 exista diferente
Nu-niciodata
8. Magistrala ISA permite transferul pe 32 biti
Daca semnalul I/O este activ
Lucreaza pe 16 si 32 de biti
9. Cand DMA lucreaza pe 16b registrul de pagina are
7 biti
10. Semnalele SMRDC si SMWTC sunt utile
Pentru spatiu de memorie 00000-FFFFF
11. OCWi si ICWi sunt cuvinte de comanda si coontrol pentru :
Sistemul de intreruperi
12. Semnalul FRAME# are semnificatia
Efectuare transfer
13. Cate bus-uri PCI pot exista
256
14. Tranzactia de configurare implica
Scrierea de catre procesor a registrelor de configurare
15. Identificarea spatiului de memorie sau I/O in care se afla un dispozitiv se realizeaza cu ajutorul Base
Adress Register, bitul
B0
16. Mecanismul de configurarea I, pe bus-ul PCI implica registrele
Configuration adress reg si configuration data
17. Un procesor Pentium are doua structuri pipeline si
1 set de registre si 2 ALU
18. Pentru intreruperile locale (LINT0 si LINT1) exista
1 registru
19. Termenul Typematic este specific
Tastaturii
20. Fie o adresa din spatiul C000-CFFF I/O. In arhitectura PCI biti din vectorul de adresa sunt folositi
pentru:
Generare semnal IDSEL
Identificarea configuratiei tintei
Subiectul 3
2. Modurile de distribuire la o arhitectura cu APIC sunt in numar de
3
3. Comunicarea intre APIC-uri este
Sincrona
5. Registrul (portul) de configurare a adresei este inscris de
Procesor
6. Fiecarui vector (APIC) ii corespunde
Un RR
7. Termenul Typematic este specific
Tastaturii
8. Timer-ul local (cap APIC) poate genera
Intreruperi „one-shot”
9. Sub-bus-ul de adrese ISA are
24 de linii
10. Exista pe ISA linii de intrerupere care pot folosi aceeasi cerere IRQ. Daca 2 dispozitive activeaza
cererea in acelasi timp se ia in consideratie
Adresele ISR
Un registru
12. Spatiul I/O liber pentru utilizator este
300-31f
13. Ciclul standard pentru memorie pe magistrala ISA poate avea
4 stari wait
14. Ciclul special „Dual Address Cycle” se genereaza cand
Se adreseaza un spaiu de memorie mai mare de 4Go
15. Mecanismul de configurare 1 pe bus-ul PCI implica registrele
Configuration address reg si configuration data
16. Fie un dispozitiv conectat pe bus-ul PCI care intitiaza o tranzactie de scriere in main memory.
Scrierea este permisa daca memoria Cache este in starea
17. Registrul Comand Register al unui dispozitiv PCI are rolul

Stabileste reguli de interconectare master-tinta
Address Register, bitul
B0
19. Pentru timer-ul local, constanta initiala este incarcata in registrul
ICR
20. Pentru o interfata seriala COM1 sunt rezervate, pentru registre
7 adrese
Subiectul 4
1. Stiind ca Pentium-ul dispune de o unitate de memorie virtuala, calculul adresei virtuale se efectuaza in
Stadiul D2
2. Portul COM1 este implementat cu
8250
3. Ceasul de timp real este implementat cu
145818
4. Intreruperile Inter-Procesor, generate de un procesor pot
Transmite un NMI
5. Interuperile de linie sunt conectate la
I/O APIC
Procesor
6. La APIC-uri campurile Di reprezinta
Date de programare (control, mod)
Date de configurare
7. Canalul DMA „0” este utilizat pentru:
Refresh
8. Cand DMA lucreaza pe 16b, registrul de pagina are
7 biti
9. OCWi si ICWi sunt cuvinte de comanda si control pentru
Subsistemul de intreruperi
10. Magistrala ISA permite transferul pe 32 de biti
Lucreaza pe 16 si 32 biti
11. DMA poate efectual normal transferul pe 16 biti de canale
Ch 5,6,7
12. Intre liniile SA19-17 si LA19-17 exista diferente
Nu-niciodata
13. Semnalul DEVSEL (DeviceSelect) poate fi activat de
Un dispozitiv selectat
Bridge
Procesor
15. Reladia dintre IDSEL si DVSEL este
IDSEL – cerere in ciclul de configurare
DEVSEL – raspuns
16. Mecanismul de configurare 1 pe bus-ul PCI implica registrele
Configuration Address Reg si Data Reg
17. Pe magistrala PCI spatiul de I/O este de
4G
1 registru
19. O intrerupere externa poate implica
8259
NMI
20. Eroare de paritate pe magistrala ISA poate genera o intrerupere
NMI
Subiectul 6
1. La tratarea unei intreruperi cu APIC se transmit
Un vector
Un RR
3. Stiind ca Pentium-ul dispune de o unitate de memorie virtuala, calculul adresei virtuale se efectueaza
in
Stadiul D2
4. Ceasul de timp real este implementat cu
146818
5. Daca 2 APIC initiaza transmisia in acelasi timp
Se genereaza eroare de intrerupere
6. Pentru o arhitectura prevazuta cu APIC o intrerupere NMI poate fi
Transferata catre alt processor
Transmisa prin inter-processor interrupt
7. DMA poate efectua normal transferul pe 16 biti pe canale
Ch 5,6,7
8. Daca un processor din familia Pentium dispune de o magistrala de date de 64 biti atunci cache-ul din
BTB este?
32 octeti (256 biti)
9. Spatiul I/O liber pentru utilizator este:
300-31f
10. OCWi si ICWi sunt cuvinte de comanda si control Pentru:
Subsistemul de intreruperi
11. Intre liniile SA19-17 si LA19-17 exista diferente
Nu-niciodata
Adresele ISR
Bridge
Efectuare transfer
Procesor
16. Fie un dispozitiv conectat pe bus-ul PCI care initiaza o tranzactie de scriere in main memory.
Pentru:
Generarea semnal IDSEL
18. Pe magistrala ISA NOWS# are semnificatia
Nu sunt necesare stari WAIT suplimentare
Address Register, bitul
B0
1. Microprocesoarele Pentium contin o structura microprogramabila?

b) nu
c) da-unitate de control (inclusive campuri ALU) -X

a) 2 care pot lucra si pe 8 si 16 biti -X
b) 1 pe 2 biti
c) 3 pe 16 biti

a) WB negat
b) D2 -X
c) E
a) intrari pt countere –X

b) calculul adresei unitatii de segmentare -X
8.Ciclul flUsh e generat

b) cand procesorul dual necesita un acces la memoria cache -X
a) 2 structuri pipeline -X
b) 2 structuri pipeline si un singur set de registre generale -X

b) adresa de baza si atribute -X

a) microprogramata -X
c) analogica

a) 16 biti
b) 32 biti
c) 64 biti -X

a) 211
b) 27
c) 216 2 12 ar trebui sa fie -X ???

a) prin decodificarea linii P27-5 -X

a) 20 directori
b) 22 directori -X
c) 24 directori

a) 9FFFh -X
b) A000h
c) CFFFh
a) 4 cai set asociativa -X
c) 16 TLB-uri
a) setari Idle, PowerDown -X

a) notatii diferite pt familii diferite de procesoare ???
c) specifica sensul transferului de date --primele doua nu sunt sigur -X

a) un bus pe care CPU depune un vector care reprezinta adresa unei locatii de memorie -X
b) un bus pe care CPU depune un vector care reprezinta adresa unui disp. I/O -X
c) un bus pe care CPU depune un vector care reprezinta adresa unei locatii de memorie -X
Nr5.
a) 64 KO -CORECT-
b) 128 KO
c) 32 KO
a) 16 GO
b) 4 MO
c) 128 KO -X

b) 1 pe 24 biti
c) 3 pe 16 biti

a) 1
b) 2 –CORECT-
c)3

a) 2
c) 4


c) mem cache (BTb) contine adresa brench -X

a) inscrierea lui L1 -X

a) monoprocesor ---tind sac red ca e util in ambele structuri -X
b) biprocesor


b) calculul adresei unitatii de segmentare -X

a) 16 biti
b) 32 biti
c) 64 biti -X

a) paginare -X
b) segmentare

a) 2^11
b) 2^7
c) 2^16 - X

a) 4KO -X
b) 4MO
c) 16KO

a) este o cerere de noua adresa ? –CORECT-
b) este o ocupare de la L2 ? - CORECT-
c) controlerul gestioneaza 2 bancuri ? - CORECT-

a) 2 dispozittive depun o valoare si 2 citesc -X
c) 2 dispozittive depun o valoare pe magistrala si 1 citeste -X


a) implementarea unei structuri combinationale -X

a) director -X
b) descriptor -X
c) tabela de pagina
a) descriptor de segment -X
b) registru de segment -X

a) 16 biti -X
c) 8 biti -X

a) brench target buffer -X
b) buffer to friend

b) cind procesorul dual necesita acces la memoriea cache -X

a) 32 biti 32 octeti nu biti
b) adresa fizica
c) adresa data de director --probabil asta e raspunsul corect -X

a) adresa efectiva si adresa de baza segment -X
b) adresa fizica

b) prin linii proprii -X

a) prin decodificarea liniilor P2…75 -X

a) multiplu de 2^11
b) oricare -X
c) multiplu de 2^64

c) conectat la o logica de decodificare -X
a) 9FFF -X
b) A000
C) CFFF

b) instructiuni MOVE ---pt ca p2 poate fi adresabil pe biti -X
a)setari IDLE Power Down -X
a) poate fi folosita pt selectarea paginilor de 256 octeti -X
b) nu se foloseste

c) 1 PIC cu 4

b) controlerul de memorie cind poate accesa alt banc -X

a) multiplexor
b) 2 CBB-uri
c) 1 CBB + 1 multiplexor. –X
DMA
7. Canalul DMA „0” este utilizat pentru:

Refresh
9. Cand DMA lucreaza pe 16b registrul de pagina are

7 biti
13. Cate bus-uri PCI pot exista

256
11. DMA poate efectual normal transferul pe 16 biti de canale

Ch 5,6,7
20. Eroare de paritate pe magistrala ISA poate genera o intrerupere
NMI
Adresele ISR
8. Magistrala ISA permite transferul pe 32 biti
Lucreaza pe 16 si 32 de biti
16. Mecanismul de configurarea I, pe bus-ul PCI implica registrele
Configuration adress reg si configuration data, Data Reg
17. Pe magistrala PCI spatiul de I/O este de
4G
18. Pe magistrala ISA NOWS# are semnificatia
Nu sunt necesare stari WAIT suplimentare
19. Pentru timer-ul local, constanta initiala este incarcata in registrul
ICR
20. Pentru o interfata seriala COM1 sunt rezervate, pentru registre
7 adrese
2. Portul COM1 este implementat cu
8250

Procesor
9. Sub-bus-ul de adrese ISA are

24 de linii
12. Spatiul I/O liber pentru utilizator este
300-31f
Memorie
13. Ciclul standard pentru memorie pe magistrala ISA poate avea
4 stari wait
14. Ciclul special „Dual Address Cycle” se genereaza cand
Se adreseaza un spaiu de memorie mai mare de 4Go
1.Dc un proc din fam. Pnt disp. De o mag. Date d 64b at. Cache din BTB: 32octeti
Adress Register, bitul
B0
10. Semnalele SMRDC si SMWTC sunt utile

Pentru spatiu de memorie 00000-FFFFF
1. Stiind ca Pentium-ul dispune de o unitate de memorie virtuala, calculul adresei virtuale se efectuaza in
Stadiul D2

APIC
3. Comunicarea intre APIC-uri este
Sincrona
2.Dc 2 APIC int.trans in acl.tmp:se gen.er.de.intr

Un RR
1.Intrp. de linie conectate la: I/O APIC, Proc.

6. Inreruperile inter-processor pot
Transmite NMI
4.La.tratarea.unei.intr.APIC.se.transmit : un vector
6. La APIC-uri campurile Di reprezinta

Date de programare (control, mod)
Date de configurare
2. Modurile de distribuire la o arhitectura cu APIC sunt in numar de

3
19. O intrerupere externa poate implica

8259
NMI
11. OCWi si ICWi sunt cuvinte de comanda si coontrol pentru :

Sistemul de intreruperi
3.pt.arhticAPIC,o intr.NMI poate fi,tranf catre alt proc, trans.prin.inter.

1 registru
8. Timer-ul local (cap APIC) poate genera

Intreruperi „one-shot”
ALTELE
pentru:
Generare semnal IDSEL
7. Intre liniiile Sa19-17 si LA19-17 exista diferente

Nu-niciodata
15. Reladia dintre IDSEL si DVSEL este

IDSEL – cerere in ciclul de configurare
DEVSEL – raspuns
Bridge

Efectuare transfer
14. Tranzactia de configurare implica

Scrierea de catre procesor a registrelor de configurare
1.fie o structura 80C51 .Ce spatiu de mem poate accesa direct

a)64ko b)128ko c)32ko
raspuns :a
2.la 8051 T0 si T1 sunt:

a)intrari pentru countere b)intrari testabile prin instructiuni c)intrari pt cereri de intreruperi
raspuns :a
3. …..write back
a)inscriere in L1b)scriere intr-un port i/o c)rescriere intr-un reg de uz general
raspuns : a si b
4.ciclul FLASH este util in struct

a)monoproc b)biproc c)semnalizarea unui acces la resurse
raspuns : a
5.o linie cache la Pentium contine

a)32 biti b)8octeti c)32 octeti
raspuns : c
6.descriptorii de segmente contin

a)adrese de taskuri b)adrese de baza si attribute c)adrese de baza si adrese de taskuri
raspuns : b
7.unitatea de control la Pentium
a)microprogramata b)cablata(automat cablat) c)analogica
raspuns : a
8.adresa de inceput a unei pagini de 4k este multiplu de

a)211 b)27 c)216
raspuns : ??? c)
9.fie o memorie Ram (read/wriete dedate de 8ko).CS este:

a)legat la masa digitala (GND) b)conectat la PSEN c)conectat la o logica de decodificare
raspuns : c
10.arhitectura Pentium contine o str BTB cu:

a)4 cai set asociativa b)mem virtuala de 4 Go c)16TLB
raspuns : a
11.care sunt diferentele dintre instr LOAD si MOV

a)notatii diferite pt familii diferite de procesoare b)se accepta de toate asambloarele
c)specifica sensul transferului de date
raspuns : a
12.fie un vector …
a)a1 poate fi folosit in selectia bancurilor b)a3 repr resete i/o c)a1 este folosit de starea proc
cu S7negat =1
raspuns : ?
13.fie o functie logica y=f(1,2,7,8) .Ea implica :

a)o struct cu 4CLBuri b)4 mux 1din2 si un CBB c)o struct combinationala
raspuns : a b c ??? c
14.Tacc reprezinta
a)timp acces mem b)timp acces struc combinationala c)timp acces CBB
raspuns : b ??? a
15.pagina la masinile IBM P1 are

a)4ko b)4mo c)16ko
raspuns : a
16.pentru o diagrama de timp prezentata in data sheet T2 acopera

a)accesul la mem externa b)accesul la pipe line”V” c)accesul la cele 2 pipeline-uri
raspuns : b
17.la o structura biprocesor Pentium

a)NA este o cerere de noua adresa b)NA este acceptare de la L2 c)controlerul gestioneaza 2
bankuri
raspuns : a
18……….STB
a)front crescator b)palier c)front descrescator
raspuns : b
19.prog procedurala implica existenta

a)cache b)stivei c)sistemului de intreruperi
raspuns : b c
20.intr-un sistem bazat pe 8086in care avem … din ciclurile refresh se vor genera
a)comanda proc b)controller 82C08 c)mem ex automat ciclurile refresh
raspuns : a b
2.cate tipuri de accesare a mem cache cunoasteti

a)look through,aside b)look aside, look all c)look through,look all
raspuns :a
3.o memorie cache necesita

a)director b)descriptor c)tabela de pagina
raspuns : a b
4.pt segmentare se foloseste

a)descripttori de segment b)registri de segment c)tabele de paginare
raspuns : a b
5.timerele 8051 pot lucra pe

a)16 biti b) 8 biti cu autoincarcare c)8 biti
raspuns : a b c
6.pt microprocesorul PENTIUM BTB repr

a)brench target buffer b)buffer to brench c)buffer to buffer cache
raspuns : a
7.BTB este o struc bazata pe memoria cache la care

a)tagul repr adresa instruct Brench b)tagul repr adresa instruct apelata c)memeoria
cache BTB contine adresa apelata
raspuns : a c
8.pt procesorul PENTIUM D2 reprez
a)identificarea instruct Brench b)calculul adresei instr …segmente c)identificare instr pop-push
raspuns : b
9.ciclul flush este generat

a)cand se executa o intr de inmultire b)cand procesorul dual necesita un ac la mem cache
c)cand procesorul seafla in starea idle
raspuns : b
10.arhitectura Pentium contine

a)2 struc pipe-line b)2 unitati alu si un segm de reg generale c)2 alu,2 seturi de reg generale
raspuns : a b
11.adresa liniara se determina din

a)AE si adresa de baza segment b)adresa fizica c)adresa data de dir
raspuns :a
12.magistrala de date la Pentium are :
a)16biti b)32 biti c)64biti
raspuns :c
13.un spatiu de memorie de 8ko intr-un 8051 poate fi selectat prin:

a)decodificarea liniilor P2 7-5 b)cu ajutorul P0 7-5 c)prin instr out pe portul P3
raspuns :a
14.adresa de inceput a unui segment este

a)multiplu de 211 b)oricare c)multiplu de …
raspuns : b
15.memoria cache asociata pe 4 cai implica

a)20 directori b)22 directori c)24directori
raspuns : b
16.la un sistem care contine un spatiu de memorie si resurse i/olinia de adrese A 8

a)poate fi folosita pt selectarea paginii 256 octeti b)nu se foloseste c)folosit pt selectarea
paginii de 4ko
raspuns : ???
17.magistrala de adrese repr

a)un bus pe care cpu depune un vector care repr adresa adresa unei locatii de memorie
b)un bus pe care cpu depune un vector care repr adresa unui dispozitiv I/O
c) un bus pe care cpu depune un vector care repr adresa unei locatii de memorie
Raspuns : a b c
18.semnalul NA este generat de
a)microprocessor cand necesita o instr b)controlerul de memorie cand poate accesa alt bank c)de dual
processor
raspuns : b
1.microprocesorul Pentium contine o structura microprogramabila

a)da- directori cache b)nu c)da –unitatea de control inclusive campuri alu
raspuns : c
2.cate timere are 8051

a)2 care pot lucra pe 8 si 16 biti b)1 pe 8 biti c)3
raspuns : a
3.de cate intrari de test dispune 8051

a)1 b)2 c)3
raspuns : ?
4.cate surse de intreruperi accepta 8051

a)2 b)5 c)4
raspuns :c
5.la procesorul Pentium unitatea de segment este inclusa in stadiul

a)WB negat b)D2 c)E
raspuns :b
6.la 8051 T0 T1 sunt

a)intrari pentru countere b)intrari testabile prin …. c)intrari pentru cererile de intreruperi
raspuns : a
7.pentru Pentium stadiul D2 repr :

a)identificarea instructiunii brench b)calculul adresei unitatii de segmentare c)identificare
instruct pop-push
raspuns : b
8. ciclul flush este generat

raspuns : b
9. arhitectura Pentium contine

raspuns : a b
10. descriptorii de segmente contin

raspuns : b
11. .unitatea de control la Pentium

raspuns : a
12. magistrala de date la Pentium are :

raspuns :c
13. adresa de inceput a unui segment este

a)multiplu de 211 b)multiplu de 27 a)multiplu de 216
raspuns : c ???
14. un spatiu de memorie de 8ko intr-un 8051 poate fi selectat prin:

raspuns :a
15. memoria cache asociata pe 4 cai implica

raspuns : b
16.fie un sistem cu 8k memorie de la adresa 8000h.Adresa finala e:

a)9FFFhb)A000h c)CFFFh
raspuns :a
17. arhitectura Pentium contine o str BTB cu:

raspuns : a
18.fie un sistem cu microcontroller sau PIC. PCON contine date despre

a)setari IDLE, POWEDOWN b)capacitatea memoriei program c)valid…..
raspuns : a
19. .care sunt diferentele dintre instr LOAD si MOV

raspuns : a
20. magistrala de adrese repr
a)un bus pe care cpu depune un vector care repr adresa unei locatii de memorie
b)un bus pe care cpu depune un vector care repr adresa unui disp I/O
c) un bus pe care cpu depune un vector care repr adresa unui locatii de memorie
Raspuns : a b c

raspuns :a

raspuns :a
3. …..write back
raspuns : a si b

raspuns : a

raspuns : a

raspuns : a

raspuns : a b c

a)211 b)27 c)216
raspuns : a

raspuns : c
raspuns : b

raspuns : a
cu S7negat =1
raspuns : ?

raspuns : a b c
14.Tacc reprezinta
raspuns : b

a)4ko b)4mo c)16ko
raspuns : ?

raspuns : b

bankuri
raspuns : a
18……….STB
raspuns : b

raspuns : b c
raspuns : a b


b) D2

8.Ciclul flUsh e generat




a) microprogramata

c) 64 biti

c) 216 2 12 ar trebui sa fie

a) prin decodificarea linii P27-5+

b) 22 directori

a) 9FFFh


c) specifica sensul transferului de date --primele doua nu sunt sigur


a) 64 KO -CORECT-
c) 128 KO


b) 2 –CORECT-

b) 5 -//crca e correct--




a) monoprocesor ---tind sac red ca e util in ambele structuri
b) biprocesor



c) 64 biti

a) paginare

a) 4KO





a) director

a) 16 biti
c) 8 biti

a) brench target buffer


a) 32 biti 32 octeti nu biti
c) adresa data de director --probabil asta e raspunsul corect




b) oricare

a) 9FFF

b) instructiuni MOVE ---pt ca p2 poate fi adresabil pe biti

c) 1 PIC cu 4


a) multiplexor

raspuns :a

raspuns :a
3. …..write back
raspuns : a si b

raspuns : a

raspuns : c

raspuns : b
raspuns : a

a)211 b)27 c)216
raspuns : ??? c)

raspuns : c

raspuns : a

raspuns : a
cu S7negat =1
raspuns : ?

raspuns : a b c ??? c
14.Tacc reprezinta
raspuns : b ??? a

a)4ko b)4mo c)16ko
raspuns : a

raspuns : b
bankuri
raspuns : a
18……….STB
raspuns : b

raspuns : b c
raspuns : a b
2.cate tipuri de accesare a mem cache cunoasteti

a)look through,aside b)look aside, look all c)look through,look all
raspuns :a
3.o memorie cache necesita

a)director b)descriptor c)tabela de pagina
raspuns : a b
4.pt segmentare se foloseste

a)descripttori de segment b)registri de segment c)tabele de paginare
raspuns : a b
5.timerele 8051 pot lucra pe

a)16 biti b) 8 biti cu autoincarcare c)8 biti
raspuns : a b c
6.pt microprocesorul PENTIUM BTB repr

a)brench target buffer b)buffer to brench c)buffer to buffer cache
raspuns : a
7.BTB este o struc bazata pe memoria cache la care

a)tagul repr adresa instruct Brench b)tagul repr adresa instruct apelata c)memeoria
cache BTB contine adresa apelata
raspuns : a c
8.pt procesorul PENTIUM D2 reprez

a)identificarea instruct Brench b)calculul adresei instr …segmente c)identificare instr pop-push
raspuns : b
9.ciclul flush este generat

raspuns : b
10.arhitectura Pentium contine

raspuns : a b
11.adresa liniara se determina din

a)AE si adresa de baza segment b)adresa fizica c)adresa data de dir
raspuns :a
12.magistrala de date la Pentium are :
raspuns :c
13.un spatiu de memorie de 8ko intr-un 8051 poate fi selectat prin:

raspuns :a
14.adresa de inceput a unui segment este

a)multiplu de 211 b)oricare c)multiplu de …
raspuns : b
15.memoria cache asociata pe 4 cai implica

raspuns : b
16.la un sistem care contine un spatiu de memorie si resurse i/olinia de adrese A8

a)poate fi folosita pt selectarea paginii 256 octeti b)nu se foloseste c)folosit pt selectarea
paginii de 4ko
raspuns : ???
17.magistrala de adrese repr

a)un bus pe care cpu depune un vector care repr adresa adresa unei locatii de memorie
b)un bus pe care cpu depune un vector care repr adresa unui dispozitiv I/O
c) un bus pe care cpu depune un vector care repr adresa unei locatii de memorie
Raspuns : a b c
18.semnalul NA este generat de

a)microprocessor cand necesita o instr b)controlerul de memorie cand poate accesa alt bank c)de dual
processor
raspuns : b
1.microprocesorul Pentium contine o structura microprogramabila

a)da- directori cache b)nu c)da –unitatea de control inclusive campuri alu
raspuns : c
2.cate timere are 8051

a)2 care pot lucra pe 8 si 16 biti b)1 pe 8 biti c)3
raspuns : a
3.de cate intrari de test dispune 8051

a)1 b)2 c)3
raspuns : ?
4.cate surse de intreruperi accepta 8051

a)2 b)5 c)4
raspuns :c
5.la procesorul Pentium unitatea de segment este inclusa in stadiul

a)WB negat b)D2 c)E
raspuns :b
6.la 8051 T0 T1 sunt

a)intrari pentru countere b)intrari testabile prin …. c)intrari pentru cererile de intreruperi
raspuns : a
7.pentru Pentium stadiul D2 repr :

a)identificarea instructiunii brench b)calculul adresei unitatii de segmentare c)identificare
instruct pop-push
raspuns : b
8. ciclul flush este generat

raspuns : b
9. arhitectura Pentium contine
raspuns : a b
10. descriptorii de segmente contin

raspuns : b
11. .unitatea de control la Pentium

raspuns : a
12. magistrala de date la Pentium are :

raspuns :c
13. adresa de inceput a unui segment este

a)multiplu de 211 b)multiplu de 27 a)multiplu de 216
raspuns : c ???
14. un spatiu de memorie de 8ko intr-un 8051 poate fi selectat prin:

raspuns :a
15. memoria cache asociata pe 4 cai implica

raspuns : b
16.fie un sistem cu 8k memorie de la adresa 8000h.Adresa finala e:

a)9FFFhb)A000h c)CFFFh
raspuns :a
17. arhitectura Pentium contine o str BTB cu:

raspuns : a
18.fie un sistem cu microcontroller sau PIC. PCON contine date despre

a)setari IDLE, POWEDOWN b)capacitatea memoriei program c)valid…..
raspuns : a
19. .care sunt diferentele dintre instr LOAD si MOV

raspuns : a
20. magistrala de adrese repr

a)un bus pe care cpu depune un vector care repr adresa unei locatii de memorie
b)un bus pe care cpu depune un vector care repr adresa unui disp I/O
c) un bus pe care cpu depune un vector care repr adresa unui locatii de memorie
Raspuns : a b c
1. O comunicatie seriala bidirectionala se poate realiza pe

a. 2 fire
b. 3 fire
c. 1 fir ?
2. O memorie cache necesita
a. descriptor
b.director
c.tabela de pagini
3. Prin "maparea resurselor" se intelege procesul prin care
a. se obtine logica de selectie pentru circuitele de memorie
b. se aloca memoriei si perifericelor adrese unice pentru evitarea conflictelor
c. se obtin formulele pentru semnalele tip CS/CE negat pentru periferice
4. memoria biport din componenta circuitului 2901 are:
a. 2 "magistrale" de adresa
b. 2 "magistrale" de date de iesire
c. 2 magistrale de date de intrare
5. Cate tipuri de intrerupere accepta 8048?
a. 2
b. 5 ?
c. 4
6. Programarea procedurala implica existenta
a. cache-ului
b. sistemului de intreruperi
c. stivei
7. Fie o structura cu 8048. Ce spatiu de memorie poate accesa direct (fara porturi controlabile)
a. 64 ko
b. 256o
c. 1ko
8. Semnalul PSEN negat este activ
a. pe perioada unui ciclu fetch la memoria de program interna
b. ---||--- externa
c. pe perioada unui ciclu de acces la mem de date externa
9. Tacc reprezinta
a. timpul de acces la un CBB
b. timpul de acces la memorie
c. timpul de acces la ostructura combinationala
10. Un "digit" anod comun are urmat config interna
11. Fie functia logica y= f1(1,2,5,6). Ea implica

a. o structura cu 4 CBB
b. 4 multiplexoare 1/2 si 1 CBB ?
c. o structura combinationala

a. un PIC cu 4 porturi
b. o structura secventiala cu 2 CBB-uri cu selectia pe 2 biti]
c. o structura ogica combinationala cu selectia pe 2 biti
13. Un "ciclu instructiune" pe magistrala la 8048 consista din

a. 4 cicli masina
b. 3 cicli masina
c. 5 cicli masina
14. Pentru 8048 RD negat = 1 si WR negat = 1 atunci cand se acceseaza
a. memoria de date
b. dispozitive I/O
c. memoria de program
15. Circuitul 2901 are "elemente de memorare" interne in nr de
a. 4
b. 16
c. 17
16. Fie o structura cu 8048. Ce spatiu de memorie poate accesa incluzand porturi controlabile
a. 4Mo
b. 16 Mo
c. 2Go
17. Semnalul RESET la 8x48 este activ pe
a. frontul crescator
b. frontul descrescator
c. palier
18. Ce reprezinta timpii de "set-up" si "hold"
a. timpii de intrare si iesire dintr-o rutina de tratare a unei intreruperi
b. timpii de stabilitate a unui semnal fata de frontul de comanda
c. timpii de accesare a stivei
19. Pentru accesarea unei locatii dintr-o pagina de 4k sunt necesari
a. 12 biti de adresa
b. 8 biti de adresa
c. 16 biti de adresa
20. Cristalul de cuart este folosit la obtinerea bazei de tip deoarece are proprietatea de a genera la
punerea sub tensiune a unui semnal
a. dreptunghiular
b. sinusoidal
c. triunghiular
21. Linia INT negat la procesorul 8x48 este
a. intrare pt cererile de intrerupere
b. intrare de validare a sist de intrerupere
c. iesire activa pe perioada tratarii unei intreruperi
22. Cate tipuri de accesare a memoriei cache cunasteti
a. look through, look aside
b. look aside, look all
d. look through, look all
23. Fie un sist 8048 care are 8ko de la adresa 8000h. Adresa finala este
a. CFFFh
b. A000h
c. 9FFFh
24. Timer-ul implementat in 8048 poate lucra pe
a. 8biti
b. 12 biti
c. 16 biti
25. De cate porturi pe 8 biti dispune 8048
a. 5
b. 4
c. 3
26. Numarul de biti pe care lucreaza un procesort este dat de
a. dimensiunea magistralei de date externa
b. dimensiunea magistralei de adrese
c. dimensiune magistralei de date interna
27. 8048 are in componenta interna
a. 1 timer si un counter
b. 2 timere
c. 1 timer/counter
28. Conectarea unui buton la un pin de port al unui 8051 se realizeaza astfel
29. Conectare contactelor la o tastatura se face astfel
30. Magistrala de adrese reprezinta

a. un bus pe care CPU depune un vector care reprezinta adresa unui dispozitiv I/O
b. un bus pe care CPU depune un vector care reprezinta adresa unei locatii de memorie
31. Fie o memorie RAM (read/write) de date de 8ko, CS negat este
a. conectat la PSEN negat
b. conectat la o logica de decodificare
c. legat la masa digitala (GND)
32. La 8048, T0 si sau T1 sunt
a. iesire de clock
b. intrare de validare a timerului
c. intrari testabile prin instructiuni
33. De cate intrari de test dispune 8048
a. 1
b. 3
c. 2
34. La un sistem care contine un spatiu oarecare de memorie, linia de adrese A7
a. poate fi folosita pentru selectarea paginilor de 128 octeti
b. nu se foloseste
c. este folosita pentru selectarea paginilor de 4ko
35. Magistrala de adrese trebuie strobata deoarece
a. vectorul de adresa nu este stabil pe perioada unui ciclu instructiune
b. contine vectorul de adresa doar cat ALE=1
c. este multiplexata cu magistrala de date
36. In urma unui reset pntru procesorul MCS48 se executa urmatoarele functii
a. se seteaza reg. Program Counter cu 1
b. se dezactiveeza intreruperile
c. se selecteaza bank-ul 0 de memorie
37. Prin memorie nevolatila se intelege
a. zona de memorie care nu poate fi modificata
b. un circuit de memorie care la intreruperea alimentarii nu pierde informatia inscrisa
c. zona de memorie critica
38. Fie 4 dispozitive conectate pe o magistrala comuna. Apare conflict pe magistrala atunci cand
a. doua dispozitive depun o valoare pe magistrala si 2 citesc
b. doua dispozitive depun o valoare pe magistrala si 1 citeste
c. un dispozitiv depune o valoare si doua preiau valoarea
39. Un sistem cu 8048 poate fi interfatat serial
a. prin linii proprii
b. daca este interfatat cu un circuit 8082
c. numai daca dispune de o interfata seriala
Cate timere are 8051?

b) 1 pe 2 biti c) 3 pe 16 biti
Cate surse de intrerupere accepta 8051?

a) 2 b) 5 c) 4
La 8051 T0 si T1 sunt:
Fie o str. 8051. Ce spatiu de memorie poate accesa direct (fara porturi controlate)?
a) 64 KO b) 128 KO c) 32 KO
Fie o str. 8051. Ce spatiu de memorie poate accesa incluzind porturile controlate?
a) 16 GO b) 4 MO c) 128 KO
De cite intrari de “tresh” dispune 8051?

a) 1 b) 2 c)3
Cite surse de intrerupere accepta 8051?

a) 2 b) 5 c) 4
Timerele implementate pe 8051 lucreaza pe:

a)16 biti b)8 biti cu autoincarcare c)8 biti
Un sistem cu 8051 poate fi interfatat serie:
Un spatiu de memorie cu 8051 de 8KO poate fi selectat:

Fie un system 8051 care are 8KO de la adresa 8000h. Adresa finala e:
a) 9FFF b) A000 C) CFFF
Cate timere are 8051?

b) 1 pe 2 biti c) 3 pe 16 biti
Cate surse de intrerupere accepta 8051?

a) 2 b) 5 c) 4
La 8051 T0 si T1 sunt:
8051. Ce spatiu de memorie poate accesa direct (fara porturi contr

a) 64 KO b) 128 KO c) 32 KO
8051. Ce spatiu de mem poate accesa incluzind porturile control

a) 16 GO b) 4 MO c) 128 KO
De cite intrari de “tresh” dispune 8051?

a) 1 b) 2 c)3
Cite surse de intrerupere accepta 8051?

a) 2 b) 5 c) 4
Timerele implementate pe 8051 lucreaza pe:

a)16 biti b)8 biti cu autoincarcare c)8 biti
Un sistem cu 8051 poate fi interfatat serie:

Un spatiu de memorie cu 8051 de 8KO poate fi selectat:

Un sist 8051 care are 8KO de la adr 8000h. Adr finala e

a) 9FFF b) A000 C) CFFF
Microproc Pentium contin a structura microprogr?

a) da-directori cache b) nu
c) da-unitate de control (inclusive campuri ALU
La Pentium unitatea de segment e inclusa in stadiul:

a) WB negat b) D2 c) E
Pt Pentium stadiul D2 reprezinta:

Pt procesorul Pentium stadiul D1 reprezinta

a ) incompatibilitatea instructiune/comp
Arhitectura Pentium contine

b) 2 structuri pipeline si un singur set de reg gen
Unitatea de control la Pentium este:

a) microprogramata
b) cablata(automat cablat) c) analogica
Magistrala de date la Pentium are

a) 16 biti b) 32 biti c) 64 biti
Arhitectura Pentium contine o structura BTB:
b) memorie virtuala de 4GO c) 16 TLB-uri

Pagina la masinile IBM/Pentium are:

a) 4KO b) 4MO c) 16KO
La o structura biprocesor Pentium, NA(next addr

a) este o cerere de noua adresa
b) este o ocupare de la L2
c) controlerul gestioneaza 2 bancuri
Pentru microprocesorul Pentium, BTB reprezinta:

b) buffer to friend c) buffer to buffer cache
O linie cache la Pentium contine:

a) 32 octeti b) adresa fizica
Y=f(1,4,6) poate fi implementata cu

a) multiplexor b) 2 CBB-uri c) 1 CBB + 1 multiplexor.
1. Microprocesoarele Pentium contin a structura microprogramabila?

b) nu
c) da-unitate de control (inclusive campuri ALU)

b) 1 pe 2 biti
c) 3 pe 16 biti
3. De cate intrari de test dispune 8051?

a) 1
b) 2
c) 3
4. Cate surse de intrerupere accepta 8051?

a) 2
b) 5
c) 4
a) WB negat
b) D2
c) E

8.Ciclul flash e generat




a) microprogramata
c) analogica

a) 16 biti
b) 32 biti
c) 64 biti

a) 211
b) 27
c) 216


a) 20 directori
b) 22 directori
c) 24 directori

a) 9FFFh
b) A000h
c) CFFFh

c) 16 TLB-uri

a) notatii diferite pt familii diferite de procesoare

Nr5.
a) DA - dir cache
b) NU
a) 64 KO -CORECT-
b) 128 KO
c) 32 KO
a) 16 GO
b) 4 MO
c) 128 KO

b) 1 pe 24 biti
c) 3 pe 16 biti

a) 1
b) 2 –CORECT-
c)3

a) 2
c) 4


c) mem cache (BTD) contine adresa brench -X


a) monoprocesor
b) biprocesor



a) 16 biti
b) 32 biti
c) 64 biti

a) paginare
b) se4gmentare

a) 2^11
b) 2^7
c) 2^16
a) 4KO
b) 4MO
c) 16KO





a) director
b) descriptor
c) tabela de pagina

a) 16 biti
c) 8 biti

a) brench taler buffer
b) buffer to friend


a) 32 biti
b) adresa fizica

b) adresa fizica



a) multiplu de 2^11
b) oricare
c) multiplu de 2^64

a) 9FFF
b) A000
C) CFFF

b) instructiuni MOVE
b) nu se foloseste

c) 1 PIC cu 4


a) multiplexor
b) 2 CBB-uri
1.De cate porturi pe 8 biti dispune 8051?

a. 5 b. 2 c.4
2.Cate tipuri de accesare a memoriei cache cunoasteti?

a. look trought , look aside
b.look aside, look all
c.look trought, look all
3.O memorie cache necesita

a.director
b.descriptor
c.tabela de pagina
4.Pentru segmentare se foloseste

a.descriptori de segment
b.registre de segment
c.tabele de paginare
5.Timmerele 8051 pot lucra pe:

a.16 biti
????b.8 biti cu autoincarcare
c.8 biti nici profu nu era hotarat
6.Pt microprocesorul Pentium BTB reprezinta:

a.Brench Target Buffer
b.Buffer To Brench
c.Buffer To Buffer Cache
7.BTB este o structura bazata pe memorie cache la care

a.tagul reprezinta adresa instructiunii Brench
b. tagul reprezinta adresa instructiunii apelata
c.memoria cahe BTB contine adresa apelata
8.Pt procesorul Pentium D2 reprezinta

a.identificarea instructiunii Brench
b.calculul adresei unitatii de segment
c.identificarea instructiunii pop-push
9.Ciclul flush este generat :

a.cand se exacuta o instructiune de inmultire
b.cand procesorul dual necesita un acces la memoria cache
c.cand procesorul se afla in starea idle

a.doua structuri pipe-line
b.doua unitati ALU si un segment set de registre generale
c.doua ALU , doua seturi de registre generale
11.Adresa liniara se determina din:

a.AE si adrese de baza segment
b.adresa fizica
c.adresa data de director
12.Magistrala de date la Pentium are:

a.16 biti b.32biti c.64biti
13.Un spatiu de memorie de 8Ko, intr-un 8051, poate fi selectat prin:

a.decodificarea liniiilor P27-5
b.cu ajutorul P07-5
c.prin instructiuni out pe portul P3
14.Adresa de inceput a unui segment este:

a.multiplu de 211
b.oricare
c.multiplu de 264
15.Memoria cache set asociata pe 4 cai implica :

a.20 directori
b.22 directori
c.24 directori
16.La un sistem care contine un spatiu de memorie si resurse I/O linia de adrese A8
a.poate fi folosita pt selectarea paginii 256 octeti
b.nu se foloseste
c.folosit pt selectarea paginii de 4Ko
a.un bus pe care CPU depune un vector care reprezinta adresa unei locatii de memorie
b.un bus pe care CPU depune un vector care reprezinta adresa dispozitivelor I/O
18.Semnalul NA este generat de :

a.microprocesor cand necesita o instructiune
b.controllerul de memorie cand poate accesa alt banc
c.de procesorul dual in arhitectura dual procesor
19.Pentru accesarea unei locatii dintr-o pagina 4Ko (Pentium) sunt necesare:
a.16 biti adresa
b. 13 biti adresa
c. 8 biti adresa nici un raspuns
20.Functia y=f(1,4,6) poate fi implementata cu:

a.un multiplexor
b.doua CBB-uri
Nr5.
a) DA - dir cache
b) NU
a) 64 KO -CORECT-
b) 128 KO
c) 32 KO
a) 16 GO
b) 4 MO
c) 128 KO

b) 1 pe 24 biti
c) 3 pe 16 biti

a) 1
b) 2 –CORECT-
c)3

a) 2
c) 4




a) monoprocesor ---tind sac red ca e util in ambele structuri
b) biprocesor



a) 16 biti
b) 32 biti
c) 64 biti
a) paginare
b) se4gmentare

a) 2^11
b) 2^7
c) 2^16

a) 4KO
b) 4MO
c) 16KO




La procesorul Pentium unitatea de segment e inclusa in stadiul:

a) WB negat b) D2 c) E
Pt Pentium stadiul D2 reprezinta:

a ) incompatibilitatea instructiune/comp
Arhitectura Pentium contine

Unitatea de control la Pentium este:

a) microprogramata
b) cablata(automat cablat) c) analogica
Magistrala de date la Pentium are

a) 16 biti b) 32 biti c) 64 biti
Arhitectura Pentium contine o structura BTB:

b) memorie virtuala de 4GO c) 16 TLB-uri
Microprocesorul Pentium contine o structura microprogramata

a) DA - dir cache b) NU
c) DA. Unitate de control inclusiv cimpul ALU

Pagina la masinile IBM/Pentium are:

a) 4KO b) 4MO c) 16KO
La o structura biprocesor Pentium, NA(next address):

a) este o cerere de noua adresa
b) este o ocupare de la L2
c) controlerul gestioneaza 2 bancuri
Pentru microprocesorul Pentium, BTB reprezinta:

b) buffer to friend c) buffer to buffer cache
O linie cache la Pentium contine:

a) 32 octeti b) adresa fizica c) adresa data de director
Ciclul Flush e generat/ executat

b)cand proc dual necesita un acces la m.cache
Ciclul FLUSH e util in structura

a) monoprocesor b) biprocesor
Descriptorii de segment cache contin:

a) adrese de taskuri b) adresa de baza si atribute
Adr de inceput a unei pagini de 4K este multiplu de

a) 211 b) 27 c) 216
Un spatiu de mem de 8K (8051) poate fi selectat:

b) cu ajutorul liniilor P07-5 c) prin instrOUT pe P3
Mem cache set asociativa pe 4 cai implica:

a) 20 directori b) 22 directori c) 24 directori
Sist cu 8KO mem de la adr 8000h. Adr fin e
a) 9FFFh b) A000h c) CFFFh
Sist cu micr sau PIC, PCON cont date/inf despre:

b)capacit mem program c)validarea intreruperi
Care sunt diferentele intre Load si Mov?

a) notatii diferite pt familii diferite de procuri
Magistrala de adrese reprezinta:

a) un bus pe care CPU depune un vector care reprezinta adresa.... unei locatii de memorie
b) -||- disp. I/O c) -||- unei locatii de memorie
Cite tipuri de accesare a mem cache cunoasteti?

a) look trough look aside
b) look aside look all c) look trough look all
BTB e o str. Bazata pe memoria cache la care:

a) tagul reprezinta adresa instructiunii brench
c) mem cache (BTb) contine adresa brench
Operatia WRITE BACK reprezinta:

a) inscrierea lui L1 b)inscrierea intr-un port IO
TLB-urile sunt folosite in: a) paginare
b) se4gmentare c) calculul in virgule mobile
4 disp conect pe o magistr comuna. Apare conflict cind

b) 1 disp depune 1 val si 2 preiau o valoare
c) 2 dispoz depun o val pe magistrala si 1 citeste
Secv de comanda pentru citirea din mem dinamica e

a) RASnegat=0 CASnegat=0,WEnet = 0;
b) RASnegat = 0,CASnegat=0,WEneg=1
O structura FPGA poate fi folosita pentru:

a) implementarea unei str combinationale
c) e folosita in gen boud rate-ului in comunicare seriala.
O memoria cache necesita

a) director b) descriptor c) tabela de pagina
Pt segmentare se folosesc
a) descriptor de segmentb) registru de segment
Adresa liniara se determina din:
b) adresa fizica c) adresa data de director
Adresa de inceput a unui segment e:

a)mult de 2^11 b) oricare c) multiplu de 2^64
Fie o memorie RAM (read-write) de date de 8KO. CSnegat este: a) legat la masa digitala b) legat la
PSENnegat
Pt. a modifica valuarea unei linii pe portul P2 se va folosi

a) instructiuni SET/CLEAR b) instructiuni MOVE
La un sist care contine un separator de memorie si resurse I/O, linia de adrese AO

b) nu se foloseste c) e folosita pt selectarea paginilor de 4 Kocteti
Semnalul NA(next address) e generat de

b) contr de mem cind poate accesa alt banc
c) de proc primar in arhitectura duall processor
SOC
1. Care este secvența de acces pentru registrele pe 16 biți ale perifericului
Timer/Counter1?
a. Octetul mai puțin semnificativ este scris înaintea octetului mai semnificativ;
octetul mai puțin semnificativ este citit înaintea octetului mai semnificativ
b. Octetul mai semnificativ este scris înaintea octetului mai puțin semnificativ;
octetul mai puțin semnificativ este citit înaintea octetului mai semnificativ
c. Octetul mai puțin semnificativ este scris înaintea octetului mai semnificativ;
octetul mai semnificativ este citit înaintea octetului mai puțin semnificativ
d. Octetul mai semnificativ este scris înaintea octetului mai puțin semnificativ;
octetul mai semnificativ este citit înaintea octetului mai puțin semnificativ
2. De ce este recomandată dezactivarea întreruperilor la accesarea registrelor pe 16

biți ale perifericului Timer/Counter1?
a. Operațiile de acces pe 16 biți pot corupe stiva
b. Operațiile de acces pe 16 biți modifică prioritățile întreruperilor
c. Operațiile de acces nu sunt atomice, întreruperea lor poate duce la
coruperea valorilor citite/scrise
d. Operațiile de acces nu sunt atomice, întreruperea lor duce la dublarea numărului
de cicli de ceas necesari execuției unei instrucțiuni
3. În figura este prezentată diagrama de timp pentru perifericul Timer/Counter0 în

următorul mod de lucru:
a. Clear Timer on Compare Match (CTC), prescaler /8
b. Normal, fara prescaler
c. Normal, prescaler /8
d. Clear Timer on Compare Match (CTC), fara prescaler
3.1. În figura este prezentată diagrama de timp pentru perifericul Timer/Counter0

în următorul mod de lucru:
a. Normal, prescaler /8
b. Clear Timer on Compare Match (CTC), prescaler /8
c. Clear Timer on Compare Match (CTC), fara prescaler
d. Normal, fara prescaler
4. Care este durata de timp măsurată de timerul 0 al microcontrolerului
ATMega16 între valorile 123 și 178 ale registrului TCNT0, dacă acesta
funcționează în mod normal cu un prescaler de 8? Se consideră frecvența de lucru
de 4MHz.
a. 114 us b. 120 us c. 105 us d. 110 us
TCNT0 este registru numarator

Calculam cat a numarat timerul: 178-123= 55;
Pentru ca avem prescalar trebuie sa impartim frecventa maxima la
prescalar: 4Mhz/8 =500kHz
Trebuie sa calculam cate us are un ciclu: 1/500kHz = 2us
Inmultim cat a numarat cu timpul unui ciclu: 55* 2us =110us.
4.1.Care este durata de timp măsurată de timerul 0 al microcontrolerului

ATMega16 între valorile 100 și 210 ale registrului TCNT0, dacă acesta
funcționează în mod normal cu un prescaler de 8?
a. 110 us b. 220 us c. 120 us d. 210 us
210-100=110
4Mhz / 8 =500 kHz
1 / 500 kHz = 2us
110 * 2 =220 us
5. Câte întreruperi (de depășire) sunt generate de timerul 1 al microcontrolerului
ATMega16 în 3 secunde, dacă acesta funcționează în mod normal cu un prescaler
de 64? Se consideră frecvența de lucru de 4MHz. Raspuns: 2
Timer0 -> 8 biti Timer1 -> 16 biti

O intrerupere este generata atunci cand timerul ajunge la valoarea maxima.
Pentru ca avem prescalar trebuie sa impartim frecventa maxima la
prescalar: 4Mhz/64 = 62500Hz
Trebuie sa calculam cate us are un ciclu: 1/62500 = 16 us.
Timer 1 = 16 biti = > 216 − 1 = 65535
Calculam cat dureaza o numarare completa: 65535* 16us ~= 1.04s
Calculam partea intreaga din numarul de secunde/cat dureaza o numarare:
3/1.04 =[2.88] =2 intreruperi
5.1.Câte întreruperi (de depășire) sunt generate de timerul 1 al microcontrolerului

ATMega16 în 5 secunde, dacă acesta funcționează în mod normal cu un prescaler
de 8?
a. 38 b. 28 c. 13 d. 84
4 Mhz / 8 = 500 000

1 / 500 000= 2us
65535 * 2us= 131070us=0,131 s
5 / 0.131 = 38,16 => 38 intreruperi
5.2.Câte întreruperi (de depășire) sunt generate de timer-ul 0 în 500 ms, dacă
acesta funcționează în mod normal cu un prescaler de 64?
a. 66 b. 268 c. 344 d. 122
4 Mhz / 64 = 62500
1 / 62500= 16us
255* 16us= 4080us=4,080 ms
500 /4.080 = 122.54 => 122 intreruperi
6.Care este durata impulsului pozitiv al unui semnal dreptunghiular generat cu
ajutorul timerului 1 al microcontrolerului ATMega16 care funcționează în modul
14 cu ICR1 = 799 și OCR1A = 200? Frecvența de lucru este de 4Mhz, timerul nu
folosește prescaler iar la începutul ciclului de numărare, pinul pe care este
generat semnalul este 1 logic.
a. 50 us b. 25 us c. 250 us d. 500 us
ICR1 -> defineste valoarea de top a timerului 1

Se compara cu minimul dintre ICR1/OCR1A si se modifica valoarea.
Modul 14: Merge de la BOTTOM la OCR1A cu valoarea initiala, apoi pana la ICR1
cu negatul ei.
De la 0 la 199 vom avea valoarea 1, de la 200 la 799 vom avea valoarea 0.
Avem 4Mhz -> un ciclu are 0.25us.
Rezultatul este 200 *0.25 =50us.
6.1. Care este durata impulsului pozitiv al unui semnal dreptunghiular generat cu
ajutorul timerului 1 al microcontrolerului ATMega16 care funcționează în modul
14 cu ICR1 = 999 și OCR1A = 500 ? Timerul folosește prescaler de 64 iar la
începutul ciclului de numărare, pinul pe care este generat semnalul este 1 logic.
a. 10 ms b. 500 us c. 8 ms d. 1 ms
4 Mhz / 64 = 62500
1 / 62500= 16us
500*16= 8 000us = 8ms
7.Care dintre următoarele instrucțiuni va provoca reset de tip watchdog reset?

Timer -ul watchdog funcționează cu WDP = 110 la frecvența de 1MHz, iar
microcontrolerul funcționează la frecvența de 4MHz.
a. Doar prima b. Doar primele două c. Toate cele trei d. Nici una
Pentru ca WDP are valoarea 110 la frecventa de 1Mhz -> la fiecare secunda se
reseteaza Watchdog-ul.
Pentru ca avem frecventa 4Mhz un ciclu are 0.25us.
__delay_cycles(2000000L) -> 2 M ciclii -> 0.5 s
__delay_cycles(1500000L) -> 1.5M ciclie -> 0.375s
__delay_cycles(500000L) -> 500k cicli -> 0.125s
8. Care este frecvența reală de lucru a microcontrolerului ATMega16 pentru
care instrucțiunea __delay_cycles(500000L) se execută în 124.5 ms ?
a. 4.008 MHz b. 4.004 MHz c. 4.040 MHz d. 4.016 MHz

500000
= 4016,06 ⋅ 103 = 4016𝑀𝐻𝑧
124,5 ⋅ 10−3 s
8.1. Care este frecvența reală de lucru a microcontrolerului ATMega16

pentru care instrucțiunea __delay_cycles(200000L)se execută în 44 ms ?

200000
−3 = 4545,45 ⋅ 103 = 4,54𝑀𝐻𝑧
44 ⋅ 10 s
8.2.Care este frecvența reală de lucru pentru care instrucțiunea

__delay_cycles(1000000L)se execută în 125 ms ?

1000000
= 8000 ⋅ 103 = 8𝑀𝐻𝑧
125 ⋅ 10−3s
9.Care este valoarea registrului UBRR pentru a seta viteza de comunicație pe

interfața serială la 9600 baud (biți pe secundă) ? Microcontrolerul lucrează la 4
MHz cu U2X = 0.
a. 12 b. 51 c. 25 d. 16
BAUD= 9600
Fosc=4MHz
4000000
=> UBBR = − 1 = 26.04 − 1 = 25
16⋅9600
9.1.Care este valoarea registrului UBRR pentru a seta viteza de comunicație pe

MHz cu U2X = 1.
a. 25 b. 47 c. 11 d. 23
BAUD=19200
f OSC = 4MHz
4000000
=>UBBR= 8⋅19200 − 1=26.04-1=25
9.2.Care este valoarea registrului UBRR pentru a seta viteza de comunicație pe

MHz cu U2X = 0.
a. 51 b. 103 c. 25 d. 12
BAUD= 9600
Fosc=8MHz
8000000
=> UBBR = 16⋅9600 − 1 = 52.08 − 1 = 51
10.Care este durata de timp necesară transferului pe interfața serială a unui

octet de date la un baud rate de 19200?
a. 1.04 ms b. 520 us c. 260 us d. 2.08 ms
BAUD=19200 =>se transmit 19200 biti/secunda
Pentru a trimite date avem nevoie de un bit de start si unul de stop=> 2 biti
Trebuie sa trimitem un octet=8 biti => 10 biti in total (pt fiecare

octet/caracter este nevoie de 10 biti)
19200biti............. 1 s
10 biti .............. x
1⋅10
Timpul in care se trimit 10 biti este: =520us
19200
11. Ce cantitate de memorie de program are microcontrolerul ATMega16?
a. 32 K b. 16 K c. 8 K d. 1 K
12. Care este frecvența de lucru maximă pentru microcontrolerul ATMega16?
a. 10 MHz b. 4 MHz c. 16 MHz d. 1 MHz
13. Care este numărul registrelor interne de uz general al microcontrolerului

ATMega16?
a. 32 b. 8 c. 16 d. 64
14. Câți pini ai portului D al microcontrolerului ATMega16 sunt configurați ca ieșiri

în urma execuției următoarei secvențe de instrucțiuni?
PORTD = 0x40;
PORTD |= (0xA3 << 2);
a. 4 b. 3 c. 2 d. 5 e.0
Deoarece nu ne da DDRD raspunsul este 0
15. Care este valoarea de pe pinul PD5 după execuția următoarei secvențe de
instrucțiuni la începutul unui program?
PORTD = 0xE0;
DDRD = 0xB5;
a. 0 (0V) b. Nedefinit c. 1 (5V) d. Impedanță ridicată (Hi-Z)
15.1. Care este valoarea de pe pinul PD2 după execuția următoarei secvențe de
instrucțiuni la începutul unui program?
PORTD = 0xE6;
DDRD = 0xB5;
a. Nedefinit b. 0 (0V) c. 1 (5V) d. Impedanță ridicată (Hi-Z)

16. Care este șirul de caractere transmis pe interfața serială la apelul funcției print
de mai jos?
int value = 40; 28

print(value+1); 29
Funcția print este prezentată în continuare:
void print(int a) {
const char tab[] = “0123456789ABCDEF”;
char data[5];
int b = a * 1000, i = 0; b=A028
while (i<4) {
data[i] = b & 0x000F; data[0]=8, data[1]=2,data[2]=0,data[3] =A
b >>= 4; A02,
i++; 1
}
i = 0;
while (i<4) {
USART_Transmit(tab[ data[4-i-1] ]); A,0,2,8
i++;
}
}
A,0,2,8
17. Cât timp durează transmisia efectivă a întregului șir de caractere de la
exemplul precedent dacă interfața serială funcționează la 19200 baud, cu 8 biți pe
caracter, fără paritate și cu un bit de stop?
A,0,2,8
19200 biti.................1s
8 biti + unu de start + unu de stop ( + 1 daca avem paritate)
10biti / caracter => 4 caractere=> 40 biti
40biti...............x
X=40/19200=0,002s=2ms
18. Care este numărul de reset-uri pe secundă provocate de WATCHDOG pentru

următorul program? Se consideră datele (ideale) din foaia de catalog.
__no_init int flag;

void main(void) {
if (flag == 1) {
flag = 0;
TCCR1B |= (1<<CS11);
while (TCNT1 < 8000);
} else {
flag = 1;
TCCR1B |= (1<<CS11)|(1<<CS10);
while (TCNT1 < 2000);
WDTCR|= (1<<WDP0);
}
asm("WDR");
WDTCR|=(1<<WDE);
while(5);
}
else -> 32ms
watchdog -> 32.5ms -> primul reset
if -> 16ms
watchdog -> 16.3 ms -> al doilea reset
96.8 ms pentru 2 resets

1000/96.8 =10.33 => 20.66 resets
19. Care este perioada de timp calculată de următoarea expresie în care TCNT1
are valoarea 16 000? Timerul 1 funcționează fără prescaler. Precizați în mod
deosebit unitatea de măsură!
unsigned long period = (TCNT1 >> 2) / 1000;
16000 SUNT MILISECUNDE!!!
16000:4=4000 ms 4000/1000=4ms
20. De câte ori se va executa în fiecare secundă zona de cod marcată cu gri?
unsigned int count = 0

unsigned int flag = 0;
unsigned int count = 0;
#pragma vector = TIMER1_OVF_vect //intrerupere
__interrupt void isr_TIMER1_overflow(void) {
count++;
if (count == 100) {
count = 0;
flag = 1;
}
TCNT1 = 45500; 0<=TCNT1<=65535
}
void main(void) {
TCNT1 = 45500;
TCCR1B |=(1<<CS10);
TIMSK |=(1<<TOIE1);
__enable_interrupt();
while (5>4) {
if (flag == 1) {
flag = 0;
}
}
}
1/4MHz= 0.25 us (un ciclu)
65535-45500=20035 cicluri
0.25*20035=5008,75us ( timpul pentru o intrerupere)
5008,75*100=500 875us ~ 0.5s (timpul pentru o suta de intreruperi)
1s : 500 900 us = ~ 2/sec flag=0
Raspuns : 2
21.Care este valoarea prescaler-ului utilizat de timer-ul 0, dacă acesta parcurge un ciclu complet
de numărare (în modul normal de operare) în 512 us?
a. 8 b. 64 c. 256 d. 1
timer 0 are 8 biti deci numara pana la 0xFF (adica 255)

prescaler
perioada = => 𝑢𝑛 𝑐𝑖𝑐𝑙𝑢 𝑐𝑜𝑚𝑝𝑙𝑒𝑡 = (255 + 1) ∗ 𝑝𝑒𝑟𝑖𝑜𝑎𝑑𝑒
4MHz
prescaler
256* = 512 ∗ 10-6 s
4MHz
prescaler
256* = 512 ∗ 10-6 s
4∗106
256*prescaler = 512 *4 => prescaler =8
22. Care este valoarea registrului OCR1A dacă durata impulsului pozitiv al unui semnal PWM
generat cu ajutorul timer-ului 1 este de 0.2 ms? Timer-ul 1 funcționează în modul 14 cu ICR1 =
499 și folosește prescaler de 8 iar la începutul ciclului de numărare pinul pe care este generat
semnalul este 1 logic.
a. 2000 b. 1000 c. 100 d. 200
OCR1A< ICR1
0,2 ∗ 499 ≅ 100

23. Câte timer-e pe 8 biți are microcontrolerul ATMega16?
a. 3 b. 2 c. 4 d. 1
24.Câți pini ai portului D sunt configurați ca ieșire de următoarea instrucțiune?
DDRD = 0xB5;
a. 4 b. 3 c. 5 d. 6
25.Ce cantitate de memorie de date are microcontrolerul ATMega16?
a. 1 K b. 32 K c. 8 K d. 16 K
26.Care este frecvența maximă de lucru pentru microcontrolerul ATMega16L?
a. 16 MHz b. 1 MHz c. 4 MHz d. 8 MHz
27. Completați codul următor (în locurile marcate cu ___) cu un operator și o constantă
întreagă astfel încât A să aibă aceeași valoare cu B.
unsigned char x = 32;

unsigned int A = x * 0.25; // 32:4=8
unsigned int B = x ___ ___;
>> 2 sau / 4
28. Care este valoarea variabile D la finalul executării următoarei secvențe de cod?
unsigned char x = 64, y = 1;
unsigned int A = x * 0.25 + y; //A = 64:4 +1 = 16+1=17
unsigned int B = x >> 4 + y; // B=64:16+1=4+1=5
unsigned int D = A – B; // D= 17-5 =12
29. Fie timer-ul 1 configurat cu următoarele instrucțiuni:

#define TCONST 63974 65535-63974=1561 cicluri
TCCR1B |= (1<<CS11); cs11=1=> clk/8 => 1561 * 8 =12488
TIMSK |= (1<<TOIE1);
__enable_interrupt();
TCNT1 = TCONST;
Fie rutina de tratare a întreruperii de depășire pentru timer-ul 1:
int cnt = 0;
#pragma vect = TIMER1_OVF_vect
__interrupt void ISR(void) {
cnt++;
TCNT1 = TCONST;
}
Care este valoarea variabilei cnt după scurgerea intervalului de timp necesar
executării următoarei instrucțiuni? La începutul intervalului de timp, variabila cnt
are valoarea 0.
__delay_cycles(200000L) // 200 000:12488= 16
Raspuns:16
30. Care este valoarea factorului de umplere al semnalului PWM generat de următoarea
secvență de cod?
DDRC |= (1<<PC0);
TCCR1B |= (1<<CS10);
while(5) {
PORTC |= (1<<PC0);
TCNT1 = 1000; while(TCNT1<2000); 2000->OCR1A
PORTC &= ~(1<<PC0);
while(TCNT1<5000); 5000->ICR1
}
Factor de umplere = cat sta pe 1
2000-1000 = 1000 ( sta pe 1)
5000-2000 = 3000 ( sta pe 0)
𝟏𝟎𝟎𝟎
⋅ 𝟏𝟎𝟎% = 𝟐𝟓% Raspuns:25%
𝟒𝟎𝟎𝟎
31. Care este cea mai mică valoare a variabilei var pentru care watchdog-ul resetează
microprocesorul?
unsigned int var;
main() {
TCCR1B |= (1<<CS12); din tabel clk/256
WDTCR |= (1<<WDP2) | (1<<WDP1); din tabel 1s timeout
WDTCR|= (1<<WDE);
while(5>4) {
TCNT1 = 0;
while (TCNT1 < var);
__watchdog_reset();
}
}
256/4MHz = 64us
1/64=15625 ( valoarea minima )
32. Care este greșeala în secvența de cod următoare, considerând că se dorește obținerea unui
semnal PWM pe pinul PD0? Rescrieți în mod corect linia eronată.
DDRD |= (1<<PD0);
while(1) {
PORTD |= (1<<PD0);
__delay_cycles(200L);
PORTD &= (1<<PD0); trebuia sa arate cam asa: PORTD &= ~(1<<PD0);
__delay_cycles(200L);
}
33.In cazul in care fosc WD este de 1071500 Hz si fosc este de 14250.23 KHz atunci
timpul suplimentar de pornire {START-UP} pt ATMega16 este:
a)3823us b)4096us c)3963us d)4300us
1
fwd = 1071500Hz => Twd = = 0,933μs
1071500
1
fOsC = 14250,23KHz => TOsc = = 0,07𝜇𝑠
14250230
34.Dimensiunea magistrale de date externa a procesorului 8088 este de:
a)20 biti b)16 biti c)8 biti d)24 biti
35.Daca UBRR=185(U2X=1) si fosc =14.25MHz atunci pt un Baud Rate de 9.6Kbps

eroarea de bit este:
a)-1.31% b)0.22% c)-0.24 d)5.30%
BAUD=14 250 000/(8* 186) = 9576,61
𝐁𝐀𝐔𝐃
𝐄𝐫𝐫 = (𝐁𝐀𝐔𝐃 𝐑𝐚𝐭𝐞 − 𝟏)*100%
𝟗,𝟓𝟕𝟔𝐤
( − 𝟏) ⋅ 𝟏𝟎𝟎%= -0,24%
𝟗,𝟔𝐤
36.Daca UBRR=22(U2X=0) si fosc =14.25MHz atunci pt un Baud Rate de 38400Kbps

eroarea de bit este:
a)3.12% b)-0.24 c)0.0% d)0.84
Baud=14250000/(16*23)=38722,82
𝐁𝐀𝐔𝐃
𝐄𝐫𝐫 = (𝐁𝐀𝐔𝐃 𝐑𝐚𝐭𝐞 − 𝟏)*100%
𝟑𝟖𝟕𝟐𝟐
(𝟑𝟖𝟒𝟎𝟎 − 𝟏) ⋅ 𝟏𝟎𝟎%= 0,838
37.Daca fixam un Baud Rate de 19.2Kbps si avem fosc =15.36MHz atunci valoarea lui
UBRR pt U2X=0 este:
a)24 b)199 c)99 d)49
15360000
UBRR = − 1 = 50 − 1 = 49
16 ⋅ 19200
38.In cazul ATMega16 memoria EEPROM are dimenisunea de:
a)1K b)256 c)512 d)2k
39.In cazul ATMega16 memoria FLASH are dimensiunea de:
a)1K b)4K c)16K d)32K
40.In cazul ATMega16 memoria SRAM are dimensiunea de:
a)4K b)512 c)256 d)1024B
41.In cazul in care timpul masurat TWD (timp watchdog timer) este de 876.2ms
atunci frecventa oscilatorului fosc WD este de:
a)1071.5KHz b)0.9902MHz c)1123.5KHz d)1.196MHz

𝐓𝐰𝐝 ⋅ 𝐟𝐨𝐬𝐜 = 𝐧𝐫 𝐜𝐢𝐜𝐥𝐢
𝟏
𝐟𝐨𝐬𝐜 = = 𝒏𝒓. 𝒄𝒊𝒄𝒍𝒊
𝐓𝐰𝐝
42.In cazul in care frecventa oscilatorului fosc WD(oscilator watchdog timer)

este 1.1235MHz atunci timpul TWD este de:
a)120.86ms b)140.34ms c)116.66ms d)380.3ms
43.Dimensiunea magistralei de adrese a procesorului ATMega16 este:
a)14 biti b)9biti c)13 biti d)8 biti
ARM7TDMI-S vs Cortex-M3

Everything - SOC

Încărcat de

Drepturi de autor:

Formate disponibile

S-ar putea să vă placă și

Everything - SOC

Încărcat de

Informații document

Titlu original

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Everything - SOC

Încărcat de

Drepturi de autor:

Formate disponibile

1.

O comunicatie seriala bidirectionala se poate realiza pe

12. Un multiplexor cu 4 intrari implica

13. Un "ciclu instructiune" pe magistrala la 8048 consista din

30. Magistrala de adrese reprezinta

1. Microprocesoarele Pentium contin a structura microprogramabila?

2. Cate timere are 8051?

3. De cate intrari de test dispune 8051?

4. Cate surse de intrerupere accepta 8051?

7. Pt Pentium stadiul D2 reprezinta:

8.Ciclul flash e generat

9.Arhitectura Pentium contine

10. Descriptorii de segment cache contin:

11.Unitatea de control la Pentium este:

12. Magistrala de date la Pentium are

13. Adresa de inceput a unei pagini de 4K este multiplu de:

14.Un spatiu de memorie de 8K intr-un sistem cu 8051 poate fi selectat:

15. Mem cache set asociativa pe 4 cai implica:

16. Fie un sist cu 8KO memorie de la adresa 8000h. Adresa finala e:

17. Arhitectura Pentium contine o structura BTB:

19. Care sunt diferentele intre Load si Mov?

20.Magistrala de adrese reprezinta:

4. Cite timere are 8051?

5. De cite intrari de “tresh” dispune 8051?

6. Cite surse de intrerupere accepta 8051?

7. Cite tipuri de accesare a memoriei cache cunoasteti?

8. BTB e o str. Bazata pe memoria cache la care:

9. Operatia WRITE BACK reprezinta:

10. Ciclul FLUSH e util in structura

11. Pt procesorul Pentium stadiul D1 reprezinta

12. Pt procesorul Pentium stadiul D2 reprezinta

13. Magistrala de date la Pentium are:

14. TLB-urile sunt folosite in:

15. Adresa de inceput a unei pagini de 4KO e multiplu de

16. Pagina la masinile IBM/Pentium are:

17. La o structura biprocesor Pentium, NA(next address):

18. Fie 4 dispozitive conectate pe o magistrala comuna. Apare conflict cind:

19. Secventa de comanda pentru citirea din memoria dinamica este:

20. O structura FPGA poate fi folosita pentru:

RESTUL de intrebari (unele se vor mai repeta)

3. Timerele implementate pe 8051 lucreaza pe:

4.Pentru microprocesorul Pentium, BTB reprezinta:

5. Ciclul Flush e executat:

6.O linie cache la Pentium contine:

7. Adresa liniara se determina din:

8. Un sistem cu 8051 poate fi interfatat serie:

9. Un spatiu de memorie cu 8051 de 8KO poate fi selectat:

10. Adresa de inceput a unui segment e:

11. Fie o memorie RAM (read-write) de date de 8KO. CSnegat este:

13. Pt. a modifica valuarea unei linii pe portul P2 se va folosi

16. Un multiplexor cu 4 intrari implica

17. Semnalul NA(next address) e generat de :

18. Fc. Y=f(1,4,6) poate fi implementata cu

17. Registrul Comand Register al unui dispozitiv PCI are rolul

1. Microprocesoarele Pentium contin o structura microprogramabila?

2. Cate timere are 8051?

5. La procesorul Pentium unitatea de segment e inclusa in stadiul:

7. Pt Pentium stadiul D2 reprezinta: