Pages From Electronica Digitala - Curs

MINISTERUL EDUCAIEI I CERCETRII UNIVERSITATEA DIN BACU FACULTATEA DE INGINERIE
ROTAR
DAN
ANGHELU MARIUS
ELECTRONIC DIGITAL
EDITURA ALMA MATER
CUPRINS
pagina CAPITOLUL 1 Realizarea fizic a circuitelor logice 1.1 Introducere 1.2 1.2.1. 1.2.2. 1.2.3. 1.2.4. 1.3. 1.3.1. 1.3.2. 1.3.3. 1.3.4. 1.3.5. 1.3.6. 1.3.7. 1.4. 1.4.1. 1.4.2. 1.4.3. Principalele caracteristici ale porilor logice Imunitatea la perturbaii Factorii de ncrcare la intrare la intrare i ieire (sortana) Timpul de propagare Consumul de putere Circuite logice n tehnologie bipolar Familia TTL standard Familia LPTTL (de mic putere) Familia HTTL (rapid) Familia TTL Schottky Familia HLL (logica cu nivele mari) Familia ECL Circuite integrate logice I2L Circuite integrate logice n tehnologie MOS (unipolar) Familia PMOS Familia NMOS Familia CMOS 5 5 6 6 8 9 9 11 11 14 15 17 20 23 26 30 34 35 35 40 41 44 45 48 49 49 50 51 52
1.5. Realizarea funciilor logice cablate 1.5.1. Poarta logic cu trei stri 1.5.2. Pori logice destinate funciilor logice cablate 1.6. Conectarea circuitelor logice din familii diferite 1.7. 1.7.1. 1.7.1.1. 1.7.1.2. 1.7.1.3. 1.7.1.4. Perturbaiile n sistemele digitale Tipuri de cuplaje ce apar n circuitele electrice Cuplajul capacitiv Cuplajul inductiv Cuplajul galvanic Cuplajul prin mas
1.7.2. Efecte parazite datorate caracteristicilor electrice ale circuitelor i semnalelor logice 1.7.2.1. Efecte introduse de circuitele de alimentare 1.7.2.2. Diafonia 1.7.2.3. Propagarea i reflexiile pe liniile de transmisie CAPITOLUL 2 Circuite logice combinaionale 2.1. Introducere 2.2. Pori logice 2.3. Circuitul poart 2.4. Circuitul de selecie 2.5. Circuite de decodificare 2.5.1. Circuitul de decodificare 1 din m 2.5.2. Circuitul de decodificare BCD 7 segmente 2.6. Circuite de multiplexare 2.7. Circuite de demultiplexare 2.8. Circuite de codificare 2.9. 2.9.1. 2.9.2. 2.9.3. Circuite aritmetice Comparatoare Generatorul i verificatorul de paritate Sumatoare CAPITOLUL 3 Circuite logice secveniale 3.1. Introducere 3.2. 3.2.1. 3.2.1.1. 3.2.1.2. 3.2.1.3. 3.2.2. 3.2.2.1. 3.2.2.2. 3.2.2.3. Circuite basculante bistabile (CBB) Circuite basculante bistabile (CBB) asincrone Circuite basculante bistabile asincrone de tip RS Circuite basculante bistabile asincrone de tip JK Circuite basculante bistabile asincrone de tip T Circuite basculante bistabile (CBB) sincrone Circuite basculante bistabile sincrone de tip D Circuite basculante bistabile sincrone de tip JK Circuite basculante bistabile sincrone cu intrri asincrone
52 52 54 54 55 55 56 60 61 62 62 64 65 69 73 74 74 75 76
77 80 80 80 82 82 83 84 85 85
3.3. 3.3.1. 3.3.2. 3.3.3. 3.3.4.
Numrtoare Introducere Numaratoare asincrone Numrtoare sincrone Numrtoare divizoare prin m
86 86 86 89 92 93 94 98 101 102 104 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 122 162
3.4. Registre paralele 3.5. Registre seriale LABORATOR Laboratorul nr. 1 Prezentarea pupitrului de experimente, utilizarea osciloscopului i a multimetrului Laboratorul nr. 2 Determinarea caracteristicilor circuitelor logice bipolare Laboratorul nr. 3 Determinarea caracteristicilor circuitelor logice MOS Laboratorul nr. 4 Studierea circuitului poart Laboratorul nr. 5 Studierea circuitului de selecie Laboratorul nr. 6 Studierea funcionrii circuitului de decodificare Laboratorul nr. 7 Utilizarea programului Digital Works n studiul circuitelor digitale. Laboratorul nr. 8 Simularea funcionrii circuitelor poart i de selecie cu ajutorul programului Digital Works Laboratorul nr. 9 Simularea funcionrii circuitelor multiplexor i demultiplexor cu ajutorul programului Digital Works Laboratorul nr. 10 Studiul funcionrii circuitului multiplexor Laboratorul nr. 11 Studiul circuitelor basculante bistabile Laboratorul nr. 12 Studiul circuitelor logice secveniale de tip numrtor Laboratorul nr. 13 Realizarea unui numrtor programabil Laboratorul nr. 14 Studiul registrului de deplasare Laboratorul nr. 15 Tabelul de adevr ale circuitelor logice bipolare AND, NAND, OR, NOR, XOR, XNOR Laboratorul nr. 16 Simularea funcionrii circuitelor celul sumator 1 bit cu ajutorul programului Digital Works Laboratorul nr. 17 Studiul funcionrii circuitului demultiplexor ntrebri propuse studenilor n cadrul orelor de laborator ANEXE BIBLIOGRAFIE
ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice
CAPITOLUL 1
Realizarea fizic a circuitelor logice
1.1. Introducere
Aa cum se poate demonstra cu ajutorul algebrei logice, folosind operaiile logice universale se pot scrie funcii logice orict de complexe. Acest lucru a permis dezvoltarea unor familii de circuite logice integrate bazate pe pori logice elementare ce realizeaz fizic una din operaiile logice universale. Obinerea funciilor logice complexe se face, n acest caz prin conectarea convenabil a porilor logice elementare. n funcie de componentele electronice folosite n realizarea porii logice, din considerente tehnologice, sa impus utilizarea uneia sau alteia din operaiile logice universale. n acest fel s-au dezvoltat mai multe familii tehnologice de circuite integrate logice care au anumite proprieti i corespund anumitor scopuri practice. n tabelul 1.1 sunt prezentate sintetic principalele familii tehnologice utilizate n prezent pe scar larg. TABELUL 1.1. Grupa Familia TTL (standard) LPTTL (de mic putere) HTTL (rapid) STTL (Schottky standard) LPSTTL (Schottky de mic putere) TSL (logica cu trei stri) HLL (logica cu nivele mari) ECL (logica cuplat prin emitor) I2L (logica integrat de injecie) PMOS (MOS cu canal P) NMOS (MOS cu canal N) CMOS/Si (MOS complementar) CMOS/SOS (MOS pe safir)
Circuite bipolare
Circuite MOS
Pentru realizarea fizic a funciilor logice, celor dou valori logice 0 i 1 le sunt asociate, prin convenie, dou tensiuni, astfel: 1. Logica pozitiv: a) pentru valoarea logi 0 se asociaz un nivel szut de tensiune; b) pentru valoarea logic 1 se asociaz un nivel ridicat de tensiune; 2. Logica negativ: - 5 -
a) pentru valoarea logi 0 se asociaz un nivel ridicat de tensiune; b) pentru valoarea logic 1 se asociaz un nivel sczut de tensiune;
1.2.
Principalele caracteristici ale porilor logice
Caracteristicile circuitelor logice precizeaz regulile de interconectare ale acestora i caracterizeaz performanele porilor logice n cadrul sistemelor logice. Toate familiile de circuite logice integrate se caracterizeaz cu ajutorul acelorai parametri, ceea ce permite o comparare simpl a performanelor lor. Principalii parametri ai porilor logice sunt: - imunitatea la perturbaii; - factorii de branament la intrare i ieire; - timpul de propagare; - consumul de putere; tensiunile de alimentare; curenii consumai i puterea disipat. Imunitatea la perturbaii Imunitatea la perturbaii a unui circuit logic este egal cu valoarea maxim pe care o poate lua tensiunea perturbatoare de la intrare, n cazul cel mai defavorabil, astfel ca la ieirea porii logice s se menin nc nivelul de tensiune corect. Pentru a determina imunitatea la perturbaii a unei pori logice, se pleac de la caracteristica static de transfer a acesteia, caracterisitc ce reprezint variaia tensiunii de ieire n funcie de tensiunea de intrare n curent continuu. Datorit dispersiei elementelor de circuit, a condiiilor de funcionare a porilor logice, etc., nu se poate defini o caracteristic de transfer unic; n realitate toate caracteristicile de transfer sunt cuprinse ntre dou curbe limit, c1 i c2 (figura 1.1), care descriu condiiile de funcionare corect a circuitului logic. Pentru a determina limitele ntre care pot varia nivelurile de tensiune corecte la intrarea i ieirea circuitului logic, se construiesc, pe cale grafic, curbele simetrice fa de prima bisectoare alecurbelor limit c1 i c2, innd cont c tensiunea de intrare a unei pori logice se obine de la ieirea unei alte pori logice, iar tensiunea de ieire se va aplica intrrii altor pori, i aa mai departe. Pe baza acestei observaii se constat c I1I2 reprezint plaja posibil a nivelului inferior al tensiunii de intrare, iar S1S2 plaja posibil a nivelului superior al tensiunii de intrare; zona T1T2 corespunde tensiunilor de intrare determin Figura 1.1. Caracteristica static de transfer a unei tranziia circuitului logic dintr-o stare n pori logice alta. Imunitatea la perturbaii a unui circuit logic este egal cu valoarea maxim pe care o - 6 1.2.1.
poate lua tensiunea de perturbare de la intrare, n cazul cel mai defavorabil, astfel ca ieirea circuitului logic s se menin nc la nivelul de tensiune corect. Aplicnd aceast definiie porii logice descris prin caracteristica static de transfer din figura 1.1, se constat c se pot defini dou valori pentru imunitatea la pertutrbaii. Dac la intrare se aplic nivelul inferior de tensiune, cazul cel mai defavorabil corespunde valorii Ui=OI2. Dac tensiunea perturbatoare aplicat n serie cu Ui are semn negativ, nu produce efecte suprtoare; dac ns are semn pozitiv, ea poate produce comutarea incorect a porii logice, n cazul n care tensiunea rezultant depete valoarea OT1. Similar, dac la intrare se aplic nivelul superior de tensiune, tensiunea de perturbare negativ nu poate depi valoarea S1T2. n concluzie, se pot defini dou mrimi: imunitatea la perturbaii pozitive i imunitatea la perturbaii negative: IP + = I2T1 (V) IP - = S1T2 (V) (1.1)
Mrimile I2T1 i S1T2 definesc amplitudinile maxime ale tensiunilor de perturbare admisibile i permit verificarea condiiilor de funcionare corect a circuitelor logice din cadrul unui sistem logic. Aceste mrimi depind ns de nivelurile de tensiune atribuite variabilelor logice i nu permit o comparare a diverselor familii de circuite logice din punct de vedere al imunitii la perturbaii, pentru c nivelurile de tensiune atribuite variabilelor logice difer de la familie la familie. n acest scop se defines factorii (adimensionali) de imunitate la perturbaii, cu relaiile:
FIP + = FIP =
I 2 T1 100 (%) I 2S1 S1T2 100 (%) I 2S1
(1.2)
Un alt mod de definire al imunitii la perturbaii este prezentat n figura 1.2 n care este reprezentat caracteristica static de transfer tipic a unui circuit logic inversor. Pe aceast figur au fost notate i plajele nivelurilor de tensiune I1I2 i S1S2. n figura 1.2 sunt notate urmtoarele valori semnificative ale nivelurilor de tensiune:
Figura 1.2.Caracteristica static de transfer a unei pori logice inversoare
- 7 -
VILmin tensiunea minim admis la intrare corespunztoare nivelului logic 0; VILmax tensiunea maxim admis la intrare corespunztoare nivelului logic 0; VIHmin tesiunea minim admis la intrare corespunztoare nivelului logic 1; VIHmax tensiunea maxim admis la intrare corespunztoare nivelului logic 1; VOLmin tensiunea minim garantat la ieire corespunztoare nivelului logic 0; VOLmax tensiunea maxim garantat la ieire corespunztoare nivelului logic 0; VOHmin tesiunea minim garantat la ieire corespunztoare nivelului logic 1; VOHmax tensiunea maxim garantat la ieire corespunztoare nivelului logic 1.
Pe baza acestor tensiuni se definesc urmtoarele intervale de tensiune:

plaja nivelului inferior admis al tensiunii de intrare (Ui): VILmax-VILmin; plaja nivelului superior admis al tensiunii de intrare (Ui): VIHmax-VIHmin; plaja nivelului inferior garantat al tensiunii de ieire (Ue): VOLmax-VOLmin; plaja nivelului superior garantat al tensiunii de ieire (Ue): VILmax-VIlmin.
Porile logice sunt astfel construite nct att timp ct nivelurile de tensiune aplicate la intrare se ncadreaz n plaja admis, nivelurile de tensiune obinute la ieire se ncadreaz n plaja garantat. Imunitatea la perturbaii este dat de difererenele dintre plajele admise i plajele garantate:
M L = VIL max VOL max M H = VIH min VOH min (V) (V ) (1.3)
1.2.2.
Factorii de ncrcare la intrare la intrare i ieire (sortana) Factorii de ncrcare la intrare i ieire determin regulile de interconectare ale porilor logice dintr-o m1 familie, reguli ce trebuie respectate la proiectarea logic P2 a unui sistem numeric. Pentru factorul de ncrcare la intrare este consacrat termenul din limba englez fanin iar pentru cel de ieire fan-out. n limba romn m1 P3 termenul utilizat pentru factorul de ncrcare este cel de sortan . n1 m1 1 Pentru ca un circuit logic s genereze la ieire P1 P4 nivelurile garantate de tensiune, este necesar s fie m2 comandat cu un curent corespunztor la fiecare din intrrile sale. n general curenii de intrare i de ieire ale P5 diverselor pori logice ale unei familii logice nu sunt aceeai. Dac se noteaz cu I cel mai mare divizor comun al tuturor curenilor de intrare i de ieire, acetia m2 P6 se vor putea scrie, pentru oricare modul al familiei logice sub forma: m1I, m2I, curentul absorbit pe una din Fig. 1.3. Ilustrarea ncrcrii intrrile circuitului logic considerat i n1I, n2I, circuitelor logice curenii furnizai pe una din ieiri. De exemplu prezentm circuitul logic din figura 1.3 n care poarta logic P1 poate furniza - 8 -
la ieire curentul n1I, porile logice P2, P3 i P4 absorb pe fiecare intrare un curent m1I iar porile P5 i P6 absorb pe fiecare intrare un curent m2I. n aceste condiii, pentru ca schema s poat funciona corect este necesar s fie ndeplinit condiia:
n2 I (m1 + 2m1 + m1 + m2 + 2m2 )I
(1.4)
n general, condiia (1.4) poate fi scris sub forma:
n mi
i =1
(1.5)
Inegalitatea (1.5) reprezint regula de interconectare a modulelor logice ale unei familii. n aceast inegalitate n se numete factor de ncrcare la ieire iar m factor de ncrcare la intrare. Pentru simplificarea regulilor de interconectare a circuitelor logice, factorul de ncrcare a porilor de baz a familiei respective se alege egal cu unitatea. Astfel, dac n catalog este specificat pentru o poart logic: fan-out=10 nseamn c o astfel de poart va putea comanda 10 pori cu fan-in=1 sau 5 pori cu fan-in=2, etc.
1.2.3.
Timpul de propagare
Timpul de propagare, tp, reprezint un parametru care caracterizeaz sintetic viteza de comutare a circuitului logic. Definirea timpului de propagare se face cu relaia:
tp =
t pHL + t pLH 2
(1.6)
Figura 1.4. Definirea timpului de propagare
unde tpHL, tpLH au semnificaia precizat n figura 1.4. n unele cataloage, viteza de comutare a unei familii de circuite logice se caracterizeaz prin frecvena maxim de tact, definit ca frecvena maxim cu care poate fi comandat transferul informaiei ntre dou registre, printr-un numr dat (3-5)
de niveluri logice.
1.2.4.
Consumul de putere Consumul de putere este caracterizat prin urmtorii parametri specificai n cataloage:
a) tensiunea de alimentare a circuitului logic EC, valorile maxim i minim admise (uneori se folosesc mai multe tensiuni de alimentare); b) curenii absorbii de crcuitul logic cnd la ieire se obine nivelul superior de tensiune (ICCH), respectiv inferior (ICCL); de asemenea se precizeaz i
- 9 -
curentul de ieire, cnd ieirea este legat n scurtcircuit la mas (IOS); c) puterea medie consumat. n ceea ce privete ultimul parametru, trebuie reinut c puterea consumat depinde de starea n care se gsete circuitul cu nivel superior sau inferior de tensiune la ieire i de frecvena comutrilor. Din acest motiv, se definete o putere medie consumat n curent continuu:
Pm = PH + PL I CCH + I CCL EC = 2 2 (1.7)
n regim de comutare, puterea consumat de circuitul logic crete datorit curentului suplimentar necesar pentru ncrcarea i descrcarea capacitilor parazite de la ieirea circuitului. Puterea consumat pentru ncracarea acestor capaciti poate fi calculat cu Figura 1.5. Schema ajutorul schemei echivalente din figura 1.5, n care circuitul logic a fost echivalent a unui nlocuit, conform teoremei lui Thevenin, cu o rezisten n serie cu o circuit logic surs de tensiune (amplitudinea acesteia este egal cu saltul de tensiune la ieirea circuitului logic). n timpul ncrcrii capacitii parazite echivalente CP, energia circuitului variaz dup relaia:
W = ( U u )i dt + ui dt
0 0 u u
(1.8)
n care primul termen descrie energia disipat de rezistena R n intervalul dt, iar al doilea variaia energiei poteniale acumulate de condensatorul CP. nlocuind n relaia (1.8) curentul i cu expresia: I=CPdu/dt, se obine, n urma integrrii: W= CP U 2 CP U 2 + 2 2 (1.9)
n timpul descrcrii condensatorului CP, energia acumulat de acesta va fi disipat pe rezistena R, astfel c, n timpul unei perioade, energia disipat pe rezistena R va avea expresia: WR = C P U 2 (1.10)
Lund n considerare faptul c energia disipat pe rezistena R este chiar energia consumat suplimentar de circuit n timpul comutrii, se poate scrie expresia final a puterii consumate suplimentar de circuitul logic n regim de comutare:
PC = f C C p U 2 unde fc este numrul comutrilor pe secund.

- 10 -
(1.11)
Produsul dintre timpul de propagare tp i puterea medie consuamt de poarta logic Pm reprezint factorul de calitate al PQ al respectivei pori logice. Acest parametru exprim sintetic proprietile unei familii de circuite logice i el este un factor de merit cu ajutorul cruia se pot face comparaii ntre diversele familii de pori logice.
1.3.
1.3.1.
Circuite logice n tehnologie bipolar
Familia TTL standard Circuitele TTL (Transistor Transistor Logic logic tranzistor-tranzistor) sunt produse n mai multe serii, fiecare serie avnd un domeniu optim de utilizare: TTL (seria standard), HTTL (seria rapid), LPTTL (seria de mic putere), STTL (seria Schottky standard), LPSTTL (seria Schottky de mic putere), TSL (seria porilor logice cu trei stri). n figura 1.6 este prezentat schema electric a unui inversor TTL standard. Pentru analiza proprietilor porii TTL se poate utiliza simulatorul SPICE care ofer multiple posibiliti de studiu att n regim de curent continuu sau de curent alternativ ct i n regim tranzitoriu. n acest scop PROGRAMUL 1.1 prezint programul scris pentru acest simulator. Acest program este util i din cauz c prezint parametri tranzistoarelor i diodelor utilizate pentru poarta logic. Trebuie ns subliniat aici faptul c, aa cum se va arta mai trziu, simularea circuitelor numerice nu se bazeaz pe utilizarea unor astfel de scheme pentru porile logice. Schema prezentat n figura 1.6 poate fi ns utilizat la simularea circuitelor electronice care conin att circuite liniare ct i pori logice. PROGRAMUL 1.1
.DC VIN 0 5 0.05 .TRAN 1NS 100NS .MODEL DN D RS=40 TT=0.1NS CJO=0.9PF .MODEL QND NPN BF=50 + RB=70 RC=40 CCS=2PF RC2 RB5 RC3 1.4K 4K RB1 100 + TF=0.1NS TR=10NS 4K + CJE=0.9PF CJC=1.5PF + PC=0.85 VA=50 Q3 .PRINT DC V(3) V(5) QND .PRINT TRAN V(3) V(5) Q2 + V(8) QND D1 Q13 DN QND *ALIAS V(8)=VIN Q1 QND *ALIAS V(5)=VOUT RS 50 .PRINT TRAN V(8) V(5) D2 V(5) VOUT DN RS 1 8 50 V(8) VIN Q4 Q2 3 2 7 QND QND VIN Q3 6 3 4 QND RE2 PULSE D3 1K D1 4 5 DN DN Q4 5 7 0 QND Q13 10 13 5 QND RC3 6 11 100 INVERSOR TTL SARCINA ACTIVA RC2 11 3 1.4K RE2 7 0 1K Figura 1.6. Schema electric a inversorului TTL D2 10 9 DN D3 9 0 DN
11 6 3 2 4 13 12 7 10 5 8 1 9
VCC 5
- 11 -
ELECTRONIC DIGITAL CAPITOLUL 1 RB1 11 12 4K RB5 11 13 4K VCC 11 0 5 VIN 8 0 PULSE 0 3.5 1NS + 1NS 1NS 40NS Q1 2 12 1 QND .END Realizarea fizic a circuitelor logice
Pentru simulare, la ieirea inversorului TTL a fost conectat sarcina activ format din Q13, D2, D3 i RB5 care s permit testarea porii n regim dinamic. Pentru a studia funcionarea circuitului din figura 1.6 presupunem mai nti c tensiunea de intrare VIN are valoarea corespunztoare nivelului logic 1 (2,4V). n aceste condiii jonciunea emitor-baz a tranzistorului Q1 este polarizat invers i tranzistorul lucreaz n regiunea activ invers. Tranzistorul Q1 este proiectat s aib un factor de amplificare n curent invers I<0,02.
3.50
3.00
8.00
2.50
1.00
6.00
1
VOUT in Volts
1.50
-1.00
VOUT in Volts
VIN in Volts
4.00 2
500M
-3.00
2.00
-500M
-5.00
500M
1.50
2.50
3.50
4.50
WFM.1 VOUT vs. VIN in Volts
10.0N
30.0N
50.0N
70.0N
90.0N
WFM.2 VOUT vs. TIME in Secs
Figura 1.7. Caracteristica de transfer a porii inversoare obinut prin simulare
Figura 1.8. Comportarea dinamic a porii TTL inversoare
Astfel, curentul de baz al tranzistorului Q2 este asigurat n proporie de cel puin 98% de curentul prin rezistena RB1 de la sursa de alimentare VCC. Tranzistorul Q2 este saturat iar cderea de tensiune pe rezistena RE2 satureaz tranzistorul Q4 iar tranzistorul Q3 va fi blocat (datorit prezenei diodei D1). Rezult c la ieire se obine tensiunea corespunztoare nivelului logic 0. Dac la intrare se aplic un potenial corespunztor nuvelului logic 0 (0.2V) atunci tranzistorul Q1 va conduce iar potenialul n baza acestuia va fi de aproximativ 0,7V, insuficient pentru a deschide tranzistorul Q2. n aceasta situaie, la ieire tranzistorul Q4 va fi blocat iar tranzistorul Q3 saturat ceea ce conduce la ieire la un potenial reidicat corespunztor nivelului logic 1. Cteva din rezultatele simulrii acestui circuit sunt prezentate n figurile 1.7 i 1.8. n figura 1.7 este prezentat caracteristica static de transfer a circuitului obinut prin simularea n curent continuu a funcionrii schemei (comanda .DC din PROGRAMUL 1.1) iar n figura 1.8 se prezint rspunsul circuitului din care se poate deduce timpul de rspuns la un impuls aplicat la intrare i timpul de propagare (comanda .TRAN din PROGRAMUL 1.1). Poarta TTL tipic realizeaz funcia logic I-NU (NAND), schema electronic utilizat pentru simularea acestei pori fiind prezentat n figura 1.9 (n realitate, la construcia circuitului
- 12 -
ELECTRONIC DIGITAL CAPITOLUL 1

11
Realizarea fizic a circuitelor logice
RB1 4K
RC2 1.4K
6
RC3 100
RB5 4K
Q3 QND
4
Q2 QND
7
D1 DN
Q6 QND
10
13
V(15) VIN2
RS2 50
15
Q5 QND V(8) VIN1 14
12
Q1 QND
1
RS1 50
VCC 5 V(5) VOUT D2 DN

9
Q4 QND VIN2 PULSE D5 DN VIN1 PULSE D4 DN RE2 1K
D3 DN
Figura 1.10. Formele de und la intrare i ieire, corespunztoare porii NAND
NAND TTL
SARCINA ACTIVA
Figura 1.9. Schema electronic a porii logice I-NU (NAND), tipic familiei TTL
integrat, n locul tranzistoarelor Q1 i Q5 se folosete un singur tranzistor cu dou emitoare tranzistor multiemitor). Circuitele TTL dau fronturi mici (cteva nanosecunde) din cauza crora pot aprea oscilaii parazite chiar dac firele de legtur ntre pori sunt scurte. Oscilaiile apar deoarece aceste conexiuni se comport ca linii de transmisie i sunt ncrcate pe sarcini neadaptate. Astfel, de exemplu, frontul posterior (tranziia din 1 logic n 0 logic la ieire) al porii care comand, poate genera salturi negative mai mari de 2V la intrarea porilor comandate. Dac celelalte intrri ale porii comandate se afl la +VCC atunci jonciunea emitor-baz corespunztoare se poate strpunge atrgnd dup sine un consum suplimentar de curent i o cretere a zgomotului generat. Ca remediu se folosesc diode de limitare pe intrri (D4, D5) care mai nti limiteaz saltul negativ al tensiunii la 0.7V -1,5V i apoi absorb suficient energie din semnalul aplicat la intrare mpiedicnd apariia supracreterilor pozitive ce ar putea readuce ieirea porii ce comand la valoarea de tensiune corespunztoare nivelului 1 logic. Formele de und ale tensiunilor de intrare i ieire, explicative pentru funcionarea circuitului sunt prezentate n figura 1.10. Din aceast figur se constat c numai n situaia n care ambele intrri au aplicate nivele de tensiune corespunztoare strii logice 1 ieirea are un nivel de tensiune corespunztor strii logice 0 ceea ce corespunde tabelului de adevr a funciei logice I-NU. Principalii parametri ai unei pori logice TTL din seria normal (standard) sunt dai n tabelul 1.2. Din cauz c i aceast serie se fabric n mai multe variante (pentru diferite condiii de funcionare n special n ceea ce privete domeniul temperaturilor de funcionare i al tensiunilor de alimentare), acolo unde a fost cazul n tabel s-au prezentat mai multe valori.
- 13 -
TABELUL 1.2.
Caracteristici principale
Gama temperaturilor de funcionare Sortana Fan-out Tensiunea de alimentare VCC(V) MIN. MAX. 5.25 4.75 5.50 4.50 5.50 4.50
MIN. TIP. MAX. Uniti
0oC +70oC -55oC +125oC 0oC +70oC

Simbol 1 VIH Parametri 2 Tensiunea de intrare n starea 1 Tensiunea de intrare n starea 0 Curent de intrare n starea 1 Curent de intrare n starea 1 la tensiune de intrare 5,5V Curent de intrare n starea 0 Tensiunea de ieire n starea 1
10 10 10
Caracteristici electrice
Condiii de test
3 VCCmin, VO< 0,4V VCCmin, VO> 2,4V VCCmax, VI= 2,4V VCCmax, VI< 5,5V VCCmax, VI< 0,4V VCCmin, VO< 0,8V -IO= 0,8 mA VCCmin, VI< 2V IO= 16 mA VCCmax, VI= 0V VCCmax, VI< 5,0V VCCmax, VI= 0V VCCmin, II= 10mA TA= +25oC
4 2
5 -
6 -
7 V
VIL IIH IIR -IIL VOH VOL -IOS ICCL ICCH -VIK tpLH tpHL
1.3.2.
2,4 18 20 -
12 4 11 7
0.8 40 1 1,6 0,4 55 55 22 8 1,8 22 15
V A mA mA V V mA mA mA mA V ns ns
Tensiunea de ieire n starea 0 Curent de scurtcircuit la ieire Curent de alimentare pe capsul Curent de alimentare pe capsul Tensiune pe diodele de limitare
Caracteristici dinamice
Timp de propagare la creterea CL=15pF semnalului de ieire Timp de propagare la RL=400 descreterea semnalului de ieire
Familia LPTTL (de mic putere) Poarta standard prezentat mai sus este de consum mediu (10 mW) i vitez medie (10 ns). Puterea disipat pe poart poate fi micorat pe seama creterii timpilor de propagare crescnd valorile nominale ale rezistenelor din schema electric (figura 1.9) i, invers, micornd aceste valori crete viteza de lucru (scad timpii de propagare) mrindu-se n schimb puterea disipat pe poart. Parametrii tipici ai porii TTL de putere redus (figura 1.11) sunt: puterea consumat: 1 mW, timpul de propagare: 33 ns. Structura porii TTL de putere redus este similar cu a porii TTL standard, reducerea - 14 -
puterii consumate obinndu-se prin mrirea tuturor rezistenelor circuitului. Pentru simulare poate fi folosit programul 1.1, evident cu introducerea modificrilor operate asupra circuitului conform figurii 1.11. 20K 40K
Familia HTTL (rapid) Creterea vitezei de lucru a porilor logice reprezint unul din x2 y aspectele cele mai importante ale diverselor soluii tehnologice aplicate la seria TTL. Din acest motiv exist mai 12K multe variante tehnologice ale familiei TTL, aa cum s-a amintit mai sus, care se deosebesc prin compromisul realizat ntre puterea disipat pe poart i timpul Fig. 1.11. Poart TTL de putere redus de propagare. Schema electronic tipic a unei pori SI-NU din seria HTTL (notat uneori i TTL-H) este prezentat n figura 1.12. n aceast figur se observ c tranzistorul Q3 din figura 1.9 a fost nlocuit cu un repetor pe emitor n montaj de amplificator Darlington format din tranzistoarele Q3 i Q6. Jonciunea baz-emitor a tranzistorului Q6 nde-plinete acelai rol ca dioda D1 din figura 1.9 i anume de a bloca tranzistorul Q3 cnd tranzistorul Q4 conduce la satutraie. Grupul RE3, Q6 i Q3 formeaz o structur Darlington care are o rezisten de ieire mai mic dect rezistena de ieire a circuitului standard (fig. 1.9) i deci viteza de rspuns a porii va fi mai mare din cauz c orice capacitate care ncarc aceast ieire va fi ncrcat mai rapid (vezi i paragraful 1.2.3). De asemenea, din
x1
11
1.3.3.
RB1 2.8K
RC2 760
6
RC3 58
RB5 4K
Q6 QND
4
Q2 QND
7
Q3 QND
Q7 QND
10
13
V(15) VIN2
RS2 50
15
14
Q5 QND V(8) VIN1
12
Q1 QND
1
RS1 50
VCC 5 V(5) VOUT D2 DN

9
Q4 QND VIN2 PULSE D5 DN VIN1 PULSE D4 DN RE2 470 RE3 4K
D3 DN
Figura 1.12. Schema electronic a porii I-NU n tehnologie HTTL
- 15 -
schema prezentat n figura 1.12 se constat c tranzistorul Q3 nu se satureaz niciodat deoarece jonciunea sa colector-baz nu poate fi polarizat direct. Tensiunea colector-baz a tranzistorului Q3 este egal cu tensiunea colector-emitor a tranzistorului Q6 care este totdeauna pozitiv (chiar i atunci cnd Q6 este saturat). O alt observaie care trebuie fcut se refer la valorile rezistenelor din circuit care, aa cum s-a artat, sunt mai mici n figura 1.12 fa de figura 1.9. Pentru simulare poate fi folosit programul 1.1, evident cu introducerea modificrilor operate asupra circuitului conform figurii 1.12. Parametrii familiei logice HTTL, diferii de cei prezentai n tabelul 1.2 sunt, aa cum era de ateptat, cei care se refer la consumul circuitului i la caracteristicile dinamice. n tabelul 1.3 sunt prezentate numai mrimile care difer de cele date n tabelul 1.2. TABELUL 1.3.
Simbol Parametri 1 2 IIH Curent de intrare n starea 1 -IIL Curent de intrare n starea 0 -IOS Curent de scurtcircuit la ieire ICCL Curent de alimentare pe capsul ICCH Curent de alimentare pe capsul Condiii de test
3 VCCmax, VI= 2,4V VCCmax, VI< 0,4V VCCmax, VI= 0V VCCmax, VI< 5,0V VCCmax, VI= 0V
MIN.
TIP.
MAX.
Uniti
4 -
5 -
6 50
7 A
40 -
26 10
2 100 40 16,8
mA mA mA mA
tpLH tpHL Timp de propagare la creterea semnalului de ieire CL=15pF Timp de propagare la RL=400 descreterea semnalului de ieire 5,9 6,2 12 12 ns ns
- 16 -
Familia TTL Schottky n cazul acestei subfamilii exist dou clase tehnologice i anume: circuite integrate TTL Schottky normale, compatibile cu circuitele TTL standard la nivelul sortanei (vezi paragraful 1.2.2), notate de obicei cu STTL i circuite integrate TTL Schottky cu consum redus, notate de obicei cu LPSTTL (Low Power Schottky) sau LSTTL i care nu mai sunt compatibile la nivelul sortanei cu circuitele TTL standard. Aceast subfamilie de circuite se caracterizeaz prin vitez de lucru mai ridicat dect circuitele TTL standard i consum mai redus (la circuitele LPSTTL).
16
1.3.4.
V2 5V
RB1 15K
RL1 8.75K
8
RK 1K
6 17
QE QND
9
DL D2
18
RL2 8K
1
VLOAD 5V
D1 D2
DC2 D2
19
RC2 30
10
QL2 QND RB2 15K DC4 D2 RC4 60

5 4
D12 D2
DC5 D2
2
V(2) VOUT
DC1 D2
23
RC1 60
22
Q2 QND
11
Q5 QND
3
R14 20K
7 24
Q1 QND
25
RE1 600
12
15
D2 D2
Q4 QND
14
RS2 50
Q6 QND RE2 600

21
V(25) VIN V3 PULSE
DC3 D2 DE1 D2
20 13
RC3 10
Q3 QND
DE2 D2
Figura 1.13. Schema electronic utilizat pentru simularea unei pori STTL
Creterea vitezei de lucru se realizeaz pe dou ci i anume: reducerea duratei de via a purttorilor minoritari; evitarea saturrii.
Reducerea duratei de via a purttorilor minoritari se realizeaz prin doparea siliciului cu aur. Doparea cu aur fiind neselectiv toate tranzistoarele din structur devin de comutaie, chiar i cele care nu lucreaz la saturaie. Acest lucru se explic prin faptul c doparea cu aur duce la creterea curentului de recombinare, ceea ce are ca efect micorarea factorului de amplificare n curent al tranzistorului i deci micorarea timpului de comutare prin scderea timpului de stocare. Pentru evitarea saturrii tranzistoarelor din structura porii logice se folosesc diode Schottky conectate ntre colectorul i baza fiecrui tranzistor, astfel nct aceste diode s se deschid cnd jonciunea colector-baz a tranzistorului respectiv este polarizat direct. Reamintim faptul c dioda Schottky se bazeaz pe jonciunea format la contactul metal-semiconductor extrinsec (spre exemplu aluminiu cu siliciu impurificat cu impuriti donoare), jonciune care are tensiunea de deschidere mai mic dect cea a unei jonciuni semi-conductoare pn iar conducia n dioda Schottky bazndu-se pe purttori majoritari, nu apare sarcin stocat i deci timpii de comutare sunt extrem de mici. n acest fel, la polarizarea direct a jonciunii
- 17 -
colector baz a tranzistorului, dioda Schottky se deschide mpiedicnd intrarea n saturaie a tranzistorului. Schema electric utilizat pentru simularea unei pori logice n tehnologie STTL este prezentat n figura 1.13, programul de simulare este programul 1.2 iar rezultatul simulrii este dat n figura 1.14.
PROGRAMUL 1.2
.TRAN 0.1NS 150NS .MODEL D2 D RS=15 CJO=0.2PF IS=5E-10 .MODEL QND NPN BF=50 RB=70 RC=40 CCS=2PF TF=0.1NS TR=10NS + CJE=0.9PF CJC=1.5PF PC=0.85 VA=50 *ALIAS V(25)=VIN *ALIAS V(2)=VOUT .PRINT TRAN V(25) V(2) RL2 1 6 8K Q5 2 4 3 QND DC5 4 2 D2 Q6 3 3 0 QND RC4 4 5 60 Q4 5 7 14 QND DC4 7 5 D2 RB2 7 6 15K RK 16 8 1K QE 8 17 9 QND D1 9 10 D2 D12 10 11 D2 D2 11 15 D2 RC3 15 13 10 Q3 13 20 0 QND RS2 15 14 50 DC3 20 13 D2 RL1 16 17 8.75K DL 17 18 D2 RC2 18 19 30 WFM.2 VOUT vs. TIME in Secs Q2 19 22 20 QND RE1 20 12 600 Figura 1.14. Rezultatul simulrii comutrii porii TTL-S DE1 12 0 D2 DC2 22 19 D2 RC1 22 23 60 Q1 23 24 25 QND DC1 24 23 D2 RB1 16 24 15K VLOAD 6 0 5V V2 16 0 5V V3 25 0 PULSE + 1.09 1.1 10NS 5NS 5NS + 70NS RE2 3 21 600 DE2 21 0 D2 R14 2 0 20K QL2 1 1 2 QND .END
1.10 1.09 2 1.10 1.09 1.09
VOUT in Volts VIN in Volts
1.09
1.09
1.09
1.09
1.09
20.0N
60.0N
100N
140N
180N
- 18 -
Schema utilizat n figura 1.13 are un caracter teoretic i permite studiul prin simulare a proprietilor porilor logice de tip STTL. n realitate pentru realizarea unei astfel de pori sunt utilizate tranzistoare Schottky a crui schem C DS echivalent este prezentat n figura 1.15.a iar simbolul n figura 1.15.b. TS n cazul seriei LPSTTL reducerea puterii B consumate se obine prin mrirea tuturor TB rezistenelor circuitului, desigur n detrimentul timpului de propagare. a. b. E Seria STTL are parametri similari cu cei prezentai n tabelul 1.2 cu deosebirea c timpul Figura 1.15. Tranzistorul Schottky de propagare este de aproximativ 3 ns iar puterea disipat pe poarta fundamental este de 22 mW. Pentru seria LPSTTL principalii parametrii sunt dai n tabelul 1.4. TABELUL 1.4.
Simbol Parametri 1 2 VIH Tensiunea de intrare n starea 1 VIL Tensiunea de intrare n starea 0 IIH Curent de intrare n starea 1 IIR Curent de intrare n starea 1 la tensiune de intrare 5,5V -IIL Curent de intrare n starea 0 VOH Tensiunea de ieire n starea 1 VOL Tensiunea de ieire n starea 0 -IOS Curent de scurtcircuit la ieire ICCL Curent de alimentare pe capsul ICCH Curent de alimentare pe capsul -VIK Tensiune pe diodele de limitare Condiii de test
3 VCCmin, VO< 0,4V VCCmin, VO> VOHmin VCCmax, VI= 2,7V VCCmax, VI = 7V
MIN.
TIP.
MAX.
Uniti
4 2
5 -
6 -
7 V
2,7 15 -
2,4 0,8 -
0.8 20 0,1 0,4 0,4 100 4,4 1,6 1,5
V A mA mA V V mA mA mA V
VCCmax, VI = 0,4V VCCmin, VI = VILmax -IO= 0,4 mA VCCmin, VI = 2V IO= 4 mA VCCmax, VI= 0V VCCmax, VI = 4,5V VCCmax, VI = 0V VCCmin, -II= 18mA TA= +25oC
- 19 -
TABELUL 1.4. (continuare)
1 tpLH 2 Timp de propagare creterea semnalului ieire Timp de propagare descreterea semnalului ieire
3
tpHL
la de CL=15pF RL=2k la de
5 9
6 15
7 ns
10
15
ns
VIN PULSE
1.3.5. Familia HLL (logica cu nivele mari) Circuitele integrate logice HLL (High Logic Level) sunt realizate n tehnologie bipolar i sunt derivate din familia circuitelor logice DTL (Diode Transistor Logic) a cror poart logic fundamental este construit cu diode i tranzistoare. Principala caracteristic a acestei familii de circuite integrate logice este reprezentat de imunitatea ridicat la perturbaiile Figura 1.16. Schema electric a porii inversoare n tehnologie HLL electrice. Mrirea imunitii la perturbaii a unui circuit logic poate fi realizat pe dou ci: - mrirea tensiunii de alimentare a circuitului i deplasarea zonei de tranziie la jumtatea acestui interval; - realizarea unui ciclu de histerezis, care duce la mrirea lungimii orizontale a caracteristicii de Figura 1.17. Caracteristica de transfer a inversorului transfer. HLL Primul procedeu este caracteristic familiilor de circuite logice cu imunitate ridicat la perturbaii. Al doilea procedeu se utilizeaz n cadrul familiilor de circuite logice din seria normal, care conin triggere Schmitt
9
R5 10K
R4 9K
R3 500
VCC 15
V(7) VIN
D2 DN
D3 DN
D4 DN
Q3 QND
V(13) VOUT
DZ BZX796V2
13
D5 DN
RSARCINA 10K
Q1 QND
14
R1 3K
Q2 QND
11
14.0
10.00
VOUT in Volts
6.00
2.00
-2.00
2.00
6.00
10.00
14.0
18.0
- 20 -
integrate, ce se introduc n sistemele numerice n locurile unde acioneaz perturbaii importante. n schema din figura 1.16 este prezentat poarta fundamental a familiei logice HLL. Pentru simulare s-a folosit programul 1.3. Cu ajutorul programului de simulare se poate obine att caracteristica de transfer a porii (utiliznd comanda .DC) ct i viteza de rspuns a acesteia (utiliznd comanda .TRAN). n schema din figura 1.16, dioda zener DZ introduce o deplasare de nivel de aproximativ 6V. n felul acesta se obine deplasarea dorit a zonei de tranziie a caracteristicii de transfer a circuitului logic i creterea corespunztoare a imunitii la perturbaii. Trebuie fcut ns observaia c ridicarea imunitii la perturbaii se face n detrimentul altor parametri ai porii logice. Caracteristica de transfer a inversorului HLL este prezentat n figura 1.17; este interesant s se fac o comparaie ntre aceast caracteristic i cea prezentat n figura 1.7 pentru inversorul TTL standard. Din figura 1.17 se observ faptul c nivelele logice de comutare a porii HLL sunt mult mai mari dect n cazul porii TTL. Rezultatul simulrii n ceea ce privete Figura 1.18. Formele de und corespunztoare viteza de comutaie este prezentat n comportrii dinamice pentru o poart HLL figura 1.18 unde primul grafic corespunde semnalului de intrare iar cel de-al doilea semnalului de ieire.
39.0 8.05 29.0 4.05
VOUT in Volts
19.0
VIN in Volts
51.3M
9.00
-3.95
-1.00
-7.95
100.0N
300N
500N
700N
900N
WFM.1 VIN vs. TIME in Secs
PROGRAMUL 1.3.
*INCLUDE DIODE.LIB .DC VIN 0 15 0.15 .TRAN 1NS 1US .PRINT TRAN V(7) V(13) .PRINT DC V(13) .MODEL DN D RS=40 TT=0.1NS + CJO=0.9PF .MODEL QND NPN BF=50 RB=70 RC=40 + CCS=2PF TF=0.1NS TR=10NS + CJE=0.9PF CJC=1.5PF PC=0.85 VA=50 *ALIAS V(7)=VIN *ALIAS V(13)=VOUT D2 1 7 DN D3 2 1 DN D4 3 2 DN R1 4 11 3K R2 11 0 6K Q1 13 4 11 QND
- 21 -
ELECTRONIC DIGITAL CAPITOLUL 1 Q2 14 11 0 QND D5 13 14 DN Q3 8 14 13 QND R3 8 9 500 R4 14 9 9K R5 3 9 10K VCC 9 0 15 VIN 7 0 PULSE + 0 9 100NS 1NS 1NS 400NS RSARCINA 13 0 10K DZ 4 3 BZX796V2 .END Realizarea fizic a circuitelor logice
Schema utilizat pentru poarta I-NU n tehnologie HLL este prezentat n figura 1.19. Dac pe cele dou intrri se aplic semnale corespunztoare curbelor 1 i 2 (figura 1.20) atunci la ieire se obine un semnal corespunztor curbei 3 care respect tabelul de adevr a funciei logice I-NU.
9
R5 10K V(6) VIN1 D1 DN

6
R4 9K
8
R3 500
VCC 15
25.0
10.00
15.0
VIN2 in Volts
V(7) VIN2
D2 DN
7 1
D3 DN
2
D4 DN
3
V(13) VOUT
5.00
VIN1 in Volts
Q3 QND
-10.00
VIN1 PULSE
VIN2 PULSE
DZ BZX796V2
4
13
D5 DN
14
R6 10K
-5.00
-20.0
Q1 QND
R1 3K
11
-15.0
-30.0
Q2 QND
100.0N
300N
500N
700N
900N
WFM.1 VIN1 vs. TIME in Secs
Figura 1.20. Formele de und ale semnalelor la intrrile i ieirea circuitului NAND Figura 1.19. Poarta I-NU n tehnologie HLL
Principalii parametri ai unei pori logice HLL sunt prezentai n tabelul 1.5. TABELUL 1.5.
Caracteristici principale
Gama temperaturilor de funcionare Sortana Fan-out Tensiunea de alimentare VCC(V) MIN. MAX. 13,5 17 13,5 17
MIN. TIP. MAX. Uniti
0oC +70oC -25oC +85oC

Simbol Parametri 1 2 VIH Tensiunea de intrare n starea 1
10 10
Condiii de test
3 VCCmin, VO< 1,7V IO = 18 mA
4 7,5
5 -
6 -
7 V
- 22 -
TABELUL 1.5. (continuare) 1 2 VIL Tensiunea de intrare n starea 0 IIH Curent de intrare n starea 1 -IIL Curent de intrare n starea 0 VOH Tensiunea de ieire n starea 1 VOL Tensiunea de ieire n starea 0 -IOS Curent de scurtcircuit la ieire ICCL Curent de alimentare pe capsul ICCH Curent de alimentare pe capsul tpLH tpHL Timp de propagare creterea semnalului ieire Timp de propagare descreterea semnalului ieire
3
VCCmin, VO> 12V IO = 0,1 mA VCCmax, VI= 17V IO = 0 mA VCCmax, VI = 1,7V IO = 0 mA VCCmin, VIL IO= 0,1 mA VCCmax, VIH IO= 18 mA VCCmax, VI = 0V VO = 0V VCCmax, VI = 17V IO = 0 VCCmax, VI = 0V IO = 0
4 -
5 -
6 4,5
7 V
12 15 -
1 1,8 1,7 60 16 8,4
A mA V V mA mA mA
la de CL=10pF la de 175 175 ns ns
Familia ECL Tehnologia ECL (Emitter Coupled Logic) permite obinerea circuitelor logice ultrarapide cu timpi de propagare extrem de redui de ordinul 1...4 ns n detrimentul unui consum de putere relativ ridicat i o diferen mic de tensiune ntre VEE R2 R3 nivelele logice. Aceste particulariti 6 10K 10K au condus la utilizarea pe scar mai Q3 QSTD redus a acestui tip de circuite V(5) Q2 VIN integrate, n special n aplicaiile care QSTD V(4) VOUT Q1 impun viteze de lucru foarte ridicate. QSTD VIN VBB R4 Tipmul de propagare redus se PULSE 1.7 100 datoreaz funcionrii nesaturate a R1 tranzistoarelor ce compun poarta logic 100K i saltului de amplitudine mic a tensiunii de ieire. Aa cum s-a artat i la Figura 1.21. Schema electronic de principiu a unei celelalte tipuri de tehnologii utilizate, pori logice ECL preul pltit pentru creterea vitezei este scderea imunitii la perturbaii i creterea consumului de putere pe poart.
6 2 3 5 7 4 1
1.3.6.
- 23 -
Schema electric simplificat a unei pori ECL este prezentat n figura 1.21. n aceast figur se observ cele trei grupe de circuite care formeaza poarta ECL: amplificatorul diferenial de intrare format din tranzistoarele Q1 i Q2; circuitul de polarizare VBB; repetorul pe emitor realizat cu tranzistorul Q3. La acest circuit nivelurile de tensiune difer puin ntre ele (saltul de tensiune tipic fiind de 0,8V) iar principiul de funcionare se refer la comutarea de la tranzistorul Q1 la Q2 sau invers a unui curent practic constant (curentul prin rezistena R1); din acest motiv aceste circuite se mai numesc i circuite logice cu comutare n curent. n figura 1.21, dac tensiunea de intrare VIN este mai mic dect tensiunea de referin VBB atunci tranzistorul Q1 este blocat iar Q2 conduce iar prin rezistena R1 trece un curent cu valoarea IO. Valorile R1, R3 i VBB sunt astfel alese nct tranzistorul Q2 s se afle n regiunea activ normal el funcionnd n clas A. Atunci cnd VIN=VBB atunci prin cele dou tranzistoare circul acelai curent (egal cu IO/2). Creterea tensiunii VIN duce la creterea tensiunii pe rezistena R1 deoarece:
VR 1 = VIN VBE 1
(1.12)
unde VBE1 poate fi considerat practic constant. Rezult c la un moment dat tranzistorul Q2 se va bloca din cauza tensiunii VBE2 care se micoreaz i ea la creterea tensiunii VIN. Practic la un moment dat Q1 ncepe s conduc n regiunea activ normal iar Q2 se blocheaz ceea ce nseamn c se produce o comutare a curentului de pe Q2 pe Q1. Caracteristica de transfer a porii este prezentat n figura 1.22. De asemenea din figura 1.21 se remarc faptul c este foarte simpl introducerea unei ieiri suplimentare care s reprezinte valoarea logic negat a ieirii care deja este desenat prin Figura 1.22. Caracteristica de transfer a adugarea unui repetor pe emitor suplimentar unei pori logice ECL conectat n colectorul tranzistorului Q1. Poarta fundamental a familiei ECL realizeaz funcia SAU (SAU-NU) din cauz c obinerea funciei sau se face foarte simplu prin conectarea n paralel a mai multor tranzistoare n locul tranzistorului Q1 aa cum este artat n figura 1.23. n figura 1.23 tranzistoarele Q2 i Q9 reprezint cele dou intrri ale porii logice, Q10 mpreun cu R15, R16, R17, D3 i D4 formeaz referina de ieire iar Q8 ieirea SAU i Q7 ieirea SAU-NU. Din schem se mai observ faptul c circuitul de mas este reprezentat de borna pozitiv a sursei de alimentare (adic rezistenele cin colectorul tranzistoarelor sunt conectate la mas). NOT|: Din cauza modului de simbolizare a sursei de tensiune n simulatorul SPICE, n schema din figura 1.23 borna pozitiv a sursei pare conectat n emitorul tranzistoarelor. Dac ne uitm ns la valoarea sursei (de exemplu V4=-4V) i la notaia folosit n programul 1.4 ne dm seama c de fapt borna la mas este borna pozitiv a sursei.
1.81 1 1.80
VOUT in Volts
1.79
1.78
1.77
1.00
3.00
5.00
7.00
9.00
- 24 -

C2 5P R7 80 C3 5P
RC1 80
RC2 135
R17 350
R6 80
Q1 QSTD
3
V4 -5 Q10 QSTD
9 4 11
Q9 7 QSTD
Q2 QSTD
Q7 QSTD
Q8 QSTD
15
V(11) NVOUT
V(8) VIN1
8 6
V(6) VIN2
D3 DN RE 340
13
D4 DN
14 10
V6 PULSE
RIN1 50 V2 PULSE
RIN2 50
R15
R16 15
R8 125
V(15) VOUT R9 125
Figura 1.23. Poarta SAU (SAU-NU) n tehnologie ECL
Acest mod de conectare a circuitului de mas (diferit de cel obinuit) va fi explicat n continuare. Sursa de alimentare alimenteaz simultan mai multe pori logice care comut i ale cror comutaii pot produce cureni tranzitorii. Curenii tranzitorii creaz pe inductane sau chiar pe impedana finit a sursei de alimentare nite tensiuni care sunt echivalente cu nserierea cu sursa de alimentare a unei tensiuni perturbatoare. Pentru atenuarea efectului acestor tensiuni perturbatoare asupra circuitelor logice circuitul de mas trebuie format la borna pozitiv a sursei de alimentare. Un alt motiv pentru care se adopt circuitul de mas la borna pozitiv a sursei de alimentare este protecia la scurtcircuit a tranzistoarelor de ieire. Din figura 1.23 se vede c un scurtcircuit la mas a uneia din ieiri nu poate duce la distrugerea tranzistorului de ieire, sursa debitnd pe o rezisten egal cu R8 sau R9. Programul de simulare a circuitului din figura 1.23 este programul 1.4, rezultatul simulrii fiind prezentat n figura 1.24.
PROGRAMUL 1.4.
.TRAN 0.2MS 20MS .MODEL QSTD NPN IS=1E-16 BF=50 BR=0.1 RB=50 RC=10 TF=0.12NS + TR=5NS CJE=0.4PF PE=0.8 ME=0.4 CJC=0.5PF PC=0.8 MC=0.333 + CCS=1PF VA=50 .MODEL DN D RS=40 + TT=0.1NS + CJO=0.9PF *ALIAS V(6)=VIN2 *ALIAS V(11)=NVOUT *ALIAS V(15)=VOUT *ALIAS V(8)=VIN1 .PRINT TRAN V(6) + V(11)V(15)V(8) Q2 5 9 1 QSTD RC1 2 0 80 RC2 5 0 135 RIN2 7 6 50 RE 1 13 340
- 25 -
ELECTRONIC DIGITAL CAPITOLUL 1 Q7 0 2 11 QSTD Q8 0 5 15 QSTD V2 13 6 + PULSE -1.0 -1.8 + 5MS 1NS 1NS 10MS R6 0 15 80 R7 0 11 80 R8 15 13 125 R9 11 13 125 C2 0 15 5P C3 0 11 5P V4 13 0 -5 Q9 2 3 1 QSTD RIN1 8 3 50 V6 13 8 PULSE + -1.0 -1.8 0 + 1NS 1NS 10MS R15 9 13 Q10 0 4 9 QSTD D3 4 14 DN D4 14 10 DN R16 10 13 15 R17 4 0 350 Q1 2 7 1 QSTD .END Realizarea fizic a circuitelor logice
-500M
-240M
-700M
-440M
NVOUT in Volts
VOUT in Volts
2 -640M
-900M
-1.10
-840M 3 4
-1.30
-1.04
2.00M
6.00M
10.0M
14.0M
18.0M
WFM.4 NVOUT vs. TIME in Secs
Figura 1.24. Rezultatul simulrii circuitului din figura 1.23. Curbele 1 i 2 reprezint semnalele de intrare, curba 3 funcia SAU iar curba 4 funcia SAU-NU
Este demn de remarcat faptul c circuitul din figura 1.23 realizeaz la ieire funciile logice SAU i SAU-NU n logic pozitiv sau funciile I i I-NU n logic negativ.
1.3.7. Circuite integrate logice I L
2
Circuitele n tehnologia I2L (Integrated V(7) Y1 Injection Logic Logica integrat de injecie) datorit VCC V(2) Y2 avantajelor pe care le aduc i anume: vitez de lucru Q1 comparabil cu circuitele construite n tehnologie bipolar, densitate de integrare a componentelor mare Q2 (n unele situaii mai mare dect cea permis de X tehnologia MOS), putere consumat sczut (comparabil cu cea a circuitelor n tehnologie CMOS) i capacitate la ieire foarte mic, au dus la Figura 1.25. Schema de principiu a dezvoltarea unor componente cu funcii complexe larg inversorului I2L utilizate n tehnica digital. Schema electric de principiu a unei pori n tehnologie I2L (sau IIL) este prezentat n figura 1.25.
- 26 -
Acest schem foarte simpl explic posibilitatea de integrare pe scar larg (LSI) a circuitelor. Elementul logic este reprezentat de tranzistorul multicolector Q2, tranzistorul Q1 avnd rolul de generator de curent constant. Intrarea (X) a inversorului este chiar baza tranzistorului Q2 iar ieirile (Y1, Y2) reprezint R1 R2 1K 1K colectoarele n gol ale aceluiai 6 tranzistor. Evident c pentru funcionarea corect a circuitului V(4) VOUT2 V(3) VOUT1 VCC 4 3 Q1 pe ieiri trebuie conectate sarcini 1.5V QPD corespunztoare. V(2) VIN 2 Q2 Q3 Dac pe intrarea X a QND QND circuitului se aplic o tensiune VIN egal cu zero (zero logic) atunci 1.5V curentul furnizat de tranzistorul Q1 este dirijat la mas iar tranzistorul Q2 se blocheaz, ieirile Y1 i Y2 fiind n starea unu logic. Cnd pe Figura 1.26. Circuitul utilizat pentru simularea funcionrii inversorului I2L intrare se aplic valoarea 1 logic (intrarea X n aer sau se aplic o tensiune de 0,4 ... 0,8V) atunci tranzistorul Q2 conduce ieirea circuitului fiind n starea zero logic. Tensiunea de alimentare i nivelele logice au valori foarte mici n comparaie cu porile logice construite n alte tehnologii. Astfel, dac VCC=1,5V, atunci tensiunea corespunztoare nivelului logic zero, VL < 20mV iar tensiunea corespunztoare nivelului logic unu VH = 0,4 ... 0,8V.
1.60
1.50
3.50
1.20
500M
2.50
1
VOUT1 in Volts
800M
VOUT1 in Volts
VIN in Volts
-500M
1.50
400M
-1.50
500M
1 0
-2.50
-500M
200M
600M
1.00
1.40
1.80
10.0N
30.0N
50.0N
70.0N
90.0N
WFM.1 VOUT1 vs. VIN in Volts
WFM.2 VOUT1 vs. TIME in Secs
Figura 1.27. Caracteristica de transfer a porii inversoare n tehnologie I2L
Figura 1.28. Comportarea dinamic a porii inversoare n tehnologie I2L
Schema utilizat pentru simularea porii inversoare este prezentat n figura 1.26 iar programul de simulare este programul 1.5.
- 27 -
PROGRAMUL 1.5
.MODEL QND NPN BF=50 RB=70 RC=40 CCS=2PF TF=0.1NS TR=10NS + CJE=0.9PF CJC=1.5PF PC=0.85 VA=50 .MODEL QPD PNP BF=50 RB=70 RC=40 CCS=2PF TF=0.1NS TR=10NS + CJE=0.9PF CJC=1.5PF PC=0.85 VA=50 .DC VIN 0 1.5 0.05 .PRINT DC V(3) V(4) .TRAN 1NS 100NS .PRINT TRAN V(2) V(3) V(4) *ALIAS V(3)=VOUT1 *ALIAS V(4)=VOUT2 *ALIAS V(2)=VIN Q2 4 2 0 QND Q3 3 2 0 QND VCC 6 0 1.5V VIN 2 0 1.5V PULSE 0 1.5 10N 1N 1N 50N R1 6 4 1K R2 6 3 1K Q1 2 0 6 QPD .END
Tranzistorul multicolector Q2 din figura 1.25 a fost nlocuit n schema de simulare (figura 1.26) cu tranzistoarele Q2 i Q3. De asemenea rezistoarele R1 i R2 au fost adugate pentru a asigura sarcina pe ieirile inversorului. Rezultatele simulrii sunt prezentate n figurile 1.27 i 1.28. Astfel n figura 1.27 este prezentat caracteristica de transfer a porii inversoare iar n figura 1.28 comportarea dinamic. n figura 1.28, prima curb (1) reprezint tensiunea de intrare iar cea de-a doua tensiunea de ieire. Operatorii I-NU (NAND) i SAU (OR) derivai din poarta logic prezentat n figura 1.25 au schemele de principiu date n figurile 1.29 i respectiv 1.30. Operatorul I-NU din figura 1.29 se deosebete de inversor doar prin prezena a dou borne de intrare. Dac una sau ambele intrri (X1, X2) sunt aduse n zero logic atunci ieirea va avea starea unu logic din cauz c tranzistorul Q2 este blocat aa cum s-a artat mai sus. Dac ambele intrri X1 i X2 sunt n starea unu logic atunci tranzistorul Q2 este saturat iar ieirea se va gsi n starea zero logic. Aa cum se va arta mai trziu, acest mod de conectare a celor dou intrri, presupune ca circuitele de comand ale acestora s permit realizarea funciilor logice cablate. Funcionarea circuitului SAU din figura 1.30 este i ea uor de neles dac observm c la intrrile unui circuit I-NU s-au conectat dou inversoare. Conform teoremei lui De Morgan rezult c funcia circuitului obinut este SAU. Circuitele realizate n aceast tehnologie prezint avantaje care le fac apte pentru realizarea unor circuite integrate pe scar larg cum sunt memoriile, microprocesoarele, etc. Ele sunt utilizate pe scar larg n realizarea bunurilor de larg consum din cauz c pot fi alimentate la tensiuni mici (pn la 1,5V) i au un consum redus.
- 28 -

V(7) Y1 VCC Q4 V(2) Y2
Q1
Q5
V(3) Y1 VCC Q1 V(2) Y2

X1
Q2
Q2 V(1) X2 V(1) X1
X2 Q3
Figura 1.29. Poarta I-NU
Figura 1.30. Poarta SAU
Principalele avantaje prezentate de circuitele logice realizate n tehnologie I2L sunt:
prezint o excursie mic a tensiunii pentru nivelele logice (<20mV pentru valoarea 0 logic i 0,4V ... 0,8V pentru valoarea 1 logic) i capaciti reduse ale jonciunilor ceea ce permite lucrul la frecvene relativ mari; au o tensiune de alimentare redus (pn la 1,5V), circuitul putnd fi alimentat de la pile electrice standard; datorit simplitii (lipsesc rezistenele) se obin densiti de integrare comparabile sau superioare celor din familia MOS; proiectarea acestor circuite este simpl (nu exist practic etape intermediare ntre schema logic i topologia circuitului electric); au o gam larg a curenilor de alimentare . Se poate optimiza consumul unui circuit dat fixnd curentul de injecie la valoarea minim pentru obinerea vitezei cerute; pot fi combinate cu celelalte circuite logice realizate n tehnologie bipolar (TTL, ECL) folosind interfee de putere specifice.
- 29 -
1.4.
Circuite integrate logice n tehnologie MOS (unipolar)

+VDD +VDD
Circuitele integrate logice n tehnologie MOS presupun utilizarea tranzistoarelor cu efect de cmp cu poart izolat (Metal Oxide Semiconductor) cu canal n sau p. Aceast tehnologie st la baza circuitelor integrate pe scar larg (LSI Large Scale Integration) sau foarte larg (VLSI Very Large Scale Integration). n funcie de tipul canalului tranzistorului cu efect de cmp exist la ora actual mai multe tehnologii (tabelul 1.1) derivate din necesitile de integrare i performan ale circuitelor realizate. Principalele avantaje prezentate de tehnologia MOS sunt: tehnologia permite obinerea unui grad nalt de integrare; puterea consumat de la sursele de alimentare este redus; proces de fabricaie simplu; costuri reduse; iar dintre principalele dezavantaje putem aminti: viteze medii de comutare; putere redus la ieirea porii; tehnologia nu este indicat n cazul funciilor analogice.
t
Vout Vout
Vin
a)
Vin
b)
Figura 1.31. Realizarea sarcinilor active cu tranzistoare MOS
M2 TMN2
VDD 10
M1 TMN1 VIN PULSE
Figura 1.32. Inversorul MOS
Figura 1.33. Caracteristica de transfer a inversorului MOS
Dintre tendinele de dezvoltare ale acestei tehnologii sunt remarcabile rezultatele obinute n domeniul circuitelor cuplate prin sarcin (CCD Charge Coupled Devices), n domeniul circuitelor NMOS (nitride/oxide gate insulation) sau a biocircuitelor. n construcia porilor logice n tehnologie MOS rezistenele de sarcin sunt reprezentate tot de tranzistoare MOS care permit realizarea unor rezistene active de valori ridicate (ceea ce este de regul dificil n
- 30 -
tehnologia bipolar). Exist dou posibiliti de utilizare a tranzistorului MOS n calitate de rezisten activ: prin legarea porii la sursa de alimentare, caz n care rezistena intervine numai atunci cnd tranzistorul MOS activ legat n serie cu rezistena activ conduce (fig. 1.31.a); prin comandarea porii tranzistorului MOS folosit ca rezisten activ (fig. 1.31.b), caz n care aceast rezisten intervine doar pe durata impulsului de tact t. n figura 1.32. este prezentat un inversor MOS static. Tranzistorul amplificator (driver) M1 i tranzistorul sarcin M2 sunt alimentate n permanen. Tranzistorul M1 funcioneaz ntotdeauna n regim de mbogire deoarece este mai convenabil ca el s fie blocat cnd tensiunea pe poarta sa este sub tensiunea de prag. Tranzistorul de sarcin M2 poate funciona n general att n regim de mbogire ct i n regim de srcire. Programul de simulare corespunztor inversorului MOS static este programul 1.6. PROGRAMUL 1.6
.DC VIN 0 10 0.05 .TRAN 1NS 100NS .MODEL TMN1 NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868 + PHI=.75 LAMBDA=39M RD=0.5 RS=0.5 IS=25F PB=.8 MJ=.46 + CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N) .MODEL TMN2 NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868 + PHI=.75 LAMBDA=39M RD=300 RS=300 IS=25F PB=.8 MJ=.46 + CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N) .PRINT TRAN V(1) V(4) .PRINT DC V(1) *ALIAS V(1)=VOUT M1 1 4 0 2 TMN1 VDD 5 0 10 VIN 4 0 PULSE 0 10 1N 1N 1N 40N M2 5 5 1 3 TMN2 .END
15.0
16.0
5.00
12.0
1
VOUT in Volts V(4) in Volts
-5.00
8.00 2
-15.0
4.00
-25.0
10.0N
30.0N
50.0N
70.0N
90.0N
1.34. Comportarea dinamic a inversorului MOS
Caracteristica de transfer, obinut n urma simulrii (analiza n curent continuu, comanda DC) este prezentat n figura 1.33. Pe aceast caracterteristic sunt definite punctele statice de funcionare ale porii A i B, care n logica pozitiv corespund valorilor logice unu i respectiv zero. De asemenea pe figur sunt marcate marginile de zgomot ML i MH. Pentru analiza caracteristicii de transfer trebuie observat faptul c tensiunea de prag a tranzistoarelor MOS cu canal indus n, M1 i M2 este de 3 voli (VTO=3.0 n descrierea modelului din programul 1.6) ceea ce nseamn c tranzistorul M1 ncepe s se deschid pentru tensiuni la intrare mai mari dect aceast tensiune. - 31 -
Tranzistorul M2 este n regiunea de saturaie (funcionnd ca generator de curent) din cauz c grila acestuia este legat la tensiunea de alimentare VDD. Fiind vorba de un inversor, dac la intrare se aplic tensiunea VOL atunci la ieire vom obine tensiunea VOH i reciproc, aplicarea unei tensiuni VOH la intrare duce la obinerea unei tensiuni VOL la ieire. Aa cum este normal, circuitul inversor va fi comandat pe intrare de un circuit de aceeai natur (din aceeai familie), i din acest motiv putem defini pe figura 1.33 care reprezint caracteristica de transfer a inversorului, obinut prin simularea M2 circuitului din figura 1.32 cu ajutorul TMN2 VDD 10 programului 1.6, nivelele tensiunilor logice VILmin, VILmax, VIHmin, VIHmax, VOLmin, VOLmax, VOhmin i VOHmax. V(1) VOUT Dreptele 1 i 2 din figura 1.33 cu panta M3 egal cu 1 definesc pe caracteristica de TMN1 M1 transfer regiunea de tranziie ntre stri. TMN1 V3 n acest fel se obin marginile de VIN PULSE RG zgomot ML i MH (relaia 1.3 paragraful 10G CG 0.01P 1.2.1). Rezultatul simulrii pentru comportarea dinamic a porii este Fig. 1.35. Poarta de transmisie prezentat n figura 1.34. Dei tranzistorul MOS intrinsec comut rapid (sunt dispozitive ce funcioneaz cu purttori majoritari) i au timpi de comutare intrinseci mici (de ordinul a unei nanosecunde), viteza de comutare se reduce cu aproximativ trei ordine de mrime din cauza capacitii echivalente la ieirea porii logice. Aceast capacitate este format din capacitatea de ieire a porii logice i capacitile de intrare a porilor comandate. Proprietile deosebite ale tranzistoarelor MOS: impedan de intrare ridicat, rezisten sczut a canalului n situaia n care acesta este WFM.3 VOUT vs. TIME in Secs complet deschis i rezisten ridicat a canalului n starea blocat, permite o Fig. 1.36. Comportarea porii de transmisie la aplicarea mare flexibilitate n realizarea funciilor unui singur impuls de tact logice comparativ cu tehnologia 1. Impulsul de tact (V3). 2. Tensiunea pe condensatorul CG. 3. Tensiunea la ieirea inversorului. bipolar. Astfel, pot fi realizate simplu funcii de multiplexare i demultiplexare, registre de deplasare, memorii, numrtoare, linii de ntrziere, etc. cu parametri i funcionalitate mult superioare. Este de remarcat aici posibilitatea obinerii att a porilor statice ct i a celor dinamice. Porile logice prezentate pn acum sunt pori logice statice i se caracterizeaz prin aceea
23.0 40.0 13.0 30.0 1 3.00
20.0
-7.00
10.00
-17.0
10.0M
30.0M
50.0M
70.0M
90.0M
- 32 -
c starea ieirii porii logice se menine neschimbat att timp ct starea logic a intrrilor rmne neschimbat i se menine tensiunea de alimentare. n cazul porilor logice dinamice aceste condiii nu mai sunt suficiente, fiind necesar remprosptarea periodic a informaiei. Pentru a exemplifica acest lucru se va prezenta n continuare poarta de transmisie. Schema electric a porii de transmisie este prezentat n figura 1.35. Aceast poart este alctuit n esen dintr-un inversor MOS static (tranzistoarele M1 i M2) ce are pe intrare condensatorul CG i comutatorul M3 prin intermediul cruia se aplic tensiunea de intrare VIN. Pe poarta tranzistorului M3 se aplic impulsuri de tact de la sursa V3. Rezistena RG a fost introdus n scopul de a permite modificarea curentului de descrcare a condensatorului CG n aa fel nct s se poat simula rezistena de izolaie fa de substrat. Pentru a inelege funcionarea porii de transmisie vom aplica pe poarta tranzistorului M3 un singur impuls aa cum se arat n figura 1.36. La aplicarea 24.0 40.0 impulsului tranzistorul M3 se deschide iar tensiunea de intrare V3 se aplic la intrarea 14.0 30.0 1 inversorului ncrcnd n acelai timp condensatorul CG. Dup ce tranzistorul M3 se blocheaz din 4.00 20.0 cauza dispariiei impulsului aplicat 2 pe poart, starea ieirii inversorului se mai menine o 3 -6.00 10.00 vreme (pn cnd condensatorul se descarc sub o anumita valoare) indiferent dac tensiunea VIN mai este meninut. Rezult c poarta -16.0 0 de transmisie realizeaz 10.0M 30.0M 50.0M 70.0M 90.0M memorarea strii intrrii la un WFM.3 VOUT vs. TIME in Secs moment dat pe o durat de timp cu Fig. 1.37. Comportarea porii de transmisie. att mai mare cu ct curentul de 1. Impulsurile de tact. 2. Semnalul de intrare. 3. Semnalul de descrcare a condensatorului CG ieire. este mai mic. Din acest motiv spunem c poarta de transmisie constituie o memorie dinamic, informaia memorat necesitnd a fi remprosptat dup un anumit timp. Programul pentru simularea porii de transmisie este programul 1.7. Dac semnalul de tact (remprosptare) se aplic cu o frecven suficient de mare n aa fel nct informaia s fie remprosptat n timp util atunci se obine rezultatul din figura 1.37. Din aceasta figur rezult faptul c tensiunea de ieire a porii de transmisie depinde de tensiunea de intrare circuitul comportndu-se ca un inversor. Este important de remarcat faptul c starea ieirii nu se schimb imediat ce starea intrrii s-a modificat ci ieirea se modific sincronizat cu impulsul de tact. Acest procedeu de sincronizare a porilor logice cu un semnal de tact este un procedeu larg utilizat n cazul circuitelor logice digitale aa cum se va arta mai trziu.
- 33 -
PROGRAMUL 1.7
.TRAN 1MS 100MS .MODEL TMN1 NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868 + PHI=.75 LAMBDA=39M RD=0.5 RS=0.5 IS=25F PB=.8 MJ=.46 + CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N) .MODEL TMN2 NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868 + PHI=.75 LAMBDA=39M RD=300 RS=300 IS=25F PB=.8 MJ=.46 + CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N) .PRINT TRAN V(1) V(6) V(7) *ALIAS V(1)=VOUT M1 1 8 0 9 TMN1 VDD 5 0 10 M3 8 6 7 0 TMN1 V3 6 0 PULSE 0 15 0 1P 1P 2M 10M V4 7 0 PULSE 0V 7V 25M 1P 1P 30M CG 8 0 0.01P RG 8 0 10G M2 5 5 1 3 TMN2 .END
1.4.1. Familia PMOS Primele tehnologii utilizate pentru realizarea circuitelor integrate MOS au fost tehnologii PMOS cu poart de aluminiu, datorit simplitii proceselor componente ale acestor tehnologii. La baza acestei tehnologii stau tranzistoarele MOS cu canal p, la care electrodul poart (gril) este realizat din aluminiu. Circuitele integrate n tehnologie PMOS necesit tensiuni mari de alimentare (de obicei dou: -27V i 12V) i de asemenea tesiuni relativ mari de prag pentru comand. Din acest motiv acest tip de ciruite prezint o imunitate ridicat la perturbaii fiind recomandate pentru utilizarea n medii cu nivel ridicat de zgomot electromagnetic. Dei tehnologia este nc larg utilizat la fabricarea circuitelor integrate pe scar medie sau larg datorit n principal preului de cost sczut, ea prezint o serie de dezavantaje, ca de exemplu: viteze de operare sczute (100ns/poart) i putere disipat relativ mare (0,5 mW/poart). n cazul schemelor n care se utilizeaz componente integrate realizate n mai multe familii tehnologice, interfaarea ntre circuitele PMOS i celelalte circuite (n special cu cele n tehnologie TTL) este dificil. O variant mbuntit a tehnologiei PMOS este cea bazat pe pori de siliciu. La baza acestei tehnologii stau tranzistoarele MOS cu canal p, la care electrodul poart (gril) este realizat din siliciu policristalin. Aceast tehnologie permite un factor mai mare de integrare, viteze de lucru mai mari (70ns/poart) i o putere disipat pe poart mai mic n comparaie cu tehnologia PMOS cu poart de aluminiu. Ca dezavantaj, tot n comparaie cu tehnologia PMOS cu poart de aluminiu, circuitele integrate realizate n aceast tehnologie au preuri de cost specifice mai mari datorit creterii complexitii procesului tehnologic iar imunitatea la perturbaii este mai sczut. Tehnologia PMOS cu poart de siliciu este larg utilizat n realizarea circuitelor de memorie.
- 34 -
1.4.2. Familia NMOS Ca i familia PMOS ntlnim dou variante i anume: tehnologia NMOS cu pori de aluminiu i tehnologia NMOS cu pori de siliciu. La baza tehnologiei NMOS cu poart de aluminiu stau tranzistoarele MOS cu canal n, la care electrodul poart (gril) este realizat din aluminiu. Din cauz c mobilitatea electronilor n cristalul de siliciu este de trei ori mai mare dect cea a golurilor, porile realizate n tehnologie NMOS vor avea o vitez de operare mai mare dect cele corespunztoare realizate n tehnologie PMOS. Principalele avantaje ale tehnologiei NMOS cu pori de aluminiu sunt reprezentate de: vitez de operare relativ ridicat (30ns/poart), nivel ridicat de integrare, necesitatea unei singure surse de alimentare (+5V), putere disipat redus i compatibilitate cu tehnologia TTL. La baza tehnologiei NMOS cu poart de siliciu stau tranzistoarele MOS cu canal n, la care electrodul poart (gril) este realizat din siliciu policristalin. Principalele avantaje ale tehnologiei NMOS cu pori de siliciu sunt reprezentate de: vitez ridicat de operare (20ns/poart), nivel de integrare R1 foarte mare, necesitatea unei singure tensiuni de 1P alimentare (+5V), putere disipat pe poart sczut i 6 3 compatibilitate cu tehnologia TTL.
2 4
M1 TMP
VDD 15V
V(1) VOUT
5
M2 TMN
VIN PULSE
Fig. 1.38. Invesorul CMOS
1.4.3. Familia CMOS Familia logic CMOS este reprezentativ pentru tehnologia MOS avnd parametrii cei mai apropiai de cei ai unei familii logice ideale. Denumirea acestei familii CMOS (complementary symmetry metal-oxide-semiconductor) definete caracteristica de baz a acestui tip de circuite logice i anume faptul c porile logice sunt realizate cu tranzistoare MOS complementare, unul cu canal n i cellalt cu canal p. Cele dou tranzistoare sunt fabricate pe aceeai plachet de siliciu ceea ce le
1.20M 27.8
14.0
200U
17.8
1 2
10.00
VOUT in Volts
-800U
VOUT in Volts
@R1[I] in
7.82
6.00
-1.80M
-2.18
2.00
-2.80M
-12.2
-2.00
5.00N 15.0N 25.0N 35.0N 45.0N

2.00 6.00 10.00 14.0 18.0
Fig. 1.39. Caracteristica de transfer a inversorului CMOS
Fig. 1.40. Comportarea dinamic a inversorului CMOS. 1. Semnalul de intrare. 2. Semnalul de ieire. 3. Curentul prin R1
- 35 -
confer proprieti simetrice ct mai apropiate. Inversorul CMOS este prezentat n figura 1.38. O tensiune pozitiv aplicat pe intrare va deschide tranzistorul MOS cu canal n (M2) i va bloca tranzistorul MOS cu canal p (M1) iar o tensiune negativ va deschide tranzistorul M1 i-l va bloca pe M2. ntruct grilele perechii de tranzistoare MOS sunt legate mpreun, unul din cele dou tranzistoare este ntotdeauna blocat. Astfel, n regim static nu va exista o cale direct de curent ntre punctele de alimentare, curentul care circul fiind egal cu curentul rezidual al unui tranzistor MOS blocat. Avnd n vedere faptul c ieirea unei pori CMOS alimenteaz o intrare de aceeai natur (grila unor tranzistoare MOS conectate mpreun cu rezisten de izolaie foarte mare) putem spune c puterea static consumat de dispozitivul CMOS este, practic, nul. n figura 1.38 rezistorul R1 nu face parte din configuraia inversorului CMOS. Introducerea rezistorului a fost necesar pentru a msura curentul absorbit de poarta inversoare CMOS de la sursa de alimentare VDD. n figura 1.39 este prezentat caracteristica de transfer a porii inversoare CMOS obinut prin simulare cu ajutorul programului 1.8 (comanda .DC). n figura 1.40 este prezentat comportarea dinamic a porii inversoare CMOS, obinut cu ajutorul comenzii .TRAN n programul 1.8. Pe caracteristicile dinamice a fost trasat i curentul prin rezistorul R1 pentru a arta faptul c acest tip de poart prezint un consum foarte redus chiar i n regim dinamic. PROGRAMUL 1.8.
.MODEL TMN NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868 + PHI=.75 LAMBDA=39M RD=47 RS=40 IS=25F PB=.8 MJ=.46 + CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N) .MODEL TMP PMOS (LEVEL=1 VTO=-3 KP=6.25M GAMMA=.868 + PHI=.75 LAMBDA=39M RD=47 RS=40 IS=25F PB=.8 MJ=.46 + CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N) .DC VIN 0 14 0.05 .TRAN 1NS 40NS .PRINT DC V(1) .PRINT TRAN V(1) V(2) @R1I *ALIAS V(1)=VOUT M2 1 2 0 5 TMN VDD 6 0 15V VIN 2 0 PULSE 0 14 10N 1P 1P 20N 40N R1 3 6 1P M1 1 2 3 4 TMP .END
Principalele caracteristici ale circuitelor logice CMOS, cunoscute pe plan internaional sub denumirea de seria CMOS 4000B, sunt prezentate n tabelul 1.6. n funcie de tipul capsulei folosite pentru circuitul integrat sunt posibile diferite temperaturi de lucru, de stocare sau tensiuni de alimentare. Principalele tipuri de capsule utilizate sunt: capsule din plastic, capsule ceramice frit-seal i capsule ceramice multistrat. n tabelul 1.6. s-au folosit urmtoarele notaii: E pentru circuite n capsul din plastic opernd n gam normal de temperaturi; F - pentru circuite n capsul ceramic frit-seal opernd n gam normal de temperaturi; - 36 -
G - pentru circuite n capsul ceramic multistrat opernd n gam extins de temperaturi; H - pentru circuite n capsul ceramic frit-seal opernd n gam extins de temperaturi.
TABELUL 1.6.
Valori limit absolut

Simbol 1 VDD VI II Ptot Pd TA Tstg Simbol VDD VI TA Parametri 2 Tensiunea de alimentare: - tipurile G i H - tipurile E i F Tensiunea de intrare Curentul continuu la intrare (orice intrare) Puterea total disipat pe capsul Puterea disipat pe tranzistorul de ieire, pe ntreg domeniul de temperaturi de operare (TA) Gama temperaturilor de operare: - tipurile G i H - tipurile E i F Gama temperaturilor de stocare Parametri Tensiunea de alimentare: - tipurile G i H - tipurile E i F Tensiunea la intrri Gama temperaturilor de operare: - tipurile G i H - tipurile E i F Parametri Condiii de test VO Io VD VI [V] [V] [A] D [V] 3 4 5 6 0/5 5 0/10 10 0/15 15 0/20 20 0/5 5 0/10 10 0/15 15 - 37 MIN. 3 -0,5 -0,5 -0,5 MAX. 4 20 18 VDD+0,5 _ + 10 200 100 -55 -40 - 65 MIN. 3 3 0 -55 -40 MIN TIP +125 +85 +150 MAX. 18 15 VDD +125 +85 MAX Uniti 5 V V V mA mW mW
o o
C C o C Uniti V V V
o o
Valori recomandate pentru utilizare
C C
Caracteristici electrice statice

Simbol 1 IL Uniti 10 A
2 Curent static de alimentare pe circuit (pori)
Tip G,H Tip E,F
7 0,25 0,5 1 5 1 2 4
8 0,25 0,5 1 5 1 2 4
9 7,5 15 30 150 7,5 15 30
TABELUL 1.6. (continuare) 1 2 IL Curent static de Tip alimentare pe G,H circuit (buffere i bistabile) Tip E,F IL Curent static de alimentare pe circuit (MSI) Tip G,H Tip E,F VOH VOL VIH VIL IOH Tensiune de ieire n starea SUS Tensiune de ieire n starea JOS Tensiune de intrare n starea SUS Tensiune de intrare n starea JOS Curent de ieire n starea SUS Tip G,H Tip E,F IOL Curent de ieire n starea JOS Tip G,H Tip E,F
3 4 0/5 0/10 0/15 0/20 0/5 0/10 0/15 0/5 0/10 0/15 0/20 0/5 0/10 0/15 0/5 0/10 0/15 0/5 0/10 0/15 0,5/4,5 1/9 1,5/13,5 4,5/0,5 9/1 13,5/1,5 0/5 2,5 0/5 4,6 0/10 9,5 0/15 13,5 0/5 2,5 0/5 4,6 0/10 9,5 0/15 13,5 0/5 0,4 0/10 0,5 0/15 1,5 0/5 0,4 0/10 0,5 0/15 1,5
<1 <1 <1 <1 <1 <1 <1 <1 <1 <1 <1 <1
6 5 10 15 20 5 10 15 5 10 15 20 5 10 15 5 10 15 5 10 15 5 10 15 5 10 15 5 5 10 15 5 5 10 15 5 10 15 5 10 15
7 1 2 4 20 4 8 16 5 10 20 100 20 40 80 4,95 9,95 14,95 0,05 0.05 0,05 3,5 7 11 1,5 3 4 -2 -0,64 -1,6 -4,2 -1,53 -0,52 -1,3 -3,6 0,64 1,6 4,2 0,52 1,3 3,6
8 1 2 4 20 4 8 16 5 10 20 100 20 40 80 4,95 9,95 14,95 0,05 0,05 0,05 3,5 7 11 1,5 3 4 -1,6 -0,51 -1,3 -3,4 -1,36 -0,44 -1,1 -3 0,51 1,3 3,4 0,44 1,1 3
9 30 60 120 600 30 60 120 150 300 600 3000 150 300 600 4,95 9,95 14,95 0,05 0,05 0,05 3,5 7 11 1,5 3 4 -1,15 -0,36 -0,9 -2,4 -1,1 -0,36 -0,9 -2,4 0,36 0,9 2,4 0,36 0,9 2,4
10 A
A A
A V V V V A
mA
mA mA
- 38 -
TABELUL 1.6. (continuare) 1 2 IIL, IIH Curent rezidual Tip de intrare G,H Tip E,F IOH, Curent rezidual Tip IIH de ieire n 3 G,H stri Tip E,F CI Capacitate de intrare
3 0/18 0/15 0/18 0/15
4
Oricare intrare
6 18 15 18 15
7 _ 0,1 + _ 0,3 + _ 0,4 + _1 +
8 _ 0,1 + _ 0,3 + _ 0,4 + _1 + 7,5
9 _1 + _1 + _ 12 + _ 7,5 +
10 A A A A pF
Marginea de zgomot pentru nivel logic SUS (tensiune ridicat - 1 logic) i JOS (tensiune sczut - 0 logic) este: 1V minim pentru VDD = 5V; 2V minim pentru VDD = 10V; 2,5V minim pentru VDD = 15V.
Datorit proprietilor specifice ale tranzistoarelor MOS utilizarea porilor logice construite cu astfel de tranzistoare presupune respectarea anumitor reguli specifice astfel nct deteriorarea circuitelor s fie evitat. Datorit stratului izolator de dioxid de VDD siliciu care separ grila de substrat impedana de intrare a tranzistorului MOS are valori mari D1 (curent de gril de ordinul a 10-14A). Avnd n vedere faptul c stratul izolator are o grosime D1 INTRARE VSS de 500-2000 iar capacitatea format are valori relativ mici (tipic 5pF) sarcina electric RDIS1 static acumulat pe gril poate produce IESIRE D2 D2 strpungerea stratului de dioxid de siliciu (care are o tensiune de strpungere de 60V) i deci VSS distrugerea tranzistorului MOS. Din acest motiv circuitele realizate cu tranzistoare MOS VSS pot fi prevzute cu reele de protecie la Fig. 1.41. Reea de protecie utilizat la circuite descrcri electrostatice. O astfel de reea, CMOS utilizat la unele circuite CMOS este prezentat n figura 1.41. n aceast figur dioda D1 este o reea distribuit diod-rezistor p+ - substrat i are o tensiune de strpungere n domeniul 30...50V. Dioda D2 este o diod de separare n+p (insul p) i are o tensiune de strpungere de ordinul 30...40V. Se recomand totui ca manipularea circuitelor realizate cu tranzistoare MOS s se fac cu precauie n aa fel nct s se evite apariia unor tensiuni electrostatice sau a unor tensiuni tranzitorii periculoase. n acest scop circuitele se pstreaz n ambalaje metalizate care s asigure suprafee echipoteniale, manipularea se face utiliznd coliere de conectare la pmnt (potenial nul) a persoanelor care efectueaz aceast - 39 -
activitate, uneltele utilizate i suprafeele de lucru fiind i ele conectate la potenial nul. De asemenea este strict interzis conectarea sau deconectarea circuitelor n montaje aflate sub tensiune. Dac la intrrile circuitului se utilizeaz un generator de impulsuri de mic impedan sau o surs de alimentare separat, atunci sursa de alimentare trebuie conectat prima. Ordinea se inverseaz la decuplare, cnd sursa de alimentare principal trebuie decuplat ultima. Mai precis, trebuie respectat n permanen recomandarea de operare: 0 VI VDD sau, mai general: VSS VI VDD unde VSS este cea mai mic tensiune din circuit. Pentru evitarea tensiunilor tranzitorii ce pot aprea la conectarea sau deconectarea tensiunii de alimentare este recomandabil s nu fie nseriate rezistene pe circuitul de alimentare. Inversarea tensiunii de alimentare este strict interzis fiind necesar s fie respectat ntotdeauna relaia: VDD VSS > -0,5V. Toate intrrile porilor logice trebuie conectate la un potenial bine stabilit. Lsarea unei intrri n gol poate fora poarta s funcioneze n regiunea liniar i astfel prin dispozitiv vor trece cureni mari care pot s-l distrug. Pentru a evita conducia diodelor de pe ieiri sarcinile ieirilor nu vor fi cuplate la valori mai mari dect valorile tensiunilor de alimentare VDD sau mai mici dect potenialul VSS.
1.5.
x1 x2
Realizarea funciilor logice cablate

P1
Realizarea funciilor logice cablate presupune conectarea n paralel a ieirilor porilor logice n scopul obinerii unor funcii logice noi sau n scopul realizrii unor circuite logice digitale cu y funcii complexe. Este evident faptul c la circuitele logice prezentate pn acum, indiferent de tehnologia utilizat i de x3 P2 familia din care fac parte (cu excepia familiei ECL paragraful x4 1.3.6 i a familiei I2L paragraful 1.3.7), conectarea n paralel a ieirilor nu este posibil pentru c poate duce la distrugerea porii Fig. 1.42. Conectarea n paralel a porilor logice logice. Un exemplu de conectare a dou pori logice n paralel este prezentat n figura 1.42. Dac porile logice P1 i P2 aparin familiei TTL standard (paragraful 1.3.1), din figura 1.6 rezult c la conectarea acestor pori n paralel, schema electric rezultat va fi cea din figura 1.43 (n care s-au reprezentat numai circuitele de ieire a porilor logice). Dac poarta P1 prezint la ieire starea logic 1 iar poarta logic P2 prezint la ieire starea logic 0 atunci conduc la saturaie tranzistorul Q3.1 (poarta P1) i tranzistorul Q4.2 (poarta P2), curentul prin cicuit fiind practic limitat numai de rezistena RC3.1. Acelai lucru se ntmpl i n situaia simetric pentru P1 n stare logic 0 i P2 n stare logic 1. Curentul relativ mare absorbit n acest caz pune n Fig. 1.43. Schema electric pericol att sursa de alimentare ct i tranzistoarele din etajul final echivalent n cazul conectrii al circuitului logic. n paralele a porilor logice TTL Acelai lucru se ntmpl i n cazul familiei CMOS (fig. 1.38) situaie n care tranzistoarele MOS din etajul final se pot
P1 RC2.1 RC2.2 P2 Q3.1 Q3.2 D1.1 Y D1.2 Q4.1 Q4.2
VCC
- 40 -
distruge prin conectarea n paralel a porilor. Din cele prezentate rezult c pentru conectarea n paralel a porilor logice este necesar modificarea etajului final al acestora. Aceast modificare este posibil pe dou ci: prin introducerea celei de-a treia stri a circuitului de ieire (starea de nalt impedan) sau prin nlocuirea unuia din tranzistoarele circuitului de ieire a porii logice cu un rezistor care s limiteze curentul absorbit n cazul situaiilor defavorabile. Cele dou soluii sunt diferite din punct de vedere a rezultatelor obinute i din acest motiv n general ele nu se pot substitui una pe cealalt. Utilizarea celei de-a treia stri, starea de nalt impedan, se face atunci cnd se dorete conectarea succesiv la intrarea unui circuit digital a mai multor circuite digitale de intrare care folosesc pe rnd linia de conexiune. Acest procedeu permite partajarea n timp a unei linii electrice ntre mai multe circuite digitale (multiplexare n timp) necesitnd de regul un circuit de arbitrare a accesului la linia electric. Asupra acestui aspect, foarte important n realizarea circuitelor digitale complexe, se va reveni mai trziu. n acest moment, principalul avantaj al utilizrii celei de-a treia stri, este de reprezentat de faptul c pentru un circuit logic dat, se poate schimba funcia logic de ieire a acestuia prin schimbarea dinamic (n timp), n funcie de necesiti, a conexiunilor ntre porile logice ce intr n alctuirea acestuia. nlocuirea unuia dintre tranzistoarele din circuitul de ieire a porii logice cu un rezistor permite conectarea n paralel a porilor logice i funcionarea simultan a acestora. n acst caz, aa cum se va arta mai departe, conexiunea n sine duce la apariia unor funcii logice suplimentate (funcia I sau funcia SAU), funcii care nu aparin porilor logice conectate. Acest procedeu reprezint o metod economic de realizare a funciilor logice fr utilizarea unor circuite fizice suplimentare. Aceast metod are anumite limitri care vor fi discutate n capitolul 1.5.2. Poarta logic cu trei stri Utilizarea logicii cu trei stri presupune ca circuitul digital s prezinte la ieire, n afar de strile 1 logic i 0 logic, o stare special, starea P1 de nalt impedan, notat de obicei cu HI (High x1 IN Impedance), n care ieirea circuitului are o OUT x2 TAMPON impedan de valoare ridicat, circuitul de ieire 3 STARI CE fiind practic deconectat din circuit. n starea de Y nalt impedan curentul debitat sau absorbit de ieirea circuitului logic este foarte mic (de ordinul P2 A sau nA). x3 n cazul porilor logice obinuite modul de IN OUT x4 TAMPON conectare este prezentat n figura 1.44. Din aceast 3 STARI P3 CE figur se vede faptul c pentru conecatarea n paralel CE s-au folosit nite circuite tampon care prezint la ieire trei stri. Starea de nalt impedan a Fig. 1.44. Conectarea n paralel a porilor circuitului tampon se obine atunci cnd pe intrarea logice prin intermediul circuitelor tampon CE se aplic 1 logic. Din exemplul prezentat n figura 1.44 se vede c funcia de ieire va fi Y = x1 * x2 pentru CE=1 sau Y = x3 + x4 pentru CE=0. Numeroase pori logice aparinnd diferitelor familii tehnologice au incluse circuite suplimentare n aa fel nct ieirea lor s prezinte trei stri. La conectarea acestor circuite n paralel nu mai apare necesitatea utilizrii circuitelor tampon. - 41 1.5.1.
RB1 4K
RC2 1.4K
4
RC3 100
Q3 QND D2 DN
9
Q2 QND
8
D1 DN
Q5 QND V(15) VIN RS2 50

15 14 7
12
Q1 QND
1
A2 TRIS_001 VCC 5 VIN /CE

11 16 13
VOU
RS1 50
V(5) VOUT Q4 QND VIN2 PULSE D5 DN D4 DN RE2 1K
/CE
10
A1 INV 001
Fig. 1.45. Inversorul TTL cu trei stri
n figura 1.45 este prezentat inversorul TTL cu trei stri (schema electric echivalent i simbolul acestuia). Semnalul de validare al porii este semnalul /CE aplicat pe intrarea inversorului A1 (realizat tot n tehnologie TTL, similar cu cel prezentat n figura 1.6). Dac semnalul /CE are valoarea logic 0 la ieirea inversorului A1 se obine valoarea logic 1, echivalent n aceast situaie cu o tensiune apropiat de valoarea tensiunii de alimentare VCC (aproximativ 5V). n aceast situaie tranzistorul Q1 i dioda D2 sunt blocate iar inversorul funcioneaz identic cu cel descris n paragraful 1.3.1 (figura 1.6), la aplicarea semnalelor de intrare pe intrarea VIN. Dac semnalul /CE are valoarea logic 1 atunci la ieirea inversorului A1 se obine starea logic 0 care n aceast situaie este echivalent cu o tensiune de aproximativ zero voli. n acest caz tranzistorul Q1 este saturat ceea ce duce la blocarea tranzistoarelor Q2 i Q4. Tranzistorul Q3 este de asemenea blocat datorit tensiunii sczute pe baza acestuia (sub 0,6V) din cauza diodei D2 care intr n conducie. n aceast situaie, indiferent de semnalul aplicat pe intrarea VIN, cele dou tranzistoare de ieire Q3 i Q4 sunt blocate iar ntre ieirea porii logice i mas apare o rezisten mare (nalt impedan). Curentul care circul n acest caz prin circuitul de ieire este reprezentat de curentul rezidual al tranzistoarelor de TABELUL 1.7. /CE VIN VOUT ieire (Q3 i Q4). 0 0 1 Din descrierea fcut rezult c semnalul de validare /CE 0 1 0 (Chip Enable validare circuit) permite funcionarea normal a 1 X HI inversorului atunci cnd are valoarea logic 0 i trece poarta n starea de nalt impedan atunci cnd are valoarea logic 1. Din acest motiv se spune c semnalul CE este activ n zero i se folosete notaia /CE (se pune o bar n faa simbolului sau deasupra acestuia) pentru a simboliza acest lucru. n tabelul 1.7 se prezint sintetic funcionarea inversorului TTL cu trei stri (X simbolizeaz orice stare adic intrarea poate fi 1 logic sau 0 logic fr ca acest lucru s aib importan pentru starea ieirii iar HI semnific starea de nalt impedan). - 42 -
Realizarea porilor logice cu trei stri n tehnologie CMOS este mult mai avantajoas datorit proprietilor deosebite ale tranzistoarelor MOS n stare blocat. n acest caz curenii care circul prin ieirea porii n starea de nalt impedan sunt practic egali cu zero (de ordinul nA sau pA) din cauz c rezistena 3 A1 canalului unui tranzistor MOS n stare OR2_001 blocat este foarte mare, valoarea tipic 6 VDD M1 4 11 15V TMP a curentului prin canal, n acest caz, 7 fiind de 10 pA pentru o tensiune de 1 VSS A2 alimentare (VDD-VSS) de 10V. AND2_001 V(1) VOUT LOGIC IMPUT Schema tipic a unui circuit de 5 12 ie ire cu trei stri n tehnologie MOS M2 TMN A3 este prezentat n figura 1.46. Acesta INV_001 CE este format dintr-un inversor CMOS 2 (vezi paragraful 1.4.3, fig. 1.38) i dintrun circuit de comand a ieirii n scopul Fig. 1.46. Circuitul de ieire al unei pori logice CMOS cu trecerii acesteia n nalt impedan,
trei stri
format din porile logice A1, A2 i A3. Semnalul de validare a ieirii este semnalul CE. Dac ieirea este validat (nu este n starea de nalt impedan) atunci VOUT=/LOGIC IMPUT, adic ieirea va copia funcia logic de intrare negat, generat de poarta logic a crei schem nu a fost
TABELUL 1.8. CE LOGIC INPUT 1 0 1 0 1 X
M1 conduce blocat blocat
M2 blocat conduce blocat
VOUT /LOGIC INPUT /LOGIC INPUT HI
desenat aici. Validarea ieirii se face pentru CE=1 (semnal activ n unu logic) situaie n care pe una din intrrile circuitului OR (A1) se aplic valoarea 0 logic, semnal obinut din CE prin inversare cu ajutorul circuitului NOT (A3) iar pe una din intrrile circuitului AND (A2) se aplic valoarea 1 logic. n aceast situaie, la ieirea circuitelor A1 i A2 se obine semnalul LOGIC IMPUT (vezi paragraful 1.3, funciile 1 i 2), circuitul comportndu-se ca un inversor CMOS obinuit (paragraful 1.4.3). Fig. Dac semnalul de validare are 1.47. Inversor TTL cu colectorul n gol valoarea 0 logic (CE=0) atunci ieirea circuitului A1 are permanent valoarea 1 logic din cauz c pe una din intrri se aplic /CE=1 iar ieirea circuitului A2 are permanent valoarea 0 logic din cauz c pe una din intrri se aplic CE, indiferent de valoarea semnalului LOGIC INPUT. Rezult c tranzistorul MOS cu canal p (M1) primete pe gril o tensiune aproximativ egal cu VDD iar tranzistorul MOS cu
9
RB1 6K
RC2 3.4K
RC1 1.6K
Q2 QND
12
V(5) VOUT
V(4) VIN
VIN PULSE
Q1 QND D1 DN
RE1 100
Q4 QND
VCC 5
Q3 QND
RE2 1K
- 43 -
canal n (M2) o tensiune aproximativ egal cu VSS ceea ce duce la blocarea tranzistoarelor i deci trecerea n nalt impedan a ieirii. Modul de funcionare a porii logice CMOS cu trei stri este sintetizat n tabelul 1.8. Trebuie remarcat aici c porile logice care au inclus circuitul tampon pentru realizarea strii a treia de nalt impedan au de obicei timpi de rspuns mai mari dect porile logice obinuite. De asemenea, circuitul tampon poate oferi faciliti suplimentare cum ar fi creterea sortanei de ieire (paragraful 1.2.2) prin amplificarea semnalului. 1.5.2. Pori logice destinate funciilor logice cablate Aa cum s-a artat, pentru conectarea n paralel a porilor logice - n afar de cazul n care acestea prezint i starea de nalt impedan - este necesar V(1) ca circuitul de ieire s fie modificat. Porile logice n tehnologie VOUT 1 ECL (paragraful 1.3.6) i I2L (paragraful 1.3.7) nu mecesit de obicei acest lucru din cauz c circuitul de ieire nu conine 2 3 M1 dect un singur tranzistor. Din studiul acestor familii logice a TMN reieit deja principiul realizrii funciei logice cablate. Astfel, V1 VIN plecnd de la poarta logic ECL care poate fi utilizat ca inversor, prezentat n figura 1.20, s-a ajuns la poarta logic SAU (figura 1.23) prin conectarea n paralel a unor inversoare. Acelai lucru se vede n cazul porilor din familia I2L unde Fig. 1.48. Inversor MOS cu plecnd de la inversor (figura 1.25) se poate ajunge la poarta drena n gol logic SAU prin conectarea n paralel a inversoarelor (figura 1.30). n principiu, porile logice destinate conectrii n paralel au schema similar cu cea a porilor logice obinuite (discutate pn acum) la care n circuitul de ieire este eliminat tranzistorul conectat la sursa de alimentare. Circuitele de ieire obinute sunt prezentate n figura 1.47 pentru porile logice n tehnologie bipolar (inversorul cu colectorul n gol) i 1.48 pentru porile logice n tehnologie MOS (inversorul cu VCC (VDD) drena n gol). Trebuie remarcat simplitatea 5 A1 extrem a inversorului MOS care este INV_001 reprezentat practic de un tranzistor MOS cu /x1 x1 1 2 A3 RC INV_003 canal n n montaj surs comun. Aa cum se y=x1+x2 4 observ din aceaste figuri, colectorul respectiv A2 INV_002 /x1*/x2 drena tranzistorului de ieire este n gol /x2 x2 3 (neconectate) i din acest motiv aceste circuite se numesc cu colectorul n gol (OC - Open Collector) respectiv cu drena n gol (OD Fig. 1.50. Realizarea funciei logice cablate Open Drain). Pentru conectarea acestor circuite este necesar adugarea unei rezistene suplimentare ntre colector, respectiv dren i tesiunea de alimentare. Un prim exemplu este prezentat n figura 1.50. Funcia realizat de acest circuit este:
y = x1* x 2 = x1 + x 2 (1.12)
Prin conectarea n paralel a inversoarelor A1 i A2 se realizeaz funcia logic I ntre ieirile acestora. Acest lucru se ntmpl din cauz c dac ieirea unuia dintre inversoare este n starea 0 logic atunci tranzistorul de ieire a acestei pori va fi saturat i va scurtcircuita
- 44 -
tranzistorul de ieire a celeilalte pori. Astfel, dac ieirea unuia dintre inversoare este n starea logic 0, prin conectarea n paralel, la ieire se obine starea logic 0 indiferent de starea celorlalte ieiri conectate n paralel. Pentru obinerea valorii logice 1 la ieire, n aceast situaie, este necesar ca toate ieirile conectate n paralel s fie n starea 1. Aceast comportare a conectrii n paralel a porilor logice modeleaz funcia logic I (AND). Circuitul din figura 1.50 realizeaz funcia SAU (OR) ntre variabilele de intrare demonstrnd c n afara funciei de baz I care se obine prin conectarea n paralel se pot obine i alte funcii logice elementare cum ar fi I-NU, SAU-NU, etc. Calculul rezistenei suplimentare RC care se conecteaz pe ieirile porilor logice A1 i A2 ca n figura 1.50 se face pe baza urmtoarelor considerente: tensiunea de ieire n starea logic 1 a porilor conectate n paralel s ndeplineasc condiia VOH VOH min (paragraful 1.2.1); tensiunea de ieire n starea logic 0 a porilor conectate n paralel s ndeplineasc condiia VOL max VOL (paragraful 1.2.1). Pe baza acestor condiii se pot scrie relaiile:
RC max = RC min =
VCC min VOH min nI OH max + mI IH max VCC max VOL max nI OL max + mI IL max (1.13)
unde VCC (VDD) este tensiunea de alimentare, n numrul de pori conectate n paralel i m sortana circuitelor comandate (paragraful 1.2.2). Restul parametrilor implicai n relaiile (1.13) reprezint date de catalog ale familiei logice respecticve. Circuitele logice cu colectorul n gol prezint urmtoarele dezavantaje: impedan de ieire mare n starea logic 1 (din cauza rezistenei RC montate n colector fa de impedana repetorului pe emitor de la structura n contratimp); fronturi i timpi de propagare mari, mai ales la comutarea din 0 logic n starea 1 logic; imunitate sczut la zgomot; necesitatea montrii unei rezistene suplimentare (RC) calculat n funcie de condiiile de lucru.
1.6. Conectarea circuitelor logice din familii diferite

Problema conectrii circuitelor logice din familii diferite apare din cauz c o serie din parametrii electrici cum ar fi: nivelele de tensiune admise pentru strile logice, sortana circuitelor, capacitatea de intrare, etc. difer de la o familie la alta. Dac problema interconectrii circuitelor logice din aceeai familie ridic probleme minime, la interconectarea circuitelor logice din familii diferite sunt necesare de regul circuite de interfa care s realizeze adaptarea semnalelor electrice de la un circuit la altul. La realizarea circuitelor logice complexe este practic imposibil s se evite interconectarea circuitelor logice din familii diferite din cauz c de regul o familie logic nu ofer toate facilitile necesare pe de o parte, iar pe de alt parte se pot realiza optimizri importante prin reducerea gabaritului, reducerea consumului energetic, reducerea cantitii de cldur disipate, creterea vitezei de lucru, etc.
- 45 -
Prin consultarea tabelelor cu parametrii electrici ai familiilor logice prezentate pn acum se poate forma o idee asupra posibilitii interconectrii circuitelor logice din familii diferite. De exemplu, conectarea circuitelor logice din familiile TTL standard, TTL rapid, HTTL, TTL Schottky i unele circuite din familia CMOS (alimentate la VDD=5V i prevzute cu circuite tampon pe ieire) se poate face direct cu condiia respectrii sortanei. n continuare se vor prezenta succint cteva din metodele de interconectare a circuitelor logice din familii diferite. Schema general de interfaare a dou circuite logice din familii diferite este prezentat n figura 1.51. VO1 VOH MIN VOH MAX IL VI2 1 2 3 4 5 6 7 8 Vial IOH x IOL V1 CIRCUIT 1 V
i
OL
1. V IH MAX 2. V IH 3. MH 4. V IH MIN 5. V IL MAX 6. ML 7. V IL 8. V IL MIN
V1al VO1
V2al VI2 IIH y IIL V2 CIRCUIT 2
INTERFA
Fig. 1.51. Tensiunile i curenii la interfaarea circuitelor integrate
Dup cum rezult din tabelele cu caracteristici electrice prezentate pn acum, tensiunile de alimentare pot diferi de la o familie tehnologic la alta. Din acest motiv, n figura 1.51 circuitul logic 1, interfaa i circuitul logic 2 sunt alimentate de la surse diferite (Val1-V1, Vali-Vi i Val2-V2). Circuitul logic 1 asigur nivelele logice (tensiunile VOH MIN, VOL MAX, i curenii asociai IOH, IOL) conform standardului propriu. Circuitul logic 2 ateapt la intrare valorile nivelelor logice corespunztoare standardului acestuia i care sunt diferite de cele ale circuitului 1 (tensiunile VIH MIN, VOL MAX, i curenii asociai IIH, IIL). Circuitul de interfa realizeaz translatarea tensiunilor i a curenilor de la intrare care se gsesc ntr-o anumit plaj de valori n tensiuni i cureni la ieire n alt plaj de valori. De obicei circuitul de interfa este un amplificator (atenuator) care poate fi realizat cu componente discrete sau repezint un circuit integrat specializat. Interfaa CMOS-TTL Pentru realizarea interfeei CMOS-TTL se vor lua n considerare caracteristicile electrice ale celor dou familii de circuite integrate (tabelul 1.2 i tabelul 1.6).
- 46 -
Pentru nceput vom considera comanda circuitelor CMOS de ctre circuitele TTL. n aceast situaie, chiar dac circuitele CMOS sunt alimentate tot la o tensiune de 5V ca i
5V TTL Nivel 1 logic la ie[ire 2,4V VOH min Regiune de nedeterminare
Ie[ire 0 logic
CMOS Intrare 1 logic
5V
4,5V...5,5V
3,5V Regiune de nedeterminare Intrare 0 logic 1,5V

RX VCC TTL
VDD CMOS
0,4V 0V
VOL max
0V
Fig. 1.52. Nivelele logice TTL i CMOS Fig. 1.53. Interfa TTL-CMOS
circuitele TTL, nivelul minim de ieire n starea 1 logic pentru circuitul TTL (2,4V) este mai mic dect nivelul minim de intrare n starea 1 pentru circuitul CMOS (3,5V) aa cum se prezint n figura 1.52. Soluia de interfaare n acest caz este conectarea unei rezistene Rx ntre conexiunea TTL-CMOS i tensiunea pozitiv a sursei VDD VCC de alimentare ca n figura 1.53. Prin utilizarea acestei 5V... 15V 5V 2 rezistene se crete nivelul de ieire n starea logic 1 a circuitului TTL. Valoarea minim a rezistenei Rx RX este fixat de curentul maxim absorbit (16 mA pentru seria TTL standard i 0,36 mA pentru seria LPSTTL), 3 4 1 TTL iar valoarea maxim este stabilit de curentul CMOS tranzistorului de ieire n starea blocat. Valorile cele mai indicate pentru rezistena Rx se situeaz n gama 1,5 k ... 4,7 k pentru toate familiile TTL. n Tabelul 1.9 sunt prezentate valorile Fig. 1.54. Interfa TTL-CMOS pentru necesare pentru rezistena Rx n funcie de familia TTL tensiuni de alimentare VDD > 5V conectat cu circuitul CMOS. Deoarece impedana unei intrri CMOS este de natur capacitiv, mai multe intrri CMOS pot fi comandate dintr-o singur ieire TTL, numrul acestora depinznd de frecvena de lucru. TABELUL 1.9. Rx Rx min () Rx max (k) TTL 390 4,7 HTTL 270 4,7 Seria TTL LPTTL 1,5k 27 LPSTTL 820 12 STTL 270 4,7
n cazul n care circuitul CMOS este alimentat la o tensiune mai mare dect VCC (5V) atunci circuitul TTL trebuie s fie de tip cu colectorul n gol (open collector). Modul de conectare n acest caz este prezentat n figura 1.54. Avantajul utilizrii unor tensiuni de alimentare mai mari const n mbuntirea performanelor de vitez i imunitate la zgomot. Valoarea rezistenei de sarcin Rx depinde de valoarea tensiunii de alimentare VDD (la VDD = 10V se recomand utilizarea unei valori de 39k pentru Rx). Pentru determinarea interfeei CMOS-TTL trebuie inut cont de curentul pe care poate
- 47 -
s-l absoarb circuitul de ieire al porii CMOS n starea zero logic, la o tensiune maxim de 0,4V. n general dac un circuit CMOS comand o poart TTL standard atunci acesta trebuie s conin un circuit tampon pe ieire care s-i mreasc posibilitile n curent. Trebuie ns menionat aici c n acest caz o poart CMOS poate comanda ntre 2 i 4 pori TTL standard. Circuitele CMOS obinuite (fr circuit tampon pe ieire) pot comanda direct circuite LPSTTL care necesit un curent mai mic pe intrare n starea zero logic (0,36mA la VOUT=0,4V i VDD=5V). Dac circuitul CMOS este alimentat la tensiuni VDD mai mari dect tensiunea de alimentare a circuitului TTL (5V), atunci ntre circuitul CMOS i circuitul TTL se conecteaz un circuit, numit translator de nivel, care deplaseaz tensiunile de la ieirea circuitului CMOS la nivelele de tensiune necesare la intrarea circuitului TTL. n tabelul 1.10 sunt date numrul de pori TTL care pot fi comandate cu o ieire CMOS prevzut cu circuite tampon. TABELUL 1.10. Fan-out buffer CMOS Minim Tipic Seria TTL LPTTL 14 28
TTL 2 4
HTTL 1 2
LPSTTL 7 14
STTL 1 2
Interfaa CMOS-HLL Circuitele CMOS pot fi interfaate direct cu circuitele HLL dac sunt alimentate la tensiunea de 12V. Cele mai multe circuite CMOS pot comanda direct pori HLL. De asemenea, nivelele de tensiune de 0,8V i 10V la ieirea unui circuit HLL permit comanda direct a unui circuit CMOS. Prin conectarea acestor circuite se pstreaz avantajul imunitii foarte bune la zgomot. Interfaa CMOS-PMOS Circuitele MOS cu canal p opereaz n logic negativ: nivelul logic 1 este n general 6V pentru circuitele realizate n tehnologie cu prag cobort i de 15V pentru circuitele realizate n tehnologie cu prag nalt. Circuitele PMOS se pot interfaa direct cu circuitele CMOS dac, pentru acestea din urm, se conecteaz VDD la potenialul 0V i VSS fie la 6V, fie la 15V, dup cum este cazul. Interfaa CMOS-NMOS Nivelele logice ale circuitelor cu tranzistoare MOS cu canal n sunt pozitive i sunt situate n domeniul de tensiuni accesibile circuitelor CMOS. Din acest motiv este posibil interfaarea direct a circuitelor CMOS (alimentate la VDD = 5V) cu circuitele NMOS.
1.7. Perturbaiile n sistemele digitale

Perturbaiile, care pot fi de natur electric, magnetic sau electromagnetic, pot afecta n mod negativ funcionarea sistemelor digitale. n mediile puternic perturbate se obin rezultate bune dac se utilizeaz circuite integrate cu margine de zgomot mare cum sunt circuitele HLL sau circuitele CMOS alimentate la tensiuni mari. Chiar i n aceast situaie, dac ntre circuite
- 48 -
exist conexiuni lungi n acestea se pot induce tensiuni care afecteaz funcionarea corect a sistemului. Pentru evitarea ptrunderii perturbaiilor n sistem se folosesc ecrane din materiale conductoare care sunt cuplate la potenialul de referin al sistemului. Trebuie avut grij ca legtura ecranului la potenialul de referin s aib impedan ct mai mic, n caz contrar ecranul devenind el nsui o surs de perturbaii. Principalele ci de ptrundere a perturbaiilor n sistem sunt prin inducie sau prin sursa de alimentare. Pentru ecranarea mpotriva perturbaiilor electrice se folosete tabla de aluminiu sau un alt material cu proprieti corespunztoare iar pentru ecranare mpotriva cmpurilor magnetice se folosete tabla din material feros. Pentru eliminarea perturbaiilor electromagnetice care pot ptrunde n sistem prin sursa de alimentare se folosesc filtre de reea. n cazul echipamentelor complexe, n sistem exist att circuitele de comand, alimentate la tensiuni relativ mici prin care circul cureni de valori reduse ct i circuitele de for alimentate la tensiuni mari i prin care circul cureni cu un nivel ridicat. Circuitele de for constituie i ele surse de perturbaii pentru circuitele de comand n special n cazul cnd acestea nu sunt ecranate corespunztor. 1.7.1. Tipuri de cuplaje ce apar n circuitele electrice 1.7.1.1. Cuplajul capacitiv n figura 1.55 este prezentat modul n care se realizeaz un cuplaj capacitiv ntre o linie de semnal S care leag un emitor de un receptor i o linie de curent mare F. ntre cele dou linii apare o capacitate distribuit care pentru calcule va fi echivalat cu o capacitate concentrat echivalent. Trebuie menionat aici faptul c aceast capacitate distribuit este o capacitate parazit care are un efect negativ asupra funcionrii echipamentului electronic. Din acest motiv este de dorit ca valoarea acestor capaciti ce apar ntre liniile circuitului s fie ct mai redus.
Emitor RSE VE CFS CSM
Linie de semnal S VR (VP)
Receptor RSR
Linie de curent mare F VFM CFM Masa M Fig. 1.55. Cuplajul capacitiv
Dac exist o variaie de tensiune ntre linia de curent mare i mas, atunci la intrarea receptorului se suprapune peste semnalul util perturbaia produs de aceast variaie: VR = k u VE + k p VFM unde perturbaia este dat de: (1.14)
- 49 -
VP = k p VFM
(1.15)
Pentru determinarea tensiunii perturbatoare vom folosi circuitul echivalent din figura 1.56. Rezistena echivalen a circuitului este:
CFS VFM CFM CSM RI VP
RSE << RSR i deci relaia (1.16) mai poate fi scris:
Fig. 1.56. Schema echivalent pentru determinarea perturbaiei
RI =
R SE R SR R SE + R SR
(1.16)
De obicei, rezistena de intrare a receptorului RSR este mult mai mare dect rezistena de ieire a
(1.17)
R I R SE
Putem calcula acum raportul ntre tensiunea perturbatoare i tensiunea liniei de curent mare:
kp =
Z Z+ 1 jC FS (1.18)
unde impedana Z este dat de relaia:
Z=
R SE RI = 1 + jCSM R I 1 + jC SM R SE
(1.19)
unde s-a inut cont de relaia (1.17). Rezult:

VP = jC FS R SE 1 VF = VF 1 + jC SM R SE 1 + jR SE (C FS + C SM ) 1+ jC FS R SE
(1.20)
Pentru variaii de tensiune foarte rapide (impulsuri periodice sau conectri i deconectri de sarcini), aa cum se ntmpl de obicei n cazul circuitelor digitale, valoarea unu la numitor poate fi neglijat i se obine: VP = C FS VF C FS + C SM (1.21)
ceea ce arat c n aceste situaii tensiunea perturbatoare depinde de valoarea tensiunii liniei de curent mare msurat fa de punctul de referin (mas) i de raportul capacitilor de cuplaj.
1.7.1.2. Cuplajul inductiv n afar de cuplajul care apare datorit capacitilor parazite, ntre liniile circuitului mai
- 50 -
apare un cuplaj datorat cmpului magnetic. Linia de curent mare produce un cmp magnetic n care se afl i liniile de semnal ale circuitului electronic (figura 1.57). Linia de semnal i linia de retur corespunztoare, nchide fluxul produs de curentul I prin linia de curent mare F. innd cont de inductana mutual Lfs ntre aceast bucl i linia de curent mare se obine tensiunea indus de variaia de flux:
Emitor RSE VE I Flux Linie de semnal S VR (VP) Receptor RSR
Linie de curent mare F
Masa M Fig. 1.57. Cuplajul inductiv
VI =
d dI = L fs dt dt
(1.22)
Aplicarea teoremei superpoziiei permite obinerea tensiunii perturbatoare de la intrarea receptorului: VP = R SR VI R SR + R SE innd cont de faptul c RSE << RSR, rezult tensiunea perturbatoare: VP = VI. (1.23)
1.7.1.3. Cuplajul galvanic

Emitor RSE VE I R, L Linie de semnal S VR (VP) Receptor RSR
Linie de curent mare F Masa M
Fig. 1.58. Cuplajul galvanic
n figura 1.58 este ilustrat modul n care apare cuplajul galvanic. Dac linia de curent mare este folosit i ca linie de ntoarcere pentru semnal atunci cderea de tensiune produs de curentul I pe poriunea comun va determina apariia unei tensiuni parazite n serie cu tensiunea util de la emitor.
- 51 -
MICROPROCESOARE CAPITOLUL 2 Realizarea fizic a circuitelor logice
mare este folosit i ca linie de ntoarcere pentru semnal atunci cderea de tensiune produs de curentul I pe poriunea comun va determina apariia unei tensiuni parazite n serie cu tensiunea util de la emitor. Cderea de tensiune pe poriunea comun a liniei de semnal i a liniei de curent mare este dat de relaia:
VI = RI + L
dI dt
(2.24)
unde R este rezistena iar L inductana poriunii comune a liniei F. Dac valoarea curentului I este ridicat, tensiunea VI poate ajunge la valori de ordinul volilor.
1.7.1.4. Cuplajul prin mas
Un caz particular de cuplaj galvanic apare atunci cnd masa servete drept linie de retur pentru linia de semnal S aa cum este artat n figura 2.59. Emitor
RSE VE Vm Masa M
Fig. 2.59. Cuplajul prin mas
Linie de semnal S
VR (VP)
Receptor
RSR
Cderea de tensiune pe circuitul de mas, datorat impedanei acestei poriuni produce apariia unei tensiuni perturbatoare cu valoarea Vm. Acelai efect apare i n cazul n care se utilizeaz o linie de ntoarcere separat dar emitorul i receptorul sunt pui la mas n puncte diferite.
1.7.2. Efecte parazite datorate caracteristicilor electrice ale circuitelor i semnalelor logice
VCC A3 A4
A1 Z=50 I A Z B
A2
Fig. 2.60 Influena circuitelor de alimentare
2.7.2.1. Efecte introduse de circuitele de alimentare Efectele introduse de circuitele de alimentare se refer la cuplajul prin circuitul de mas ce se poate realiza ntre diferitele pori logice n cazul conectrii incorecte a punctelor de mas. Pentru exemplificare vom considera figura 2.60, n care, ntre porile logice A1 si A2 exist o linie de conexiune lung, asimilat cu o linie de transmisie. Vom
- 52 -
considera poarta logic la ieire echivalent cu un generator de tensiune VE cu rezisten intern RSE iar la intrare echivalent cu un rezistor RSE, aa cum s-a discutat n paragraful 2.7.1. Presupunem c poarta emitoare A1 comut din starea logic 1 n starea logic 0 ceea ce determin apariia unui curent I n circuitul de alimentare (linia punctat din figura 2.60). Din cauz c modul de conectare la mas nu este corect, pe impedana Z a traseului de mas apare un salt de tensiune determinat de curentul de alimentare I care poate induce o comutare fals a porii logice A3. Impulsul la ieirea porii A3 este apoi amplificat i format de poarta logic A4 devenind un semnal logic parazit ce se propag prin circuitele logice. Evitarea acestei situaii se face evident prin conectarea punctelor A i B mpreun. De asemenea impulsul parazit care apare n punctul A (figura 2.60) se propag prin linia de transmisie ducnd la apariia reflexiilor n linie i la alterarea nivelelor logice. Reducerea efectelor curenilor de-a lungul liniilor se face prin cuplarea la mas a firelor de legtur i a cablurilor coaxiale ct mai aproape de poarta de emisie i cea de recepie i prin decuplarea tensiunii de alimentare (VCC) a porii de emisie i a porii de recepie printr-un condensator ceramic de 0,1F, fixat ct mai aproape de poarta respectiv (figura 2.61). O alt surs de perturbaii este reprezentat de apariia unor impulsuri parazite de tensiune din cauza variaiei curentului de alimentare ICC de la surs, datorat diferenelor ntre valorile ICCL i ICCH a curenilor de ncrcare a condensatorului de sarcin i a strii de conducie simultan ale celor dou tranzistoare de ieire de pe etajul final al porii. Din cauz c variaiile de curent continuu ce apar datorit trecerii dintr-o stare logic n alta pot genera la Fig.2.61. Reducerea reflexiilor pe liniile de rndul lor tranziii, ar trebui pentru o mai bun transmisie decuplare s dispunem de dou constante de timp. ntruct nu exist condensatoare eficiente din punct de vedere al costului i al dimensiunilor, care s aib o capacitate de valoare mare i deci o constant de timp mare de ncrcare (capabile s suporte variaiile de curent continuu) i n acelai timp o reactan serie mic, L VCC necesar pentru tranziiile rapide C2 C1 (pentru cazul frecvenelor nalte), se C3 adopt soluia de compromis a utilizrii a dou condensatoare aa cun este artat n figura 2.62). De regul C2 (pentru decuplarea la frecvene Fig. 2.62. Decuplarea sursei de alimentare nalte) este de ordinul a 0,1 F ... C1 electrolitic 0,01F iar C1 (pentru decuplarea C2 ceramic frecvenelor joase) este de ordinul a 10 C3 - tantal F ... 100 F. Ambele condensatoare trebuie conectate ct mai aproape de circuitul logic. Pentru o decuplare mai eficient se mai adaug i o inductan de 2 H ... 10H dar n acest caz trebuie avut n vedere posibilitatea apariiei oscilaiilor. n general, tot pentru decuplare, la fiecare dou circuite integrate pe scar larg se introduce un condensator cu tantal de cteva zeci de nF.
- 53 -
1.7.2.2. Diafonia Diafonia (cross talk) se refer la fenomenele de cuplaj electromagnetic ntre semnalele de pe liniile de conexiuni, care prin interaciune pot produce semnale parazite. n figura 2.63 LM este prezentat un exemplu de apariie a L diafoniei ntre dou linii. n aceast figur CM C CM i LM reprezint capacitile i inductanele de cupalj mutual iar L i C sunt parametrii liniei de transmisie ce determin impedana C CM L caracteristic Z0 a acesteia. Parametrii de cupalj LM i CM determin impedana de cuplaj ZC. Raportul semnal/zgomot care n acest caz reprezint raportul dintre potenialul Fig. 2.62. Apariia diafoniei la intrarea unei pori datorat cuplajelor parazite VP i potenialul la ieirea unei pori emitoare de semnal VE, este:
VP = VS 1 Z 1+ C Z0
(2.25)
Din relaia (2.25) se vede c pentru ca acest raport s fie ct mai mic trebuie ca impedana de cupalj s fie ct mai mare i cea caracteristic ct mai mic. Nu se poate micora totui orict impedana caracterisitc din cauz c la scderea acesteia cresc curenii tranzitorii. Valoarea raportului VP / VS trebuie s fie mai mic de 20% pentru ca circuitele s funcioneze normal. Pentru micorarea diafoniei se pot lua urmtoarele msuri: legturi ct mai apropiate de planul de mas de lungimi maxime: 25 cm ... 50 cm; utilizarea firelor torsadate (rsucite un fir de semnal cu unul de mas); utilizarea cablurilor ecranate; introducerea unui fir suplimentar de mas ntre firele de semnal; introducerea unui plan de mas sub ct mai multe fire prin care circul semnal.
1.7.2.3. Propagarea i reflexiile pe liniile de transmisie
n acest caz vom considera linii de transmisie conexiunile care se realizeaz ntre porile logice. Dac lungimea acestor linii este mic (max 20 cm ... 30 cm) efectele liniilor de transmisie pot fi neglijate. Cnd liniile de transmisie devin att de lungi nct timpul de propagare pe linie este egal sau mai mare dect durata fronturilor semnalelor de la intrarea liniei, trebuie luate n considerare reflexiile semnalului la captul liniei. Liniile de transmisie sunt caracterizate de impedana caracteristic Z0 care reprezint raportul dintre tensiunea i curentul semnalelor de nalt frecven ce parcurg linia. Impedana caracteristic este independent de lungimea liniei, are o valoare numeric pozitiv dac linia este fr pierderi, depinde de grosimea conductorului i de constanta dielectric a izolatorului. Reflexiile apar n liniile de transmisie lungi, datorit faptului c acestea nu sunt adaptate, adic la captul liniei impedana receptorului (care este o poart logic) nu este egal cu impedana caracteristic a liniei.
- 54 -
ELECTRONIC DIGITAL CAPITOLUL 2 Circuite logice combianionale
CAPITOLUL 2
Circuite logice combinaionale
2.1. Introducere
Circuitele logice combinaionale numite i circuite de comutare combinaionale, reprezint circuitele logice cele mai simple, circuite logice de baz, denumite i circuite logice de ordinul zero care stau la baza tuturor celorlalte tipuri de ciruite logice. Reprezentarea schematic a unui circuit logic combinaional cu n+1 intrri i m+1 ieiri este reprezentat n figura 2.1.
I N T R R I I
x0 x1 xn
CIRCUIT LOGIC COMBINAIONAL
y0 E y1 I ym R I
Fig. 2.1. Schema bloc a unui circuit logic combinaional
Un circuit logic combinaional se caracterizeaz prin aceea c starea ieirilor, la un moment dat, depinde numai de starea intrrilor la acel moment de timp. Acest lucru este descris de relaiile 2.1 n care starea ieirilor y0, y1, ,ym reprezint m+1 funcii de variabilele de intrare x0, x1, , xn. Funciile care descriu astfel de circuite reprezint funcii binare conform celor prezentate in capitolul 1. y0 = f0(x0, x1, , xn), y1 = f1(x0, x1, , xn), ym = fm(x0, x1, , xn).
(2.1)
Circuitele logice combinaionale pot fi construite cu relee sau cu elemente de comutere asemntoare releelor, respectiv cu elemente de comutare avnd comportarea unor pori logice. O situaie particular important este reprezentat de ctre automatele programabile care permit modelarea prin program a circuitelor logice secveniale i combinaionale i care reprezint o soluie convenabil n cazul circuitelor numerice destinate automatizrilor complexe. In cele ce urmeaz vor fi studiate numai circuitele logice combinaionale realizate cu pori logice care primesc la intrare semnale numerice n logic pozitiv sau logic negativ i furnizeaz la ieire de asemenea semnale numerice ntr-un anumit tip de logic. Semnalele numerice n logic pozitiv sunt semnalele numerice la care se asociaz un - 55 -
nivel ridicat de tensiune cifrei 1 (sau valorii de adevr ADEVRAT) i un nivel cobort de tensiune cifrei 0 (sau valorii de adevr FALS). n logica negativ, nivelele de tensiune se inverseaz, se asociaz un nivel cobort de tensiune de obicei o tensiune negativ cifrei 1 (sau valorii de adevr ADEVRAT) i un nivel ridicat de tensiune de obicei o valoare apropiat de zero voli cifrei 0 (sau valorii de adevr FALS).
2.2.
Pori logice
Porile logice sunt circuitele de baz din structura circuitelor logice combinaionale. O poart logic reprezint implementarea fizic a unei funcii logice. Prezentm n continuare principalele funcii logice combinaionale cu dou variabile i acolo unde este cazul, porile logice care le implementeaz. 1. Conjuncia Tabelul de adevr y x F1 0 0 0 0 1 0 1 0 0 1 1 1 2. Disjuncia Tabelul de adevr y x F2 0 0 0 0 1 1 1 0 1 1 1 1 3. i 4. Negaia F1 = x*y (x i y, produs logic) Simbolul
x y F1
Denumirea circuitului logic: I (AND) F2 = x+y (x sau y, suma logic) Simbolul

x y F2
Denumirea circuitului logic: SAU (OR) F3 = x (non x ) F4 = y (non y ) Simbolul

F3 x
Tabelul de adevr x F3 y F4 0 1 0 1 1 0 1 0
Denumirea circuitului logic: INVERSOR (INVERTER)
- 56 -
5. Implicaia direct Tabelul de adevr y x F5 0 0 1 0 1 0 1 0 1 1 1 1 6. Implicaia invers
F5 = x y = x + y (x implic y)
Circuitul logic nu are o denumire consacrat
F6 = y x = x + y (y implic x)
Tabelul de adevr y x F6 0 0 1 0 1 1 1 0 0 1 1 1
Circuitul logic nu are o denumire consacrat
F7 = x ~ y
7. Echivalena
F7 = (x + y )* (x + y ) F7 = x y
F7 = ( x y) * ( y x )
Simbolul
x y F7
Denumirea circuitului logic: COINCIDEN, COMPARATOR
F8 = x y
8. Negarea implicaiei directe F8 = x * y
(x nu imlic y)
F8 = x + y
- 57 -
Denumirea circuitului logic: INTERDICIE, INHIBARE
F9 = y x 9. Negaia imlicaiei inverse F9 = x * y F9 = x + y

(y nu implic x)
Denumirea circuitului logic: INTERDICIE, INHIBARE
F10 = x ~ y 10. Negarea echivalenei F10 = ( x y) * ( y x ) F10 = (x + y )* (x + y ) (x nu este echivalent cu y)
F10 = x y (suma modulo 2)
Tabelul de adevr y X F10 0 0 0 0 1 1 1 0 1 1 1 0
Simbolul
x y F10
Denumirea circuitului logic: SAU EXCLUSIV, SUMA MODULO DOI

F11 = x + y F11 = x * y
11. Negarea disjunciei
(x sau y negat)
- 58 -
Simbol
x y F11
Denumirea circuitului logic: SAU-NU (NOR)

F12 = x * y F12 = x + y
12. Negarea conjunciei
(x i y negat)
Simbol
x y
F12
Denumirea circuitului logic: I-NU (NAND)
13. Identitate
F13 = x (funcia ce nu depinde de y)

Simbol
x
F13
Denumirea circuitului logic: IDENTITATE

F14 = y (funcia ce nu depinde de x)
14. Identitate
Simbol
y
F14
Denumirea circuitului logic: IDENTITATE
- 59 -
15. Funcie nular 16. Funcie unar
F=0 (circuit deschis) F=1 (circuit nchis)
Materializarea funciilor definite mai sus conduce la circuite logice, unele cu denumiri consacrate. Din tabelul funciilor de dou variabile prezentat anterior, o importan deosebit o prezint urmtoarele ase funcii: INHIBAREA, SAU EXCLUSIV, SAU-NU (NICI), COINCIDENA, I-NU i IMPLICARE.
2.3.
Circuitul poart
Circuitul poart este un circuit logic combinaional care permite, n funcie de valoarea unui semnal de comand, aplicat pe intrarea de comand, trecerea semnalului logic, aplicat pe intrarea de semnal ctre ieirea circuitului. Schema S bloc a circuitului poart este prezentat n figura Y 2.2. CLC C Dac vom considera c pentru un semnal de comand, aplicat pe intrarea C, egal cu zero logic, S intrare de semnal semnalul de pe intrarea S este blocat i nu poate C intrare de comanda ajunge la ieirea Y, care rmne n starea zero, iar Y ieire pentru un semnal de comand egal cu unu logic, Figura 2.2. Schema bloc a circuitului poart semnalul de pe intrarea S trece prin poart i ajunge la ieire, obinem tabelul de adevr 2.1 unde S poate avea valoarea zero sau unu. Reprezentarea diagramei de timp a circuitului, adic evoluia n timp a intr rilor i a ieirilor, este fcut n figura 2.3. Deoarece circuitul TABELUL 2.1. poart este un circuit logic combinaional semnalul de ieire la un C Y moment dat va depinde numai de valoarea semnalelor de intrare la acel 0 0 moment de timp. 1 S
Figura 2.3. Diagrama de timp a circuitului poart.
Astfel, observm din figura 2.3. faptul c semnalul de ieire Y copiaz semnalul de intrare S numai atunci cnd semnalul de comand C este unu. TABELUL 2.2. Dac studiem tabelul de adevr al x1 y0 x0 1 func iei logice I (AND) - tabelul 2.2. - vom C (X0) 3 Y0 0 0 0 S (X1) 2 constata c oricare din intrrile acestei pori 0 1 0 poate fi intrare de comand, cealalt intrare 1 0 0 Fig. 2.4. Circuitul devenind intrare de semnal. De exemplu, dac poart 1 1 1 vom considera intrare de comand, intrarea X1 a porii, atunci vom constata c ieirea Y este zero, indiferent de starea
- 60 -
intrrii X2, dac intrarea X1 este zero i ieirea Y copiaz starea intrrii X2 dac intrarea X1 are valoarea unu. Similar, intrarea X2 poate fi considerat intrare de comand iar intrarea X1 intrare de semnal. Rezult deci c un circuit poart este de fapt o poart logic I cu dou intrri (figura 2.4.). Acest lucru se obine i dac scriem ecuaia logic a circuitului poart:
Y = CS
(2.2)
Un exemplu de circuit integrat, ce conine patru pori AND pe capsul, este circuitul Low Power Schottky 74LS08 a crui foaie de catalog este prezentat n anexa 1.
2.4.
Circuitul de selecie
Un circuit de selecie reprezint un circuit logic combinaional care i schimba starea la ieire numai pentru o singur valoare dintr-o mulime de valori prezentate la intrarea acestuia. Vom presupune c, n mod obinuit, starea la ieirea circuitului de selecie este zero logic i c aceasta comut n unu logic dac la intrare se aplic numrul care trebuie selectat. De exemplu, dac dorim s construim un circuit de selecie care s selecteze numrul 5 zecimal din mulimea valorilor numerelor naturale de la zero la apte zecimal, vom obine tabelul de adevr prezentat n tabelul 2.3. Conform acestui tabel forma canonic normal disjunctiv a funciei circuitului se poate scrie uor deoarece funcia ia valoarea unu doar pentru o singur combinaie a valorilor variabilelor de intrare x2, x1, x0 (ecuaia 2.3).
TABELUL 2.3. zecimal x2 x1 x0 y0 0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 0 1 1 0 4 1 0 0 0 5 1 0 1 1 6 1 1 0 0 7 1 1 1 0
y0 = x2 x1 x0
x0 x1 U1A U2A 1 2 2 13 74LS04
(2.3)
Rezult c circuitul de selecie va fi un circuit I cu intrarea corespunztoare variabilei x1, negat, aa 74LS11 cum se arat n figura 2.5. x2 Pentru proiectarea unui circuit de selecie a unei Figura 2.5. Circuit de selecie pentru combinaii binare corespunztoare numrului zecimal valoarea 5 (101). m din mulimea de valori zecimale [0 n] se procedeaz conform modului descris n continuare. Numrul de intrri a circuitului I folosit, este egal cu numrul cifrelor binare necesare pentru scrierea cifrei zecimale n, care desemneaz captul intervalului. Acest numr este dat de relaia (2.4).
1 12 y0
numar int rari = INT (log 2 n) + 1
(2.4)
Se scrie numrul zecimal m n binar, cu un numr de cifre binare egal cu cel obinut din relaia (2.4) iar intrrile corespunztoare cifrelor binare egale cu zero se complementeaz (pe aceste intrri se pune cte un inversor). De exemplu, construcia unui circuit de selecie a cifrei 7z din intervalul [0 59z]
- 61 -
pornete cu determinarea numrului de intrri a circuitului logic I :

numar int rari = INT (log 2 59) + 1 = INT (5,87) + 1 = 5 + 1 = 6
circuitul I are ase intrri. Numarul 7z scris cu ase cifre binare este : 000111b. Circuitul de selecie va avea trei intrri, cele corespunztoare variabilelor x5, x4, x3 (indicele variabilei corespunde rangului cifrei binare), inversate i trei intrri, cele corespunztoare variabilelor x2, x1, x0, neinversate. Dac se dorete ca circuitul de selecie s aib la ieire valoarea logic unu care s se schimbe n zero la apariia combinaiei ce trebuie selectate, atunci n loc de circuit I se folosete un circuit I-NU.
2.5.
Circuite de decodificare
Circuitele de decodificare sunt circuite logice combinaionale care primesc la intrare semnale logice n cod binar sau echivalent acestuia i furnizeaz la ieire semnale logice n cod zecimal sau echivalent.
2.5.1. Circuitul de decodificare 1 din m
x0 x1 x2 xn
n cazul acestui circuit de decodificare, la intrarea circuitului se aplic un semnal n cod binar natural ceea ce face ca la ieirea acestuia s se activeaze pinul y0 Circuit de corespunztoar numrului binar aplicat la y1 decodificare 1 intrare. Schema bloc a circuitului de din m codificare 1 din m este prezentat n (CLC) figura 2.6. ym Pentru exemplificare vom considera un circuit de decodificare cu trei intrri i opt ieiri. Pentru un circuit m = 2n de acest tip, atunci cnd circuitul are n Fig. 2.6. Circuit de decodificare 1 din m intrri, numrul maxim de ieiri va fi de m = 2n, deoarece cu n numere binare se TABELUL 2.4. pot scrie 2n combinaii distincte. Deci Intrri Ieiri pentru un circuit cu trei intrri putem x2 x1 x0 y7 y6 y5 y4 y3 y2 y1 y0 avea cel mult 23 = 8 ieiri. Tabelul de 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 adevr al circuitului 1 din 8 este 0 1 0 0 0 0 0 0 1 0 0 prezentat n tabelul 2.3. n care ieirea 0 1 1 0 0 0 0 1 0 0 0 activ are starea unu. Pentru a determina 1 0 0 0 0 0 1 0 0 0 0 structura intern a circuitului pornim de 1 0 1 0 0 1 0 0 0 0 0 la tabelul 2.4. Datorit faptului c fiecare 1 1 0 0 1 0 0 0 0 0 0 funcie de ieire y1, y2, ...,y7 are o singur 1 1 1 1 0 0 0 0 0 0 0 valoare de unu pentru toate combinaiile posibile ale variabilelor de intrare x1, x2
- 62 -
i x3, vom folosi forma canonic normal disjunctiv pentru a scrie ecuaiile funciilor logice de ieire. Se vor obine opt ecuaii distincte (ecuaiile 2.5.) ce vor fi implementate cu opt circuite I (AND). Datorit faptului c variabilele de intrare se aplic simultan tuturor celor opt circuite, intrrile acestora vor fi legate mpreun, la variabila direct sau la variabila negat, conform ecuaiei corespunztoare ieirii respective. Se observ faptul c fiecare ieire a circuitului de decodificare reprezint cte un circuit de selecie: ieirea y0 reprezint un circuit de selecie o numrului zero, ieirea y1 un circuit de selecie a numrului unu i aa mai departe. Circuitul obinut este prezentat n figura 2.7. iar diagrama de timp a intrrilor i ieirilor, n figura 2.8.
y 0 = x 2 x1 x0 y1 = x 2 x1 x0 y 2 = x 2 x1 x0 y3 = x2 x1 x0 y 4 = x 2 x1 x0 y5 = x 2 x1 x0 y 6 = x 2 x1 x0 y 7 = x 2 x1 x0
U4A 1 2 13 7411 X0
CLK
(2.5)
12
Y0 U5A
U1A 1 2 7404 1 2 13 U2A 1 2 7404 U8A 1 2 13 7411 U6A
1 2 13 7411 12
12
Y1
Y2 U7A
X1
CLK
1 2 13 7411 12 7411 U9A 1 2 13
12
Y3
Y4
X2
CLK
U3A 1 2 7404 U10A 1 2 13
12 7411
Y5
12 7411 U11A 1 2 13 7411 12
Y6
Circuit 1 din 8
Y7
Figura 2.7. Structura circuitului 1 din 8 conform ecuaiilor 2.5.
Dac ne uitm n tabelul 2.3. i observm variaia valorilor variabilelor de intrare, pe coloan, se observ faptul c variabila x0 are variaia cea mai rapid, urmat de variabila x1 cu
- 63 -
variaie mai lent i apoi x2. De asemenea se observ faptul c semnalele de intrare sunt periodice, deoarece valorile se repet la intervale egale. Cu ajutorul acestor observaii putem construi diagrama de timp a circuitului (figura 2.8.) care s reprezinte evoluia n timp a semnalelor din tabelul de adevr (tabelul 2.4.). Pentru aceasta vom considera semnalele de intrare ca fiind semnale periodice dreptunghiulare (digitale sau numerice), semnalul x0 avnd frecvena f, semnalul x1 cu frecvena f/2 (deoarece perioada se dubleaz) i semnalul x2 cu frecvena f/4.
Fig. 2.8. Diagrama de semnal a circuitului de decodificare 1 din 8.
Un exemplu de circuit integrat unu din zece este circuitul 74LS42 a crui foaie de catalog este prezentat n anexa 2.
2.5.2. Circuitul de decodificare BCD 7 segmente
Fig ura 2.9. Reprezentarea numerelor zecimale cu ajutorul a 7 segmente.
Circuitul de decodificare BCD 7 segmente este un circuit logic combinaional care primeste la intrare un semnal numeric, codificat BCD sau in cod binar natural i furnizeaz la ieire semnalele necesare afirii cifrelor cu ajutorul a apte segmente. Modul de reprezentare al cifrelor zecimale cu ajutorul a apte segmente este prezentat n figura 2.9. Dac semnalele aplicate la intrarea circuitului sunt codificate n cod BCD (numere zecimale reprezentate binar) atunci acestea sunt n domeniul 0000b = 0z pna la 1001b = 9z. Pentru anumite circuite este posibil ca semnalul de intrare s
Figura 2.10. Reprezentarea numerelor hexazecimale
- 64 -
fie n cod binar natural n gama 0000b = 0z pn la 1111b = 15z i atunci circuitul furnizeaz la ieire semnalele necesare afirii cifrrelor hexazecimale (figura 2.10.). Elementele de afiare cu apte segmente pot fi cu anod comun i n acest caz ieirea activ (cea care trebuie s activeze un segment) ia valoarea zero logic (tensiune sczut n logic pozitiv) sau cu catod comun, caz n care ieirea activ trebuie s ia valoarea logic unu (tensiune ridicat). n tabelul 2.5. se prezint tabelul de adevr pentru un circuit de decodificare binar apte segmente destinat elementelor de afiare cu catod comun iar n figura 2.11. schema bloc a acestuia.
TABEL 2.5.
ZECIMAL HEXA ZECIMAL
x3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
x2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
x1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
x0 yg yf ye yd yc yb ya 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 0 1 1 0 1 1 1 0 1 0 0 0 1 0 1 0 1 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 1 2 3 4 5 6 7 8 9 A B C D E F
x3 x2 x1 x0
binar 7 segmente (CLC)
yg yf ye yd yc yb ya
Fig. 2.11. Decodor binar 7 segmente
Se propune ca exerciiu determinarea structurii interne a circuitului. Un exemplu de circuit integrat BCD 7 segmente este circuitul 74LS47 a crui foaie de catalog este prezentat n anexa 3.
2.6.
Circuite de multiplexare
Circuitele de multiplexare sau mai pe scurt, multiplexoarele, sunt circuite logice secveniale care permit transmiterea semnalelor ce cirul pe mai multe ci, pe o singur cale. n cazul circuitelor digitale, cel mai simplu se realizeaz multiplexarea n timp a semnalelor. Astfel, pe un circuit se pot transmite mai multe semnale digitale diferite prin transmiterea succesiv a acestora, ntr-un un anumit ritm. Frecvena cu care se comut semnalele pe linia de transmisie trebuie s aib valoarea cel puin egal cu de dou ori frecvena cea mai mare dintre frecvenele semnalelor de multiplexat nmulit cu numrul semnalelor multiplexate (2.6), n aa fel nct s se poat extrage semnalele originale din semnalul multiplexat, prin procedeul de demultiplexare.
fC = 2 f m n
(2.6)
unde: fC este frecvena de comand, fm este frecvena cea mai mare dintre frecvenele semnalelor
- 65 -
de multiplexat iar n reprezint numrul semnalelor multiplexate. Pentru a explica funcionarea unui multiplexor vom considera schema simplificat a acestuia din figura 2.12. Din punct de vedere funcional multiplexorul este echivalent cu un comutator rotativ (notat cu K in figura 2.12) care x0 trece de la o intrare la alta cu o anumit frecven x1 K dat de fC. Pentru a realiza acest lucru, comutatorul x2 y0 . este comandat de un semnal de comand de . frecven fC, semnal ce determin trecerea . comutatorului de la o intrare la alta. Rezult c c0 c1 cm-1 cm xn semnalul de la o intrare oarecare xi se va gsi la ieirea y o durat de timp egal cu 1/ fC ct Figura 2.12. Schema funcional a unui comutatorul se gsete pe acea intrare. Atunci cnd multiplexor comutatorul a ajuns pe ultima intrare (xn) se rentoarce la prima intrare i aa mai departe, att timp ct se aplic semnal de comand. Pe intrrile de comand c0, c1, c2, , cm, se aplic secvene binare ce comand comutatorul, acesta conectnd la ieire intrarea corespunztoare numrului furnizat de semnalul de comand. Astfel, dac pe intrarea de comand se aplic numrul zero atunci intrarea x0 va fi conectat la ieire; dac pe intrarea de comand se aplic numrul binar corespunztor valorii unu atunci intrarea x1 va fi conectat la ieire, i aa mai departe. Cu alte cuvinte, valoarea zecimal a numrului binar aplicat pe intrarea de comand, reprezint indicele intrrii ce va fi conectat la ieire. Cu ajutorul a m semnale de comand trebuie s codificm n poziii ale comutatorului pe cele n intrri. Dependena dintre m i n este evident (relaia 2.7).
m = log 2 n sau n = 2m
(2.7)
De obicei, atunci cnd circuitul este folosit pentru multiplexarea semnalelor digitale, pe intrarea de comand se aplic secvena, echivalent n zecimal: 0, 1, 2, , n, 0, 1, 2, , cu frecvena fC. n aceast situaie semnalul obinut pe ieirea y are forma prezentat n figura 2.13.
y0 xn x0 x1 xn-1 xn x0 t x1 t timp
t = 1/fc
Figura 2.13. Structura semnalului multiplexat n timp.
Structura circuitului de multiplexare poate fi construit plecnd de la schema funcional a acestuia. Comutatorul comandat va fi construit cu ajutorul circuitelor poart, cte un circuit poart pentru fiecare intrare, iar circuitul de comand a circuitelor poart se va construi cu ajutorul unui circuit de decodificare unul din m. Structura rezultat este prezentat n figura 2.14. n aceast figur se prezint schema de principiu a circuitului. De multe ori, datorit existenei doar anumitor tipuri de pori logice realizate fizic sau datorit anumitor condiii impuse la realizare, schema de principiu sufer anumite modificri. n figura 2.16. se prezint forma adaptat a circuitului de multiplexare. Astfel, circuitul de decodificare unu din opt a fost nlocuit cu un circuit de decodificare unu din zece, la care intrarea de rangul cel mai mare (x3) a fost
- 66 -
legat la mas. Circuitul SAU cu opt intrri a fost nlocuit cu dou circuite I-NU cu patru intrri aplicndu-se teorema De Morgan (2.8).
A + B + C + D = A B C D
(2.8) Pentru reprezentarea diagramelor de timp, pe intrrile x0, x1, , x7, se aplic semnale cu frecvene descrsctoare, astfel: pe intrarea x0 se aplic un semnal de frecven f, pe intrarea x1 se aplic un semnal de frecven f/2 i aa mai departe, asfel nct pe intrarea x7 se aplic un semnal cu frecvena de f/128. Pe intrrile de comand c0, c1, c2, se aplic de asemenea semnale cu frecvene descresctoare, frecvena pe intrarea c0 fiind egal cu aproximativ 0,7 * f/128, n aa fel nct pe ieirile y0, y1, , y7, a circuitului de decodificare U5 s se obin semnale succesive de comand, dup cum s-a explicat n paragraful 2.5.1. Aceste semnale au fost alese n scop demonstrativ, pentru a arta modul n care informaia de intrare ajunge la ieirea multiplexorului.
U1A X0 1 2 7408 U2A X1 1 2 7408 1 2 13 7427 U4A 12 Y0 3 3
U3A X7 1 2 7408 1 2 3 4 5 6 7 9 10 11 3
Multiplexor cu 8 intrari
U5 7442A
C 13
15
14
C0 C1 C2
Figura 2.14. Structura circuitului de multiplexare
n final, pe ieirea circuitului de multiplexare cu opt intrri, se obine un semnal cu o frecven descresctoare de la frecvena f pna la frecvena f/128 aa cum este artat n figura
- 67 -
12
Figura 2.15. Diagrama de timp a multiplexorului cu 8 intrri.
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
2.15. (se va compara i cu figura 2.13).

U1A 1 X0
CLK
2 7400
3 U2A 1 2 3 U4A 7400 1 2 3 U6A 7400 1 2 3 U8A 7400 1 2 7400 3 7400 3 1 U10A 2 4 5 7400 3 1 2 7400 7400 3 1 U9A 2 4 5
X1
CLK
U3A 1
6 1 7420
U21A 2 7404
X2
CLK
X3
CLK
U5A 1
U23A 3 Y0
X4
CLK
X5
CLK
U7A 1
6 1 7420
U22A 2 7404
X6
CLK
X7
CLK
U13A 7404 1 1
U14A 7404 1
U15A 7404 1
U16A 7404 1
U17A 7404 1
U18A 7404 1
U19A 7404 1
U20A 7404
1 2 3 4 5 6 7 9 10 11 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 U12 7442A
LO
Multiplexor cu 8 intrari
U24A C2 C1 C0
CLK CLK CLK
15
14
13
12 2 1 U26A 7404 7404 2 1
U25A 2
7404
Figura 2.16. Schema de implementare a multiplexorului cu 8 intrri.
Un exemplu de circuit integrat de tip multiplexor este circuitul 74LS151 a crui foaie de catalog este prezentat n anexa 4. Schema bloc a unui astfel de circuit este prezentat n figura 2.17.
Figura 2.17. Schema bloc a circuitului de multiplexare
x0 x1 . . . xn
ieire de semnal
y0 MUX (multiplexor cu n intrri)
intrri de semnal
c0 c1 cm
intrri de comand
- 68 -
O aplicaie important a circuitului de multiplexare este reprezentat de serializarea informaiei. Informaia este prezentat simultan, n paralel, la intrrile x0, x1, , xn, i se transfer la ieirea y, succesiv, n mod serial, n ritmul n care se schimb semnalele de comand la intrrile de comand c0, c1, , cm. Proprietatea de serializare a informaiei de ctre circuitele de multiplexare este larg folosit n transmisia la distan a datelor.
2.7.
Circuite de demultiplexare
Circuitele de demultiplexare sunt circuite logice combinaionale destinate refacerii semnalelor originale din semnalul multiplexat. Cu alte cuvinte, un circuit de demultiplexare are funcia invers a unui circuit de multiplexare. n cazul circuitelor logice, circuitul de demultiplexare reface semnalele multiplexate n timp. Schema funcional a unui circuit de demultiplexare este prezentat n figura 2.18 iar schema bloc n figura 2.19.
y0 y1 y2 . . . yn Ieiri de semnal
x0
c0 c1 cm-1 cm
y0 y1 y2 . . . yn
x0 DMUX (demultiplexor) Intrare de semnal (date)
Figura 2.18. Schema funcional a unui demultiplexor
c0 c1 cm intrri de comand
Structura intern a demultiplexorului se construiete n acelai mod n care s-a construit cea a Figura 2.19. Schema bloc a demultiplexorului a multiplexorului (paragraful 2.6). Pentru un semnal de intrare, aplicat pe intrarea x0, cu frecvena maxim egal cu fd, valoarea minim a frecvenei semnalului de comand este fc = 2 x numrul de ieiri x fd (vezi relaia 2.6). Schema demultiplexorului cu o intrare i opt ieiri este cea prezentat n figura 2.20. Comutatorul este realizat cu ajutorul porilor I, cte o poart pentru fiecare ieire. Pe una din intrrile porilor este aplicat, n paralel, semnalul de date de intrare x0, iar pe celelalte intrri se aplic semnalele de comand preluate de la un circuit de decodificare 1 din 10, la care intrarea D este pus la mas (la potenial sczut) n aa fel nct acesta s se transforme ntr-un decodificator 1 din 8. La intrrile acestui circuit de decodificare se aplic semnalele de comand ale demultiplexorului. Pentru a realiza diagrama de timp (sau, cum se mai numete aceasta, diagrama de semnal) a demultiplexorului cu 8 ieiri, pe intrarea de date x0 se aplic un semnal de frecven fd iar pe intrrile de comand se aplic: un semnal de frecven fc = 16 x fd pe intrarea c0, fc/2 pe intrarea c1 i fc/4 pe intrarea c2. n acest fel, semnalul de pe intrarea x0 se va distribui succesiv pe ieirile y0, y1, y2, , y7 la intervale de timp egale cu 1/fc. Rezult c semnalul pe - 69 -
una din ieiri este remprosptat de asemenea cu frecvena fc/8 deoarece remprosptarea se produce ciclic. La fiecare interval de timp egal cu 8/fc, dac semnalul de intrare a demultiplexorului este n starea unu logic, ieirea corespunztoare va avea o tranzitie din zero n unu logic pe durata 1/(2fc) datorat circuitului de selecie a ieirii, care aplic de asemenea valoarea unu logic pe poarta corespunzatoare acestei ieiri. In acest fel, aa cum se observ i din figura 2.21, pe durata ct semnalul de intrare este unu logic, semnalul de ieire este format dintr-un tren de impulsuri unu logic cu durata 1/(2fc) la intervale de 8/fc. Pentru ca semnalul s fie reprodus corect la ieire acesta trebuie memorat pe durata 8/fc, pn o nou remprosptare. Astfel de circuite de memorare vor fi studiate mai trziu n cadrul circuitelor logice secveniale. Diagrama de timp realizat este prezentat n figura 2.21.
x0
CLK
U21A 2 7404 U2A 1 2
U1A 1 2 3 U3A 7408 1 U4A 1 2 2 3 U5A 7408 1 U23A U24A 1 7404 7404 1 2 U6A 2 3 U7A 1 7408 U8A 2 3 7408 7408 3 7408 3 7408 3 7408 3
y0 y1 y2 y3 y4 y5 y6 y7
U30A 1 7404
7404 U28A 1 7404
7404
U26A 1 7404
7404
1 2 3 4 5 6 7 9 10 11
U29A
U27A
U25A
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
U9 7442A
LO
1 2
C 13
15
14
12
U18A
CLK
C0 C1 2 C2
2 U19A U20A1 7404 2 7404 7404
C0 C1
CLK CLK
C2
Figura 2.20. Structura intern a circuitului de demultiplexare.
Figura 2.21. Diagrama de timp pentru circuitul de demultiplexare
- 70 -
Circuitul de demultiplexare poate fi folosit la deserializarea informaiei. n acest fel, informaia serial sosit pe intrarea x0 este transformat n informaie prezentat n paralel pe ieirile y0, y1, , y7. Un exemplu de circuit integrat de tip demultiplexor este circuitul 74LS154 a crui foaie de catalog este prezentat n anexa 5. Din informaiile prezentate n foile de catalog se va observa faptul c n structura circuitului integrat se folosesc circuite I-NU cu mai multe intrri iar selecia unei ieiri se face prin aplicarea la intrarea porii a combinaiei corespunztoare a semnalelor de comand i a semnalului de intrare, aa cum se arat n ecuaiile echivalente (2.9) pentru circuitul de demultiplexare cu opt ieiri.
y o = x0 c2 c1 c0 y1 = x0 c2 c1 c0 y 2 = x0 c2 c1 c0 y3 = x0 c2 c1 c0 y 4 = x0 c2 c1 c0 y5 = x0 c 2 c1 c0 y 6 = x0 c2 c1 c0 y 7 = x0 c2 c1 c0
Ca exerciiu se vor scrie ecuaiile similare pentru circuitul de multiplexare. Ansamblul circuitelor de multiplexare i demultiplexare (figura 2.22) este folosit n dou aplicaii importante : pentru transmiterea la distan a semnalelor i pentru scderea densitii traseelor electrice ntr-un circuit digital.
x0 x1 x2 . . . xn sincronism y0 y1 y2 . . . yn
(2.9)
K
c0 c1 cm-1 cm
yo date
x0
K
c0 c1 cm-1 cm
Figura 2.22. a. Ansamblul multiplexor, demultiplexor x0 x1 x2 . . . xn Figura 2.22. b. Schema echivalent y0 y1 y2 . . . yn
- 71 -
n cazul transmiterii datelor la distan cuvntul x0, x1, , xn, este serializat de ctre multiplexor i transmis la distan unde este deserializat de ctre demultiplexor i prezentat la ieirile y0,y1, , yn. Pentru ca transmisia s se fac corect este necesar ca cele dou comutatoare s se mite sincron adic att la multiplexor ct i la demultiplexor s se aplice aceleai semnale de comand (condiia de sincronism). De asemenea ntre frecvena semnalelor aplicate pe intrrile de date x0, x1, , xn i frecvena semnalelor de comand trebuie s existe relaia (2.3). Astfel, un cuvnt de n bii poate fi transmis la complet n n/(2fc) secunde (unde n reprezint numrul de bii iar fc frecvena semnalului de comand). n cazul transmiterii semnalelor la distan soluia serializrii aduce avantajul economiei de material, cnd pentru transmiterea a n bii nu se folosesc n linii distincte ci doar o singur linie de date. n situaia n care suprafaa pe care se pot gsi traseele electrice este prea mic sau atunci cnd numrul pinilor unui circuit integrat nu poate permite conectarea tuturor semnalelor la ieirea acestuia, se folosete de asemenea multiplexarea n timp a semnalelor. Indiferent de situaia n care se folosete metoda multiplexrii n timp a datelor, refacerea corect a acestora presupune existena sincronizarii ntre semnalele de comand aplicate att multiplexorului ct i demultiplexorului. n figura 2.23 se prezint un ansamblu multiplexor-demultiplexor iar n figura 2.24 diagrama de semnal a acestui circuit.
DSTM1
CLK
MUX
LO
DMUX
y0 y1
7 6 5 4 9 10 11 12
DSTM2
CLK
DSTM3
CLK
U22 7 4 3 2 1 15 14 13 12 11 10 9 E I0 I1 I2 I3 I4 I5 I6 I7 S0 S1 S2 74151A Z 5
U33 2 1 13 3 14 15 1G 1Y0 1C 1Y1 1Y2 A 1Y3 B 2Y0 2Y1 2G 2Y2 2C 2Y3 74155
y2 y3 y4 y5 y6 y7
C0
CLK
DSTM4
CLK
DSTM5
CLK
DSTM6
CLK
DSTM7
CLK
U18A C0 2 U19A C1 2 C2 U20A1 7404 2 7404 7404 1 1
DSTM8
CLK
C1
CLK
C2
CLK
Figura 2.23. Ansamblul multiplexor-demultiplexor
- 72 -
Figura 2.24. Diagrama de semnal a ansamblului multiplexor-demultiplexor
2.8.
Circuite de codificare
Circuitele de codificare sunt circuite logice secveniale care primesc la intrare semnale codificate ntr-un cod diferit de cel binar i furnizeaz la ieire semnale n cod binar sau echivalent acestuia. Un exemplu l constituie circuitul de codificare zecimal binar (BCD). Schema bloc a acestui circuit este prezentat n figura 2.25 iar tabelul de adevr este tabelul 2.6. Un exemplu de circuit integrat de codificare este circuitul 74LS148 a crui foaie de catalog este prezentat n anexa 6.
TABELUL 2.6.
x9 0 0 0 0 0 0 0 0 0 1 0 x8 0 0 0 0 0 0 0 0 1 0 0 x7 0 0 0 0 0 0 0 1 0 0 0 x6 0 0 0 0 0 0 1 0 0 0 0 Intrri x5 x4 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 Ieiri x3 0 0 0 1 0 0 0 0 0 0 0 x2 0 0 1 0 0 0 0 0 0 0 0 x1 0 1 0 0 0 0 0 0 0 0 0 x0 1 0 0 0 0 0 0 0 0 0 0
y3 y2 y1 y0
0 0 0 0 0 0 0 0 1 1 1
0 0 0 0 1 1 1 1 0 0 1
0 0 1 1 0 0 1 1 0 0 1
0 1 0 1 0 1 0 1 0 1 1
x0 x1 x2 x3 x4 x5 x6 x7 x8 x9
Circuit de codificare zecimal BCD (CLC)
y0 y1 y2 y3
Figura 2.25. Circuit de codificare
- 73 -
2.9.
Circuite aritmetice
Circuitele aritmetice sunt circuite logice secveniale destinate efecturii operaiilor aritmetice elementare. 2.9.1. Comparatoare Circuitele de comparare permit compararea rapid a dou numere binare A i B, aplicate pe intrare, pentru a A>B A=B A<B determina dac ntre cele dou numere exist una din relaiile: A=B, A>B sau A<B. Spre exemplu s considerm A0 comparatorul de patru bii din figura 2.26. B0 Pe intrrile A0, A1, A2 i A3 se aplic primul numr de comparat iar pe intrrile A>B A1 B0, B1, B2 i B3 cel de-al doilea numr. B1 Comparator A=B Cifra binar cu indicele zero este cifra de de patru bii A2 rang minim a numrului (cifra cea mai A<B B2 puin semnificativ). Rezultatul compar rii este furnizat la ie irile A=B, A3 A>B i A<B. B3 n vederea comparrii numerelor cu lungimi mai mari, se conecteaz mai Figura 2.26. Comparator de patru bii multe comparatoare n cascad. Astfel, pentru a se ine seama de rezultatele comparrii rangurilor precedente, circuitul este prevzut cu borne de intrare suplimentare (A<B, A=B i A>B) care se conecteaz la bornele de ieire a comparatoarelor precedente. Structura intern a circuitului este determinat de ecuaiile (2.10).
Intrri pentru conectarea n cascad
( A = B )ies = ( A = B )int r (A j B j )
3 j =0
( A > B )ies = (A j B j )[( A = B )int r + ( A < B )int r ] + B3 A3 + B j A j ( Ak Bk )

3 2 3 j =0 3
( A < B )ies = (A j B j )[( A = B )int r + ( A > B )int r ] + A3 B3 + A j B j ( Ak Bk )

2 3 j =0
Un exemplu de circuit integrat comparator pe patru bii este circuitul 74LS85 a crui foaie de catalog este prezentat n anexa 7.
Intrri cu biii numerelor de comparat
- 74 -
Ieiri cu rezultatul comparaiei

(2.10)
i =0
k = j +1
i =0
k = j +1
2.9.2. Generatorul i verificatorul de paritate Paritatea este folosit n scopul verificrii integritii datelor n sistemele numerice. Paritatea este reprezentat de un bit suplimentar, ataat biilor de date astfel: pentru paritate par numrul total de bii de valoare unu, inclusiv bitul de paritate, este n numr par iar pentru paritate impar, impar. De exemplu, dac irul biilor de date este 01100100, ir care conine un numr impar de cifre unu, atunci bitul de paritate adugat va fi: 1 pentru paritate par n aa fel nct numrul total de bii s fie par i 0 pentru paritate impar. La verificarea paritii se determin numrul de bii de valoare unu din ir, inclusiv bitul de paritate i se compar cu numarul (par sau impar) de bii stabilii prin paritate. Dac acetia coincid atunci se consider c irul de date este corect. De obicei circuitele de generare i verificare a paritii trateaz numere de opt bii de date. Un astfel de circuit este prezentat n figura 2.27 iar funcionarea acestuia este descris n tabelul 2.7. Circuitul din figura 2.26 funcioneaz n dou regimuri, ca generator i ca verificator. n regim de generator, pe intrrile x0, x1, , x7, se aplic biii numrului pentru care se genereaz paritatea iar la intrrile paritate/imparitate se aplic semnalele unu/zero pentru generarea paritii pare, TABELUL 2.7. respectiv zero/unu pentru Intrri Ieiri generarea paritii impare. Numrul n regim de verificare a Paritate Paritate Paritate Paritate de bii 1 la parit ii, la intrrile x0, x1, , par impar par impar intrrile , se aplic biii numrului a x 7 x0, x1, , xn crui paritate se verific iar pe Par H (high) L H L Impar H (high) L L H intrrile paritate/imparitate se Par L (low) H L H aplic semnalele de paritate Impar L (low) H H L par sau impar, in funcie de Indiferent H (high) H L L paritatea ce se dorete a fi indiferent L (low) L H H verificat, aa cum s-a artat mai sus. La ieirile de paritate/imparitate trebuie s apar, n cazul n care valoarea determinat a paritii corespunde cu cea aplicat pe intrrile paritate/imparitate (nu s-au detectat erori), unu/zero n
INTRARI x0 x1 x2 x3 x4 x5 x6 x7
U1A 1 2 U2A 1 2 U3A 1 2 U4A 1 2 3 74LS266 3 74LS266 3 1 74LS266 2 3 74LS266 1 2 1 U10A 3 74LS136 1 2 U11A 3 74LS136 1 U5A 3 1 74LS266 U12A 2 74LS04 2 U15A 1 2 U16A 2 U14A U13A 3 74LS08 3 74LS08 3 74LS08 3 74LS08 2 3 2 3 U8A 1 74LS02
IESIRI PAR
U9A 1 74LS02
IMPAR
INTRARI IMPAR PAR
1 2
2.27. Circuitul pentru generarea i verificarea paritii
- 75 -
cazul verificrii paritii pare, respectiv zero/unu n cazul verificrii paritii impare. Un exemplu de circuit integrat pentru generarea/verificarea paritii este circuitul 74LS280 a crui foaie de catalog este prezentat n anexa 8. 2.9.3. Sumatoare
U2A 1 2 U1A 1 2 7408 74136 3
x0 x1
Figura 2.28. Semisumatorul de un bit
Sumatoarele sunt circuite logice combinaionale care realizeaz adunarea a dou numere binare cu un anumit numr de bii. De exemplu, semisumatorul elementar este un circuit logic combinaional cu dou ieiri, care adun doi bii de date i furnizeaz la ieire un bit al sumei (S) i un bit de transport (C). Schema electric a semisumatorului de un bit este prezentata n figura 2.28. Ecuaiile logice ale circuitului se pot scrie (2.11) : (2.11)
S = x0 x1 C = x0 x1
TABELUL 2.8.
x1 0 0 1 1 x1 0 1 0 1 S 0 1 1 0 C 0 0 0 1
Tabelul de adevr al semisumatorului de un bit este prezentat n tabelul 2.8. Sumatorul elementar complet un circuit logic combinaional care adun trei bii : doi bii de date i unul de transport la intrare i furnizeaz la ieire un bit sum i unul de transport. n figura 2.29 se prezint schema unui astfel de sumator iar
n figura 2.30 schema bloc. Ecuaiile sumatorului elementar complet pot fi deduse din schema logic a circuitului. Se propune ca exerciiu deducerea acestor ecuaii.
U1A
x0 x1 C(i-1)
1 2 74136 U3A 1 2 U4A 1 2 U5A 1 2
U2A 1 2 74136 3 3
x0 x1 Sumator complet de doi bii
S C(i)
7408 3 7408 3 7408
U7A 1 2 3
C(i-1)
C(i)
Figura 2.30. Schema bloc a sumatorului elementar complet.
Figura 2.29. Sumator elementar complet de doi bii.
Un exemplu de circuit integrat, sumator complet pe patru bii, este circuitul 74LS83 a crui foaie de catalog este prezentat n anexa 9. - 76 -
ELECTRONIC DIGITAL CAPITOLUL 3 Circuite logice secveniale
CAPITOLUL 3
Circuite logice secveniale
3.1. Introducere
Circuitele logice secveniale (CLS) sunt circuite logice la care starea ieirilor la un moment dat depinde de starea intrrilor la acel moment de timp i de strile anterioare ale circuitului. Din acest motiv se spune c circuitele logice secveniale sunt circuite cu memorie. Schema bloc a unui circuit logic secvenial este prezentat n figura 3.1.
Circuit logic secvenial x0 x1 . . . xn y'0 Intrri secundare 1 y1 . 2 . . yk k z0 z1 . . . zm Ieiri secundare Intrri principale Ieiri principale
y0 y1 . . . yk
Circuit logic combinaional
Figura 3.1. Reprezentarea schematic a unui circuit logic secvenial
Circuitul logic secvenial (CLS) se obine dintr-un dircuit logic combinaional (CLC) la care se adaug o serie de elemente de circuit secundare (memorie), care reprezint conexiuni de reacie invers. Circuitul logic secvenial reprezentat n figura 3.1 are n+1 intrri principale sau primare, notate cu x0, x1, , xn, accesibile din exterior i m+1 ieiri principale sau primare, notate cu z0, z1, , zm, de asemenea accesibile din exterior. Memoria circuitului secvenial este realizat de ctre elementele de circuit secundare, ale cror ieiri y0, y1, , yk, sunt aduse prin legturi inverse la intrarea circuitului, formnd intrrile secundare ale circuitului secvenial, y0, y1, , yk. Starea ieirilor y0, y1, , yk, formeaz starea (intern) urmtoare a circuitului, iar starea intrrilor y0, y1, , yk, formeaz starea (intern) prezent a circuitului secvenial. Starea urmtoare devine stare prezent dup un - 77 -
timp determinat de ntrzierile cauzate de ctre elementele de ntrziere special introduse n buclele de reacie sau de ntrzierile de propagare a semnalelor, inerente circuitelor fizice. Relaia ce exist ntre intare, ieire, starea prezent i starea urmtoare poate fi exprimat fie prin tabele de stare, fie prin diagrame de stare. leirile unui circuit de comutare secvenial pot fi exprimate n general ca funcii booleene de intrrile i starea intern a acestuia : z0 = z0 ( x0 , x1 , K, xn , y0 , y1 , K, yk ) z1 = z1 ( x0 , x1 , K, xn , y0 , y1 , K, yk ) M zm = zm ( x0 , x1 , K, xn , y0 , y1 , K, yk ) (3.1)
Pentru a descrie complet comportarea unui circuit secvenial trebuie s se specifice pe lng ecuaiile ieirilor (3.1) i comportarea sa intern, adic s se indice corespondena ntre starea intrrilor principale i secundare, denumit i starea total a circuitului, i starea urmtoare a circuitului. Se presupune n cele ce urmeaz c circuitul are o comportare determinist, adic pentru o anumit stare a intrrilor (un set de semnale x0, x1, , xn) i o anumit stare intern (un set de valori pentru y0, y1, , yk) exist o singur tranziie posibil, ntr-o stare y0, y1, , yk. n acest caz, o variabil de stare yk poate fi exprimat ca o funcie boolean de intrrile circuitului i starea sa intern :
' ' (x0 , x1 , K, xn , y0 , y1 , K, yk ) y0 = y0
y1' = y1' ( x0 , x1 , K, xn , y0 , y1 , K, yk )
(3.2)
' ' (x0 , x1 , K, xn , y0 , y1, K, yk ) yk = yk
Ecuaiile (3.2) poart denumirea de ecuaiile strii urmtoare. Circuitul secvenial se afl ntr-o stare stabil atunci cnd pentru o anumit stare a intrrilor, starea sa (intern) prezent este identic cu starea (intern) urmtoare, adic yi = y'i, pentru i = 0, 1, . . ., k. Dac pentru o anumit stare a intrrilor, starea prezent a circuitului difer de starea sa urmtoare, adic yi y'i cel puin pentru un anumit i {0, 1, . . ., k), circuitul se afl ntr-o stare instabil. Pentru ca un circuit secvenial s se comporte determinist, trebuie ca pentru fiecare stare posibil a intrrilor s existe cel puin o stare intern stabil. Circuitele secveniale la care ecuaiile ieirii sunt de forma (3.1) iar ecuaiile strii urmtoare sunt de forma (3.2) se numesc circuite secveniale de tipul Mealy, iar modelul lor matematic, automat de tipul Mealy. Exista circuite secveniale la care strile ieirilor nu depind de strile intrrilor principale, ci numai de strile intrrilor secundare, adic de starea intern a circuitului. n acest caz, ecuaiile ieirii (3.1) se transform n ecuaiile:
- 78 -
ELECTRONIC DIGITAL CAPITOLUL 3
z0 = z0 ( y0 , y1 , K, yk ) z1 = z1 ( y0 , y2 , K, yk )
Circuite logice secveniale
M zm = z m ( y0 , y1 , K, yk )
(3.3)
Circuitele secveniale la care ecuaiile ieirii sunt de forma (3.3) iar ecuaiile strii urmatoare de forma (3.2) se numesc circuite secveniale de tipul Moore, iar inodelul lor matematic, automat de tipul Moore. Atunci cnd numrul de stri interne ale unui circuit secvenial este finit, circuitul este denumit circuit secvential finit iar modelul sau matematic, automat finit. n continuare se vor trata numai circuitele secveniale binare, la care fiecare dintre variabilele de intrare, de ieire, respectiv de stare pot avea numai dou valori, zero i unu, cu numr finit de stri. Temporizarea semnalelor este foarte important n circuitele secveniale. n acest sens, circuitele logice secveniale sunt clasificate n dou categorii:
o circuite secveniale asincrone; o circuite secveniale sincrone.
n circuitele secveniale asincrone starea curent (intrrile secundare provenite pe calea de reacie) poate fi modificat n orice moment ca efect al schimbrii variabilelor aplicate la intrarea primar. Elementul de memorie de pe calea de reacie este n mod obinuit un dispozitiv de ntrziere; ntrzierea este realizat prin propagarea semnalului printr-un ir de pori logice. ntrzierea prin porile logice nu poate fi controlat i de aceea circuitele secveniale asincrone pot deveni instabile. Proiectarea circuitelor secveniale asincrone este complicat, de aceea majoritatea circuitelor secveniale utilizate sunt de tip sincron. La circuitele logice secveniale sincrone spre deosebire de cele asincrone, apare o intrare suplimentar, intrarea semnalului de ceas. Circuitele secveniale sincrone sunt circuite la care schimbarea strii i a ieirii are loc la momente de timp bine definite. Aceste momente sunt asociate cu frontul cresctor sau cu frontul cztor al unui semnal de temporizare cunoscut ca semnal de ceas (clock, tact). n mod obinuit semnalul de ceas (clock) este un semnal dreptunghiular ale crui elemente sunt redate n fig. 3.2.
amplitudine front cresctor
front descresctor timp
durata perioada
palier unu (HIGH)
palier zero LOW
Figura 3.2. Elementele semnalului de ceas.
- 79 -
Cnd semnalul de ceas face o tranziie de la zero la unu, avem un front cresctor; cnd semnalul de ceas face o tranziie de la unu la zero, avem un front cztor (sau descresctor). Din diagrama de timp a semnalului se poate observa c perioada semnalului de clock este intervalul de timp dintre dou tranziii succesive n acelai sens (ntre dou fronturi cresctoare sau ntre dou fronturi cztoare). Tranziiile n circuitele secveniale sincrone au loc doar n momentele cnd semnalul de clock are fie un front cresctor, fie un front cztor. La ieirea unui circuit sincron nu are loc nici o schimbare ntre dou fronturi succesive, indiferent de valoarea variabilelor aplicate la intrare. Frecvena semnalului de ceas este inversul periadei semnalului de ceas. Limea semnalului de ceas este definit ca fiind intervalul de timp n care semanlul are valoarea unu. Raportul dintre limea semnalului i perioada acestuia este numit factor de umplere. Un semnal de clock este activ pe front cresctor dac starea circuitului sincron se schimb pe frontul cresctor al semnalului de clock. Dac starea circuitului sincron se schimb pe frontul cztor, semnalul de clock este activ pe front cztor. Cel mai simplu circuit secvenial este un dispozitiv capabil s memoreze un bit de informaie; circuitul este cunoscut ca bistabil sincron sau flip-flop.
3.2.
Circuite basculante bistabile (CBB)
Circuitele basculante bistabile sunt circuite secvenial elementare cu numai dou stri stabile, folosite ca elemente de memorie pentru circuitele secveiale mai complexe, n scopul memorrii strii interne a acestora. Circuitele basculante bistabile pot fi construite pentru a funciona fie numai n regim asincron, fie numai n regim sincron, fie att n regim asincron ct i n regim sincron, funcie de tipul circuitelor secveniale n care sunt folosite. De obicei, pentru circuitele secveniale sincrone se folosesc ca elemente de memorie, circuite basculante, care pot funciona att n regim sincron ct i asincron, intrrile asincrone fiind utilizate pentru aducerea circuitului n starea initial independent de impulsul de tact. Dup modul de aciune a impulsurilor de ceas, pot fi distinse : circuite basculante bistabile asincrone sau statice, care nu sunt comandate prin impuls de ceas i circuite basculante bistabile comandate prin impuls de ceas.
3.2.1. Circuite basculante bistabile (CBB) asincrone 3.2.1.1. Circuite basculante bistabile asincrone de tip RS
Circuitele basculante bistabile de tip RS, numite i circuite latch sau circuite de zvorre sunt circuite logice secveniale capabile s stocheze un bit de informaie (o cifr "0" sau o cifr "1"). Din cauza capacitii de stocare circuitul latch mai este numit i dispozitiv bistabil de memorare. Circuitul latch Set-Reset, numit pe scurt latch SR, are dou intrri (S i R), o ieire nenegat (Q) i o ieire negat ( Q ) Figura 3.3. Latch SR
- 80 -
ca n figura 3.3. Cnd ieirea Q este n starea unu se spune c circuitul latch este setat; cnd ieirea Q este n starea zero, se spune c circuitul latch este ters sau resetat. Simbolul unui latch SR este prezentat n figura 3.4. Tabelul de adevr indic modul n care se modific ieirile n S Q raport cu schimbrile survenite la intrri. Tabelul de adevr al unui latch SR este redat n tabelul 3.1. Cnd ambele intrri S i R sunt n zero logic, nu are loc nici o R Q modificare n starea circuitului; se spune c circuitul pstreaz starea. Cnd S=0 i R=1, ieirea este tears, circuitul latch intr n starea Figura 3.4. Simbolul unui reset, iar operaia este numit resetare. Cnd S=1 i R=0, ieirea este latch SR setat, iar circuitul latch intr n starea setat. Cnd ambele intrri S i R sunt 1, circuitul devine instabil - combinaia R=1 i S=1 nu este permis la ecest circuit.
TABELUL 3.1 S R Q Operaie
Q Q anterior 1 0 ?
0 0 1 1
0 1 0 1
Q anterior 0 1 ?
Meninere Reset Set Instabil
Introducnd o variabil de timp n tabelul de adevr, este posibil s fie folosite combinaiile la intrare i starea prezent a circuitului la momentul t (Qt) pentru a determina starea urmtoare a circuitului la momentul t+1 (Qt+1). Acest tip de tabel este numit tabel caracteristic i este ilustrat n tabelul 3.2.
TABELUL 3.2 Intrare Stare curent prezent S R Qt 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 0 Stare urmtoare Qt+1 0 1 0 0 1 1 Oscilaii Oscilaii TABELUL 3.3 Stare Intrare Stare prezent urmtoare Qt S R Qt+1 0 0 x 0 0 1 0 1 1 0 1 0 1 x 0 1 (x=indiferent, 0 sau 1)
Operaie
Meninere Meninere Reset Reset Set Set Nepermis Nepermis
Un alt tip de tabel utilizat, echivalent cu tabelul caracteristic, este tabelul de excitaie; acesta red valorile variabilelor de intrare pentru toate tarnziiile posibile la ieire (tabelul 3.3). n ceea ce privete starea nepermis pentru variabilele de intrare (S=1, R=1), este n sarcina proiectantului ca aceast combinaie s nu apar niciodat la intrare.
- 81 -
3.2.1.2.
Circuite basculante bistabile asincrone de tip JK
Pentru a evita nedeterminrile ce apar n urma aplicrii al intrrile S i R nivelul ridicat unu, S = R = 1, se poate modifica schema circuitului astfel nct el s aib o evoluie cunoscut i n cazul unei astfel de comenzi. Schema bloc a unui bistabil de tip JK este prezentat n figura 3.5 iar tabelul caracteristic in tabelul 3.4.
TABELUL 3.4 Intrare Stare curent prezent J K Qt 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 Stare urmtoare Qt+1 0 1 0 0 1 1
Operaie
J Q Q
1 1
1 1
0 1
1 0
Meninere Meninere Reset Reset Set Set Basculeaz ntre stri Basculeaz ntre stri
Figura 3.5. Simbolul unui CBB de tip JK
Aa cum rezult din cele artate mai sus, la circuitul basculant bistabil JK, intrarea J este echivalent cu intrarea S iar intrarea K este echivalent cu intrarea R de la bistabilul RS.
3.2.1.3. Circuite basculante bistabile asincrone de tip T
Circuitul basculant bistabil de tip T este prezentat n figura 3.6 iar tabelul caracteristic n tabelul 3.5.
TABELUL 3.5 Intrare Stare curent prezent T Qt 0 0 0 1 1 0 Stare urmtoare Qt+1 0 1 1
Operaie
Q Q
Meninere Meninere Basculeaz ntre stri Basculeaz ntre stri
Figura 3.6. Simbolul unui CBB de tip T
Acest bistabil este folosit n special n circuitele de numrare secveniale, datorit proprietii sale de divizare la doi a numrului de impulsuri aplicate la intrarea sa (figura 3.7).
- 82 -
Bistabilul de tip T (T = trigger) nu este disponibil ca atare, dar este realizat prin intermediul altor bistabili (figura 3.8).
T J K Q Q
Figura 3.7. Divizarea frecvenei unui semnal aplicat la intrarea unui bistabil T
Figura 3.8. Bistabil T realizat cu bistabil JK
3.2.2. Circuite basculante bistabile (CBB) sincrone
n cazul circuitelor basculante bistabile sincrone apare suplimentar la intrarea acestora semnalul de tact sau de ceas (clock). Schimbarea strii ieirii unui astfel de circuit basculant bistabil se face n funcie de semnalul de tact (ceas) care este semnalul de comand. Comanda se poate face pe palier sau pe front. n cazul comenzii pe palier, simbolul folosit pentru semnalul de tact este prezentat n figura 3.9. n cazul comenzii pe palier este important ca semnalele aplicate pe intrrile circuitului basculant bistabil s fie stabile n momentul nceperii palierului. n caz contrar se pot produce mai multe tranziii pe un singur palier.
J CLK K Q Q J CLK K Q Q
Activ pe palier HIGH
Activ pe palier LOW
Figura 3.9. Simbolul pentru bistabili JK activi pe palier
Principala diferen ntre circuitele latch i circuitele flip-flop este metoda folosit pentru a determina modificri de stare la ieire :
o circuitele latch sunt active pe palier; ieirile circuitului comut la nivel de tensiune (palier) i nu la o tranziie de semnal ; o circuitele flip-flop sunt active pe front; ieirile circuitului comut la tranziia semnalului, fie din 1 n 0 (front negativ) fie din 0 n 1 (front pozitiv).
n simbolul logic, circuitele active pe front sunt reprezentate cu un triunghi mic, n interiorul blocului, la intrarea de clock. Prezena sau absena unui cercule n afara blocului, la intrarea de clock indic tipul frontului activ (front negativ, respectiv front pozitiv).
- 83 -
Simbolurile logice utilizate pentru circuite active pe front sunt prezentate n fig. 3.10.
J CLK K Q Q J CLK K Q Q
Activ pe front pozitiv Activ pe front negativ (cresctor) (descresctor) Figura 3.10. Simbolul pentru bistabili JK activi pe front
3.2.2.1.
Circuite basculante bistabile sincrone de tip D
Circuitele basculante bistabile sincrone de tip D sunt circuite secveniale capabile s memoreze (stocheze) un bit de informaie (o cifr binar). Simbolul circuitului basculant bistabil sincron, cu comutare pe frontul cztor al semnalului de ceas, de tip D, este prezentat n figura 3.11 iar modul de lucru n tabelul 3.6.
TABELUL 3.6. Dn CLK Qn 0 0 1 1 x 0 Qn-1
Qn
1 0 Qn 1
CLK Q Figura 3.11. Simbolul CBB tip D
Operaie Reset memoreaz 0 Set - memoreaz 1 Pstreaz starea Pstreaz starea
Qn-1
Qn 1
Modul n care opereaz un circuit basculant bistabil sincron de tip D este ilustrat, de asemenea, prin diagrama de semnal din fig. 3.12.
Figura 3.12. Diagrama de semnal pentru un CBB de tip D
n figura 3.12, semnalul la ieirea bistabilului de tip D (semnalul notat cu Q) se modific pe frontul cztor al semnalului de ceas (CLK). n acest fel, dac la intrarea D circuitului basculant bistabil se produce o modificare a semnalului aceasta nu se va reflecta la ieirea bistabilului dect n momentul comutrii pe front descresctor a semnalului de tact (CLK). Din acest motiv, pot exista la intrarea D a bistabilului, comutri care nu se vor reflecta n semnalul de ieire (Q). Aadar, aa cum rezult din tabelul 3.6 i din figura 3.12, semnalul de ieire copiaz semnalul de intrare la tranziia din unu n zero a semnalului de tact i-l memoreaz pn la
- 84 -
urmtoarea eentionare a semnalului de intrare (urmtarea tranziie pe front descresctor a semnalului de tact). Poriunea de nceput a semnalului de ieire Q, pn n momentul comutrii pe front negativ a semnalului de - ceas cnd se copiaz valoarea logic a semnalului de intrare, are o valoare necunoscut (unu sau zero) i din acest motiv este reprezentat n diagrama de semnal cu dou linii paralele.
3.2.2.2. Circuite basculante bistabile sincrone de tip JK
Cel mai folosit tip de circuit basculant bistabil este cel de tip JK. Funcionarea acestuia este identic cu cea a circuitelor basculante bistabile de tip SR pentru strile de setare, resetare i meninere. Intrarea J opereaz ca intrarea S, iar intrarea K opereaz ca intrarea R. Diferena ntre acestea este reprezentat de faptul c circuitele JK nu au stare nepermis la intrare. Simbolul unui circuit basculant bistabil JK cu comutare pe front este redat n fig. 3.10. Tabelul de adevr care definete funcionarea circuitului basculant bistabil de tip JK cu comutare pe front negativ este tabelul 3.7.
TABELUL 3.7. JnKn CLK
Qn
Qn
Operaie
00 01 10 11 xx xx
0 1
Qn-1 0 1 Qn 1 Qn-1 Qn-1
Qn 1
1 0 Qn-1
Pstreaz starea Reset Set Basculeaz ntre stri Pstreaz starea Pstreaz starea
Qn 1 Qn 1
Un exemplu de circuit integrat, circuit basculant bistabil de tip JK, este circuitul 74LS73 a crui foaie de catalog este prezentat n anexa 10.
3.2.2.3.
PRE J CLK K CLR Q Q
Circuite basculante bistabile sincrone cu intrri asincrone
Figura 3.13. Simbol logic al unui flip-flop JK activ pe front pozitiv cu intrri asincrone active n 0
Circuitele basculante bistabile prezentate pn aici sunt circuite ale cror intrri acioneaz sincron cu un front activ al semnalului aplicat la intrarea clock. Cele mai multe circuite flipflop integrate au i intrri asincrone; acestea influeneaz starea circuitului independent de semnalul de clock. Intrrile sunt numite de ctre fabricani nscriere (preset) i tergere (clear). Intrrile asincrone sunt de obicei active n zero logic; un zero aplicat la intrarea de nscriere va determina comutarea imediat a ieirii n unu logic (Q=1), i un zero logic aplicat la intrarea de tergere va determina comutarea imediat a ieirii n
- 85 -
zero logic (Q=0). Cnd intrrile sunt active pe zero logic, acestea sunt notate PRE i CLR . Simbolul logic al unui flip-flop JK activ pe front negativ cu intrri asincrone active n zero logic este prezentat n fig. 3.13.
3.3.
Numrtoare
3.3.1. Introducere
Un numartor reprezint un circuit logic secvenial care primete la intrare un semnal periodic i funizeaz la ieire un anumit numr de stri distincte. Cele mai cunoscute sunt numrtoarele binare care furnizeaz la ieire o secven de numere binare. Un numrtor format cu n celule (circuite basculante bistabile) poate avea cel mult p=2n stri. Numrul de stri distincte posibile este cunoscut ca numr modulo. Un numrtor modulo-p poate fi referit i ca divizor cu p deoarece la ieirea circuitului basculant bistabil cel mai ndeprtat de intrarea de semnal se produce un puls la fiecare p pulsuri ale semnalului de intrare aplicat primei celule. Un numrtor cu n celule va fi un numrtor modulo 2n.
3.3.2. Numaratoare asincrone
Numrtoarele asincrone pot fi realizate att cu circuite basculante bistabile asincrone ct i sincrone. Un numrtor asincron de trei bii realizat cu circuite basculante bistabile sincrone este artat n figura 3.14 iar formele de und ale numrtorului n figura 3.15.
Q0
U2A OFFTIME = .5uS DSTM1 ONTIME = .5uS CLK DELAY = 0 STARTVAL = 0 OPPVAL = 1 1 12 4 J CLK CLR K Q Q 3 2 1 12 4 J CLK CLR K
Q1
U4A Q Q 3 2 1 12 4 J CLK CLR K
Q2
U5A Q Q 3 2
13
13
HI
Figura 3.14. Numrtor binar asincron, direct, pe trei bii.
Numrtorul const din trei circuite circuite basculante bistabile sincrone, conectate asincron n sensul c ieirea Q a unui bistabil este conectat la intrarea de tact CLK a urmtorului bistabil i are trei bii de ieire (Q0 bitul de rangul cel mai mic, cel mai puin semnificativ bit, Q1 i Q2 cel mai semnificativ bit); circuitul este un numrtor pe trei nivele. Semnalul clock aplicat la intrare nu acioneaza dect asupra primului bistabil i din
- 86 -
13
74107
74107
74107
aceast cauz numrtorul este asincron. Circuitele flip-flop sunt active pe frontul negativ al semnalului de tact. Intrrile J i k sunt conectate mpreun la unu logic, astfel bistabilele vor comuta alternativ dintr-o stare n cealalt. n diagrama de timp a numrtorului binar asincron din figura 3.15 s-a presupus c starea iniial a numrtorului este zero, adic: Q2 = 0, Q1 = 0, Q0 = 0. Secvena de numrare este prezentat n figura 3.16 unde Q0 este LSB (Last Significant bit).
Figura 3.15. Diagrama de timp a numartorului asincron pe trei bii.
Circuitul este un numrtor direct modulo opt. Direct se refer la ordinea de numrare - numrare cresctoare. Semnalul de ceas (clock) aplicat din exterior este conectat doar la intrarea de sincronizare a primului bistabil. Primul bistabil va schimba starea pe fiecare front descresctor al impulsului de ceas, iar al doilea bistabil va schimba starea doar atunci cnd ieirea Q a primului bistabil va avea o tranziie din unu n zero. Din cauza ntrzierilor inerente de propagare prin circuitele basculante bistabile, tranziiile ieirii Q nu vor avea niciodat loc n acelai moment cu tranziiile semnalului clock aplicat la intrare (zonele notate cu A pe diagrama din figura 3.15), prin urmare, circuitele basculante nu vor comuta sincron, ci acestea vor opera n mod asincron. Pe duratele notate cu A n diagrama din figura 3.15 starea ieirii numrtorului este necontrolabil neputndu-se preciza care este valoarea ieirilor Q2Q1Q0. Numrtoarele asincrone sunt cunoscute i ca numrtoare cu propagare deoarece efectul semnalului de ceas aplicat primei celule nu este resimit imediat de circuitul basculant bistabil de la nivelul urmtor, fapt datorat ntrzierilor de propagare. Din analiza formelor de und se poate observa c ieirea Q0 este ieirea mai puin semnificativ (LSB) i c frecvena semnalului la aceast ieire este egal cu 1/2 din frecvena semnalului de intrare (clock). Se poate observa n continuare c ieirea Q2 este ieirea mai semnificativ (MSB) i frecvena acestui semnal este 1/8 din frecvena semnalului de la
Q2Q1Q0
000
001
010
011
100
101
110
111
Figura 16. Secvena strilor la ieirea numrtorului binar pe trei bii.
- 87 -
intrare. Dac modificm circuitul din figura 3.14 i conectm ieirea Q a bistabilului precedent la intrarea CLK a bistabilului urmtor, se obine circuitul din figura 3.17.
Q0
Q1
Q2
U1A OFFTIME = .5uS DSTM1 ONTIME = .5uS CLK DELAY = 0 STARTVAL = 0 OPPVAL = 1
HI
U2A 1 12 4 J CLK CLR K Q Q 3 2 1 12 4 J CLK CLR K
U3A Q Q 3 2
1 12 4
J CLK CLR K
Q Q
3 2
13
13
Figura 3.17. Numrtor binar asincron, invers.
Diagrama de timp a circuitului din figura 3.17 este prezentat n figura 3.18.
Figura 3.18. Diagrama de timp a numrtorului binar asincron invers.
Dup cum se vede din figura 3.18, secvena de numrare pentru numrtorul din figura 3.18 este: 111, 110, 101, 100, 011, 010, 001, 000, 111, , adic pe frontul cztor al fiecrui impuls de tact, numrtorul genereaz secvena numerelor naturale n ordine invers. Din acest motiv un astfel de numrtor se numete numrtor binar asincron invers. Datorit faptului c la intrarea de tact CLK a bistabilului urmtor se leag ieirea negat Q a bstabilului anterior, bistabilul urmtor va comuta pe frontul negativ al semnalului de pe aceast ieire. Dac privim diagrama din figura 3.18 putem spune de asemenea c bistabilul urmtor comut pe frontul pozitiv al semnalului de pe ieirea Q a bistabilului precedent. Combinnd cele dou scheme se poate obine un numrtor binar reversibil (figura 3.19). Un astfel de numrtor are o intrare suplimentar UP / DOWN prin intermediul creia
- 88 -
13
74107
74107
74107
se poate comanda numrarea direct (UP) sau invers (DOWN) a circuitului.

Q0
U1A 1 U4A OFFTIME = .5uS DSTM1 ONTIME = .5uS CLK DELAY = 0 STARTVAL = 0 OPPVAL = 1
HI
Q1
U8A 1 U3A U5A 1 12 7400 4 2
Q2
1 12 4
2 U2A 1 2
a
7400
3 1 2 3 7400
a
U9A 7400
3 1 2 3 7400
U10A
U6A 3 7400 1 12 4 J CLK CLR 74107 K Q Q 3 2
J CLK CLR K
Q Q
3 2
J CLK CLR K
Q Q
3 2 1 2
13
13
U7A UP/DOWN 1 2 7404
Figura 3.19. Numrtor binar asincron, reversibil, cu trei bii.
Ecuaia circuitului format cu porile a, b i c este dat de relaia (3.4).
CLK = Q UP / DOWN + Q UP / DOWN

Aplicnd transformrile De Morgan y = x1 + x0 = x1 x0 , se obine:
CLK = Q UP / DOWN Q UP / DOWN
13
74107
74107
(3.4)
(3.5)
Cind semnalul UP / DOWN are valoarea logica unu, poarta I-NU notat cu a se deschide iar poarta notat cu b se blocheaz. Semnalul de la ieirea Q a bistabilului anterior ajunge pe intrarea CLK a bistabilului urmtor i n felul acesta numrtorul numr direct. Dac semnalul UP / DOWN are valoarea logic zero, poarta logic a se blocheaz iar poarta logic b se deschide iar numrtorul numr invers. Numrtoarele asincrone exemplificate pna acum sunt realizate cu bistabile sincrone de tip JK conectate ca bistabile de tip T (intrrile J i K conectate mpreun) deoarece acest tip de bistabil este cel mai rrpndit. Atunci cnd numrtorul este realizat n varianta integrat se folosesc circuite basculante de tip T.
3.3.3. Numrtoare sincrone
Principalul dezavantaj al numaratoarelor asincrone este reprezentat de faptul c circuitele basculante bistabile ce compun numrtorul nu basculeaz simultan ceea ce duce la apariia unor stri necontrolate (figura 3.15). Daca acest lucru influeneaza n mod negativ funcionarea circuitului digital n care este folosit numrtorul, atunci numaratorul trebuie sa fie de tip sincron, deoarece la acest tip de numarator toate circuitele basculante bistabile comut simultan. Pentru a obine un numartor sincron se pot folosi att circuite basculante bistabile asincrone ct i sincrone. Semnalul de comand se aplic simultan tuturor bistabililor ce formeaz numrtorul, pe intrrile J i K dac bistabilii sunt de tip asincron sau pe intrrile J i K i intrarea de ceas (CLK) dac bistabilii sunt de tip sincron, conform relaiilor (3.6).
- 89 -
J 0 K 0 = CLK J1K1 = Q0 CLK J 2 K 2 = Q0 Q1 CLK

M J n K n = Q0 Q1 Q3 L Qn 1 CLK unde indicele din relaia (3.4) reprezint rangul bistabilului din lanul ce formeaz numrtorul, cel mai puin semnificativ fiind cel de rang zero iar cel mai semnificativ fiind cel de rang n. n figura 3.20 este prezentat o variant de numrtor binar sincron direct, de trei bii, la care semnalul de comand se aplic att pe intrrile JK ct i pe intrarea CLK.
Q0 Q1
U4A 1 U3A OFFTIME = .5uS DSTM1 ONTIME = .5uS CLK DELAY = 0 STARTVAL = 0 OPPVAL = 1
HI
(3.6)
Q2
U2A 1 12 4 J CLK CLR K Q Q 3 2
3 U1A 7408 1 12 4 J CLK CLR 74107 K Q Q 3 2
1 12 4
J CLK CLR K
Q Q
3 2
13
13
HI
Figura 3.20. Numrtor binar sincron, direct, de trei bii
n figura 3.20, primul bistabil, a crui ieire este notat cu Q0, va comuta pe fiecare front negativ a impusului de tact CLK. Urmtorul bistabil, a crui ieire este notat cu Q1 va comuta de asemenea la frontul negativ al impulsului de tact, atunci cnd semnalul Q0 are valoarea logic unu iar bistabilul de rang maxim, a crui ieire este notat cu Q2 va comuta de asemenea pe frontul negativ al semnalului de tact, atunci cnd semnalul Q0 Q1 are valoarea logic unu. Diagrama de timp a numrtorului sincron, direct, pe trei bii este prezentat n figura 3.21. Datorit faptului c bistabilele comuta toate pe acelai semnal (semnalul de tact) nu mai apar ntrzierile cumulative datorate propagrii semnalului prin lanul de circuite basculante bistabile. Singurele diferene ce pot apare la comutarea semnalelor de la ieirea numrtorului se pot datora eventualelor diferene ntre timpii de propagare a semnalelor prin circuitele basculante bistabile. Dac circuitele basculante bistabile din care este construit numrtorul sunt toate de acelai tip, atunci diferenele sunt neglijabile. n cazul n care numrtorul este realizat pe un
- 90 -
13
74107
74107
circuit integrat, sincronizarea semnalelor de ieire ale numrtorului este foarte buna datorit faptului c ntr-un circuit integrat, diferenele ntre elementele componente sunt foarte mici.
Figura 3.21. Diagrama de semnal a numrtorului sincron, direct de trei bii.
n figura 3.22. se prezint un numrtor binar sincron invers, de trei bii la care semnalul de comand se aplic numai pe intrarea de tact (CLK).
Q0 Q1 Q2
HI
U1A OFFTIME = .5uS DSTM1 ONTIME = .5uS CLK DELAY = 0 STARTVAL = 0 OPPVAL = 1 1 12 4 J CLK CLR K Q Q 3 2 1 2 74107 7408 1 U4A 3 12 4 J CLK CLR K
U2A Q Q 3 1 2 2 13 7411 U5A 12 1 12 4 J CLK CLR K
U3A Q Q 3 2
13
13
Figura 3.22. Numrtor binar sincron, invers, de trei bii.
Combinnd cele dou scheme se obine un numrtor reversibil de trei bii (figura 3.23).
Q0
U4A UP/DOWN OFFTIME = .5uS DSTM1 ONTIME = .5uS CLK DELAY = 0 STARTVAL = 0 OPPVAL = 1 1 12 4 J CLK CLR K U1A Q Q 3 2 1 2 U5A 1 2 7408 7408 3 1 2 3 7432 U8A 3 U2A 1 12 4 J CLK CLR K Q Q 3 2 1 2 U7A 1 2 7408 7408
Q1
U6A 3 1 2 3 7432 U9A 3
13
HI
74107
74107
Q2
U3A 1 12 4 J CLK CLR 74107 13 K Q Q 3 2
74107 13
HI
74107 13
U10A 2 7404
Figura 3.23. Numarator binar sincron, reversibil, de trei bii.
- 91 -
Un exemplu de circuit integrat, numrtor binar reversibil, este circuitul 74LS169 a crui foaie de catalog este prezentat n anexa 11. 3.3.4. Numrtoare divizoare prin m Numrtoarele binare prezentate pn n acest punct divizeaz semnalul de intrare cu pna la p (modulo p), numrul p fiind o putere a lui doi. Dac numrtorul are n celule, atunci p=2n numrtorul binar de trei bii este un numrtor modulo opt (23 = 8) sau divizor prin 8. Pentru a construi un numrtor divizor printr-o alt valoare dect o putere a lui doi se procedeaz aa cum se arat n continuare. Un numrtor divizor prin m, unde m este un numr diferit de o putere a lui doi, se realizeaz pornind de la un numrtor binar direct, divizor prin p similar cu cele prezentate n paragrafele 3.3.2 i 3.3.3, unde p este un numr putere a lui doi de valoare superioar lui m. De exemplu, dac dorim s realizm un numrtor divizor prin zece se pornete de la un numrtor binar divizor prin aisprezece (realizat cu ajutorul a patru circuite basculante bistabile). Numrtorul folosit trebuie s fie realizat cu circuite basculante bistabile care s aib o intrare asincron de tergere ( CLR ) n aa fel nct numrtorul s genereze strile de la zero la m-1, iar apariia strii m s duc la iniializarea numrtorului, adic ntoarcerea acestuia n starea zero, aa cum se arat n figura 3.24. Un numrtor care genereaz n ordine cresctoare strile de la zero la m-1, va avea m stri i deci va fi un numrtor divizor prin m.
0 1 2
m-1
m+1
CLR
Figura 3.24. Secvena strilor unui numrtor divizor prin m (cu linie punctat sunt reprezentate strile eliminate prin iniializarea numrtorului
Iniializarea numrtorului se face cu ajutorul unui circuit de selecie (paragraful 2.4) la intrrile cruia se apic semnalele de ieire ale numrtorului. Ieirea circuitului de selecie, care este conectat la intrrile de iniializare a bistabililor, furnizeaz valoarea unu logic atunci cnd numrtorul genereaz o stare diferit de m i furnizeaz zero logic (valoare care duce la iniializarea bistabililor) pentru starea m la ieirea numrtorului. Revenind la exemplul nostru, numrtorul divizor prin zece (m = 10z) este construit dintr-un numrtor binar direct cu patru celule i un circuit de selecie pentru cifra zece (1010b) conectate aa cum se arat n figura 3.25. Un astfel de numrtor divizor prin m poate fi construit i cu ajutorul numrtoarelor inverse. n general sistemele cu microcontrolere sau microprocesoare folosesc astfel de numrtoare pentru contorizarea evenimentelor sau pentru masurarea intervalelor de timp. n situaia n care se folosete un numrtor invers, trebuie inut cont de faptul c numrul de stri de la punctul iniial (valoarea zero) pn la valoarea m la care se face iniializarea numrtorului difer de numrul de stri n cazul numrtorului direct. Astfel, n cazul numrtorului binar direct, de la starea iniial (zero) pn la starea m la care se face iniializarea, sunt m stri distincte iar n numrtorului binar invers, de la starea iniial (zero) la starea m sunt p-m stri, unde p reprezint numrul maxim de stri a - 92 -
numrptorului (de exemplu pentru un numrtor cu patru bistabili p = 16).

CIRCUIT DE SELECTIE U8A 1 2 7404 1 U7A 2 2 7404 4 5
Q0 Q1 Q2 Q3
U9A 1
6 7420
U5A U1A 1 J CLK CLR K Q Q 3 2 1 12 4 J CLK CLR K U2A Q Q 1 U3A 3 1 7408 12 4 J CLK CLR K Q Q 3 2 1 2 13
U6A U4A 12 1 7411 12 4 J CLK CLR 74107 K Q Q 3 2
HI
OFFTIME = .5uS DSTM1 ONTIME = .5uS CLK DELAY = 0 STARTVAL = 0 OPPVAL = 1
12 4
3 2 2
13
13
13
NUMARATOR SINCRON BINAR DIRECT
Figura 3.25. Numrtor sincron divizor prin zece (numrtor decadic).
Diagrama de semnal a numrtorului decadic este prezentat n figura 3.26.
Figura 3.26. Diagrama de timp a numrtorului decadic
3.4.
Registre paralele
Registrele paralele sunt circuite logice secveniale pentru memorarea cuvintelor binare. Fiecare bit al unui cuvnt este depozitat ntr-o celul flip-flop. Att intrrile ct i ieirile sunt paralele, toi biii de date apar la ieirile paralele imediat dup ce a avut loc citirea simultan a intrrilor paralele. Circuitul din figura 3.27 este un registru paralel de 4 bii construit cu celule flip-flop D (realizate cu circuite basculante bistabile de tip JK sincrone). Numrtorul 74LS169 prezentat n anexa 11 funcioneaz i ca registru paralel. n acest fel valoarea iniial a numrtorului poate fi modificat dup dorin dac circuitul rencarc aceast valoare atunci cnd ajunge la ultima stare (pe care o vom nota cu p). Pentru rencrcarea n mod paralel a valorii prezente la intrare, atunci cnd numrtorul ajunge la ultima stare, se leag ieirea RIPPLE CARRY OUT la intrarea ENABLE P iar intrarea LOAD se leag la intrarea de tact (CLOCK). Dac valoarea ncrcat o notm cu i, atunci numrtorul va furniza la ieire p-i secvene n numrare direct (i, i+1, i+2, , p-1, i, i+1 ) - 93 -
13
74107
74107
74107
i i+1 secvene n numrare invers (i, i-1, i-2, , 0, i, i-1, ). Acesta reprezint un alt mod de realizare a unui numrtor divizor prin m.
D3 D2 D1 D0
PRE 1 U5A 7404 2 4 3 2 CLK J
U1A 1 6 7 U5A 7404 2 4 3 2 J
U1A 1 U5A 6 7404 7 2 4 3 2 J
U1A U5A 6 7404 7 1 2 4 3 2 J
5 PRE
U1A 6 7
PRE
PRE
CLK CLR K
Q Q
CLK CLR K
Q Q
PRE Q Q
CLK CLR K
CLK CLR K
Q Q
74109 1 1
74109 1
74109 1 Q1
74109
CLR
Q3
Q2
Q0
Figura 3.27. Registru paralel de patru bii.
Intrrile D ale fiecrui flip-flop constituie intrrile paralele; ieirile Q ale fiecrui flipflop constituie ieirile paralele. Dendat ce registrul primete front activ de clock, toate datele de la intrrile D sunt nscrise n celulele bistabile i apar la ieirile Q corespunztoare simultan. Ieirile pot fi resetate n mod asincron dac se aplic un zero logic la intrarea CLR sau setate dac se aplic un zero logic la intrarea PRE . Caracteristica reprezentativ a acestor registre este faptul c toate datele sunt memorate i transferate la ieire sincron. Un exemplu de circuit integrat, registru paralel, este circuitul 74LS175 a crui foaie de catalog este prezentat n anexa 12.
3.5.
Registre seriale
Registrele seriale sunt dispozitive logice secveniale capabile s deplaseze, la un moment dat, informaia cu o poziie spre stnga sau spre dreapta. Acestea se mai numesc i registre de deplasare. Configuraia logic a unui registru de deplasare const dintr-un ir de circuite flip-flop conectate n cascad; ieirea unui flip-flop este conectat la intrarea celulei flip-flop vecine. n registrele de deplasare operaia are loc sincron; toate circuitele flip-flop sunt declanate de un acelai semnal de clock. Micrile de baz posibile ntr-un registru de deplasare pe 4 bii sunt prezentate n figura 3.28. Registrele seriale sunt capabile s serializeze informaia paralel sau s deserializeze informaia serial similar cu circuitele de multiplexare sau de demultiplexare. Astfel, dac informaia poate fi ncrcat paralel n registrul serial, ea poate fi furnizat la unul din capetele registrului, n format serial, bit cu bit (figura 3.28b). De asemenea, informaia ncrcat serial, bit cu bit, la unul din capetele registrului, poate fi furnizat n mod paralel dup ncrcarea complet a registrului (figura 3.28 a). Deplasarea spre stnga a informaiei, n situaia n care pe intrare se aplic zero logic, este echivalent cu nmulirea ntreag cu doi iar deplasarea spre dreapta a informaiei, n aceleai condiii, cnd pe intrare se aplic zero logic, este echivalent cu mparirea la doi. - 94 -
a)
b)
Fig. 3.28. Micri de baz ntr-un registru de deplasare pe 4 bii
De exemplu, considernd un registru cu opt celule avem situaiile prezentate n tabelul 3.8.
TABELUL 3.8.a deplasare spre dreapta bit intrare aciune (intrare serial) iniial 0 deplasare (1) 0 deplasare (2) 0 deplasare (3) 0 deplasare (4) 0 deplasare (5) 0 deplasare (6) 0 deplasare (7) 0 deplasare (8) 0
coninut registru MSB LSB 01011001 00101100 00010110 00001011 00000101 00000010 00000001 00000000 00000000
bit ieire (ieire serial) 0 1 0 0 1 1 0 1 0
echivalent zecimal al coninutului registrului
89 44 22 11 5 2 1 0 0
n cazul deplasrii spre dreapta, bitul cel mai puin semnificativ iese primul (tabelul 3.8. a) iar n cazul deplasrii spre stnga, bitul cel mai semnificativ iese primul (tabelul 3.8. b). Un astfel de registru va avea o intrare de comand care va stabili modul de funcionare al registrului serial. Cele dou moduri de funcionare posibile sunt : ncrcare paralel cnd datele prezente la intrrile paralele ale registrului sunt ncrcate n bistabilii registrului (similar cu registrele paralele) i deplasare stnga sau dreapta. Registrele care sunt prevzute cu posibilitatea de deplasare n ambele direcii (registre bidirecionale) trebuie s aib nc o intrare de comand care s stabileasc sensul deplasrii. Mai multe registre seriale se pot conecta n serie prin legarea ieirii seriale a
- 95 -
registrului de rang inferior la intrarea serial a registrului de rang superior i conectarea n paralel a semnalelor de comand n scopul obinerii registrelor seriale de dimensiuni mai mari. O alt aplicaie important a registrelor seriale este cea de linie de ntrziere a datelor, acestea permind obinerea unor timpi de ntrziere diferii prin modificarea perioadei semnalului de tact aplicat registrului serial.
TABELUL 3.8.b deplasare spre stnga bit ieire aciune (ieire serial) iniial 0 deplasare (1) 0 deplasare (2) 1 deplasare (3) 0 deplasare (4) 1 deplasare (5) 1 deplasare (6) 0 deplasare (7) 0 deplasare (8) 1
coninut registru MSB LSB 01011001 10110010 01100100 11001000 10010000 00100000 01000000 10000000 00000000
bit intrare (intrare serial) 0 0 0 0 0 0 0 0 0
echivalent zecimal al coninutului registrului
89 178 100 200 144 32 64 128 0
Structura unui registru serial de patru bii cu ncrcarea paralel i deplasarea la dreapta a informaiei este prezentat n figura 3.29.
QD QC QB QA/SER OUT
U1A 1 1 12 4 2 J CLK CLR K U5A CLK 3 7404 U6A Q Q 1 3 2 3 U5A 7404 U6A 2 1 12 4 J CLK CLR K
U1A 1 Q Q 3 2 3 1 12 4 2 J CLK CLR K U5A 7404 U6A
U1A Q Q 3 2 3 1 1 12 4 2 J CLK CLR K U5A 7404 U6A
U1A Q Q 3 2
13
7432
74107
13
13
U7A 7408 SER IN 1 2 1 2
U8A 7408
U7A 7408
U8A 7408
U7A 7408
U8A 7408
U7A 7408
U8A 7408
SER/PAR U9A 1 2 7404
Figura 3.29. Registru serial de patru bii cu deplasare dreapta.
n figura 3.29 semnalul SER IN reprezint intrarea serial, semnalul SER / PAR este semnalul de comand pentru ncrcarea paralel ( SER / PAR = 0 ) sau deplasare dreapta ( SER / PAR = 1 ), CLK este intrarea de tact (ceas), A, B, C i D sunt intrrile paralele iar QA,
- 96 -
13
7432
74107
7432
74107
7432
74107
QB, QC i QD sunt ieirile paralele. Ieirea QA reprezint de asemenea ieirea serial a registrului. Schimbnd conexiunile de la ieirile i intrrile bistabililor, prin intermediul circuitelor combinaionale de comand, adic ieirea bistabilului QA se leag la intrarea bistabilului QB, ieirea bistabilului QB se leag la intrarea bistabilului QC i ieirea bistabilului QC se leag la intrarea bistabilului QD, ieirea bistabilului QD devenind ieirea serial iar intrarea bistabilului QA devenind intrare serial, se obine un registru serial cu deplasare spre stnga. De asemenea este uor de vzut modul n care se poate realiza un registru de deplasare bidirecional. Acest lucru se propune ca exerciiu.
- 97 -

Pages From Electronica Digitala - Curs

Încărcat de

Informații document

Drepturi de autor

Formate disponibile

Partajați acest document

Partajați sau inserați document

Opțiuni de partajare

Vi se pare util acest document?

Este necorespunzător acest conținut?

Drepturi de autor:

Formate disponibile

Pages From Electronica Digitala - Curs

Încărcat de

Drepturi de autor:

Formate disponibile

MINISTERUL EDUCAIEI I CERCETRII UNIVERSITATEA DIN BACU FACULTATEA DE INGINERIE

EDITURA ALMA MATER

3.3. 3.3.1. 3.3.2. 3.3.3. 3.3.4.

Numrtoare Introducere Numaratoare asincrone Numrtoare sincrone Numrtoare divizoare prin m

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

Principalele caracteristici ale porilor logice

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

I 2 T1 100 (%) I 2S1 S1T2 100 (%) I 2S1

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

Pe baza acestor tensiuni se definesc urmtoarele intervale de tensiune:

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

n general, condiia (1.4) poate fi scris sub forma:

Figura 1.4. Definirea timpului de propagare

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

PC = f C C p U 2 unde fc este numrul comutrilor pe secund.

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

Circuite logice n tehnologie bipolar

WFM.1 VOUT vs. VIN in Volts

WFM.2 VOUT vs. TIME in Secs

Figura 1.7. Caracteristica de transfer a porii inversoare obinut prin simulare

Figura 1.8. Comportarea dinamic a porii TTL inversoare

ELECTRONIC DIGITAL CAPITOLUL 1

Realizarea fizic a circuitelor logice

Q5 QND V(8) VIN1 14

VCC 5 V(5) VOUT D2 DN

Q4 QND VIN2 PULSE D5 DN VIN1 PULSE D4 DN RE2 1K

Figura 1.10. Formele de und la intrare i ieire, corespunztoare porii NAND

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

0oC +70oC -55oC +125oC 0oC +70oC

0.8 40 1 1,6 0,4 55 55 22 8 1,8 22 15

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

Q5 QND V(8) VIN1

VCC 5 V(5) VOUT D2 DN

Q4 QND VIN2 PULSE D5 DN VIN1 PULSE D4 DN RE2 470 RE3 4K

Figura 1.12. Schema electronic a porii I-NU n tehnologie HTTL

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

QL2 QND RB2 15K DC4 D2 RC4 60

Q6 QND RE2 600

V(25) VIN V3 PULSE

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

0.8 20 0,1 0,4 0,4 100 4,4 1,6 1,5

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

TABELUL 1.4. (continuare)

WFM.1 VOUT vs. VIN in Volts

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

WFM.1 VIN vs. TIME in Secs

R5 10K V(6) VIN1 D1 DN

WFM.1 VIN1 vs. TIME in Secs

0oC +70oC -25oC +85oC

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

1 1,8 1,7 60 16 8,4

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

WFM.1 VOUT vs. VIN in Volts

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

V(15) VOUT R9 125

Figura 1.23. Poarta SAU (SAU-NU) n tehnologie ECL

WFM.4 NVOUT vs. TIME in Secs

ELECTRONIC DIGITAL CAPITOLUL 1 Realizarea fizic a circuitelor logice

WFM.1 VOUT1 vs. VIN in Volts

WFM.2 VOUT1 vs. TIME in Secs

Figura 1.27. Caracteristica de transfer a porii inversoare n tehnologie I2L